JP2015072940A - トランジスタおよびその製造方法 - Google Patents
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Abstract
【課題】寄生容量を低減して動作周波数の向上を図ることができる窒化物半導体を用いたトランジスタおよびその製造方法を提供する。【解決手段】下部側が上部側よりも小さい形状を有したゲート電極7と、ゲート電極7を上部側から被うように形成された誘電体の保護膜8とを備え、ゲート電極7の下面の端部が保護膜8と接しており、ゲート電極7の下部側に保護膜8で被われていない保護膜なし領域9,10を有する。【選択図】図1
Description
この発明は、GaNに代表される窒化物半導体を用いた高電子移動度トランジスタ(High Electron Mobility Transistor:HEMT)およびその製造方法に関する。
化合物半導体のうち、いわゆるIII−V族半導体、特に窒化ガリウム(GaN)に代表される窒化物半導体は、従来のシリコン(Si)や砒化ガリウム(GaAs)に比べてバンドギャップが広いという特性を有する。従って、窒化物半導体は、従来のSi半導体やGaAs半導体に比べて絶縁破壊電界が大きいという優れた特長を有している。
このため、高出力電子デバイスあるいは高周波用電子デバイスとしての研究開発が活発に行われている。例えば、非特許文献1には、III−V族窒化物半導体としてGaNを用いたHEMTの典型的な構造が掲載されている。
このため、高出力電子デバイスあるいは高周波用電子デバイスとしての研究開発が活発に行われている。例えば、非特許文献1には、III−V族窒化物半導体としてGaNを用いたHEMTの典型的な構造が掲載されている。
非特許文献1の図4には、GaN HEMTの断面写真が開示されており、図5には、その断面模式図が開示されている。図4および図5に示すように、GaN HEMTは、シリコン(Si)基板上に、緩衝層(Transition Layers)、GaNバッファ層(GaN buffer)、AlGaNバリア層(AlGaN Barrier)、GaNキャップ層(GaN Cap)が順に形成され、GaNキャップ層上にソース電極、ゲート電極、ドレイン電極が形成されている。この上を被うように保護膜が形成されている。また、ゲート電極の形状は、例えば、GaNキャップ層と接する下部が短く、上部が長いT字型になっている。
トランジスタをマイクロ波帯やミリ波帯といった高周波領域で使用する場合、ゲート長(半導体と接するゲート電極下部)ができるだけ短く形成される。
しかしながら、単にゲート長を短くすると、その断面積が減少してゲート電極の抵抗が高くなり、寄生抵抗が増加して高周波特性が劣化する。
このため、ゲート電極の上部を長くしてT字型とすることで寄生抵抗の増加を抑制している。
しかしながら、単にゲート長を短くすると、その断面積が減少してゲート電極の抵抗が高くなり、寄生抵抗が増加して高周波特性が劣化する。
このため、ゲート電極の上部を長くしてT字型とすることで寄生抵抗の増加を抑制している。
なお、非特許文献1に示す従来のHEMTでは、ゲート電極の傘下、すなわち、T字型に張り出した電極部分の下方にも保護膜が形成されている。典型的なHEMTでは、この保護膜にシリコン窒化膜(SiN)が用いられている(非特許文献1の“Backgroud”章の第3段落参照)。
E.L.Piner et al,"Device Degradation Phenomena in GaN HFET Technology: Status, Mechanisms, and Opportunities",IEEE International Electron Devices Meeting,11−13 Dec. 2006.
GaN HEMTは、例えば30V程度の高電圧をドレイン電圧として印加し、ソース電極からチャネル層を透してドレイン電極に電子を流すことで動作する。
また、GaN HEMTにおいては、信号の周期よりも短い間に電子がゲート電極下部を通過すればよく、電子がゲート電極下部を通過する時間の逆数の周波数が原理的な動作限界となる。
また、GaN HEMTにおいては、信号の周期よりも短い間に電子がゲート電極下部を通過すればよく、電子がゲート電極下部を通過する時間の逆数の周波数が原理的な動作限界となる。
しかしながら、ゲート電極下の通過時間に加えて、電子はソース電極からドレイン電極に至る間に存在する寄生容量を充電する必要があり、この充電時間が動作周波数を劣化させる要因となる。この寄生容量は誘電体に挟まれた電極間で発生する。このため、ソース電極とゲート電極との間に誘電体が存在し、ゲート電極と2次元電子ガスとの間に誘電体が存在すると、寄生容量となる。なお、2次元電子ガスは、電子濃度が非常に濃い電子で形成されているため、電極と似た役割となる。
非特許文献1に代表される従来の構造では、ゲート電極の周囲が全て保護膜で被われており、この保護膜に使用される代表的な材料であるSiNは、比誘電率が“7”の誘電体である。従って、ゲート電極の周囲全てに誘電体が埋め込まれている従来の構造では寄生容量が増加して動作周波数が低下するという課題があった。
この発明は、上記のような課題を解決するためになされたもので、寄生容量を低減して動作周波数の向上を図ることができる窒化物半導体を用いたトランジスタおよびその製造方法を得ることを目的とする。
この発明に係るトランジスタは、窒素原子を含む半導体から構成される高電子移動度トランジスタであって、半導体層上に形成され、下部側が上部側よりも小さい形状を有したゲート電極と、ゲート電極を上部側から被うように形成された誘電体の保護膜とを備え、ゲート電極の下面の端部が保護膜または前記半導体層の半導体と接しており、ゲート電極の下部側に保護膜で被われていない領域を有することを特徴とする。
この発明によれば、寄生容量を低減して動作周波数の向上を図ることができるという効果がある。
実施の形態1.
図1は、この発明の実施の形態1に係るGaN HEMTの構造を示す断面図であり、III−V族窒化物半導体のうち、GaNを用いたHEMTを示している。なお、図1の断面は簡略した構造を示しており、実際には、非特許文献1に開示される各部断面の凹凸や電極の高低差などがあってもよく、この発明は、図1の形状に限定されない。
また、素子分離領域および配線などを形成してもよいが、この発明の特徴部分とは関連がないため、図1において記載を省略している。
図1に示すGaN HEMTは、基板1、緩衝層2、バッファ/チャネル層3、バリア層4、ソース電極5、ドレイン電極6、ゲート電極7、保護膜8、保護膜なし領域9(ソース側)および保護膜なし領域10(ドレイン側)を備えて構成される。
図1は、この発明の実施の形態1に係るGaN HEMTの構造を示す断面図であり、III−V族窒化物半導体のうち、GaNを用いたHEMTを示している。なお、図1の断面は簡略した構造を示しており、実際には、非特許文献1に開示される各部断面の凹凸や電極の高低差などがあってもよく、この発明は、図1の形状に限定されない。
また、素子分離領域および配線などを形成してもよいが、この発明の特徴部分とは関連がないため、図1において記載を省略している。
図1に示すGaN HEMTは、基板1、緩衝層2、バッファ/チャネル層3、バリア層4、ソース電極5、ドレイン電極6、ゲート電極7、保護膜8、保護膜なし領域9(ソース側)および保護膜なし領域10(ドレイン側)を備えて構成される。
基板1は、非特許文献1にはSiを用いた例が開示されていたが、他に、サファイア、SiC、GaN基板が用いられる。この発明においては、基板1上にバッファ/チャネル層3およびバリア層4を形成可能であればよい。また、基板1の抵抗率は、半絶縁性であっても、n型およびp型のいずれであってもかまわない。
一般的には、熱伝導率がよく、GaNとの格子整合度も比較的良好であり、高周波領域で寄生成分が発生しにくい半絶縁性SiC基板、または半導体基板として安価なSi基板が基板1として用いられることが多い。
一般的には、熱伝導率がよく、GaNとの格子整合度も比較的良好であり、高周波領域で寄生成分が発生しにくい半絶縁性SiC基板、または半導体基板として安価なSi基板が基板1として用いられることが多い。
緩衝層2は、基板1の材料とバッファ/チャネル層3の材料との格子不整合および格子歪みの少なくとも一方の発生を緩和する役割を有する。
また、一般的に、緩衝層2とチャネル層との間には欠陥を低減するためのバッファ層が設けられるが、バッファ層とチャネル層は共にGaNで形成されることが多いので、ここでは、バッファ/チャネル層3とした。
なお、バッファ層をGaN、AlGaN、InGaN、AlInGaN、それらの多層膜で構成した場合であっても、この発明の効果は得られる。
また、一般的に、緩衝層2とチャネル層との間には欠陥を低減するためのバッファ層が設けられるが、バッファ層とチャネル層は共にGaNで形成されることが多いので、ここでは、バッファ/チャネル層3とした。
なお、バッファ層をGaN、AlGaN、InGaN、AlInGaN、それらの多層膜で構成した場合であっても、この発明の効果は得られる。
バッファ/チャネル層3は、真性であっても、不純物がドーピングされたものでもよいが、この実施の形態および後述する各実施の形態においては、説明の簡単のためにn型のGaNを例に挙げる。また、バッファ/チャネル層3は、膜厚および不純物濃度を変更して形成してもよい。この場合、不純物濃度の分布は均一であっても、故意に分布を持たせてもよい。
バリア層4は、バッファ/チャネル層3上に形成され、バッファ/チャネル層3との間の界面に電子を誘起させる機能を有する。典型的なバリア層4は、AlGaNから構成されているが、チャネルのGaNよりもバンドギャップが広い材料であればよく、例えば、InAlGaNや、AlN/AlGaNといった多層膜であってもよい。
ソース電極5およびドレイン電極6は、バッファ/チャネル層3内部の電流(電子)をHEMTの外に取り出す電極である。このため、できるだけ電極と2次元電子ガスとの間の抵抗が少なくなるように形成される。
ソース電極5およびドレイン電極6は、バッファ/チャネル層3内部の電流(電子)をHEMTの外に取り出す電極である。このため、できるだけ電極と2次元電子ガスとの間の抵抗が少なくなるように形成される。
ゲート電極7は、図1に示すように、下部側が上部側よりも小さい形状を有している。
例えば、ゲート電極7の下部のゲート長はおおよそ0.25μm以下であるので、上部側はそれより大きければよい(おおよそ0.4μm以上)。
また、ゲート電極7の上部側の傘下となる領域には保護膜8が形成されていない。この領域がソース側の保護膜なし領域9とドレイン側の保護膜なし領域10となる。
保護膜8は、ゲート電極7を上部側から被うように形成されており、さらに保護膜8はバリア層4の表面上を被っている。
例えば、ゲート電極7の下部のゲート長はおおよそ0.25μm以下であるので、上部側はそれより大きければよい(おおよそ0.4μm以上)。
また、ゲート電極7の上部側の傘下となる領域には保護膜8が形成されていない。この領域がソース側の保護膜なし領域9とドレイン側の保護膜なし領域10となる。
保護膜8は、ゲート電極7を上部側から被うように形成されており、さらに保護膜8はバリア層4の表面上を被っている。
ゲート電極7の周囲を被う保護膜8は50〜800nm程度の厚さである。また、真性領域の寄生容量は、ゲート長に比例し、動作周波数が高周波になるほど小さくなる。
このため、寄生容量の影響は、ゲート長が短くなるほど大きくなり、この発明においては、ゲート長がおおよそ0.25μm以下(動作周波数にして10GHz以上)で大きな効果が得られることが期待される。
このため、寄生容量の影響は、ゲート長が短くなるほど大きくなり、この発明においては、ゲート長がおおよそ0.25μm以下(動作周波数にして10GHz以上)で大きな効果が得られることが期待される。
また、図1の例では、ゲート電極7のソース側とドレイン側とに垂直な段差が2段ずつある場合を示している。しかし、ゲート電極7の形状は、下部側が短く、上部側が長ければよく、段差は1つでも3つ以上であってもよい。さらに段差は垂直でなく、なめらかに傾斜してもかまわない。
ゲート電極7の上部側から保護膜8の材料を堆積させるため、保護膜なし領域9,10は、ゲート電極7の上部側が傘になって上方からみて影になった領域に形成される。
従って、ゲート電極7の上部側(傘)が、横の長さと縦の長さが1対1以下、すなわち縦が短く、横長な形状であることが望ましい。この形状であると、上部側から保護膜8の材料が堆積されても、上部側が傘になって上方から影になった領域に材料が埋まりにくくなる。
従って、ゲート電極7の上部側(傘)が、横の長さと縦の長さが1対1以下、すなわち縦が短く、横長な形状であることが望ましい。この形状であると、上部側から保護膜8の材料が堆積されても、上部側が傘になって上方から影になった領域に材料が埋まりにくくなる。
また、バリア層4の表面上を被う保護膜8は、膜厚が薄くても欠陥の影響を低減することができるため、例えば、2nm以上であればよい。この部分における保護膜8の材料としては、SiNが代表的であるが、AlN、AlGaN、HfOであってもよい。
なお、この実施の形態1は、ゲート電極7の下面の端部(図1の矢印で示すソース側とドレイン側の両端)が保護膜8と接していることを特徴とする。
このようにゲート電極7の下面の端部が保護膜8と接することで、電界の集中する部分が保護膜8でカバーされることになり、欠陥の影響を低減することが可能である。
なお、この実施の形態1は、ゲート電極7の下面の端部(図1の矢印で示すソース側とドレイン側の両端)が保護膜8と接していることを特徴とする。
このようにゲート電極7の下面の端部が保護膜8と接することで、電界の集中する部分が保護膜8でカバーされることになり、欠陥の影響を低減することが可能である。
保護膜なし領域9,10は、比誘電率が低ければ低いほどゲート−ソース間の寄生容量を低減することができるので、真空であっても、空気、不活性ガス(窒素、アルゴン、ネオンなど)、プロセスガス(シラン、アンモニア、水素など)を含んでいてもよい。
図1の例では、保護膜なし領域9,10の断面形状を四角形で表しているが、四角形である必要はなく、保護膜なし領域9,10は、少なくともゲート電極7の上部側の傘下の一部に形成されていればよい。製造プロセスにおいて、保護膜なし領域9,10の四角形の断面形状の端が丸みを帯びたとしても、この発明の効果は得られる。
図1の例では、保護膜なし領域9,10の断面形状を四角形で表しているが、四角形である必要はなく、保護膜なし領域9,10は、少なくともゲート電極7の上部側の傘下の一部に形成されていればよい。製造プロセスにおいて、保護膜なし領域9,10の四角形の断面形状の端が丸みを帯びたとしても、この発明の効果は得られる。
また、保護膜なし領域9,10と接するゲート電極7の表面を薄い誘電体膜で被ってもよい。このような誘電体膜は、製造工程で自然に形成される場合もあるが、故意に絶縁膜などの誘電体で被っても、この発明の効果は得られる。
さらに、図1では、保護膜8がゲート電極7の上部(上面)と両側面(ソース側とドレイン側)に保護膜8が接しているが、ゲート電極7に接する必要はなく、ゲート電極7を外部から遮断するように形成されていればよい。
この場合、ゲート電極7を被う保護膜8の膜厚を薄くして、さらにGaN HEMTを被うように第2の保護膜としてガラス剤で封止してもよい。
さらに、図1では、保護膜8がゲート電極7の上部(上面)と両側面(ソース側とドレイン側)に保護膜8が接しているが、ゲート電極7に接する必要はなく、ゲート電極7を外部から遮断するように形成されていればよい。
この場合、ゲート電極7を被う保護膜8の膜厚を薄くして、さらにGaN HEMTを被うように第2の保護膜としてガラス剤で封止してもよい。
以上のように、この実施の形態1によれば、バリア層4上に形成され、下部側が上部側よりも小さい形状を有したゲート電極7と、ゲート電極7を上部側から被うように形成された誘電体の保護膜8とを備え、ゲート電極7の下面の端部が保護膜8と接しており、ゲート電極7の下部側に保護膜8で被われていない保護膜なし領域9,10を有する。
このように保護膜なし領域9,10を設けることによってゲート−ソース間の寄生容量が低減されるため、動作周波数の向上を図ることができる。
また、ゲート電極7の下面の両端部(ソース側とドレイン側)が保護膜8に接しているため、トラップの影響を低減でき、高周波な動作周波数の性能が劣化されない。
なお、ゲート電極7を形成する最上層の半導体層がバリア層4である場合を示したが、例えば、キャップ層など、バリア層以外であってもよい。
このように保護膜なし領域9,10を設けることによってゲート−ソース間の寄生容量が低減されるため、動作周波数の向上を図ることができる。
また、ゲート電極7の下面の両端部(ソース側とドレイン側)が保護膜8に接しているため、トラップの影響を低減でき、高周波な動作周波数の性能が劣化されない。
なお、ゲート電極7を形成する最上層の半導体層がバリア層4である場合を示したが、例えば、キャップ層など、バリア層以外であってもよい。
また、この実施の形態1では、保護膜8が、ゲート電極7を上部側から被うとともに、バリア層4の表面も被覆しているので、ゲート電極7が外部の湿気(酸素、水蒸気)に暴露されず、GaN HEMTの信頼性の向上を図ることも可能である。
GaN HEMTは、従来のSiまたはGaAsと異なって、バリア層の表面に欠陥が存在する。この欠陥は動作電圧に依存して、正、中性、負といった電荷を持つ。この電荷が変化することで、本来動作している領域の電気的特性に悪影響を及ぼす。
そこで、バリア層4の表面に保護膜8を形成することで、この悪影響を抑制している。
GaN HEMTは、従来のSiまたはGaAsと異なって、バリア層の表面に欠陥が存在する。この欠陥は動作電圧に依存して、正、中性、負といった電荷を持つ。この電荷が変化することで、本来動作している領域の電気的特性に悪影響を及ぼす。
そこで、バリア層4の表面に保護膜8を形成することで、この悪影響を抑制している。
さらに、この実施の形態1によれば、保護膜8で被われていない保護膜なし領域9,10が真空またはガスを含むので、比誘電率の低い空間とすることができる。これにより、ゲート−ソース間の寄生容量を低減でき、動作周波数の向上を図ることができる。
実施の形態2.
図2は、この発明の実施の形態2に係るGaN HEMTの構造を示す断面図である。実施の形態2に係るGaN HEMTでは、図2に示すように、ゲート電極7の下部側がリセスゲート7aとなっている。リセスゲート7aにおいて、ゲート電極7の下面の端部(図2の矢印で示すソース側とドレイン側)がバリア層4の窒化物半導体と接している。また、実施の形態2では、ゲート電極7の上部側をバリア層4の表面側に投影した領域に保護膜8が形成されていない。これ以外の構成要素は、実施の形態1と同様であり、膜厚および材料も同じものが使用可能である。
図2は、この発明の実施の形態2に係るGaN HEMTの構造を示す断面図である。実施の形態2に係るGaN HEMTでは、図2に示すように、ゲート電極7の下部側がリセスゲート7aとなっている。リセスゲート7aにおいて、ゲート電極7の下面の端部(図2の矢印で示すソース側とドレイン側)がバリア層4の窒化物半導体と接している。また、実施の形態2では、ゲート電極7の上部側をバリア層4の表面側に投影した領域に保護膜8が形成されていない。これ以外の構成要素は、実施の形態1と同様であり、膜厚および材料も同じものが使用可能である。
リセスゲート7aにおいて、ゲート電極7の下面の端部がバリア層4内の半導体と接しており、バリア層4の表面には出ていない。このため、バリア層4の表面の欠陥の影響を低減することができる。ここでは、バリア層4はAlGaN単層を想定している。
なお、バリア層4を、AlGaN/GaNまたはAlN/AlGaN/組成の異なるAlGaNなどの複数の層から構成し、その上部のみをリセスしてもよい。
なお、バリア層4を、AlGaN/GaNまたはAlN/AlGaN/組成の異なるAlGaNなどの複数の層から構成し、その上部のみをリセスしてもよい。
リセスゲート7aは、ゲート電極7の下面に対応するバリア層4の窒化物半導体を除去して形成されることがあり、ゲート電極7の下面の両端に窒化物半導体が接していないと、この実施の形態2による効果を得ることはできない。
すなわち、実施の形態2に係るリセスゲート構造においては、ゲート電極7の下面の両端がバリア層4の窒化物半導体に接していることが必要となる。
すなわち、実施の形態2に係るリセスゲート構造においては、ゲート電極7の下面の両端がバリア層4の窒化物半導体に接していることが必要となる。
次に、実施の形態1の構造と実施の形態2の構造とで動作特性を比較した結果について説明する。まず、ゲート電極7の下部のゲート長を0.25μmとし、バリア層4を被う保護膜8には、SiNを使用して膜厚を40nmとした。
ゲート電極7全体を被う保護膜8にSiNを使用して膜厚を350nmとし、ゲート電極7の上部の長さを1.25μm、ゲート電極7の高さを0.35μmとした。
なお、これらの数値は、この発明の効果を示すための一例であり、実施の形態1で述べたような数値で構成することにより、この発明の効果を得ることができる。
ゲート電極7全体を被う保護膜8にSiNを使用して膜厚を350nmとし、ゲート電極7の上部の長さを1.25μm、ゲート電極7の高さを0.35μmとした。
なお、これらの数値は、この発明の効果を示すための一例であり、実施の形態1で述べたような数値で構成することにより、この発明の効果を得ることができる。
図3は、実施の形態1および2の構造の動作特性を示すグラフであり、図3(a)は、電流利得の周波数依存性、図3(b)は、MSG(最大安定利得;Maximum Stable Gain)/MAG(最大有能利得;Maximum Available Gain)の周波数依存性を示している。
また、符号aを付した関係が上記実施の形態1の構造に対応し、符号bを付した関係が実施の形態2の構造に対応している。さらに、符号cを付した関係は、保護膜なし領域がない従来のGaN HEMTに対応している。
また、符号aを付した関係が上記実施の形態1の構造に対応し、符号bを付した関係が実施の形態2の構造に対応している。さらに、符号cを付した関係は、保護膜なし領域がない従来のGaN HEMTに対応している。
図3(a)および図3(b)に示すように、実施の形態1の構造は、従来とほぼ同様な電流利得、MSG/MAGを示しているが、実施の形態2の構造では、MSG/MAGが従来と比べて高くなっている。特に、40GHzを超える高周波数領域での差が大きく、実施の形態2の構造が高周波動作に有効であることがわかる。
図4は、等価回路パラメータと高周波特性を示す図である。図4において、等価回路パラメータとは、相互コンダクタンスgm、ソース−ゲート間容量Cgs、ゲート−ドレイン間容量Cgd、電子走行時間τである。また、高周波特性とは、10GHzにおける利得、等価回路パラメータから算出した遮断周波数ft1、周波数依存性から算出した遮断周波数ft2、安定化定数Kが“1”となる周波数fkを示している。
なお、等価回路パラメータ、利得、遮断周波数ft1は、ドレイン電圧Vdを30Vとし、ドレイン電流Idを50mA/mmとし、10GHzとして周波数依存性から計算した。遮断周波数ft2および周波数fkは、ドレイン電圧Vdを30Vとし、ゲート電圧Vgが−0.5Vとして周波数依存性から計算した。
なお、等価回路パラメータ、利得、遮断周波数ft1は、ドレイン電圧Vdを30Vとし、ドレイン電流Idを50mA/mmとし、10GHzとして周波数依存性から計算した。遮断周波数ft2および周波数fkは、ドレイン電圧Vdを30Vとし、ゲート電圧Vgが−0.5Vとして周波数依存性から計算した。
また、図4における符号Aは実施の形態1の構造であり、符号Bは実施の形態2の構造である。符号Cは、実施の形態2の構造において、保護膜なし領域10(ドレイン側)がなく、保護膜なし領域9(ソース側)のみがある構造であり、符号Dは、実施の形態2において、保護膜なし領域9がなく、保護膜なし領域10のみがある構造の計算結果を示している。“従来”は、図3と同様に、保護膜なし領域9,10がない従来の構造である。
従来の構造と符号A,Bの各構造との等価回路パラメータを比較すると、符号A,Bの各構造は、ソース−ゲート間容量Cgsが従来よりも低減されていることがわかる。
すなわち、この発明の実施の形態1,2の構造は、寄生容量Cgs,Cgdのうち、寄生容量Cgsを低減し、これにより電子走行時間τも減少している。
すなわち、この発明の実施の形態1,2の構造は、寄生容量Cgs,Cgdのうち、寄生容量Cgsを低減し、これにより電子走行時間τも減少している。
また、図4に示すように、実施の形態1,2の構造では、高周波特性を示す指標である周波数ft1,ft2,fkについても従来の構造に比べて向上している。
さらに、保護膜なし領域をソース側またはドレイン側のいずれかに設けた構造(符号C,Dの構造)であっても、従来の構造と比べて優れた結果が得られている。
すなわち、ソース側とドレイン側の双方に保護膜なし領域を設けることが望ましいが、片側のみでも、この発明の効果が得られる。
さらに、保護膜なし領域をソース側またはドレイン側のいずれかに設けた構造(符号C,Dの構造)であっても、従来の構造と比べて優れた結果が得られている。
すなわち、ソース側とドレイン側の双方に保護膜なし領域を設けることが望ましいが、片側のみでも、この発明の効果が得られる。
ただし、符号Dの構造(ドレイン側にのみ保護膜なし領域を設けた構造)は、相互コンダクタンスgmが高いため、従来の構造より周波数ft1,fkが高く、ソース−ゲート間容量Cgsは低い。一方、符号Cの構造(ソース側にのみ保護膜なし領域を設けた構造)では、ソース−ゲート間容量Cgsが従来の構造よりも高い。
従って、ソース側よりドレイン側に保護膜なし領域を設けた構造がより有効であることがわかる。
従って、ソース側よりドレイン側に保護膜なし領域を設けた構造がより有効であることがわかる。
なお、図4に示すように、ゲート−ドレイン間容量Cgdは、従来の構造とこの発明の構造とでほとんど変化していない。これは、ゲート電極の周辺を被う保護膜を残しているためであり、この保護膜の存在によりゲート電極とドレイン電極との間における寄生容量は、ほとんど変化しないことを示している。
一般的に、従来の技術では、バリア層4上の保護膜を削減してゲート−ドレイン間容量Cgdを低減することにより利得の向上を図るものであった。
これに対して、この発明では、ゲート電極の上部を被う保護膜は残し、この上部により影となる領域のみに保護膜なし領域を設けている。
このように構成することで、ゲート−ドレイン間容量Cgdにほとんど影響を与えないが、ソース−ゲート間の容量Cgsを効果的に低減することができる。
すなわち、この発明は、従来の技術とは異なる特有の効果を奏している。
これに対して、この発明では、ゲート電極の上部を被う保護膜は残し、この上部により影となる領域のみに保護膜なし領域を設けている。
このように構成することで、ゲート−ドレイン間容量Cgdにほとんど影響を与えないが、ソース−ゲート間の容量Cgsを効果的に低減することができる。
すなわち、この発明は、従来の技術とは異なる特有の効果を奏している。
以上のように、この実施の形態2によれば、ゲート電極7の下部側のバリア層4上に保護膜8が形成されておらず、ゲート電極7の下面の端部がバリア層4のGaNと接している。このように構成することで、実施の形態1の構造よりもゲート−ソース間の寄生容量を低減することができるため、動作周波数の向上を図ることができる。
また、ゲート電極7の下面の両端部(ソース側とドレイン側)がバリア層4の半導体に接しているため、バリア層4の表面の欠陥の影響を低減することができる。
また、ゲート電極7の下面の両端部(ソース側とドレイン側)がバリア層4の半導体に接しているため、バリア層4の表面の欠陥の影響を低減することができる。
実施の形態3.
図5は、この発明の実施の形態3に係るGaN HEMTの構造を示す断面図である。図5に示すGaN HEMTは、実施の形態1の構造にソースフィールドプレート11を追加した構造を有する。なお、これ以外の構成要素は、実施の形態1と同様であり、膜厚および材料も同じものが使用可能である。
図5は、この発明の実施の形態3に係るGaN HEMTの構造を示す断面図である。図5に示すGaN HEMTは、実施の形態1の構造にソースフィールドプレート11を追加した構造を有する。なお、これ以外の構成要素は、実施の形態1と同様であり、膜厚および材料も同じものが使用可能である。
ソースフィールドプレート11は、ゲート電極7に対してドレイン電極6側の保護膜8の内部に設けられて、ゲート電極7からドレイン電極6に至る電気力線を遮断する機能を有する。これにより、ゲート−ドレイン間容量Cgdを低減することができ、利得の向上を図ることができる。
また、図5では、ソースフィールドプレート11を実施の形態1の構造に設けた場合を示したが、実施の形態2の構造にソースフィールドプレート11を設けてもよく、同様の効果を得ることができる。
また、図5では、ソースフィールドプレート11を実施の形態1の構造に設けた場合を示したが、実施の形態2の構造にソースフィールドプレート11を設けてもよく、同様の効果を得ることができる。
以上のように、この実施の形態3によれば、ゲート電極7からドレイン電極6に至る電気力線を遮断するソースフィールドプレート11を備える。このように構成することで、ゲート−ドレイン間容量Cgdを低減でき、利得の向上を図ることができる。
実施の形態4.
図6は、この発明の実施の形態4に係るGaN HEMTの構造を示す断面図である。図6に示すGaN HEMTは、ゲート電極7の長手方向に直交する断面のソース電極5側とドレイン電極6側の両端が傾斜している傾斜部7bを有する。
なお、これ以外の構成要素は、実施の形態1と同様であり、膜厚および材料も同じものが使用可能である。
図6は、この発明の実施の形態4に係るGaN HEMTの構造を示す断面図である。図6に示すGaN HEMTは、ゲート電極7の長手方向に直交する断面のソース電極5側とドレイン電極6側の両端が傾斜している傾斜部7bを有する。
なお、これ以外の構成要素は、実施の形態1と同様であり、膜厚および材料も同じものが使用可能である。
ゲート電極7の下部側を傾斜部7bとしてソース電極5およびドレイン電極6に対して傾斜させることにより、電界の集中が緩和され、欠陥の影響をより低減することが可能である。なお、図6の例では、ゲート電極7の下部のみを傾斜部7bとした構成を示したが、ゲート電極の上部まで斜めに傾斜している形状であっても、同様の効果を得ることができる。
以上のように、この実施の形態4によれば、ゲート電極7の長手方向に直交する断面のソース電極5側とドレイン電極6側の両端が傾斜している。このように構成することで、電界の集中が緩和され、欠陥の影響をより低減することができる。
実施の形態5.
図7は、この発明の実施の形態5に係るGaN HEMTの構造を示す断面図である。図7に示すGaN HEMTは、実施の形態1の構造における保護膜なし領域9,10に低誘電率保護膜層12a,12bを設けている。これ以外の構成要素は、実施の形態1と同様であり、膜厚および材料も同じものが使用可能である。
低誘電率保護膜層12a,12bは、保護膜8よりも低い比誘電率の材料で形成された保護膜層である。
図7は、この発明の実施の形態5に係るGaN HEMTの構造を示す断面図である。図7に示すGaN HEMTは、実施の形態1の構造における保護膜なし領域9,10に低誘電率保護膜層12a,12bを設けている。これ以外の構成要素は、実施の形態1と同様であり、膜厚および材料も同じものが使用可能である。
低誘電率保護膜層12a,12bは、保護膜8よりも低い比誘電率の材料で形成された保護膜層である。
図8は、この発明の実施の形態5に係るGaN HEMTの構造の別の例を示す断面図である。図8に示すGaN HEMTでは、実施の形態1の構造におけるゲート電極7の上部側面の保護膜8も除去されており、これらのソース側とドレイン側の保護膜なし領域に低誘電率保護膜層12c,12dを設けている。これ以外の構成要素は、実施の形態1と同様であり、膜厚および材料も同じものが使用可能である。低誘電率保護膜層12c,12dも保護膜8より低い比誘電率の材料で形成された保護膜層である。
なお、図8では、ゲート電極7の上部側面の領域(保護膜8を除去した領域)に低誘電率保護膜層を設けた構造を示したが、実施の形態1で上述したように、ゲート電極7の上部側面の保護膜8を除去したまま(保護膜なし領域)の構造であっても、実施の形態1と同様の効果が得られる。
なお、図8では、ゲート電極7の上部側面の領域(保護膜8を除去した領域)に低誘電率保護膜層を設けた構造を示したが、実施の形態1で上述したように、ゲート電極7の上部側面の保護膜8を除去したまま(保護膜なし領域)の構造であっても、実施の形態1と同様の効果が得られる。
図9は、この発明の実施の形態5に係るGaN HEMTの構造のさらに別の例を示す断面図である。図9に示すGaN HEMTは、図8と同様に、実施の形態1の構造におけるゲート電極7の上部側面の保護膜8を除去し、さらにゲート電極7の上部傘下の部分に保護膜なし領域9,10を設けて、これらの外側に低誘電率保護膜層12e,12fを形成している。これ以外の構成要素は、実施の形態1と同様であり、膜厚および材料も同じものが使用可能である。
低誘電率保護膜層12e,12fも保護膜8より低い比誘電率の材料で形成された保護膜層であり、低誘電率保護膜層12a,12bと同じ材料を用いてもよい。
低誘電率保護膜層12e,12fも保護膜8より低い比誘電率の材料で形成された保護膜層であり、低誘電率保護膜層12a,12bと同じ材料を用いてもよい。
従来のGaN HEMTにおいては、比誘電率が“7”のSiNが保護膜8の代表的な材料であった。これに対して、この実施の形態5では、図7〜9に示す低誘電率保護膜層12a〜12fの材料として、SiNより比誘電率が低い、例えば、ボラジン系化合物、SiOF、ポリアリエーテル、ハイドロジェンシルセスオキサン樹脂、SiOCH、SiO、SiOCなどを用いる。これらの材料は、比誘電率が2〜4であり、SiNと比べてほぼ半分か半分以下の値である。
トランジスタ動作を行う部分は、図10の平面図で示すように、活性領域13内の部分である。すなわち、活性領域13内にソース電極5、ドレイン電極6およびゲート電極7があり、破線で囲まれた領域Eにおける構造が図1,2,5〜9に示す断面構造である。
一般的に、保護膜8で被われていない領域および低誘電率材料を用いた低誘電率保護膜層の機械的強度は低いため、図1,2,5〜9に示す断面構造となる部分は必要最小限の範囲に形成しておくことが望ましい。
そこで、トランジスタ動作を担う部分である活性領域13以外には、できるだけ保護膜8で埋めておく方がよい。
一般的に、保護膜8で被われていない領域および低誘電率材料を用いた低誘電率保護膜層の機械的強度は低いため、図1,2,5〜9に示す断面構造となる部分は必要最小限の範囲に形成しておくことが望ましい。
そこで、トランジスタ動作を担う部分である活性領域13以外には、できるだけ保護膜8で埋めておく方がよい。
以上のように、この実施の形態5によれば、保護膜8で被われていない保護膜なし領域に設けられて、保護膜8よりも低い比誘電率の低誘電率保護膜層12a〜12fを備える。このように低誘電率保護膜層12a〜12fを設けても、ゲート−ソース間寄生容量が低減されるため、動作周波数の向上を図ることができる。
実施の形態6.
実施の形態6では、この発明に係るトランジスタの製造方法について説明する。
図11は、この発明の実施の形態6に係るGaN HEMTの製造工程を示す断面図であり、実施の形態1における図1のトランジスタの製造工程を示している。なお、図11において、図11(a)から図11(c)の順に工程が進むものとする。
実施の形態6では、この発明に係るトランジスタの製造方法について説明する。
図11は、この発明の実施の形態6に係るGaN HEMTの製造工程を示す断面図であり、実施の形態1における図1のトランジスタの製造工程を示している。なお、図11において、図11(a)から図11(c)の順に工程が進むものとする。
まず、図11(a)に示す工程において、基板1上に、緩衝層2、バッファ/チャネル層3およびバリア層4を形成する。これらの層形成には、MOCVD法またはMBE法を用いることができる。
次に、ソース電極5とドレイン電極6に対応する部分が開口したレジストやSiOなどのマスクを用いて、ソース電極5およびドレイン電極6を形成する。
次に、ソース電極5とドレイン電極6に対応する部分が開口したレジストやSiOなどのマスクを用いて、ソース電極5およびドレイン電極6を形成する。
続いて、cat−CVD法(catalytic chemical vapor deposition;触媒化学気相成長法)により、SiNをバリア層4上に堆積させてcat−SiN膜(保護膜)8Aを形成する。
さらに、PCVD法(プラズマ化学気相成長法)によって、SiNをcat−SiN膜8A上に堆積させてPCVD−SiN膜(保護膜)8Bを形成する。
さらに、PCVD法(プラズマ化学気相成長法)によって、SiNをcat−SiN膜8A上に堆積させてPCVD−SiN膜(保護膜)8Bを形成する。
次に、写真製版工程でゲート電極7の下部の大きさに相当する第1のホールをcat−SiN膜8AとPCVD−SiN膜8Bに形成する。
なお、cat−SiN膜8Aは、PCVD−SiN膜8Bに比べて、フッ酸やバッファドフッ酸に対するエッチング速度が非常に小さい。このため、cat−SiN膜8Aに対して選択的にPCVD−SiN膜8Bをエッチングすることができる。
そこで、第1のホールより大きい第2のホール(ゲート電極7の二段目部分に相当する)をPCVD−SiN膜8Bにエッチングする。
この後、写真製版工程を用いてゲート電極7を形成する。
なお、cat−SiN膜8Aは、PCVD−SiN膜8Bに比べて、フッ酸やバッファドフッ酸に対するエッチング速度が非常に小さい。このため、cat−SiN膜8Aに対して選択的にPCVD−SiN膜8Bをエッチングすることができる。
そこで、第1のホールより大きい第2のホール(ゲート電極7の二段目部分に相当する)をPCVD−SiN膜8Bにエッチングする。
この後、写真製版工程を用いてゲート電極7を形成する。
図11(b)に示す工程において、フッ酸またはバッファドフッ酸を用いて、PCVD−SiN膜8Bを選択的に除去する。
続いて、cat−CVD、熱CVD、ECR−CVD、ALD(Atomic Layer Deposition)、スパッタ法のいずれかを用いて、ゲート電極7の上部側からSiNを堆積させ、ゲート電極7を被うように保護膜8を形成する。
続いて、cat−CVD、熱CVD、ECR−CVD、ALD(Atomic Layer Deposition)、スパッタ法のいずれかを用いて、ゲート電極7の上部側からSiNを堆積させ、ゲート電極7を被うように保護膜8を形成する。
CVDなどのガスは上から下に流れる。このため、ゲート電極7の傘の下は影となり、保護膜8が形成されない。なお、実際には、ある程度ガスが回り込むが全体が埋まることはない。そこで、成膜条件としてコンフォーマルでないような条件を選択する。
このようにして、図11(c)に示すような保護膜8で被われていない保護膜なし領域9,10が形成できる。
また、できるだけ影となる部分を大きくしたい場合には、ガスが回り込まないように縦より横の割合を大きくするようにする。一般的には、縦と横の割合が1以上であることが望ましい。
このようにして、図11(c)に示すような保護膜8で被われていない保護膜なし領域9,10が形成できる。
また、できるだけ影となる部分を大きくしたい場合には、ガスが回り込まないように縦より横の割合を大きくするようにする。一般的には、縦と横の割合が1以上であることが望ましい。
実施の形態2〜4の構造は、実施の形態6で示した製造プロセスで製造可能である。
また、ゲート電極7下部の2種類の保護膜についての選択エッチングを利用するため、cat−SiN膜8AおよびPCVD−SiN膜8B以外に選択エッチングが可能な保護膜材料であれば、他の材料を用いてもよい。
また、ゲート電極7下部の2種類の保護膜についての選択エッチングを利用するため、cat−SiN膜8AおよびPCVD−SiN膜8B以外に選択エッチングが可能な保護膜材料であれば、他の材料を用いてもよい。
図12は、この発明の実施の形態6に係るGaN HEMTの製造工程を示す断面図であり、実施の形態5における図9のトランジスタの製造工程を示している。なお、図12において、図12(a)から図12(d)の順に工程が進むものとする。
まず、図12(a)に示す工程において、基板1上に、緩衝層2、バッファ/チャネル層3およびバリア層4を形成する。これらの層形成には、MOCVD法またはMBE法を用いることができる。
次に、ソース電極5とドレイン電極6に対応する部分が開口したレジストやSiOなどのマスクを用いて、ソース電極5およびドレイン電極6を形成する。
次に、ソース電極5とドレイン電極6に対応する部分が開口したレジストやSiOなどのマスクを用いて、ソース電極5およびドレイン電極6を形成する。
続いて、cat−CVD法によりSiNをバリア層4上に堆積させてcat−SiN膜(保護膜)8Aを形成する。
次に、PCVD法により低誘電率材料をcat−SiN膜8A上に堆積させて低誘電率膜(保護膜)12Aを形成する。低誘電率材料はSiNより比誘電率が低い材料であり、例えば、ボラジン系化合物、SiOF、ポリアリエーテル、ハイドロジェンシルセスオキサン樹脂、SiOCH、SiO、SiOCなどを用いる。
次に、PCVD法により低誘電率材料をcat−SiN膜8A上に堆積させて低誘電率膜(保護膜)12Aを形成する。低誘電率材料はSiNより比誘電率が低い材料であり、例えば、ボラジン系化合物、SiOF、ポリアリエーテル、ハイドロジェンシルセスオキサン樹脂、SiOCH、SiO、SiOCなどを用いる。
さらに、写真製版工程でゲート電極7の下部の大きさに相当する第1のホールをcat−SiN膜8Aと低誘電率膜12Aに形成する。
第1のホールより大きい第2のホール(ゲート電極7の二段目部分に相当する)を低誘電率膜12Aにエッチングする。
この後、写真製版工程を用いてゲート電極7を形成する。
第1のホールより大きい第2のホール(ゲート電極7の二段目部分に相当する)を低誘電率膜12Aにエッチングする。
この後、写真製版工程を用いてゲート電極7を形成する。
図12(b)に示す工程において、ゲート電極7の上部の傘下となる低誘電率膜12Aを残し、cat−SiN膜8A上の低誘電率膜12Aをエッチングする。
このとき、ゲート電極7の周辺を被う保護膜(SiN)を形成すれば、実施の形態5の図7に示す構造となる。
また、図12(b)において、ゲート電極7の上部側から低誘電率材料を堆積させて、ゲート電極7およびcat−SiN膜8Aを被う第1の低誘電率膜を形成し、この第1の低誘電率膜をゲート電極7の側面にあるもののみ残してエッチングする。この後、ゲート電極7の周辺を被う保護膜(SiN)を形成することにより、実施の形態5の図8に示す構造となる。
このとき、ゲート電極7の周辺を被う保護膜(SiN)を形成すれば、実施の形態5の図7に示す構造となる。
また、図12(b)において、ゲート電極7の上部側から低誘電率材料を堆積させて、ゲート電極7およびcat−SiN膜8Aを被う第1の低誘電率膜を形成し、この第1の低誘電率膜をゲート電極7の側面にあるもののみ残してエッチングする。この後、ゲート電極7の周辺を被う保護膜(SiN)を形成することにより、実施の形態5の図8に示す構造となる。
図12(c)に示す工程において、低誘電率膜12Aを選択的にエッチングする。この後、ゲート電極7の上部側から低誘電率材料を堆積させて、ゲート電極7およびcat−SiN膜8Aを被う低誘電率膜12Bを形成する。
なお、低誘電率膜12Bも、SiNより低い比誘電率である、例えば、ボラジン系化合物、SiOF、ポリアリエーテル、ハイドロジェンシルセスオキサン樹脂、SiOCH、SiO、SiOCなどを用いる。
なお、低誘電率膜12Bも、SiNより低い比誘電率である、例えば、ボラジン系化合物、SiOF、ポリアリエーテル、ハイドロジェンシルセスオキサン樹脂、SiOCH、SiO、SiOCなどを用いる。
次に、図12(d)に示す工程において、低誘電率膜12Aをゲート電極7の側面にあるもののみ残してエッチングする。この後、ゲート電極7の周辺を被う保護膜(SiN)を形成することにより、実施の形態5の図9に示す構造となる。
以上のように、この実施の形態6によれば、窒化物半導体のバリア層4上にcat−CVD法によりSiNを堆積させて保護膜を形成し、この保護膜上にPCVD法によりSiNを堆積させて保護膜を形成し、下部側が上部側よりも小さい形状を有したゲート電極7を、PCVD法により形成された保護膜上に形成して、この保護膜を選択的に除去する。
この後、ゲート電極7の上部側からSiNを堆積させることにより、上部側によって影になる下部側の領域を除いてゲート電極7を被う保護膜を形成する。
このようにすることで、実施の形態1〜5に示した効果が得られるトランジスタを製造することができる。
この後、ゲート電極7の上部側からSiNを堆積させることにより、上部側によって影になる下部側の領域を除いてゲート電極7を被う保護膜を形成する。
このようにすることで、実施の形態1〜5に示した効果が得られるトランジスタを製造することができる。
上記実施の形態1〜6ではGaN HEMTについて説明したが、この発明の構造を、GaAsなどの他の半導体を用いたトランジスタに適用しても上記効果は得られる。
しかしながら、この発明は、窒化物半導体を用いたトランジスタ(HEMT)において最大限の効果を得ることができる。
しかしながら、この発明は、窒化物半導体を用いたトランジスタ(HEMT)において最大限の効果を得ることができる。
なお、本発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
1 基板、2 緩衝層、3 バッファ/チャネル層、4 バリア層、5 ソース電極、6 ドレイン電極、7 ゲート電極、7a リセスゲート、7b 傾斜部、8 保護膜、8A cat−SiN膜、8B PCVD−SiN膜、8C SiN膜、9,9a,10,10a 保護膜なし領域、11 ソースフィールドプレート、12a〜12f 低誘電率保護膜層、12A,12B 低誘電率膜、13 活性領域。
Claims (8)
- 窒素原子を含む半導体から構成される高電子移動度トランジスタであって、
半導体層上に形成され、下部側が上部側よりも小さい形状を有したゲート電極と、
前記ゲート電極を前記上部側から被うように形成された誘電体の保護膜とを備え、
前記ゲート電極の下面の端部が前記保護膜または前記半導体層の半導体と接しており、
前記ゲート電極の前記下部側に前記保護膜で被われていない領域を有することを特徴とするトランジスタ。 - 前記保護膜は、前記ゲート電極を前記上部側から被うとともに、前記半導体層の表面も被覆していること特徴とする請求項1記載のトランジスタ。
- 前記保護膜で被われていない領域は、真空またはガスを含むことを特徴とする請求項1記載のトランジスタ。
- 前記保護膜で被われていない領域に設けられ、前記保護膜より低い比誘電率の低誘電率保護膜層を備えることを特徴とする請求項1記載のトランジスタ。
- 前記ゲート電極の前記下部側の前記半導体層上に前記保護膜が形成されておらず、
前記ゲート電極の下面の端部は、前記半導体層の半導体と接していることを特徴とする請求項1記載のトランジスタ。 - 前記ゲート電極からドレイン電極に至る電気力線を遮断するソースフィールドプレートを備えることを特徴とする請求項1記載のトランジスタ。
- 前記ゲート電極は、長手方向に直交する断面のソース電極側とドレイン電極側の両端が傾斜していることを特徴とする請求項1記載のトランジスタ。
- 窒素原子を含む半導体から構成される高電子移動度トランジスタの製造方法であって、
半導体層上に触媒化学気相成長法によりSiNを堆積させて保護膜を形成するステップと、
この保護膜上にプラズマ化学気相成長法によりSiNを堆積させて保護膜を形成するステップと、
下部側が上部側よりも小さい形状を有したゲート電極を、前記プラズマ化学気相成長法により形成された前記保護膜上に形成するステップと、
前記プラズマ化学気相成長法により形成された前記保護膜を選択的に除去するステップと、
前記ゲート電極の前記上部側からSiNを堆積させることにより、前記上部側によって影になる前記下部側の領域を除いて前記ゲート電極を被う保護膜を形成するステップとを備えることを特徴とするトランジスタの製造方法。
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-
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