CN104465746B - 一种hemt器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种HEMT器件及其制造方法。该器件包括衬底；有源区，形成于衬底上；势垒区，形成于有源区上；阻挡区，形成于势垒区上，栅极，形成于阻挡区上；低电阻区，分别形成在栅极两侧，其中低电阻区是以栅极为掩蔽，通过自对准工艺形成的，并且低电阻区具有掺杂粒子；源极和漏极，分别形成在栅极两侧的低电阻区上。通过本发明，有效地缩短了栅源距和栅漏距，降低了栅源串联电阻和栅漏串联电阻，改善了器件的高频特性。并且低电阻区形成时不需要进行精确套刻，降低了对光刻工艺套刻精度的要求，提高了器件的成品率，降低了生产成本。

Description

一种HEMT器件及其制造方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种HEMT器件及其制造方法。
背景技术
与其它半导体材料相比，III族氮化物材料具有禁带宽度大、临界击穿电场高、饱和电子速度高、导热率高、化学性质稳定等优点。另外III族氮化物材料具有较强的自发极化和压电极化效应，例如，GaN可以与铝镓氮(AlGaN)、铟铝氮(InAlN)和铝氮(AlN)等材料形成具有高面密度和高迁移率的二维电子气(2DEG)导电沟道。因此GaN基高电子迁移率场效应晶体管(HEMT)具有电流密度大、功率密度大、高频特性好和耐高温等特点，在军用和民用的微波功率领域有着广泛的应用前景。
在微波应用领域，缩小器件的尺寸以缩短栅长并降低源漏电阻是提高GaN 基HEMT器件电流增益截止频率(fT)的重要措施。目前，GaN基HEMT器件的栅长已经缩短到30nm，器件的电流增益截止频率也已经达到了370GHz(参见Yuanzheng Yue,et al,InAlN/AlN/GaNHEMTs With Regrown Ohmic Contacts and fT of 370GHz,IEEE Electron DeviceLetters,vol.33,no.7,pp.988-990.)。
在GaN基HEMT器件制造过程中，对于确定的器件尺寸，欧姆接触电阻和栅源、栅漏串联电阻是影响器件高频特性的两个重要参数，因此缩短栅源距和栅漏距和改进欧姆接触生长工艺是改善器件高频特性的两个重要措施。
一方面，现有技术中形成源漏极区和栅极的方法，受限于光刻套刻精度的限制，器件的源漏距通常较大，使得HEMT器件的栅源串联电阻和栅漏串联电阻较大，从而降低了HEMT器件的高频特性。
另一方面，低的欧姆接触电阻需要良好的欧姆接触生长工艺。业界当前通常采用高温退火形成合金欧姆接触，然而高温退火会造成栅结退化甚至失效，使栅泄漏电流增大，甚至使栅肖特基结形成欧姆接触。较大的栅泄漏电流会降低器件的高频性能和击穿性能，同时降低了器件的可靠性和成品率。
发明内容
有鉴于此，本发明提出了一种HEMT器件及其制造方法，以解决背景技术中所涉及的问题中的一种或几种。
一方面，本发明实施例提供了一种HEMT器件，包括：
衬底；
有源区，形成于所述衬底上；
势垒区，形成于所述有源区上；
阻挡区，形成于所述势垒区上；
栅极，形成于所述阻挡区上；
低电阻区，分别形成在所述栅极两侧，其中，所述低电阻区是以所述栅极为掩蔽，通过自对准工艺形成的，并且所述低电阻区具有掺杂粒子，所述掺杂粒子的浓度在竖直方向的峰值位于与所述有源区对应的部分或与所述势垒区对应的部分；以及
源极和漏极，分别形成在所述栅极两侧的低电阻区上。
所述衬底可以为蓝宝石、硅、碳化硅、氮化镓或稀土氧化物等适合生长III-V 族化合物的材料。
所述栅极的材料为难熔材料，所述难熔材料选自以下组中的一种或多种：钨 (W)、钼(Mo)、钽(Ta)、钛、铬和氮化钽；或者为
所述组中的材料的氮化物；或者为
所述组中的材料的合金；或者为
所述组中材料的叠层；或者为
所述组中的材料或所述组中的材料的氮化物或所述组中的材料的合金的叠层；或者为
所述组中的材料或所述组中的材料的氮化物或所述组中的材料的合金或绝缘材料的叠层。
所述势垒区为与所述有源区的材料形成异质结的半导体材料层；或者为
半导体材料与形成于其上的绝缘材料的叠层。
所述阻挡区材料中一种或多种在所述栅极刻蚀时的被蚀刻速率低于所述栅极材料中的一种或多种材料被蚀刻的速率。
优选的，所述阻挡区包括：
抗蚀刻区，形成于所述势垒区上，用于减少所述栅极刻蚀时对所述势垒层造成的刻蚀损伤；
第一介质区，形成于所述抗蚀刻区上，用于减小所述栅极的泄漏电流。
所述抗蚀刻区材料的被蚀刻速率优选的低于所述栅极材料中的一种或多种材料被蚀刻的速率。
所述第一介质区材料为绝缘材料。
所述低电阻区的朝向栅极侧的表面低于所述阻挡区的朝向栅极侧的表面。
优选的，所述HEMT器件还包括栅极侧墙，形成于所述栅极两侧或形成于所述栅极两侧及所述栅极之上。所述栅极侧墙在所述栅极与源极和所述栅极与漏极方向的宽度可以利用光刻技术进行调节，且栅漏一侧栅极侧墙的宽度不小于栅源一侧栅极侧墙的宽度。所述栅极侧墙的材料为绝缘材料。
优选的，所述HEMT器件还包括栅介质，形成于所述阻挡区和所述栅极之间。
优选的，所述HEMT器件还包括缓冲层，形成于所述衬底和所述有源区之间，用于降低衬底和有源区之间的晶格失配。
另一方面，本发明实施例提供了一种制造HEMT器件的方法，包括步骤：
S1、在衬底上形成有源层；
S2、在所述有源层上形成势垒层；
S3、在所述势垒层上形成阻挡层；
S4、在所述阻挡层上形成栅极；
S5、以所述栅极为掩蔽，通过自对准工艺在所述栅极两侧形成低电阻区并且形成阻挡区、有源区和势垒区，其中所述低电阻区具有掺杂粒子；以及
S6、在所述栅极两侧的低电阻区分别形成源极和漏极。
所述一种制造HEMT器件的方法中步骤S5包括：
对栅极两侧的区域进行掺杂，其中掺杂深度至有源区或势垒区内，被掺杂区域形成低电阻区，未被掺杂的阻挡层、势垒层和有源层分别形成所述阻挡区、势垒区和有源区，并且其中所述掺杂粒子的浓度在竖直方向的峰值位于与所述有源区对应的部分或与所述势垒区对应的部分。
可选的，所述一种制造HEMT器件的方法中步骤S5还包括：
在对栅极两侧的区域进行掺杂之前，以栅极为掩蔽，去除栅极两侧全部层厚的阻挡层和部分层厚的势垒层，或者去除栅极两侧全部层厚的阻挡层和全部层厚的势垒层以露出所述有源层，或者去除栅极两侧全部层厚的阻挡层和全部层厚的势垒层以及部分层厚的有源层。
可选的，所述一种制造HEMT器件的方法中步骤S5包括：
以栅极为掩蔽，去除栅极两侧全部层厚的阻挡层和全部层厚的势垒层以露出所述有源层，或者去除栅极两侧全部层厚的阻挡层和全部层厚的势垒层以及部分层厚的有源层；未被去除的阻挡层、势垒层和有源层分别形成所述阻挡区、势垒区和有源区；
在栅极两侧的区域生长带有掺杂粒子的半导体材料，形成低电阻区。
优先的，所述一种制造HEMT器件的方法在步骤S4和S5之间还包括：在所述栅极两侧或所述栅极两侧及栅极上形成栅极侧墙，所述侧墙在栅源和栅漏方向的宽度可以利用光刻技术进行调节，且栅漏一侧栅极侧墙的宽度不小于栅源一侧栅极侧墙的宽度。
进一步的，利用离子注入方法对栅极两侧的区域进行掺杂时，离子注入方向与势垒层和有源层界面垂直方向沿顺时针方向的夹角大于等于0度，且小于等于40度。本发明通过源漏自对准工艺有效地缩短了栅源距和栅漏距，降低了栅源串联电阻和栅漏串联电阻，改善了器件的高频特性；并且低电阻区区形成时不需要进行精确套刻，降低了对光刻工艺套刻精度的要求，提高了器件的成品率降低了生产成本，通过在势垒层和栅极之间增加阻挡层，能够降低势垒层的蚀刻损伤。进一步地，在本发明的优选实施例中，栅极采用难熔材料避免了欧姆接触高温退火导致的栅结退化，提高了器件的成品率和可靠性；源漏高掺杂或者源漏再生长工艺有效地改善了源漏电极的欧姆接触特性，降低了欧姆接触电阻，从而改善了器件的高频性能。
在阅读具体实施方式并且在查看附图之后，本领域的技术人员将认识到另外的特征和优点。
附图说明
现将参照附图解释示例。附图用于说明基本原理，使得仅图示了理解基本原理所必需的方面。附图并非依比例绘制。在附图中相同的附图标记表示相似的特征。
图1示出了本发明实施例一提供的HEMT器件的结构示意图；
图2示出了本发明实施例一提供的HEMT器件的制造方法流程图；
图3a-3f、5a-5c示出了根据本发明实施例一提供的HEMT器件的制造方法各步骤对应的结构截面图；
图4示出了本发明实施例一提供的HEMT器件的制造方法中低电阻区掺杂粒子浓度的分布示意图；
图6是本发明实施例二提供的HEMT器件的结构的剖面图；
图7示出了本发明实施例二提供的HEMT器件的制造方法的流程图；
图8是本发明实施例三提供的HEMT器件的结构剖面图；
图9示出了本发明实施例三提供的HEMT器件的制造方法的流程图；
图10a-图10g、图11示出了本发明实施例三提供的HEMT器件的制造方法各步骤对应的结构截面图；
图12是本发明实施例中离子注入示意图。
具体实施方式
下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。诸如“下面”、“下方”、“在…下”、“低”、“上方”、“在…上”、“高”等的空间关系术语用于使描述方便，以解释一个元件相对于第二元件的定位，表示除了与图中示出的那些取向不同的取向以外，这些术语旨在涵盖器件的不同取向。另外，例如“一个元件在另一个元件上/下”可以表示两个元件直接接触，也可以表示两个元件之间还具有其他元件。此外，诸如“第一”、“第二”等的术语也用于描述各个元件、区、部分等，并且不应被当作限制。类似的术语在描述通篇中表示类似的元件。
实施例一
图1示出了本发明实施例一提供的HEMT器件的结构示意图。如图1所示，所示HEMT器件的结构包括：衬底100；有源区106，形成于衬底100上；势垒区107，形成于有源区106上；阻挡区112，形成于势垒区107上，栅极103，形成于阻挡区112上；低电阻区104，形成在栅极103两侧，其中低电阻区104 是以栅极103为掩蔽，通过自对准工艺形成的，并且所述低电阻区104具有掺杂粒子，所述掺杂粒子的浓度在竖直方向的峰值位于与所述有源区106对应的部分或与所述势垒区107对应的部分；以及，源极108和漏极109，分别形成在栅极103两侧的低电阻区104上。
其中，衬底100的材料可以为蓝宝石、硅、碳化硅、氮化镓或稀土氧化物等适合生长III-V族化合物的材料。优选地，衬底100的材料为碳化硅。
其中，有源区106可以由一层铟铝镓氮(InxAlyGazN(0≤x,y,z≤1； x+y+z＝1))或多层InxAlyGazN(0≤x,y,z≤1；x+y+z＝1，各层中x、y、z不完全相同)的叠层组成。优选地，有源区106的材料为GaN。
其中，势垒区107可以由一层或多层可以与所述有源区106形成异质结的半导体材料组成，例如InxAlyGazN(0≤x,y,z≤1；x+y+z＝1)。
阻挡区112的材料被蚀刻的速率优选低于栅极103材料被蚀刻的速率，或者阻挡层111的材料被蚀刻的速率优选的低于栅极103材料与半导体材料或绝缘材料的叠层，其中，所述半导体材料可以是InxAlyGazN(0≤x,y,z≤1；x+y+z＝1) 等，所述绝缘材料可以为氮化硅、氧化铝或二氧化硅或二氧化铪等，这样处理的好处在于在刻蚀栅极103材料时保护所述势垒层102，降低势垒层102的刻蚀损伤。
其中，栅极103可以是肖特基栅极，也可以是其他与势垒区形成非欧姆接触的栅极。栅极103可包括栅介质1031和难熔材料1032，所述栅介质1031可以降低栅极103的漏电流，所述栅介质1031形成于阻挡区112和难熔材料1032 之间，所述难熔材料1032的熔点高于在利用掺杂形成低电阻区104时杂质退火激活温度以及在低电阻区104与源极108和漏极109形成欧姆接触时的退火温度。难熔材料1032可选的材料选自以下组中的一种或多种：钨(W)、钼(Mo)、钽(Ta)、钛、铬和氮化钽；或者为所述组中的材料的氮化物；或者为所述组中的材料的合金，或者为所述组中材料的叠层；或者为所述组中的材料或所述组中的材料的氮化物或所述组中的材料的合金的叠层；或者为所述组中的材料或所述组中的材料的氮化物或所述组中的材料的合金或绝缘材料的叠层。
由于栅极103采用了难熔材料，在随后形成低电阻区104与源极108和漏极109的过程中，避免了高温退火导致的栅结退化，从而提高了器件的成品率和可靠性。
为了降低低电阻区104与栅极103短路可能性，并减小低电阻区104与栅极103之间的漏电流，低电阻区104中掺杂粒子的浓度在竖直方向上的峰值位于有源区106或势垒区107。对于低电阻区域在竖直方向的宽度可以根据具体需求进行调整，这是本领域技术人员能够实现的。
优选地，为了进一步降低低电阻区104与栅极103短路可能性，并减小低电阻区104与栅极103之间的漏电流，所述低电阻区104朝向栅极103侧的表面低于所述阻挡区112的朝向栅极侧的表面。
其中，源极108和漏极109分别形成在栅极103两侧的低电阻区104上，接触类型为欧姆接触，形成欧姆接触的退火温度低于栅极难熔材料的熔点。其中，所述源极和漏极距离栅极的横向距离可以分别大于源极区和漏极区距离栅极的横向距离。
下面，对本发明实现上述HEMT器件的制造方法做详细说明，用以制造如图1所示的HEMT器件。
图2示出了本发明实施例一提供的HEMT器件的制造方法流程图，如图2 所示，所示HEMT器件的制造方法包括步骤：
步骤S11、在衬底上形成有源层；
步骤S12、在所述有源层上形成势垒层；
步骤S13、在所述势垒层上形成阻挡层；
步骤S14、在所述阻挡层上形成栅极；
步骤S15、以所述栅极为掩蔽，通过自对准工艺在所述栅极两侧形成低电阻区并且形成阻挡区、有源区和势垒区，其中所述低电阻区具有掺杂粒子；以及
步骤S16、在所述栅极两侧的低电阻区上分别形成源极和漏极。
图3a-3f、5a-5c示出了根据本发明实施例一提供的HEMT器件的制造方法各步骤对应的结构截面图。
如图3a所示，提供衬底100。
衬底100的材料可以为蓝宝石、硅、碳化硅、氮化镓或稀土氧化物等适合生长III-V族化合物的材料。优选地，衬底100的材料为氮化镓。
如图3b所示，在衬底100上形成有源层101。
有源层101可以由若干层铟铝镓氮(InxAlyGazN(0≤x,y,z≤1；x+y+z＝1)) 或若干层InxAlyGazN(0≤x,y,z≤1；x+y+z＝1，各层中x、y、z不同)与半导体材料的叠层组成。优选地，有源层101的材料为GaN。形成有源层的方法包括但不限于化学气相淀积(CVD)、氢化物气相外延(HVPE)、原子层淀积(ALD)、分子束外延(MBE)等。
如图3c所示，在有源层101上形成势垒层102。
势垒层102可以由一层或多层可以与有源层101形成异质结的半导体材料组成，例如InxAlyGazN(0≤x,y,z≤1；x+y+z＝1)。形成势垒层102的方法包括但不限于化学气相淀积(CVD)、氢化物气相外延(HVPE)、原子层淀积(ALD)、分子束外延(MBE)等。
优选地，势垒层102可以由一层或多层可以与所述有源区101形成异质结的半导体材料(例如InxAlyGazN(0≤x,y,z≤1；x+y+z＝1))与形成于其上的绝缘材料的叠层组成。
如图3d所示，在势垒层102上形成阻挡层111。
阻挡层111的材料中的一种或多种材料的被蚀刻速率优选的低于栅极103 材料中的一种或多种材料被蚀刻的速率。
优选地，所述阻挡层111的材料为非晶材料。
具体地优选的，在实施例一中阻挡层111的材料为氮化铝。
这样处理的好处在于在刻蚀栅极103材料时保护所述势垒层102不被刻蚀。另一方面采用离子注入的方法形成低电阻区104时，所述阻挡层102材料可以减弱注入时的沟道效应，从而可以更准确地控制注入离子分布。
如图3e所示，在阻挡层111上形成栅极103，栅极103可以是肖特基栅极，也可以是其他与势垒区形成非欧姆接触的栅极。
其中，所述栅极103材料可以为难熔导电材料，或难熔导电材料与若干层InxAlyGazN(0≤x,y,z≤1；x+y+z＝1)或介质材料的叠层，所述介质材料可以为氮化硅、氧化铝或二氧化硅或二氧化铪等。
所述难熔导电材料的熔点高于在之后的步骤中利用掺杂形成低电阻区时杂质退火激活温度以及在低电阻区与源极和漏极形成欧姆接触时的退火温度。可选的材料选自以下组中的一种或多种：钨(W)、钼(Mo)、钽(Ta)、钛、铬和氮化钽；或者为所述组中的材料的氮化物；或者为所述组中的材料的合金；或者为所述组中材料的叠层；或者为所述组中的材料或所述组中的材料的氮化物或所述组中的材料的合金的叠层；或者为所述组中的材料或所述组中的材料的氮化物或所述组中的材料的合金或绝缘材料的叠层，所述绝缘材料用于降低栅极的漏电流。
优选的，所述在阻挡层111上形成栅极103可包括：在阻挡层111上形成栅介质1031，在所述栅介质1031上形成难熔材料1032。所述栅介质1031的材料可以为氮化硅(SiN)，所述难熔材料1032的生长方法可以为溅射等。
优选的，栅极难熔材料的去除方法采用刻蚀工艺。首先在阻挡层111表面的栅介质1031上生长难熔材料1032，然后在栅极区域形成掩膜，并去除掩膜区域之外的难熔材料1032和栅介质1031，最后去除掩膜形成栅极103。所述掩膜在难熔材料1032刻蚀时的被刻蚀速率低于难熔材料1032的刻蚀速率。所述栅介质1031可以降低栅极103的漏电流。
可选的，栅极难熔材料的去除方法还可以为剥离工艺。采用剥离工艺可以避免刻蚀工艺中刻蚀造成的势垒层损伤。
在本实施例中，由于栅极103采用了难熔材料，在随后形成低电阻区104 与源极108和漏极109的过程中，避免了高温退火导致的栅结退化，从而提高了器件的成品率和可靠性。
如图3f所示，以所述栅极103为掩蔽，通过自对准工艺在所述栅极103两侧形成低电阻区104，并且形成阻挡区112、有源区106和势垒区107。
其中，所述低电阻区104具有掺杂粒子，为了降低低电阻区104与栅极103 短路的可能性，并减小低电阻区104与栅极103之间的漏电流，低电阻区104 中掺杂粒子的浓度在竖直方向的峰值位于与所述有源区106对应的部分或与所述势垒区107对应的部分。
在所述栅极两侧的低电阻区上分别形成源极108和漏极109，形成如图1所示的HEMT器件。
如图4所示，图4示出了本发明实施例一提供的HEMT器件的制造方法中低电阻区掺杂粒子浓度的曲线示意图，图中虚线1表示低电阻区104中掺杂粒子的浓度在竖直方向的峰值位于与有源区106对应的部分，实线2表示低电阻区104中掺杂粒子的浓度在竖直方向的峰值位于与势垒区107对应的部分。对于低电阻区域在竖直方向的宽度可以根据具体需求进行调整，这是本领域技术人员能够实现的。
为了形成这样的低电阻区104，在一个示例中，步骤S15包括：
步骤S151、采用离子注入法对栅极103两侧的区域进行掺杂，其中掺杂元素可以为Si，整体掺杂浓度在1×1019cm-3量级。其中掺杂深度至有源区106或势垒区107内，被掺杂区域形成低电阻区104(如图3f所示)，未被掺杂的阻挡层、势垒层和有源层分别形成阻挡区112、势垒区107和有源区106，并且其中所述掺杂粒子的浓度在竖直方向的峰值位于与所述有源区106对应的部分或与所述势垒区107对应的部分，这可以通过调节掺杂离子的分布来实现，例如形成高斯分布，高斯分布的峰值对应有源区106或者势垒区107。
由于阻挡层111为非晶材料，采用离子注入法对栅极103两侧的区域进行掺杂形成低电阻区104时，阻挡层111减弱了注入离子在势垒层和有源层中的沟道效应，从而可以更准确地控制注入离子分布。
在该示例中，为了进一步降低低电阻区104与栅极103短路的可能性，并减小低电阻区104与栅极103之间的漏电流，在对栅极103两侧的区域进行掺杂之前，所述方法还包括：
步骤S150、以栅极103为掩蔽，去除栅极103两侧全部层厚的阻挡层和部分层厚的势垒层(如图5a所示)，或者去除栅极两侧全部层厚阻挡层111和全部层厚的势垒层102以露出所述有源层101(如图5b所示)，或者去除栅极两侧全部层厚的阻挡层111和全部层厚的势垒层102以及部分层厚的有源层101(如图 5c所示)，未被去除的部分形成阻挡区112、有源区106与势垒区107。这样，形成的低电阻区104与栅极103在竖直方向上有段距离，可以实现上述目的。
采用离子注入方法对栅极103两侧的区域进行掺杂形成低电阻区104时具有以下明显优点：首先，离子注入工艺相对比较成熟，且成本较低；其次离子注入工艺不需要刻蚀和再生长，减少了工艺步骤，降低了工艺难度，提高了工艺的可靠性和稳定性。
在本实施例中，利用栅极作为掩蔽，通过自对准工艺形成低电阻区，能够有效地缩短栅源距和栅漏距，并且无需套刻，工艺简单。如图1所示，在栅极 103两侧的低电阻区104上分别形成源极108和漏极109。
当采用离子注入法对栅极103两侧的区域进行掺杂形成源漏低电阻区104 时，在退火时需要考虑两方面，一方面是激活高掺杂的杂质从而形成低电阻区 104所需要的退火条件，另一方面是低电阻区104与源极108和漏极109形成良好的欧姆接触所需要的退火条件。优选地，退火温度低于栅极难熔材料的熔点。
其中，所述源极108和漏极109被形成为距离栅极的横向距离分别大于源极区和漏极区距离栅极的横向距离。
在本实施例中，采用采用离子注入工艺在栅极两侧形成低电阻区，再在低电阻区上分别形成源极和漏极，有效地改善了源漏电极的欧姆接触特性，降低了欧姆接触电阻，从而改善了器件的高频性能。
本发明实施例一提供的HEMT器件及HEMT器件的制造方法，通过源漏自对准工艺有效地缩短了栅源距和栅漏距，降低了栅源串联电阻和栅漏串联电阻，改善了器件的高频特性；并且低电阻区形成时不需要进行精确套刻，降低了对光刻工艺套刻精度的要求，提高了器件的成品率降低了生产成本，通过在势垒层和栅极之间增加阻挡层，能够降低势垒层的蚀刻损伤，并能降低离子注入时的沟道效应，从而更好地控制注入离子的分布。进一步地，在本发明的优选实施例中，栅极采用难熔材料避免了欧姆接触高温退火导致的栅结退化，提高了器件的成品率和可靠性；源漏高掺杂或者源漏再生长工艺有效地改善了源漏电极的欧姆接触特性，降低了欧姆接触电阻，从而改善了器件的高频性能。
实施例二
图6是本发明实施例二提供的HEMT器件的结构的剖面图，如图6所示。图6与图1中相同的元件用相同的附图标记表示。
所示HEMT器件的结构包括：衬底100；缓冲层110，形成于衬底100之上；有源区106，形成于缓冲层110之上；势垒区107，形成于有源区106上；阻挡区112，形成于势垒区107上，栅极103，形成于阻挡区112上；栅极侧墙113 和114，分别位于栅极103两侧；低电阻区104，形成在栅极103两侧，其中低电阻区104是以栅极103为掩蔽，通过自对准工艺形成的，并且所述低电阻区 104具有掺杂粒子，所述掺杂粒子的浓度在竖直方向的峰值位于与所述有源区 106对应的部分或与所述势垒区107对应的部分；以及，源极108和漏极109，分别形成在栅极103两侧的低电阻区104上。
下面，对本发明实现上述HEMT器件的制造方法做详细说明。
图7示出了本发明实施例二提供的HEMT器件的制造方法的流程图，如图 7所示，所述HEMT器件的制造方法包括：
步骤S21、在衬底上形成缓冲层；
步骤S22、在所述缓冲层上形成有源层；
步骤S23、在所述有源层上形成势垒层；
步骤S24、在所述势垒层上形成阻挡层；
步骤S25、在所述阻挡层上形成栅极；
步骤S26、在所述栅极两侧或所述栅极两侧及栅极上形成栅极侧墙；
步骤S27、以所述栅极为掩蔽，通过自对准工艺在所述栅极两侧形成低电阻区并且形成阻挡区、有源区和势垒区，其中所述低电阻区具有掺杂粒子；以及
步骤S28、在所述栅极两侧的低电阻区上分别形成源极和漏极。
本发明实施例二以上述实施例一为基础，与实施例一的第一个不同之处在于，本发明实施例二在衬底100和有源层101之间形成了缓冲层110，这样处理的好处在于能够降低衬底100和有源区101之间的晶格失配，从而改善有源区 101的晶格质量。缓冲层110的材料可以由一层铟铝镓氮(InxAlyGazN(0≤x,y, z≤1；x+y+z＝1))或多层InxAlyGazN(0≤x,y,z≤1；x+y+z＝1，各层中x、y、z 不同)的叠层组成或者由若干层InxAlyGazN(0≤x,y,z≤1；x+y+z＝1)与半导体材料的叠层。
具体地，缓冲层110可以包括生长在衬底100之上的成核层1101和生长在成核层1101之上的过渡层1102。成核层1101用于减小衬底100和过渡层1102 之间的晶格失配。过渡层1102用于改善有源区106的晶格质量。有源区106的晶格质量优于缓冲层110的晶格质量，且有源区106材料的载流子迁移率高于缓冲层110材料。
具体优选的，缓冲层110也可以包括生长在衬底100之上的过渡层1102和生长在过渡层上的背势垒层1103(这种情况下HEMT器件的截面图结构与图6 中的结构相同，图中未示出)，所述过渡层1102的材料可以由一层铟铝镓氮 (InxAlyGazN(0≤x,y,z≤1；x+y+z＝1))或多层InxAlyGazN(0≤x,y,z≤1； x+y+z＝1，各层中x、y、z不同)的叠层组成或者由若干层InxAlyGazN(0≤x,y, z≤1；x+y+z＝1)与半导体材料的叠层，过渡层1102用于改善有源区106的晶格质量，所述背势垒层1103的材料若干层InxAlyGazN(0≤x,y,z≤1；x+y+z＝1)或 InxAlyGazN(0≤x,y,z≤1；x+y+z＝1)与半导体材料的叠层，背势垒层1103用于提高有源区106载流子的限域性。
本发明实施例二以上述实施例一为基础，与实施例一的第二个不同之处在于，在栅极103形成后，在栅极103两侧或栅极103两侧与栅极103之上形成栅极侧墙114和113。
栅极侧墙113和114的材料为绝缘材料，可以为氮化硅、氧化铝或氧化硅等，可以用来进一步避免低电阻区104与栅极103短路，并减小低电阻区104 与栅极103之间的漏电流，栅极侧墙113和114能够进一步改善器件的击穿特性且降低栅极泄漏电流。
具体优选的，在栅极103两侧形成栅极侧墙114和113可包括：在形成栅极103后的器件上形成第二介质层，然后在器件表面进行光刻，用光刻胶将栅极103和侧墙114和113掩盖，侧墙114和113的水平宽度可以通过光刻胶的掩盖控制，然后刻蚀掉未被光刻胶掩盖的第二介质层，最后去除光刻胶并刻蚀掉栅极103上方的第二介质层，则可以形成水平宽度可以自由调节的侧墙114和 113。可选地，去除上述光刻胶后，可以不刻蚀栅极103上方的第二介质层，即侧墙114和113可以形成于栅极103的两侧及所述栅极103之上。
优选的，靠近漏极109一侧的侧墙114的横向尺寸大于靠近源极108一侧的侧墙113的横向尺寸。增大侧墙114的横向尺寸可以增大器件的栅漏距从而提高器件的击穿电压，而减小侧墙113的横向尺寸可以降低栅源之间的电阻，从而改善器件的直流和微波性能。
本发明实施例二以上述实施例一为基础，与实施例一的第三个不同之处在于，在所述步骤S26采用离子注入方法对栅极103/栅极103与栅极侧墙113和 114两侧的区域进行掺杂形成源漏低电阻区104时，离子注入的入射方向不与势垒层102和有源层101的交界面垂直，而是有一定的倾角。示意图如图12所示，即注入离子入射方向与势垒层102和有源层101的交界面垂直方向沿顺时针方向的夹角为α，α的范围为大于等于0度小于等于40度。
注入时由于离子注入的阴影效应以及栅极103/栅极侧墙113和114的阻挡，漏极109一侧的低电阻区与栅极103/栅极侧墙114右侧横向距离不为0，如图 12中长度L，且该距离可以通过离子注入的倾角α来调节。增大漏极109一侧的低电阻区与栅极103右侧横向距离增大了栅漏距，从而可以改善器件的击穿特性且降低栅极泄漏电流。
本发明实施例二提供的HEMT器件及HEMT器件的制造方法，通过源漏自对准工艺有效地缩短了栅源距和栅漏距，降低了栅源串联电阻和栅漏串联电阻，改善了器件的高频特性；并且低电阻区形成时不需要进行精确套刻，降低了对光刻工艺套刻精度的要求，提高了器件的成品率降低了生产成本，通过在势垒层和栅极之间增加阻挡层，能够降低势垒层的蚀刻损伤。进一步地，在本发明的优选实施例中，栅极采用难熔材料避免了欧姆接触高温退火导致的栅结退化，提高了器件的成品率和可靠性；源漏高掺杂工艺有效地改善了源漏电极的欧姆接触特性，降低了欧姆接触电阻，此外，通过在衬底和有源层之间增加缓冲层，能够降低衬底和有源层之间的晶格失配，从而改善了器件的高频性能。栅极侧墙和倾斜离子注入可以调节栅源距和栅漏距，从而改善器件的击穿特性并进一步降低栅极泄漏电流。
实施例三
图8是本发明实施例三提供的HEMT器件的结构剖面图，如图8所示，本实施例三提供的HEMT器件包括：衬底201；缓冲层202，该缓冲层202形成于衬底201上；有源区210，该有源区210形成于缓冲层202上；势垒区211，该势垒区211形成于有源区210上；阻挡区212，该阻挡区212形成于势垒区211 上；栅极206，该栅极206形成于阻挡区212之上；栅极侧墙215和216，该栅极侧墙215和216形成于栅极206两侧或形成于栅极206两侧及栅极206上；低电阻区207，形成在栅极203两侧，其中，低电阻区207是以栅极206为掩蔽，通过自对准工艺形成的，并且所述低电阻区207具有掺杂粒子；源极208和漏极209，分别形成在栅极206两侧的低电阻区207上。
其中，所述衬底201可以是蓝宝石(Sapphire)、SiC、GaN、Si或稀土氧化物等适合生长III-V族化合物的材料，具体优选地，衬底201的材料为GaN。
其中，所述缓冲层202材料为若干层InxAlyGazN(0≤x,y,z≤1；x+y+z＝1)或InxAlyGazN(0≤x,y,z≤1；x+y+z＝1)与其它半导体材料的叠层。具体优选地，缓冲层202包括生长在衬底201之上的过渡层2021和生长在过渡层2021之上的背势垒层2022；过渡层2021为若干层InxAlyGazN(0≤x,y,z≤1；x+y+z＝1)或 InxAlyGazN(0≤x,y,z≤1；x+y+z＝1)与其它半导体材料的叠层；背势垒层2022 为若干层InxAlyGazN(0≤x,y,z≤1；x+y+z＝1)或InxAlyGazN(0≤x,y,z≤1； x+y+z＝1)与其它半导体材料的叠层，用于提高沟道载流子的限域性，所述其它介质材料可以为半导体材料或绝缘材料。
所述有源区210形成于缓冲层202之上，有源区210的材料可以为若干层铟铝镓氮(InxAlyGazN(0≤x,y,z≤1；x+y+z＝1))或InxAlyGazN(0≤x,y,z≤1； x+y+z＝1)与其它半导体材料的叠层，具体地，有源区210的材料为GaN，有源区210的晶格质量优于缓冲层202材料，且有源区210材料的载流子迁移率高于缓冲层202材料。
所述势垒区211形成于有源区210之上，势垒区211是若干层可以与所述有源区210形成异质结的半导体材料或若干层可以与所述有源区材料形成异质结的半导体材料与绝缘材料的叠层，所述半导体材料如InxAlyGazN(0≤x,y,z≤1； x+y+z＝1)等，所述绝缘材料如氮化硅、氧化铝或二氧化硅或二氧化铪等。
所述阻挡区212形成于势垒区211上，阻挡区212的材料为刻蚀栅极难熔材料时刻蚀速率低于栅极难熔材料的材料或者刻蚀栅极难熔材料时刻蚀速率远低于栅极难熔材料的材料与其它半导体材料或绝缘材料的叠层；所述栅极206难熔材料是指该材料的熔点高于本发明制造工艺中源漏退火温度的材料，所述刻蚀栅极难熔材料时刻蚀速率远低于栅极难熔材料的材料可以为InxAlyGazN(0≤x, y,z≤1；x+y+z＝1)等，所述其它半导体材料可以为InxAlyGazN(0≤x,y,z≤1； x+y+z＝1)等，所述绝缘材料可以为氮化硅、氧化铝或二氧化硅或二氧化铪等。
具体地，在本发明实施例三中，阻挡区212包括生长在势垒区211上的抗刻蚀区2121和生长在抗刻蚀区2121上的第一介质区2122；抗刻蚀区2121的材料在刻蚀栅极材料时刻蚀速率低于栅极材料中的一种或多种，用于在刻蚀栅极材料时保护势垒区211不受刻蚀影响；第一介质区2122为绝缘材料，可以为氮化硅、氧化铝或二氧化硅或二氧化铪等，用于减小栅极206的泄漏电流。
其中，所述栅极206形成于阻挡区212上，栅极206可以是肖特基栅极，也可以是其他与势垒区形成非欧姆接触的栅极，所述栅极206材料为难熔材料。所述栅极206材料可以为难熔材料，或难熔导电材料与若干层InxAlyGazN(0≤x, y,z≤1；x+y+z＝1)或介质材料的叠层。所述难熔材料是指熔点高于低电阻区207 与漏极209和源极208形成欧姆接触时的退火温度。所述介质材料可以为氮化硅、氧化铝或二氧化硅或二氧化铪等，栅极206难熔材料可选的材料选自以下组中的一种或多种：钨(W)、钼(Mo)、钽(Ta)、钛、铬和氮化钽；或者为所述组中的材料的氮化物；或者为所述组中的材料的合金，或者为所述组中材料的叠层；或者为所述组中的材料或所述组中的材料的氮化物或所述组中的材料的合金的叠层；或者为所述组中的材料或所述组中的材料的氮化物或所述组中的材料的合金或绝缘材料的叠层，所述绝缘材料用于降低栅极的漏电流。具体地，在本实施例中，栅极206材料可以为钨(W)和钼(Mo)的叠层。
在本实施例中，由于栅极206采用了难熔材料，在随后形成低电阻区207与源极208和漏极209的过程中，避免了高温退火导致的栅结退化，从而提高了器件的成品率和可靠性。
所述栅极侧墙215和216材料为绝缘材料，可以为SiN、SiO2、Al2O3或 HfO2等，用于防止栅极206与源极208或漏极209短路，并降低栅极206的泄漏电流。具体地，在本实施例中，栅极侧墙215和216的材料可以为SiN。
其中，所述低电阻区207通过自对准工艺和再生长技术形成，低电阻区207 含有掺杂粒子。
所述源极208和漏极209分别形成于栅极206两侧的低电阻区207上，源极 208和漏极209的接触类型为欧姆接触。形成欧姆接触的退火温度低于栅极206 难熔材料的熔点。其中，所述源极208和漏极209距离栅极206的横向距离可以分别大于低电阻区207距离栅极206的横向距离。
下面，对本发明实现上述HEMT器件的制造方法做详细说明。
图9示出了本发明实施例三提供的HEMT器件的制造方法的流程图，如图9 所示，所述HEMT器件的制造方法包括：
步骤S31、在衬底201上形成缓冲层202；
步骤S32、在缓冲层202上形成有源层203；
步骤S33、在有源层203上形成势垒层204；
步骤S34、在势垒层204上形成阻挡层205；
步骤S35、在阻挡层205上形成栅极206；
步骤S36、在栅极206两侧或栅极206两侧及栅极206上形成栅极侧墙215 和216；
步骤S37、以栅极206为掩蔽，对栅极206两侧的区域进行刻蚀，去除栅极206两侧全部层厚的阻挡层205和全部层厚的势垒层204以露出有源层203，或者去除栅极206两侧全部层厚的阻挡层205和全部层厚的势垒层204以及部分层厚度的有源层203，未被去除的阻挡层205、势垒层204和有源层203分别形成阻挡区212、势垒区211和有源区210；
步骤S38、采用再生长技术在刻蚀出的栅极206两侧的区域重新生长带有掺杂粒子的半导体材料，形成低电阻区207；
步骤S39、在栅极206两侧的低电阻区207上分别形成源极208和漏极209。
图10a-图10g示出了本发明实施例三提供的HEMT器件的制造方法各步骤对应的结构截面图。
如图10a所示，图10a中示出了本发明实施例三中步骤S31至步骤S34，即在衬底201上依次形成有源层203、势垒层204和阻挡层205。
所述缓冲层202为若干层InxAlyGazN(0≤x,y,z≤1；x+y+z＝1)或InxAlyGazN (0≤x,y,z≤1；x+y+z＝1)与其它半导体材料的叠层。
具体地，在本实施例中，步骤S31在衬底201上形成缓冲层202可包括在衬底201上生长过渡层2021，在过渡层2021上形成背势垒层2022。过渡层2021 用于提高有源层203的晶体质量；背势垒层用于提高沟道载流子的限域性。
在缓冲层202上形成有源层203的方法包括但不限于化学气相淀积(CVD)、氢化物气相外延(HVPE)、原子层淀积(ALD)、分子束外延(MBE)等。
所述势垒层204是若干层可以与所述有源层203形成异质结的半导体材料或若干层可以与所述有源层203材料形成异质结的半导体材料与绝缘材料的叠层，所述半导体材料如InxAlyGazN(0≤x,y,z≤1；x+y+z＝1)等，所述绝缘材料如氮化硅、氧化铝或二氧化硅或二氧化铪等。形成势垒层的方法包括但不限于化学气相淀积(CVD)、氢化物气相外延(HVPE)、原子层淀积(ALD)、分子束外延(MBE)等。
具体地，在本实施例中，在势垒层204上形成阻挡层205可包括：在势垒层 204上形成抗刻蚀层2051，在抗刻蚀层2051上形成第一介质层2052。抗刻蚀层 2051的材料在刻蚀栅极材料时刻蚀速率低于栅极材料中的一种或多种，用于在刻蚀栅极材料时保护势垒层204不受刻蚀影响；第一介质层2052的材料为绝缘材料，可以为氮化硅、氧化铝或二氧化硅或二氧化铪等，用于减小栅极泄漏电流。具体地优选的，在本实施例中阻挡层205材料为氮化铝。这样处理的好处在于在刻蚀栅极206材料时保护所述势垒层204不被刻蚀影响。
如图10b所示，在阻挡层205上生长难熔材料形成栅极206。栅极206可以是肖特基栅极，也可以是其他与势垒区形成非欧姆接触的栅极。
所述难熔导电材料的熔点高于在之后的步骤中利用再生长工艺形成低电阻区时杂质退火激活温度以及在低电阻区与源极和漏极形成欧姆接触时的退火温度。
优选的，栅极难熔材料的去除方法为采用刻蚀工艺。首先在阻挡层205表面生长一层钨/钼叠层，然后在栅极区域形成掩膜，使用六氟化硫(SF6)去除掉掩膜区域之外的钨/钼叠层，从而形成栅极206。由于SF6对钨/钼的刻蚀速率远大于对阻挡层205AlN的刻蚀速率，阻挡层205保护势垒层204不受SF6刻蚀影响。
可选的，栅极难熔材料的去除方法还可以为剥离工艺。采用剥离工艺可以避免刻蚀工艺中刻蚀造成的势垒层损伤。
如图10c和图10d所示，栅极206形成后，在势垒层205及栅极206的表面生长第二介质层213，然后去除除栅极边缘的第二介质层，从而形成栅极侧墙 215和216，第二介质层为绝缘材料，可以为SiN、SiO2、Al2O3或HfO2等。栅极侧墙215和216用于防止栅极206与源极209或漏极210短路，并降低栅极206的泄漏电流。
如图10e所示，以栅极206和栅极侧墙215与216为掩蔽，对栅极206两侧的区域进行刻蚀，去除栅极206两侧全部层厚的阻挡层205和全部层厚的势垒层204以露出有源层203，或者去除栅极206两侧全部层厚的阻挡层205和全部层厚的势垒层204以及部分层厚度的有源层203，未被去除的阻挡层205、势垒层204和有源层203分别形成阻挡区212、势垒区211和有源区210。
如图10f所示，采用再生长技术在刻蚀出的栅极206两侧的区域重新生长带有掺杂粒子的半导体材料，形成低电阻区207。
所述带有掺杂粒子的半导体材料可以是InxAlyGazN(0≤x,y,z≤1；x+y+z＝1) 或其它半导体材料或这些半导体材料的叠层。其中掺杂元素可以为Si，整体掺杂浓度在1×1019cm-3量级。
在该示例中，为了进一步降低低电阻区207与栅极206短路可能性，并减小低电阻区207与栅极206之间的漏电流，在对低电阻区207进行再生长带有掺杂粒子的半导体材料时，使得它们朝向栅极206侧的表面A低于所述阻挡区212 的朝向栅极侧的表面B(如图11所示)。
如图10g所示，在栅极206两侧的低电阻区207上分别形成源极208和漏极 209。
源极208和漏极209的接触类型为欧姆接触，形成欧姆接触所需的退火温度低于栅极206难熔材料的熔点。
本发明实施例三提供的HEMT器件及HEMT器件的制造方法，通过源漏自对准工艺有效地缩短了栅源距和栅漏距，降低了栅源串联电阻和栅漏串联电阻，改善了器件的高频特性；并且低电阻区形成时不需要进行精确套刻，降低了对光刻工艺套刻精度的要求，提高了器件的成品率降低了生产成本，通过在势垒层和栅极之间增加阻挡层，能够降低势垒层的蚀刻损伤。进一步地，在本发明的优选实施例中，栅极采用难熔材料避免了欧姆接触高温退火导致的栅结退化，提高了器件的成品率和可靠性源漏再生长工艺有效地改善了源漏电极的欧姆接触特性，降低了欧姆接触电阻，从而改善了器件的高频性能。
以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。本发明的各个实施例在不违反逻辑的基础上均可相互组合。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (15)

1.一种HEMT器件，其特征在于，包括：
衬底；
有源区，形成于所述衬底上；
势垒区，形成于所述有源区上；
阻挡区，形成于所述势垒区上；
栅极，形成于所述阻挡区上；
低电阻区，分别形成在所述栅极两侧，其中，所述低电阻区是以所述栅极为掩蔽，通过自对准工艺形成的，并且所述低电阻区具有掺杂粒子，所述掺杂粒子的浓度在竖直方向的峰值位于所述低电阻区中所述阻挡区对应部分以外的与所述有源区对应的部分或与所述势垒区对应的部分；以及
源极和漏极，分别形成在所述栅极两侧的低电阻区上；
所述栅极的材料为难熔材料；
所述阻挡区材料中一种或多种在所述栅极刻蚀时的被蚀刻速率低于所述栅极材料中的一种或多种材料被蚀刻的速率；
其中，所述掺杂粒子为Si。
2.根据权利要求1所述的HEMT器件，其特征在于，所述低电阻区的朝向栅极侧的表面低于所述阻挡区的朝向栅极侧的表面。
3.根据权利要求1所述的HEMT器件，其特征在于，所述HEMT器件还包括栅极侧墙，形成于所述栅极两侧或形成于所述栅极两侧及所述栅极上。
4.根据权利要求1所述的HEMT器件，其特征在于，所述HEMT器件还包括栅介质，形成于所述阻挡区和所述栅极之间。
5.根据权利要求1所述的HEMT器件，其特征在于，所述势垒区为与所述有源区的材料形成异质结的半导体材料层；或者为
半导体材料与形成于其上的绝缘材料的叠层。
6.根据权利要求1所述的HEMT器件，其特征在于，所述HEMT器件还包括缓冲层，形成于所述衬底和所述有源区之间，用于降低衬底和有源区之间的晶格失配。
7.根据权利要求1所述的HEMT器件，其特征在于，所述难熔材料选自以下组中的一种或多种：钨、钼、钽、钛和铬；或者为
所述组中的材料的氮化物；或者为
所述组中的材料的合金；或者为
所述组中材料的叠层；或者为
所述组中的材料或所述组中的材料的氮化物或所述组中的材料的合金的叠层；或者为
所述组中的材料或所述组中的材料的氮化物或所述组中的材料的合金或绝缘材料的叠层。
8.根据权利要求1所述的HEMT器件，所述阻挡区包括：
抗蚀刻区，形成于所述势垒区上，用于减少刻蚀对所述势垒层造成的刻蚀损伤；
第一介质区，形成于所述抗蚀刻区上；
所述抗蚀刻区材料的被蚀刻速率优选的低于所述栅极材料中的一种或多种材料被蚀刻的速率；
所述第一介质区的材料为绝缘材料。
9.根据权利要求3所述的HEMT器件，所述栅极侧墙在栅源和栅漏方向的宽度进行调节，且栅漏一侧栅极侧墙的宽度不小于栅源一侧栅极侧墙的宽度。
10.一种制造HEMT器件的方法，其特征在于，包括步骤：
S1、在衬底上形成有源层；
S2、在所述有源层上形成势垒层；
S3、在所述势垒层上形成阻挡层；
S4、在所述阻挡层上形成栅极；
S5、以所述栅极为掩蔽，通过自对准工艺在所述栅极两侧形成低电阻区并且形成阻挡区、有源区和势垒区，其中所述低电阻区具有掺杂粒子；以及
S6、在所述栅极两侧的低电阻区分别形成源极和漏极；
其中，所述栅极的材料为难熔材料；
所述阻挡区材料中一种或多种在所述栅极刻蚀时的被蚀刻速率低于所述栅极材料中的一种或多种材料被蚀刻的速率；
其中，所述掺杂粒子的浓度在竖直方向的峰值位于所述低电阻区中所述阻挡区对应部分以外的与所述有源区对应的部分或与所述势垒区对应的部分；
其中，所述掺杂粒子为Si。
11.根据权利要求10所述的制造HEMT器件的方法，其特征在于，步骤S5包括：
对栅极两侧的区域进行掺杂，其中掺杂深度至有源区或势垒区内，被掺杂区域形成低电阻区，未被掺杂的阻挡层、势垒层和有源层分别形成所述阻挡区、势垒区和有源区，并且其中所述掺杂粒子的浓度在竖直方向的峰值位于与所述有源区对应的部分或与所述势垒区对应的部分。
12.根据权利要求11所述的制造HEMT器件的方法，其特征在于，在对栅极两侧的区域进行掺杂之前，所述方法还包括：
以栅极为掩蔽，去除栅极两侧全部层厚的阻挡层和部分层厚的势垒层，或者去除栅极两侧全部层厚的阻挡层和全部层厚的势垒层以露出所述有源层，或者去除栅极两侧全部层厚的阻挡层和全部层厚的势垒层以及部分层厚的有源层。
13.根据权利要求10所述的制造HEMT器件的方法，其特征在于，步骤S5包括：
以栅极为掩蔽，去除栅极两侧全部层厚的阻挡层和全部层厚的势垒层以露出所述有源层，或者去除栅极两侧全部层厚的阻挡层和全部层厚的势垒层以及部分层厚的有源层；未被去除的阻挡层、势垒层和有源层分别形成所述阻挡区、势垒区和有源区；
在栅极两侧的区域生长带有掺杂粒子的半导体材料，形成低电阻区。
14.根据权利要求10所述的制造HEMT器件的方法，其特征在于，所述方法在步骤S4和S5之间还包括：在所述栅极两侧或所述栅极两侧及栅极上形成栅极侧墙，所述栅极侧墙在栅源和栅漏方向的宽度进行调节，且栅漏一侧栅极侧墙的宽度不小于栅源一侧栅极侧墙的宽度。
15.根据权利要求11所述的制造HEMT器件的方法，其特征在于，利用离子注入方法对栅极两侧的区域进行掺杂时，离子注入方向与势垒层和有源层界面垂直方向沿顺时针方向的夹角大于等于0度，且小于等于40度。
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