JP2015064390A - 自動試験装置における同期用インターフェースを有する機器 - Google Patents
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Abstract
Description
関連出願
本願は、米国特許法第119条(e)項に基づいて、参照によりその全体が本明細書に援用される、2004年11月22日に出願の「INSTRUMENT SYNCHRONIZATION FOR AUTOMATIC TEST EQUIPMENT」と題する米国仮特許出願第60/630,111号に基づく優先権を主張する。本件は、参照によりその全体が本明細書に援用される、2005年2月22日に出願の「AUTOMATIC TEST SYSTEM WITH SYNCHRONIZED INSTRUMENTS」と題する米国特許出願に関連する。
そのプロセスは、サブプロセス620及びサブプロセス650として示される2つの並行したサブプロセスを含む。図6の例では、サブプロセス620は、コントローラ機器のISLインターフェース320A(図5)において実行される。サブプロセス650は、制御される機器のISLインターフェース320B(図5)において実施される。
ステップ626では、コントローラ機器が、ISLを介して、制御される機器に対して「時計同期」コマンドを送出する。このコマンドは、コントローラ機器上のパターン発生器においてプログラミングされるコマンドに応答して送出されることがある。同期コマンドは、図4Bにおいて416で示されるように、タイムスタンプを含む。
コントローラ機器では、過程はステップ626からステップ632に進む。ステップ632では、図4Bに示される打ち切られた部分R2を表す残余が格納される。その残余は、たとえば、518(図5)のようなレジスタ内に格納されることがある。
返される度に動作すべきである。対照的に、機器が同期していない場合には、異なる機器によって実行される試験機能間の間隔は、テスタのタイミング精度よりも大きな量だけ、試験間で異なることがある。しかしながら、「同期している」ことは、動作が一致していること、又は同時であることを必要としない。たとえば、1つの機器において実行されるコマンドと、そのコマンドに応答して別の機器において行われる動作との間に、或る遅延が存在する場合であっても、機器は同期しているものと見なすことができる。
さらに、機器がアナログ機器及びデジタル機器として示される。多数の機器がアナログ信号及びデジタル信号の両方を処理するので、本発明は、特定のタイプの機器には限定されない。
精神及び範囲内にあることを意図している。したがって、上記の説明及び図面は例示にすぎない。
Claims (15)
- 自動試験システムのための機器であって、前記機器は、基準クロックの周期によって制限されるタイミング分解能を与える基準クロック(RCLK)を受信するように適応されたインターフェース回路(320B)を含むタイプの機器であり、
前記インターフェース回路は、
前記基準クロックを受信し、ローカルクロック(LCLKB)を出力するように適応されたクロック発生器(42C)と、
前記ローカルクロックに基づいて時間を追跡する、入力と出力を有するタイミング回路(WATCHB552)と、を備え、
前記機器は、前記ローカルクロックは前記基準クロックよりも高いタイミング分解能を与え、
前記機器は、
i)メッセージを搬送する通信リンク(ISL)に接続するための前記インターフェース回路(320B)におけるポートと、
ii)前記基準クロックのパルスをカウントするための時間追跡サブ回路(LOW_RES時計)と、
iii)第2の機器(510)から前記通信リンクを介したメッセージを受信して前記クロック発生器と前記タイミング回路へ信号を出力するために適用されたメッセージ処理回路(556)と、を備え、
前記受信されたメッセージは、前記ローカルクロック(LCLKB)を前記第2の機器内の第2のローカルクロック(LCLKA)に位置合わせするための前記基準クロックに対する時間を指定する値を含み、前記第2の機器は前記第2のローカルクロック(LCLKA)のパルスをカウントするための第2の時間追跡サブ回路(WATCHA)を含み、前記タイミング回路(WATCHB)の入力は、前記受信されたメッセージにおける前記値に基づいて前記第2の時間追跡サブ回路(WATCHA)と決定付けられた関係を有する時間を表す初期値を受信し、前記タイミング回路の出力は前記タイミング回路の入力で受信された前記初期値により表される時間で時間値を出力するために適用されている、
機器。 - 前記クロック発生器はDDS回路を含む、請求項1に記載の機器。
- 前記メッセージ処理回路は、前記通信リンクを介して非同期でパケットを受信するように適応される、請求項1に記載の機器。
- 前記ポートはシリアルポートを含む、請求項1に記載の機器。
- 前記インターフェース回路、前記クロック発生器、前記タイミング回路及び前記メッセージ処理回路は、1つの集積回路チップとして実装される、請求項1に記載の機器。
- 前記タイミング回路は、前記ローカルクロックのパルスをカウントする第1の時間追跡サブ回路を含む、請求項1に記載の機器。
- コマンド入力を有し、前記タイミング回路の前記出力に結合される機能回路(590)をさらに備え、該機能回路は、前記タイミング回路の前記出力に応答して試験機能を実行する、請求項1に記載の機器。
- 前記インターフェースは同期入力をさらに備え、前記クロック発生器は、前記同期入力によって指示される時間において開始する前記基準クロックの周期を追跡するための回路を備える、請求項7に記載の機器。
- ASICとして実装される、請求項1に記載の機器。
- 自動試験システムのための機器内のイベントのタイミングを制御する方法であって、
a)基準クロックの周期によって制限されるタイミング分解能を与える基準クロック(RCLK)を受信し、
b)前記基準クロックを用いて第1のタイミング分解能で時間を追跡し、
c)ネットワーク(ISL)を介して、位置合わせ時間を指定するデジタル値を第2の機器から受信し、前記位置合わせ時間は、前記基準クロックで追跡される時間と関係して指定され、前記第2の機器内の第2のローカルクロック(LCLKA)は前記基準クロックと位置合わせされ、
d)前記位置合わせ時間に達したことに応答して、時間値R1に基づいて前記機器に含まれるDDS回路の数値カウンタ発振器(NCO)における値を設定することによりローカルクロック(LCLKB)を前記基準クロックと位置合わせし、
e)前記ローカルクロックを用いて、前記第1のタイミング分解能よりも高い第2のタイミング分解能で時間を追跡し、
f)第2の機器内の回路において追跡される時間に基づいて生成されるイベントの時間を指定するデジタル値を受信し、
g)前記第2のタイミング分解能で追跡される時間に基づいて前記イベントの前記時間を特定する、
ことを含む方法。 - 前記第1のタイミング分解能で時間を追跡することは、同期信号を受信し、及び前記同期信号に応答して、時間を追跡し始めることを含む、請求項10に記載の方法。
- 前記第2のタイミング分解能で時間を追跡することは、前記位置合わせ時間を指定する前記デジタル値に基づき初期値でカウンタをロードし、及び前記ローカルクロックで前記カウンタにクロック供給することを含む、請求項11に記載の方法。
- 前記第2のタイミング分解能で時間を追跡することは、前記ローカルクロックのパルスをカウントすることを含む、請求項10に記載の方法。
- 前記第1のタイミング分解能で時間を追跡することは、前記基準クロックのパルスをカウントすることを含む、請求項13に記載の方法。
- 前記ネットワークを介して受信することは、前記ネットワーク内のシリアルラインを介してデータを受信することを含む、請求項10に記載の方法。
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