JP2015046482A - Semiconductor device and module - Google Patents

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祐介 善積
Yusuke Yoshizumi
祐介 善積
上野　昌紀
Masanori Ueno
昌紀 上野
晋 吉本
Susumu Yoshimoto
晋 吉本
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device having favorable characteristics and provide a module.SOLUTION: A semiconductor device comprises: a group III nitride semiconductor layer 13 which has a principal surface 13a and includes an inversion layer 1 extending in a direction perpendicular to the principal surface 13a; and a first electrode (cathode electrode 2) connected to the inversion layer 1 on the principal surface 13a. The inversion layer 1 refers to a region in which polarity of the group III nitride semiconductor layer is inverted and refers to a region in which a (000-1) plane of N polarity where N (Nitride) atoms exist in a stable state is exposed on a surface.

Description

本発明は、半導体装置およびモジュールに関し、特にＩＩＩ族窒化物半導体層を有する半導体装置および該半導体装置を備えたモジュールに関する。   The present invention relates to a semiconductor device and a module, and particularly relates to a semiconductor device having a group III nitride semiconductor layer and a module including the semiconductor device.

窒化ガリウム（ＧａＮ）などに代表されるＩＩＩ族窒化物半導体は、光デバイスや電子デバイスなどに広く用いられている。ＩＩＩ族窒化物半導体を用いた電子デバイスにおいては、たとえばＳＢＤ（ショットキーバリアダイオード）やＨＥＭＴ（高電子移動度トランジスタ）素子などが知られており、これらは優れた高周波特性を有している。   Group III nitride semiconductors typified by gallium nitride (GaN) are widely used for optical devices and electronic devices. In electronic devices using group III nitride semiconductors, for example, SBD (Schottky barrier diode) and HEMT (high electron mobility transistor) elements are known, and these have excellent high frequency characteristics.

一方、光デバイスや電子デバイスを実装する方法としては、一般にワイヤボンディング実装とフリップチップ実装とが知られている。   On the other hand, wire bonding mounting and flip chip mounting are generally known as methods for mounting optical devices and electronic devices.

特開２０１３−３３８６２号公報には、ｐ型ＧａＮ系半導体層上にｐ側電極が配置され、複合基板の多結晶ＩＩＩ族窒化物支持基板上にｎ側電極が配置された半導体デバイスであって、ｐ側電極はｐ側リードフレームに電気的に接続するように配置され、ｎ側電極はボンディングワイヤによりｎ側リードフレームに電気的に接続されているｐ側ダウン構造の実装がされている半導体デバイスが記載されている。   Japanese Patent Laid-Open No. 2013-33862 discloses a semiconductor device in which a p-side electrode is disposed on a p-type GaN-based semiconductor layer and an n-side electrode is disposed on a polycrystalline group III nitride supporting substrate of a composite substrate. The p-side electrode is disposed so as to be electrically connected to the p-side lead frame, and the n-side electrode is electrically connected to the n-side lead frame by a bonding wire. The device is listed.

特開２０１３−３３８６２号公報JP 2013-33862 A

しかしながら、ワイヤボンディング実装では、ループ状に形成されたワイヤにインダクタンスが生じて、寄生容量が増大してしまう。たとえば、ワイヤ径が２５μｍ程度であってワイヤ長が１ｍｍ以上である場合には、１ｎＨ以上のインダクタンスが生じるため、高周波用途のモジュール実装には用いることができない。   However, in wire bonding mounting, inductance is generated in a wire formed in a loop shape, and parasitic capacitance increases. For example, when the wire diameter is about 25 μm and the wire length is 1 mm or more, an inductance of 1 nH or more is generated, so that it cannot be used for high-frequency module mounting.

また、フリップチップ実装では、半導体装置の１つの面にすべての電極を形成する必要があるため、たとえばＳＢＤなどを横型構造とした場合にはカソード電極をドリフト層にオーミック接触させる必要がある。この場合、接触抵抗が高くなり、高周波特性が悪化する。これに対して、フリップチップ実装面側に位置するドリフト層をドライエッチングなどにより除去し、高不純物濃度の半導体層にカソード電極をオーミック接触させることが考えられるが、ドリフト層が厚く形成されている場合には除去することが困難である。さらにドライエッチングによってドリフト層を除去した場合にも、高不純物濃度の半導体層にはイオンダメージが加えられるため、電極と該半導体層との接触抵抗は高くなり、素子特性を悪化させる。さらに、アノード電極とカソード電極との間に段差が生じるため、製造歩留まりを悪化させる。   In flip-chip mounting, since all electrodes need to be formed on one surface of a semiconductor device, for example, when the SBD or the like has a lateral structure, the cathode electrode needs to be in ohmic contact with the drift layer. In this case, the contact resistance is increased and the high frequency characteristics are deteriorated. On the other hand, the drift layer located on the flip chip mounting surface side may be removed by dry etching or the like, and the cathode electrode is brought into ohmic contact with the semiconductor layer having a high impurity concentration. However, the drift layer is formed thick. In some cases it is difficult to remove. Further, even when the drift layer is removed by dry etching, ion damage is applied to the semiconductor layer having a high impurity concentration, so that the contact resistance between the electrode and the semiconductor layer is increased and the device characteristics are deteriorated. Further, since a step is generated between the anode electrode and the cathode electrode, the manufacturing yield is deteriorated.

本発明は上記のような課題を解決するためになされたものである。本発明の主たる目的は、特性の良好な半導体装置およびモジュールを提供することにある。   The present invention has been made to solve the above-described problems. A main object of the present invention is to provide a semiconductor device and a module having good characteristics.

本実施の形態に係る半導体装置は、主面を有し、該主面に対して垂直な方向に延びる反転相を含むＩＩＩ族窒化物半導体層と、該主面において反転相に接続された第１の電極とを備える。   The semiconductor device according to the present embodiment has a main surface, a group III nitride semiconductor layer including an inversion phase extending in a direction perpendicular to the main surface, and a first surface connected to the inversion phase on the main surface. 1 electrode.

ここで、「反転相」とは、ＩＩＩ族窒化物半導体層において極性が反転している領域を指し、具体的には、ＩＩＩ族窒化物半導体層をｃ軸方向に成長させたときに、表面においてＮ（窒素）原子が安定して存在するＮ極性の（０００−１）面が表出している領域を指す。   Here, the “inverted phase” refers to a region where the polarity is reversed in the group III nitride semiconductor layer, specifically, when the group III nitride semiconductor layer is grown in the c-axis direction, The region where the N-polar (000-1) plane where N (nitrogen) atoms exist stably is exposed.

本発明によれば、特性が良好な半導体装置およびモジュールを提供することができる。   According to the present invention, it is possible to provide a semiconductor device and a module having good characteristics.

本実施の形態に係る半導体装置を説明するための断面図である。It is sectional drawing for demonstrating the semiconductor device which concerns on this Embodiment. 本実施の形態に係る半導体装置の第１の電極と第２の電極との位置関係を説明するための図である。It is a figure for demonstrating the positional relationship of the 1st electrode and 2nd electrode of the semiconductor device which concerns on this Embodiment. 本実施の形態に係る半導体装置の製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the semiconductor device which concerns on this Embodiment. 本実施の形態に係るモジュールを説明するための断面図である。It is sectional drawing for demonstrating the module which concerns on this Embodiment. 図４中の矢印Ｖから見た図である。It is the figure seen from the arrow V in FIG. 本実施の形態に係る半導体装置の第１の電極と第２の電極との位置関係の変形例を説明するための図である。It is a figure for demonstrating the modification of the positional relationship of the 1st electrode and 2nd electrode of the semiconductor device which concerns on this Embodiment. 本実施の形態に係る半導体装置の第１の電極と第２の電極との位置関係の他の変形例を説明するための図である。It is a figure for demonstrating the other modification of the positional relationship of the 1st electrode and 2nd electrode of the semiconductor device which concerns on this Embodiment. 本実施の形態に係る半導体装置の変形例を説明するための図である。It is a figure for demonstrating the modification of the semiconductor device which concerns on this Embodiment.

以下、図面を参照して、本発明の実施の形態について説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。   Embodiments of the present invention will be described below with reference to the drawings. In the following drawings, the same or corresponding parts are denoted by the same reference numerals, and the description thereof will not be repeated.

[本願発明の実施形態の説明]
はじめに、本発明の実施の形態の概要を列挙する。 [Description of Embodiment of Present Invention]
First, the outline of the embodiment of the present invention will be enumerated.

（１）図１および図８を参照して、本実施の形態に係る半導体装置は、主面１３ａ，１６ａを有し、主面１３ａ，１６ａに対して垂直な方向に延びる反転相１を含むＩＩＩ族窒化物半導体層１３，１６と、主面１３ａ，１６ａにおいて反転相１に接続された第１の電極（カソード電極２，ソース電極５）とを備える。   (1) Referring to FIGS. 1 and 8, the semiconductor device according to the present embodiment includes main surfaces 13a and 16a, and includes inversion phase 1 extending in a direction perpendicular to main surfaces 13a and 16a. Group III nitride semiconductor layers 13 and 16 and first electrodes (cathode electrode 2 and source electrode 5) connected to inversion phase 1 on main surfaces 13a and 16a are provided.

このようにすれば、反転相１の不純物濃度はＩＩＩ族窒化物半導体層１３，１６の不純物濃度よりも高いため、第１の電極はＩＩＩ族窒化物半導体層１３，１６と接続される場合と比べて反転相１と低抵抗で接続されることができる。つまり、ＩＩＩ族窒化物半導体層１３，１６を低キャリア濃度でかつ高移動度としながら、第１の電極２の接触抵抗を低減することができる。   In this case, since the impurity concentration of the inversion phase 1 is higher than the impurity concentration of the group III nitride semiconductor layers 13 and 16, the first electrode is connected to the group III nitride semiconductor layers 13 and 16. Compared with the inversion phase 1, it can be connected with low resistance. That is, the contact resistance of the first electrode 2 can be reduced while the group III nitride semiconductor layers 13 and 16 have a low carrier concentration and a high mobility.

（２）本実施の形態に係る半導体装置は、主面１３ａ，１６ａにおいて第１の電極２と異なる第２の電極３をさらに備えてもよい。   (2) The semiconductor device according to the present embodiment may further include a second electrode 3 different from the first electrode 2 on the main surfaces 13a and 16a.

このようにすれば、第１の電極２と第２の電極３とが１つの主面１３ａ，１６ａ上に形成されているため、半導体装置をフリップチップ実装することができる。そのため、ワイヤボンディング実装する場合と比べて寄生容量を低減することができる。このとき、第１の電極２は反転相１と接続されているため、接触抵抗が低い。つまり、半導体装置の寄生容量を低減することができると同時に、第１の電極２の接触抵抗を低減することができる。   In this way, since the first electrode 2 and the second electrode 3 are formed on one main surface 13a, 16a, the semiconductor device can be flip-chip mounted. Therefore, the parasitic capacitance can be reduced as compared with the case of wire bonding mounting. At this time, since the first electrode 2 is connected to the inversion phase 1, the contact resistance is low. That is, the parasitic capacitance of the semiconductor device can be reduced, and at the same time, the contact resistance of the first electrode 2 can be reduced.

（３）本実施の形態に係る半導体装置は、主面１３ａ，１６ａにおける反転相１と第２の電極３と間の距離は、５０μｍ以上１０００μｍ以下であるのが好ましい。   (3) In the semiconductor device according to the present embodiment, the distance between the inversion phase 1 and the second electrode 3 on the main surfaces 13a and 16a is preferably not less than 50 μm and not more than 1000 μm.

このようにすれば、第１の電極２と第２の電極３との間の耐圧を十分に確保しながら、半導体装置を小型化することができる。   In this way, it is possible to reduce the size of the semiconductor device while ensuring a sufficient breakdown voltage between the first electrode 2 and the second electrode 3.

（４）本実施の形態に係る半導体装置では、ＩＩＩ族窒化物半導体層１３中の反転相１の不純物濃度は、１×１０１７／ｃｍ3以上１×１０１９／ｃｍ3以下であってもよい。このようにすれば、反転相１と第１の電極２との接触抵抗を十分に低減することができる。 (4) In the semiconductor device according to the present embodiment, even if the impurity concentration of the inversion phase 1 in the group III nitride semiconductor layer 13 is 1 × 10 17 / cm 3 or more and 1 × 10 19 / cm 3 or less. Good. In this way, the contact resistance between the inversion phase 1 and the first electrode 2 can be sufficiently reduced.

（５）本実施の形態に係る半導体装置は、第２の電極４直下のＩＩＩ族窒化物半導体層１３の不純物濃度は、１×１０１４／ｃｍ3以上１×１０１７／ｃｍ3以下であるのが好ましい。このようにすれば、ＩＩＩ族窒化物半導体層１３を高移動度のドリフト層として構成することができる。 (5) In the semiconductor device according to the present embodiment, the group III nitride semiconductor layer 13 immediately below the second electrode 4 has an impurity concentration of 1 × 10 14 / cm 3 or more and 1 × 10 17 / cm 3 or less. Is preferred. In this way, the group III nitride semiconductor layer 13 can be configured as a high mobility drift layer.

（６）本実施の形態に係る半導体装置は、主面１３ａ，１６ａの面方位は、（０００１）面に対するオフ角の絶対値が０度以上１度以下であってもよい。このようにすれば、Ｇａ（ガリウム）極性を有しているＩＩＩ族窒化物半導体層１３，１６の不純物濃度を１×１０１４／ｃｍ３以上１×１０１７／ｃｍ３以下に、Ｎ（窒素）極性を有している反転相１の不純物濃度を１×１０１７／ｃｍ３以上１×１０１９／ｃｍ３以下に制御することが容易となる。 (6) In the semiconductor device according to the present embodiment, the surface orientations of the main surfaces 13a and 16a may be such that the absolute value of the off angle with respect to the (0001) plane is 0 degree or more and 1 degree or less. In this way, the impurity concentration of the group III nitride semiconductor layers 13 and 16 having Ga (gallium) polarity is set to 1 × 10 14 / cm 3 or more and 1 × 10 17 / cm 3 or less, and N (nitrogen) ) It becomes easy to control the impurity concentration of the inversion phase 1 having polarity to 1 × 10 17 / cm 3 or more and 1 × 10 19 / cm 3 or less.

（７）本実施の形態に係る半導体装置において、ＩＩＩ族窒化物半導体層１３，１６は、ＧａＮまたはＩｎｙＡｌｘＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ＜１）で構成されていてもよい。ＧａＮであれば低キャリア濃度の制御が容易となり、素子耐圧を向上させることが容易である。ＩｎｙＡｌｘＧａ１−ｘ−ｙＮであれば、ＧａＮと比較して、絶縁破壊電界を大きくすることができ、素子耐圧をさらに向上させることが容易である。 (7) In the semiconductor device according to the present embodiment, the group III nitride semiconductor layers 13 and 16 are made of GaN or In y Al x Ga 1-xy N (0 ≦ x <1, 0 ≦ y <1, You may be comprised by 0 <x + y <1). GaN makes it easy to control the low carrier concentration, and it is easy to improve the device breakdown voltage. With In y Al x Ga 1-xy N, the breakdown electric field can be increased compared to GaN, and the device breakdown voltage can be further improved easily.

（８）本実施の形態に係る半導体装置において、ＩＩＩ族窒化物半導体層１３はＧａＮで構成されており、ＩＩＩ族窒化物半導体層１３の厚みは、１μｍ以上２５μｍ以下であってもよい。１μｍ未満の場合には、素子耐圧を得にくく、２５μｍ超えである場合には順方向の動作電圧が高く、素子特性が悪化する。   (8) In the semiconductor device according to the present embodiment, the group III nitride semiconductor layer 13 is made of GaN, and the thickness of the group III nitride semiconductor layer 13 may be not less than 1 μm and not more than 25 μm. If it is less than 1 μm, it is difficult to obtain a device withstand voltage, and if it exceeds 25 μm, the forward operating voltage is high and the device characteristics deteriorate.

（９）本実施の形態に係る半導体装置において、ＩＩＩ族窒化物半導体層１６はＩｎｙＡｌｘＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ＜１）で構成されており、ＩＩＩ族窒化物半導体層１６の厚みは、３ｎｍ以上２００ｎｍ以下であってもよい。このようにすれば、絶縁破壊電界を大きくする効果や、歪みを利用した素子耐圧の向上を行うことができる。 (9) In the semiconductor device according to the present embodiment, the group III nitride semiconductor layer 16 has In y Al x Ga 1-xy N (0 ≦ x <1, 0 ≦ y <1, 0 <x + y <1 The thickness of the group III nitride semiconductor layer 16 may be 3 nm or more and 200 nm or less. In this way, it is possible to increase the breakdown voltage and to improve the element breakdown voltage using the strain.

（１０）本実施の形態に係る半導体装置において、ＩＩＩ族窒化物半導体層１３を構成するＩｎｙＡｌｘＧａ１−ｘ−ｙＮ層のＡｌ組成ｘは０．２未満であり、Ｉｎ組成ｙは０．２５未満であってもよい。このようにすれば、エピタキシャル成長工程が容易であり、製造歩留まりを高くすることができ、製造コストを削減することができる。 (10) In the semiconductor device according to the present embodiment, the Al composition x of the In y Al x Ga 1-xy N layer constituting the group III nitride semiconductor layer 13 is less than 0.2, and the In composition y May be less than 0.25. In this way, the epitaxial growth process is easy, the manufacturing yield can be increased, and the manufacturing cost can be reduced.

（１１）本実施の形態に係る半導体装置では、第１の電極２と第２の電極３との間には、絶縁物（フィールドプレート絶縁膜４）が形成されていてもよい。このようにすれば、第１の電極２と第２の電極３との間の耐圧を高めることができる。   (11) In the semiconductor device according to the present embodiment, an insulator (field plate insulating film 4) may be formed between the first electrode 2 and the second electrode 3. In this way, the breakdown voltage between the first electrode 2 and the second electrode 3 can be increased.

（１２）本実施の形態に係る半導体装置は、電力制御用半導体装置であってもよい。本実施の形態に係る半導体装置は、上述のように素子耐圧が向上しているため、電力制御用半導体装置に好適である。   (12) The semiconductor device according to the present embodiment may be a power control semiconductor device. Since the element breakdown voltage is improved as described above, the semiconductor device according to this embodiment is suitable for a power control semiconductor device.

（１３）本実施の形態に係るモジュールは、上述した本実施の形態に係る半導体装置を備えている。このようにすれば、特性が良好なモジュールを得ることができる。   (13) The module according to the present embodiment includes the semiconductor device according to the present embodiment described above. In this way, a module with good characteristics can be obtained.

[本願発明の実施形態の詳細]
次に、本発明の実施の形態の詳細について説明する。 [Details of the embodiment of the present invention]
Next, details of the embodiment of the present invention will be described.

まず、図１を参照して、本実施の形態に係る半導体装置１０の構造を説明する。本実施の形態に係る半導体装置１０は横型ＳＢＤである。半導体装置１０は、ＩＩＩ族窒化物半導体基板としてのｎ型ＧａＮ基板１１と、ｎ＋型ＧａＮ層１２、およびＩＩＩ族窒化物半導体層としてのｎ−型ＧａＮ層１３とを備える。   First, the structure of the semiconductor device 10 according to the present embodiment will be described with reference to FIG. The semiconductor device 10 according to the present embodiment is a horizontal SBD. The semiconductor device 10 includes an n-type GaN substrate 11 as a group III nitride semiconductor substrate, an n + type GaN layer 12, and an n− type GaN layer 13 as a group III nitride semiconductor layer.

ｎ型ＧａＮ基板１１は、主面１１ａを有している。主面１１ａの面方位は、Ｇａ（ガリウム）極性の面である（０００１）に対するオフ角の絶対値が０度以上１度以下である。主面１１ａ上には、ｎ＋型ＧａＮ層１２およびｎ−型ＧａＮ層１３が積層されている。ｎ型ＧａＮ基板１１の不純物濃度は、たとえば１×１０１７／ｃｍ3以上１×１０１９／ｃｍ3以下である。ｎ＋型ＧａＮ層１２の不純物濃度は、たとえば１×１０１７／ｃｍ3以上１×１０１９／ｃｍ3以下である。ｎ−型ＧａＮ層１３の不純物濃度は、たとえば１×１０１４／ｃｍ3以上１×１０１７／ｃｍ3以下である。ｎ−型ＧａＮ層１３は、主面１３ａを有している。ｎ−型ＧａＮ層１３の主面１３ａの面方位は、（０００１）に対するオフ角の絶対値が０度以上１度以下である。 The n-type GaN substrate 11 has a main surface 11a. The surface orientation of the main surface 11a is such that the absolute value of the off angle with respect to (0001), which is a Ga (gallium) polar surface, is 0 degree or more and 1 degree or less. On the main surface 11a, an n + type GaN layer 12 and an n− type GaN layer 13 are stacked. The impurity concentration of n-type GaN substrate 11 is, for example, not less than 1 × 10 17 / cm 3 and not more than 1 × 10 19 / cm 3 . The impurity concentration of the n + -type GaN layer 12 is, for example, 1 × 10 17 / cm 3 or more and 1 × 10 19 / cm 3 or less. The impurity concentration of the n − -type GaN layer 13 is, for example, 1 × 10 14 / cm 3 or more and 1 × 10 17 / cm 3 or less. The n − -type GaN layer 13 has a main surface 13a. As for the plane orientation of the main surface 13a of the n − -type GaN layer 13, the absolute value of the off angle with respect to (0001) is 0 degree or more and 1 degree or less.

ｎ型ＧａＮ基板１１、ｎ＋型ＧａＮ層１２、およびｎ−型ＧａＮ層１３は、反転相１を含んでいる。具体的には、反転相１は、主面１１ａ，１３ａと垂直な方向において、ｎ型ＧａＮ基板１１からｎ−型ＧａＮ層１３まで、延びるように形成されている。つまり、ｎ型ＧａＮ基板１１における反転相１は、ｎ＋型ＧａＮ層１２およびｎ−型ＧａＮ層１３における反転相１と連なっている。異なる観点から言えば、ｎ型ＧａＮ基板１１において反転相１が形成されていない領域は、ｎ＋型ＧａＮ層１２およびｎ−型ＧａＮ層１３において反転相１が形成されていない領域と連なっている。ｎ＋型ＧａＮ層１２の膜厚は、０．３μｍ以上３．０μｍ以下であり、たとえば１μｍである。ｎ−型ＧａＮ層１３の膜厚は、１μｍ以上２５μｍ以下であり、たとえば７μｍである。   The n-type GaN substrate 11, the n + -type GaN layer 12, and the n−-type GaN layer 13 include the inversion phase 1. Specifically, the inversion phase 1 is formed to extend from the n-type GaN substrate 11 to the n − -type GaN layer 13 in a direction perpendicular to the main surfaces 11 a and 13 a. That is, the inversion phase 1 in the n-type GaN substrate 11 is continuous with the inversion phase 1 in the n + -type GaN layer 12 and the n − -type GaN layer 13. From a different point of view, the region where the inversion phase 1 is not formed in the n-type GaN substrate 11 is continuous with the region where the inversion phase 1 is not formed in the n + type GaN layer 12 and the n− type GaN layer 13. The film thickness of the n + -type GaN layer 12 is not less than 0.3 μm and not more than 3.0 μm, for example, 1 μm. The film thickness of the n − -type GaN layer 13 is 1 μm or more and 25 μm or less, for example, 7 μm.

図２を参照して、ｎ−型ＧａＮ層１３の主面１３ａ上には、第１の電極としてのカソード電極２と、第２の電極としてのアノード電極（ショットキー電極）３とがそれぞれ所定の領域に設けられている。図２は本実施の形態に係る半導体装置におけるカソード電極２とショットキー電極３との位置関係の一例を示す。なお、図２において、フィールドプレート絶縁膜４は図示しない。図２の例では、４つのショットキー電極３を囲うように４つのカソード電極２が形成されている構成を１つのパターンとして、これがｎ−型ＧａＮ層１３の主面１３ａ上に周期的に形成されている。このとき、隣りあうカソード電極２間の距離（隣り合う反転相１間の距離）ｈ１は、４００μｍ以上１０００μｍ以下であり、たとえば８００μｍとすればよい。カソード電極２とショットキー電極３との距離ｈ２は、たとえば５０μｍ以上１０００μｍ以下であり、たとえば１００μｍとすればよい。また、カソード電極２およびショットキー電極３は、主面１３ａ上において任意の形状に設けられていればよいが、図２を参照して、たとえば円形状に設けられていてもよい。この場合、カソード電極２の幅Ｗ１（直径）は、５０μｍ以上１０００μｍ以下であり、たとえば１００μｍである。ショットキー電極３の幅Ｗ２（直径）は、６０μｍ以上８００μｍ以下であり、たとえば２００μｍである。なお、図２の例では、４つのショットキー電極３を囲うように４つのカソード電極２が形成されている構成を１つのパターンとして、これがｎ−型ＧａＮ層１３の主面１３ａ上に周期的に形成されているが、当該１パターンをさらに分割して、図１に示す半導体装置としてもよい。   Referring to FIG. 2, a cathode electrode 2 as a first electrode and an anode electrode (Schottky electrode) 3 as a second electrode are respectively predetermined on a major surface 13 a of an n − -type GaN layer 13. It is provided in the area. FIG. 2 shows an example of the positional relationship between the cathode electrode 2 and the Schottky electrode 3 in the semiconductor device according to the present embodiment. In FIG. 2, the field plate insulating film 4 is not shown. In the example of FIG. 2, the structure in which the four cathode electrodes 2 are formed so as to surround the four Schottky electrodes 3 is formed as one pattern, and this is periodically formed on the main surface 13 a of the n − -type GaN layer 13. Has been. At this time, the distance between adjacent cathode electrodes 2 (distance between adjacent inversion phases 1) h1 is not less than 400 μm and not more than 1000 μm, for example, 800 μm. The distance h2 between the cathode electrode 2 and the Schottky electrode 3 is, for example, not less than 50 μm and not more than 1000 μm, for example, 100 μm. The cathode electrode 2 and the Schottky electrode 3 may be provided in any shape on the main surface 13a, but may be provided, for example, in a circular shape with reference to FIG. In this case, the width W1 (diameter) of the cathode electrode 2 is not less than 50 μm and not more than 1000 μm, for example, 100 μm. The width W2 (diameter) of the Schottky electrode 3 is not less than 60 μm and not more than 800 μm, for example, 200 μm. In the example of FIG. 2, the configuration in which the four cathode electrodes 2 are formed so as to surround the four Schottky electrodes 3 is defined as one pattern, and this is periodically formed on the main surface 13 a of the n − -type GaN layer 13. However, the one pattern may be further divided into the semiconductor device shown in FIG.

また、図２を参照して、反転相１は、主面１３ａにおいて円形状に形成されている。反転相１の幅（直径）は、１０μｍ以上１００μｍ以下であり、たとえば５０μｍである。また、反転相１は、主面１３ａにおいて分散して形成されている。主面１３ａにおいて反転相１が形成されている領域は、カソード電極２が形成されている領域と重なっている。反転相１の面方位は、反転相１が形成されていない領域の面方位と異なり、Ｎ（窒素）極性の面である（０００−１）である。反転相１は、ｎ−型ＧａＮ層１３と比べて不純物濃度が高い。反転相１の不純物濃度は、たとえば１×１０１７／ｃｍ3以上１×１０１９／ｃｍ3以下である。また、反転相１は、反転相１が形成されていない領域と比べて、転位密度が高い。反転相１の転位密度は１×１０８ｃｍ−２程度であるが、反転相１が形成されていない領域の転位密度は１×１０６ｃｍ−２程度以下である。 Referring to FIG. 2, inversion phase 1 is formed in a circular shape on main surface 13a. The width (diameter) of the inversion phase 1 is not less than 10 μm and not more than 100 μm, for example, 50 μm. Inverted phase 1 is formed in a dispersed manner on main surface 13a. The region where the inversion phase 1 is formed on the main surface 13a overlaps the region where the cathode electrode 2 is formed. The plane orientation of the inversion phase 1 is (000-1), which is an N (nitrogen) polarity plane, unlike the plane orientation of the region where the inversion phase 1 is not formed. The inversion phase 1 has a higher impurity concentration than the n − -type GaN layer 13. The impurity concentration of the inversion phase 1 is, for example, 1 × 10 17 / cm 3 or more and 1 × 10 19 / cm 3 or less. Further, the inversion phase 1 has a higher dislocation density than the region where the inversion phase 1 is not formed. The dislocation density of the inversion phase 1 is about 1 × 10 8 cm −2 , but the dislocation density in the region where the inversion phase 1 is not formed is about 1 × 10 6 cm −2 or less.

カソード電極２は、ｎ−型ＧａＮ層１３とオーミック接触可能な任意の材料で構成されていればよく、たとえばＴｉ（チタン）/Ａｌ（アルミニウム）/Ｔｉ/Ａｕ（金）として構成されていてもよい。   The cathode electrode 2 only needs to be made of any material that can make ohmic contact with the n − -type GaN layer 13. For example, the cathode electrode 2 may be made of Ti (titanium) / Al (aluminum) / Ti / Au (gold). Good.

ショットキー電極３は、ｎ−型ＧａＮ層１３とショットキー接合可能な任意の材料で構成されていればよく、たとえばＰｔ（白金）、Ｐｄ（パラジウム）、Ｎｉ（ニッケル）、またはＡｕといった材料を用いて構成されていてもよい。   The Schottky electrode 3 only needs to be made of any material that can be Schottky bonded to the n − -type GaN layer 13. For example, a material such as Pt (platinum), Pd (palladium), Ni (nickel), or Au is used. It may be configured using.

図１を参照して、主面１３ａ上において、カソード電極２およびショットキー電極３がＩＩＩ族窒化物半導体層１３と接触していない領域には、フィールドプレート絶縁膜４が形成されている。フィールドプレート絶縁膜４は、比誘電率が低い任意の材料で構成されていればよく、たとえば二酸化珪素（ＳｉＯ2）または窒化珪素（Ｓｉ３Ｎ４）で構成されていてもよい。また、カソード電極２およびショットキー電極３は、フィールドプレート絶縁膜４の開口部内の主面１３ａ上からフィールドプレート絶縁膜４上に延びるように形成されていてもよい。 Referring to FIG. 1, field plate insulating film 4 is formed in a region on main surface 13 a where cathode electrode 2 and Schottky electrode 3 are not in contact with group III nitride semiconductor layer 13. The field plate insulating film 4 may be made of any material having a low relative dielectric constant, and may be made of, for example, silicon dioxide (SiO 2 ) or silicon nitride (Si 3 N 4 ). The cathode electrode 2 and the Schottky electrode 3 may be formed so as to extend from the main surface 13 a in the opening of the field plate insulating film 4 to the field plate insulating film 4.

次に、図３を参照して、本実施の形態に係る半導体装置の製造方法について説明する。まず、反転相１を含むｎ型ＧａＮ基板１１を準備する（工程（Ｓ１０））。具体的には、主面１１ａにおいて反転相１が所定の位置に配置されているｎ型ＧａＮ基板１１を準備する。図２を参照して、反転相１が円形状であって互いに分散した、いわゆるドット状に形成されたＧａＮ基板１１などを準備する。ここで、主面１３ａにおいて反転相１が形成される位置は、後の工程においてカソード電極２が形成される位置と重なるように決められる。   Next, with reference to FIG. 3, a method for manufacturing the semiconductor device according to the present embodiment will be described. First, the n-type GaN substrate 11 including the inversion phase 1 is prepared (step (S10)). Specifically, an n-type GaN substrate 11 in which the inversion phase 1 is disposed at a predetermined position on the main surface 11a is prepared. Referring to FIG. 2, a GaN substrate 11 formed in a so-called dot shape in which inversion phases 1 are circular and dispersed with each other is prepared. Here, the position where the inversion phase 1 is formed on the main surface 13a is determined so as to overlap the position where the cathode electrode 2 is formed in a later step.

より具体的には、反転相１が所定の位置に形成されているｎ型ＧａＮ基板１１は、以下のようにして準備される。   More specifically, the n-type GaN substrate 11 on which the inversion phase 1 is formed at a predetermined position is prepared as follows.

まず、表面上に所定の位置にパターン層が形成された異種基板を準備する。異種基板は、たとえばＧａＡｓ基板である。次に、当該異種基板の表面上にＧａＮを結晶成長させる。結晶成長は、たとえばＨＶＰＥ（Ｈｙｄｒｉｄｅ ｖａｐｏｒ ｐｈａｓｅ ｅｐｉｔａｘｙ）による気相成長により行う。このとき、上記パターン層上においてのみ反転相１が形成される。結晶成長の後、異種基板を除去する。異種基板の除去は、たとえば機械加工により実施される。除去後に研磨加工等を実施していてもよい。このようにして、所定の位置に反転相１が設けられているｎ型ＧａＮ基板１１が準備される。反転相１の存在は、水酸化カリウム（ＫＯＨ）といったアルカリ系の薬液でのエッチングレートの違いとして確認できる。具体的には、Ｎ極性面は化学な反応性がＧａ極性面よりも勝るため、反転相１は局所的に早くエッチングされることにより、反転相１の存在を確認することができる。その他の方法としては、収束ビーム電子線回折（ＣＢＥＤ）法による電子線回折パターンを解析することによっても反転相１の存在を特定することができる。   First, a heterogeneous substrate having a pattern layer formed at a predetermined position on the surface is prepared. The heterogeneous substrate is, for example, a GaAs substrate. Next, GaN is crystal-grown on the surface of the heterogeneous substrate. Crystal growth is performed, for example, by vapor phase growth using HVPE (Hydride Vapor Phase Epitaxy). At this time, the inversion phase 1 is formed only on the pattern layer. After the crystal growth, the heterogeneous substrate is removed. The removal of the heterogeneous substrate is performed by machining, for example. Polishing or the like may be performed after the removal. Thus, the n-type GaN substrate 11 provided with the inversion phase 1 at a predetermined position is prepared. The presence of the inversion phase 1 can be confirmed as a difference in etching rate with an alkaline chemical such as potassium hydroxide (KOH). Specifically, since the N polar face is more chemically reactive than the Ga polar face, the inversion phase 1 can be confirmed locally by being etched earlier, so that the presence of the inversion phase 1 can be confirmed. As another method, the presence of the inversion phase 1 can also be specified by analyzing an electron diffraction pattern by a focused beam electron diffraction (CBED) method.

次に、ｎ型ＧａＮ基板１１の主面１１ａ上にｎ＋型ＧａＮ層１２とｎ−型ＧａＮ層１３とを形成する（工程（Ｓ１１））。ｎ＋型ＧａＮ層１２およびｎ−型ＧａＮ層１３はエピタキシャル成長法によって形成されていればよく、たとえばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属気相成長）法により形成すればよい。このとき、ｎ型ＧａＮ基板１１に形成された反転相１は、ｎ＋型ＧａＮ層１２、およびｎ−型ＧａＮ層１３に引き継がれる。これにより、主面１３ａに対して垂直な方向に延びる反転相１を含んだ、エピタキシャル層としてのｎ＋型ＧａＮ層１２およびｎ−型ＧａＮ層１３を形成できる。つまり、本工程（Ｓ１１）において形成されるエピタキシャル層に主面１１ａの結晶方位が引き継がれるため、先の工程（Ｓ１０）において準備されたｎ型ＧａＮ基板１１に含まれる反転相１は、エピタキシャル成長中において主面上に常に形成されている状態となる。このため、ｎ−型ＧａＮ層１３の主面１３ａ上には反転相１が形成されている。このとき、ｎ−型ＧａＮ層１３中に形成される反転相１の不純物濃度は、ｎ−型ＧａＮ層１３の不純物濃度よりも高くなる。つまり、反転相１が形成されているｎ型ＧａＮ基板１１上にエピタキシャル成長を行うことによりエピタキシャル層中に結晶方位が引き継がれて形成される反転相１は、該エピタキシャル層よりも不純物濃度が高い。   Next, the n + type GaN layer 12 and the n− type GaN layer 13 are formed on the main surface 11a of the n-type GaN substrate 11 (step (S11)). The n + type GaN layer 12 and the n− type GaN layer 13 may be formed by an epitaxial growth method, for example, an MOCVD (Metal Organic Chemical Vapor Deposition) method. At this time, the inversion phase 1 formed on the n-type GaN substrate 11 is taken over by the n + -type GaN layer 12 and the n − -type GaN layer 13. Thereby, the n + -type GaN layer 12 and the n − -type GaN layer 13 as the epitaxial layer including the inversion phase 1 extending in the direction perpendicular to the main surface 13 a can be formed. That is, since the crystal orientation of the main surface 11a is taken over by the epitaxial layer formed in this step (S11), the inversion phase 1 included in the n-type GaN substrate 11 prepared in the previous step (S10) is being epitaxially grown. In this state, it is always formed on the main surface. Therefore, the inversion phase 1 is formed on the main surface 13 a of the n − -type GaN layer 13. At this time, the impurity concentration of the inversion phase 1 formed in the n − type GaN layer 13 is higher than the impurity concentration of the n − type GaN layer 13. That is, the inversion phase 1 formed by carrying out the epitaxial growth on the n-type GaN substrate 11 on which the inversion phase 1 is formed to take over the crystal orientation in the epitaxial layer has a higher impurity concentration than the epitaxial layer.

次に、ｎ−型ＧａＮ層１３の主面１３ａを覆うように、フィールドプレート絶縁膜４を形成する。まず、たとえばプラズマＣＶＤ（Chemical Vapor Deposition：化学気相成長）法によって、絶縁膜が主面１３ａ上に形成される。絶縁膜を構成する材料はＳｉ３Ｎ４である。次に、絶縁膜に開口部を形成する。具体的には、カソード電極２およびショットキー電極３が形成される領域上に位置する絶縁膜を除去して、開口部を形成する。これにより、フィールドプレート絶縁膜４が形成される。 Next, the field plate insulating film 4 is formed so as to cover the main surface 13 a of the n − -type GaN layer 13. First, an insulating film is formed on the main surface 13a by, for example, a plasma CVD (Chemical Vapor Deposition) method. The material constituting the insulating film is Si 3 N 4 . Next, an opening is formed in the insulating film. Specifically, the insulating film located on the region where the cathode electrode 2 and the Schottky electrode 3 are formed is removed to form an opening. Thereby, the field plate insulating film 4 is formed.

次に、ショットキー電極端部での電界集中を緩和するためのフィールドプレート構造を作り込む。具体的には、フィールドプレート絶縁膜４においてショットキー電極３が形成される領域上に形成されている開口部に対し、フッ酸等を用いてサイドエッチングを施す。これにより、フィールドプレート絶縁膜４におけるショットキー電極３用上記開口部にテーパー形状を形成する。   Next, a field plate structure for reducing the electric field concentration at the end of the Schottky electrode is formed. Specifically, side etching is performed using hydrofluoric acid or the like on the opening formed in the field plate insulating film 4 on the region where the Schottky electrode 3 is formed. Thereby, a tapered shape is formed in the opening for the Schottky electrode 3 in the field plate insulating film 4.

次に、ショットキー電極３を形成する。具体的には、まず、フィールドプレート絶縁膜４の開口部から表出している主面１３ａを、たとえばＨＣｌ等により洗浄する。次に、ショットキー電極３となる金属を電子ビーム蒸着法によって成膜する。次に、ショットキー電極３を、リフトオフ法またはエッチング法により形成する。ここで、ショットキー電極３に対し、熱処理を行ってもよい。   Next, the Schottky electrode 3 is formed. Specifically, first, the main surface 13a exposed from the opening of the field plate insulating film 4 is cleaned with, for example, HCl. Next, a metal to be the Schottky electrode 3 is formed by electron beam evaporation. Next, the Schottky electrode 3 is formed by a lift-off method or an etching method. Here, heat treatment may be performed on the Schottky electrode 3.

次に、カソード電極２を形成する。具体的には、フィールドプレート絶縁膜４の開口部から表出している主面１３ａ上に、カソード電極２となる金属を電子ビーム蒸着法によって成膜する。次に、カソード電極２を、たとえばリフトオフ法またはエッチング法によりカソード電極２を形成する。このとき、該開口部には、反転相１が形成されている領域が含まれている。このようにして、反転相１と接続しているカソード電極２が主面１３ａ上に形成される。つまり、主面１３ａ上において、カソード電極２は所定の周期で複数形成される。また、カソード電極２は、ショットキー電極３に対して、所定の位置関係を有している。   Next, the cathode electrode 2 is formed. Specifically, a metal to be the cathode electrode 2 is formed on the main surface 13a exposed from the opening of the field plate insulating film 4 by an electron beam evaporation method. Next, the cathode electrode 2 is formed by, for example, a lift-off method or an etching method. At this time, the opening includes a region where the inversion phase 1 is formed. In this way, the cathode electrode 2 connected to the inversion phase 1 is formed on the main surface 13a. That is, a plurality of cathode electrodes 2 are formed at a predetermined cycle on the main surface 13a. The cathode electrode 2 has a predetermined positional relationship with the Schottky electrode 3.

次に、カソード電極２に対して、合金化処理を実施する。さらに、ｎ型ＧａＮ基板１１の主面１１ｂ側を研削または研磨して、ｎ型ＧａＮ基板１１の厚さを１００μｍ以上１５０μｍ以下程度にまで低減する。ｎ型ＧａＮ基板１１を薄膜化することで、放熱性の点で有利になる。このようにして、本実施の形態に係るＳＢＤとしての半導体装置を得ることができる。   Next, an alloying process is performed on the cathode electrode 2. Further, the main surface 11b side of the n-type GaN substrate 11 is ground or polished to reduce the thickness of the n-type GaN substrate 11 to about 100 μm or more and 150 μm or less. Thinning the n-type GaN substrate 11 is advantageous in terms of heat dissipation. In this manner, the semiconductor device as the SBD according to the present embodiment can be obtained.

次に、本実施の形態に係るモジュールについて説明する。図４および図５を参照して、本実施の形態に係るモジュールは、上述した本実施の形態に係る半導体装置１０をフリップチップ実装したものである。具体的には、主面１３ａ上に設けられたカソード電極２およびショットキー電極３は、導電性の接合材料で形成されたバンプ２５およびバンプ３５を介して、それぞれリードフレーム２０およびリードフレーム３０に接続されている。さらに、半導体装置１０は、リードフレーム２０，３０とともに、絶縁性材料で構成された封止体４０によって封止されている。   Next, the module according to the present embodiment will be described. 4 and 5, the module according to the present embodiment is obtained by flip-chip mounting the semiconductor device 10 according to the present embodiment described above. Specifically, the cathode electrode 2 and the Schottky electrode 3 provided on the main surface 13a are respectively connected to the lead frame 20 and the lead frame 30 through the bumps 25 and the bumps 35 formed of a conductive bonding material. It is connected. Further, the semiconductor device 10 is sealed together with the lead frames 20 and 30 by a sealing body 40 made of an insulating material.

次に、本実施の形態に係る半導体装置およびモジュールの作用効果について説明する。本実施の形態に係る半導体装置において、カソード電極２は主面１３ａ上において反転相１と接続されている。反転相１の不純物濃度はＩＩＩ族窒化物半導体層１３の不純物濃度よりも高いため、第１の電極２はＩＩＩ族窒化物半導体層１３と接続される場合と比べて反転相１と低抵抗で接続されることができる。これにより、カソード電極２とＩＩＩ族窒化物半導体層１３との接触抵抗の低い半導体装置１０を得ることができる。また、本実施の形態に係る半導体装置１０において、ショットキー電極３はカソード電極２と同様に主面１３ａ上に形成されている。そのため、本実施の形態に係るモジュールは、半導体装置１０をフリップチップ実装することにより得ることができ、ワイヤボンディング実装により得られるモジュールと比べて寄生容量を低く抑えることができる。   Next, functions and effects of the semiconductor device and module according to the present embodiment will be described. In the semiconductor device according to the present embodiment, the cathode electrode 2 is connected to the inversion phase 1 on the main surface 13a. Since the impurity concentration of the inversion phase 1 is higher than the impurity concentration of the group III nitride semiconductor layer 13, the first electrode 2 has a lower resistance than the inversion phase 1 compared to the case where the first electrode 2 is connected to the group III nitride semiconductor layer 13. Can be connected. Thereby, the semiconductor device 10 having a low contact resistance between the cathode electrode 2 and the group III nitride semiconductor layer 13 can be obtained. Further, in the semiconductor device 10 according to the present embodiment, the Schottky electrode 3 is formed on the main surface 13 a similarly to the cathode electrode 2. Therefore, the module according to the present embodiment can be obtained by flip-chip mounting of the semiconductor device 10, and the parasitic capacitance can be suppressed lower than that of the module obtained by wire bonding mounting.

本実施の形態に係る半導体装置１０において、カソード電極２とショットキー電極３とは主面１３ａ上で図２に示す位置関係を有していたが、これに限られるものではない。図６を参照して、たとえば１つのショットキー電極３の周囲三方を３つのカソード電極２が囲うような位置関係でカソード電極２とショットキー電極３とが設けられていてもよい。この場合も、反転相１は、カソード電極２が形成される領域に設けられていて、カソード電極２と接続されていればよい。このとき、ショットキー電極３の形状は、円形状でもよいし、三角形状でもよい。また、隣り合うカソード電極２間の距離ｈ３は、たとえば４００μｍ程度としてもよい。   In the semiconductor device 10 according to the present embodiment, the cathode electrode 2 and the Schottky electrode 3 have the positional relationship shown in FIG. 2 on the main surface 13a. However, the present invention is not limited to this. Referring to FIG. 6, for example, cathode electrode 2 and Schottky electrode 3 may be provided in a positional relationship such that three cathode electrodes 2 surround three sides around one Schottky electrode 3. Also in this case, the inversion phase 1 may be provided in a region where the cathode electrode 2 is formed and connected to the cathode electrode 2. At this time, the shape of the Schottky electrode 3 may be circular or triangular. Further, the distance h3 between the adjacent cathode electrodes 2 may be about 400 μm, for example.

また、図７を参照して、たとえばたとえば１つのショットキー電極３の周囲四方を４つのカソード電極２が囲うような位置関係でカソード電極２とショットキー電極３とが設けられていてもよい。この場合も、反転相１は、カソード電極２が形成される領域に設けられていて、カソード電極２と接続されていればよい。また、反転相１は、カソード電極２が形成される領域以外の領域においても形成されていてもよく、たとえばストライプ状に設けられていてもよい。このようにすれば、ストライプ状に形成された反転相１の任意の領域上にカソード電極２を形成することにより、反転相１とカソード電極２とを接続することができる。このとき、ショットキー電極３の形状は、円形状でもよいし、四角形状でもよい。図６および図７に示すカソード電極２とショットキー電極３との位置関係は、１つのパターンとして、これがｎ−型ＧａＮ層１３の主面１３ａ上に周期的に形成されていてもよいし、ｎ−型ＧａＮ層１３の主面１３ａ上に単独で形成されていてもよい。   Referring to FIG. 7, for example, cathode electrode 2 and Schottky electrode 3 may be provided in a positional relationship such that four cathode electrodes 2 surround four sides around one Schottky electrode 3, for example. Also in this case, the inversion phase 1 may be provided in a region where the cathode electrode 2 is formed and connected to the cathode electrode 2. Further, the inversion phase 1 may be formed in a region other than the region where the cathode electrode 2 is formed. For example, the inversion phase 1 may be provided in a stripe shape. In this way, the inversion phase 1 and the cathode electrode 2 can be connected by forming the cathode electrode 2 on an arbitrary region of the inversion phase 1 formed in a stripe shape. At this time, the shape of the Schottky electrode 3 may be circular or quadrangular. The positional relationship between the cathode electrode 2 and the Schottky electrode 3 shown in FIGS. 6 and 7 may be periodically formed on the main surface 13a of the n − -type GaN layer 13 as one pattern, The n − type GaN layer 13 may be formed alone on the main surface 13 a.

なお、主面１３ａ上における反転相１の形状は、上述のように、ｎ型ＧａＮ基板１１を準備する際に用いる異種基板の表面上のパターン層の形状に応じて決まる。そのため、反転相１は、主面１３ａ上において任意の形状に形成することができ、たとえば上述のように、ドット状あるいはストライプ状として形成することができる。つまり、本実施の形態における半導体装置１０は、主面１３ａ上において任意のパターンとして形成されることができる。   In addition, the shape of the inversion phase 1 on the main surface 13a is determined according to the shape of the pattern layer on the surface of the dissimilar substrate used when preparing the n-type GaN substrate 11, as described above. Therefore, the inversion phase 1 can be formed in an arbitrary shape on the main surface 13a. For example, as described above, the inversion phase 1 can be formed in a dot shape or a stripe shape. That is, the semiconductor device 10 in the present embodiment can be formed as an arbitrary pattern on the main surface 13a.

本実施の形態において、半導体装置１０はｎ型ＧａＮ基板１１を備えていたが、これに限られるものではない。半導体装置１０は、ｎ型ＧａＮ基板１１を備えていなくてもよい。具体的には、ｎ型ＧａＮ基板１１は、主面１１ａ上にｎ＋型ＧａＮ層１２とｎ−型ＧａＮ層１３とが形成された後、除去されてもよい。ｎ型ＧａＮ基板１１は、任意の方法によって除去されることができ、たとえば主面１１ｂに対する研削などによって除去されてもよい。このようにしても、本実施の形態に係る半導体装置１０と同様の効果を奏することができる。   In the present embodiment, the semiconductor device 10 includes the n-type GaN substrate 11, but the present invention is not limited to this. The semiconductor device 10 may not include the n-type GaN substrate 11. Specifically, the n-type GaN substrate 11 may be removed after the n + -type GaN layer 12 and the n − -type GaN layer 13 are formed on the main surface 11 a. The n-type GaN substrate 11 can be removed by any method, and may be removed by, for example, grinding the main surface 11b. Even if it does in this way, there can exist an effect similar to the semiconductor device 10 which concerns on this Embodiment.

本実施の形態に係る半導体装置１０はＳＢＤであったが、これにかぎられるものではない。図８を参照して、半導体装置１０は、たとえばＨＥＭＴであってもよい。この場合には、半導体装置１０は、ＩＩＩ族窒化物半導体基板としての半絶縁性のＧａＮ基板１４と、ＧａＮ層１５と、ＩＩＩ族窒化物半導体層としてのＡｌ０．２Ｇａ０．８Ｎ層１６とを備えている。さらに、半導体装置１０の主面１６ａ上に、反転相１と接続されたソース電極５と、ゲート電極６と、ドレイン電極７とを備えていればよい。このようにしても、ソース電極５とＡｌ０．２Ｇａ０．８Ｎ層１６との接触抵抗を低減することができる。また、半導体装置１０をフリップチップ実装することができるため、ワイヤボンディング実装と比べてモジュールの寄生容量を低減することができる。 Although the semiconductor device 10 according to the present embodiment is an SBD, it is not limited to this. Referring to FIG. 8, semiconductor device 10 may be a HEMT, for example. In this case, the semiconductor device 10 includes a semi-insulating GaN substrate 14 as a group III nitride semiconductor substrate, a GaN layer 15, and an Al 0.2 Ga 0.8 N layer as a group III nitride semiconductor layer. 16. Furthermore, the source electrode 5 connected to the inversion phase 1, the gate electrode 6, and the drain electrode 7 may be provided on the main surface 16 a of the semiconductor device 10. Even in this case, the contact resistance between the source electrode 5 and the Al 0.2 Ga 0.8 N layer 16 can be reduced. Further, since the semiconductor device 10 can be flip-chip mounted, the parasitic capacitance of the module can be reduced as compared with wire bonding mounting.

以上のように本発明の実施の形態について説明を行ったが、上述の実施の形態を様々に変形することも可能である。また、本発明の範囲は上述の実施の形態に限定されるものではない。本発明の範囲は、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むことが意図される。   Although the embodiment of the present invention has been described above, the above-described embodiment can be variously modified. The scope of the present invention is not limited to the above-described embodiment. The scope of the present invention is defined by the terms of the claims, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

本発明は、優れた高周波特性が求められる半導体装置およびモジュールに特に有利に適用される。   The present invention is particularly advantageously applied to semiconductor devices and modules that require excellent high-frequency characteristics.

１ 反転相、２ カソード電極、３ ショットキー電極、４ フィールドプレート絶縁膜、５ ソース電極、６ ゲート電極、７ ドレイン電極、１０ 半導体装置、１０ａ，１３ａ，１６ａ 主面、１１，１４ 基板、１３ ｎ−型ＧａＮ層、１６ Ａｌ０．２Ｇａ０．８Ｎ層、２０，３０ リードフレーム、２５，３５ バンプ、４０ 封止体、１００ モジュール。 DESCRIPTION OF SYMBOLS 1 Inversion phase, 2 Cathode electrode, 3 Schottky electrode, 4 Field plate insulating film, 5 Source electrode, 6 Gate electrode, 7 Drain electrode, 10 Semiconductor device, 10a, 13a, 16a Main surface, 11, 14 Substrate, 13 n -Type GaN layer, 16 Al 0.2 Ga 0.8 N layer, 20, 30 lead frame, 25, 35 bump, 40 encapsulant, 100 module.

Claims (13)

主面を有し、前記主面に対して垂直な方向に延びる反転相を含むＩＩＩ族窒化物半導体層と、
前記主面において前記反転相に接続された第１の電極とを備える、半導体装置。 A group III nitride semiconductor layer having a main surface and including an inversion phase extending in a direction perpendicular to the main surface;
And a first electrode connected to the inversion phase on the main surface. 前記主面において、前記第１の電極と異なる第２の電極をさらに備える、請求項１に記載の半導体装置。   The semiconductor device according to claim 1, further comprising a second electrode different from the first electrode on the main surface. 前記主面における前記反転相と前記第２の電極と間の距離は、５０μｍ以上１０００μｍ以下である、請求項２に記載の半導体装置。   The semiconductor device according to claim 2, wherein a distance between the inversion phase and the second electrode on the main surface is 50 μm or more and 1000 μm or less. 前記ＩＩＩ族窒化物半導体層中の前記反転相の不純物濃度は、１×１０１７／ｃｍ3以上１×１０１９／ｃｍ3以下である、請求項１〜請求項３のいずれか１項に記載の半導体装置。 4. The impurity concentration of the inversion phase in the group III nitride semiconductor layer is 1 × 10 17 / cm 3 or more and 1 × 10 19 / cm 3 or less, according to claim 1. Semiconductor device. 前記第２の電極直下の前記ＩＩＩ族窒化物半導体層の不純物濃度は、１×１０１４／ｃｍ3以上１×１０１７／ｃｍ3以下である、請求項１〜請求項４のいずれか１項に記載の半導体装置。 5. The impurity concentration of the group III nitride semiconductor layer immediately below the second electrode is 1 × 10 14 / cm 3 or more and 1 × 10 17 / cm 3 or less. A semiconductor device according to 1. 前記主面の面方位は、（０００１）面に対するオフ角の絶対値が０度以上１度以下である、請求項１〜請求項５のいずれか１項に記載の半導体装置。   6. The semiconductor device according to claim 1, wherein an absolute value of an off angle with respect to the (0001) plane is not less than 0 degrees and not more than 1 degree. 前記ＩＩＩ族窒化物半導体層は、ＧａＮまたはＩｎｙＡｌｘＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ＜１）で構成されている、請求項１〜請求項６のいずれか１項に記載の半導体装置。 The group III nitride semiconductor layer is composed of GaN or In y Al x Ga 1-xy N (0 ≦ x <1, 0 ≦ y <1, 0 <x + y <1). The semiconductor device according to claim 6. 前記ＩＩＩ族窒化物半導体層はＧａＮで構成されており、
前記ＩＩＩ族窒化物半導体層の厚みは、１μｍ以上２５μｍ以下である、請求項７に記載の半導体装置。 The group III nitride semiconductor layer is made of GaN,
The semiconductor device according to claim 7, wherein a thickness of the group III nitride semiconductor layer is 1 μm or more and 25 μm or less. 前記ＩＩＩ族窒化物半導体層はＩｎｙＡｌｘＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ＜１）で構成されており、
前記ＩＩＩ族窒化物半導体層の厚みは、３ｎｍ以上２００ｎｍ以下である、請求項７に記載の半導体装置。 The group III nitride semiconductor layer is composed of In y Al x Ga 1-xy N (0 ≦ x <1, 0 ≦ y <1, 0 <x + y <1),
The semiconductor device according to claim 7, wherein a thickness of the group III nitride semiconductor layer is 3 nm or more and 200 nm or less. 前記ＩＩＩ族窒化物半導体層を構成するＩｎｙＡｌｘＧａ１−ｘ−ｙＮ層のＡｌ組成ｘは０．２未満であり、Ｉｎ組成ｙは０．２５未満である、請求項７または請求項９に記載の半導体装置。 The Al composition x of the In y Al x Ga 1-xy N layer constituting the group III nitride semiconductor layer is less than 0.2, and the In composition y is less than 0.25. Item 10. The semiconductor device according to Item 9. 前記第１の電極と前記第２の電極との間には、絶縁物が形成されている、請求項１〜請求項１０のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein an insulator is formed between the first electrode and the second electrode. 前記半導体装置は、電力制御用半導体装置である、請求項１〜請求項１１のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the semiconductor device is a power control semiconductor device. 請求項１に記載の半導体装置を備えたモジュール。   A module comprising the semiconductor device according to claim 1.
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