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Description
本発明は、積層セラミックキャパシター及びその実装基板に関する。
セラミック材料を使用する電子部品には、キャパシター、インダクター、圧電素子、バリスタ及びサーミスタなどがある。
該セラミック電子部品のうち積層セラミックキャパシター(MLCC:Multi−Layered Ceramic Capacitor)は、小型でありながら大容量が保障され、実装が容易であるという長所を有し、LSI(large scale integration circuit)の電源回路などの高周波回路内に配置されるデカップリングキャパシターとして有用に使用される。
ここで、電源回路の安定性は積層セラミックキャパシターのESL(等価直列インダクタンス;Equivalent Serial Inductance)に依存し、特に低ESLで安定性が高い。
従って、電源回路を安定化させるために、積層セラミックキャパシターはより低いESL値を有さなければならず、このような要求は電子機器の高周波及び高電流化の傾向によってさらに増加している。
また、積層セラミックキャパシターは、デカップリングキャパシターの他にEMIフィルター(electromagnetic interference filter)として使用されるが、この場合、高周波ノイズ除去及び減衰特性を向上させるためにもESLが低いことが好ましい。
このようなESLを低減するために、基板実装面に対して内部電極が垂直に配置され、セラミック材料の誘電体層と金属材質の内部電極とが交互に積層された構造を有する3端子形態のキャパシターが開示されている。
しかし、上記3端子形態の積層セラミックキャパシターは、セラミック本体の中央部分に形成されるグラウンド端子とセラミック本体の固着強度が低くて、製品の信頼性が低下するという問題点があった。
一方、上記積層セラミックキャパシターの誘電体層は、圧電性及び電歪性を有するため、積層セラミックキャパシターに直流または交流電圧が印加されるとき、上記内部電極の間に圧電現象が発生して振動が生じる恐れがある。
該振動は、積層セラミックキャパシターの外部電極を介して上記積層セラミックキャパシターが実装された基板に伝達され、上記基板の全体が音響反射面になって雑音となる振動音を発生させる。
上記振動音は、人に不快感を与える20〜20,000Hz領域の可聴周波数に該当することができ、このように人に不快感を与える振動音をアコースティックノイズ(acoustic noise)という。
本発明の目的は、積層セラミックキャパシターのESLを低め、外部電極の固着強度を向上させるとともに、基板に実装時にアコースティックノイズを低減させることができる積層セラミックキャパシター及びその実装基板を提供することにある。
本発明の一側面によると、3個の外部電極がセラミック本体の実装面に互いに離隔して配置されており、上記外部電極のうち少なくとも1つにおいて、上記セラミック本体の幅方向の一面に形成された部分の高さをd、上記セラミック本体の厚さをTと規定すると、上記d/Tの比率が0.10≦d/T≦0.50である積層セラミックキャパシターが提供される。
本発明の他の側面によると、複数の誘電体層、及び複数の第1及び第2内部電極を有するセラミック本体と、上記セラミック本体の実装面に上記セラミック本体の長さ方向に沿って互いに離隔して配置され、上記複数の第1内部電極と接続される第1及び第2外部電極と、上記第1外部電極と上記第2外部電極との間に配置され、上記複数の第2内部電極と接続される第3外部電極と、を含み、上記第1〜第3外部電極のうち少なくとも1つは上記セラミック本体の幅方向の両面の一部まで伸びて形成され、上記第1〜第3外部電極のうち少なくとも1つにおいて、上記セラミック本体の幅方向の一側面に形成された部分の高さをd、上記セラミック本体の厚さをTと規定すると、上記d/Tの比率が0.10≦d/T≦0.50である積層セラミックキャパシターが提供される。
本発明の一実施形態によると、積層セラミックキャパシターのESLを低減することができるため、デカップリングキャパシター及びEMIフィルターなどに応用する場合、電源回路の電圧変動をより効果的に抑制することができ、高周波減衰特性及び高周波ノイズ除去効果を向上させることができる。
また、外部電極の固着強度を向上させて、製品の信頼性を高めることができ、基板に実装時にアコースティックノイズを低減させることができる。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
[積層セラミックキャパシター]
図1は本発明の一実施形態による積層セラミックキャパシターを概略的に示した斜視図であり、図2は図1の側面図であり、図3は図1の積層セラミックキャパシターの内部電極の構造を示した分解斜視図である。
図1は本発明の一実施形態による積層セラミックキャパシターを概略的に示した斜視図であり、図2は図1の側面図であり、図3は図1の積層セラミックキャパシターの内部電極の構造を示した分解斜視図である。
図1から図3を参照すると、本発明の一実施形態による積層セラミックキャパシター100は、セラミック本体110と、複数の第1及び第2内部電極121、122と、第1〜第3リード部123、124、125と、第1〜第3外部電極131、132、133と、を含む。
セラミック本体110は、複数の誘電体層111を積層した後、焼成したもので、隣接する誘電体層111同士の境界は、走査型電子顕微鏡(SEM;Scanning Electron Microscope)を用いずには確認できない程度に一体化されていることができる。
このようなセラミック本体110の形状は、特に制限されないが、例えば、六面体形状であることができる。
本発明の実施形態を明確に説明するために、セラミック本体110の六面体の方向を定義すると、図1に表示されたL、W、及びTは、それぞれ長さ方向、幅方向、及び厚さ方向を示す。
また、本実施形態では、説明の便宜のために、セラミック本体110の互いに対向する厚さ方向Tの面を第1及び第2面S1、S2と、第1及び第2面S1、S2を連結し、互いに対向する長さ方向Lの両面を第3及び第4面S3、S4と、互いに対向する幅方向Wの両面を第5及び第6面S5、S6と定義する。
誘電体層111は、高誘電率のセラミック材料を含有することができ、例えば、チタン酸バリウム(BaTiO3)系セラミック粉末などを含有することができるが、十分な静電容量が得られるものであれば、本発明がこれに限定されるものではない。
また、誘電体層111には、上記セラミック粉末とともに、セラミック添加剤、有機溶剤、可塑剤、結合剤、及び分散剤などが必要に応じてさらに添加されることができる。
上記セラミック添加剤は、遷移金属酸化物または炭化物、希土類元素、マグネシウム(Mg)またはアルミニウム(Al)などであることができるが、本発明がこれに限定されるものではない。
第1及び第2内部電極121、122は、互いに異なる極性を有する電極であり、誘電体層111を形成するセラミックシートを挟んで互いに対向するように交互に配置され、積層方向からみると、互いに重畳されてキャパシターのキャパシターンス(capacitance)に寄与する部分である。
第1及び第2内部電極121、122は、その中間に配置された誘電体層111により互いに電気的に絶縁されることができる。
この際、第1または第2内部電極121、122は、セラミック本体110の第3及び第4面S3、S4から離隔して配置されることができる。
また、第1及び第2内部電極121、122は導電性金属で形成される。
上記導電性金属としては、例えば、銀(Ag)、パラジウム(Pd)、白金(Pt)、ニッケル(Ni)、及び銅(Cu)の一つまたはこれらの合金などからなるものを用いることができるが、本発明がこれに限定されるものではない。
第1及び第2リード部123、124は、セラミック本体110の長さ方向に沿って互いに離隔して配置され、セラミック本体110の第1面S1を介して露出されるように第1内部電極121から延びて形成される。
第3リード部125は、第1リード部123と第2リード部124との間に配置され、セラミック本体110の第1面S1を介して露出されるように第2内部電極122から延びて形成される。
第1及び第2外部電極131、132は、互いに同一の極性を有する電極であり、セラミック本体110の第1面S1にセラミック本体110の長さ方向に沿って互いに離隔して配置され、セラミック本体110の第1面S1を介して露出された第1及び第2リード部123、124とそれぞれ接触して電気的に接続される。
第3外部電極133は第1及び第2外部電極131、132と異なる極性を有する電極であって、本実施形態ではグラウンド端子として活用されることができる。
上記第3外部電極133は、セラミック本体110の第1面S1の第1外部電極131と第2外部電極132との間に配置され、セラミック本体110の第1面S1を介して露出された第3リード部125と接触して電気的に接続される。
この際、第1〜第3外部電極131、132、133のうち少なくとも1つはセラミック本体110の第5及び第6面S5、S6の一部まで延びて形成されることができる。本実施形態では、第1〜第3外部電極131、132、133の全てがバンドを有するものを図示し説明しているが、本発明はこれに限定されず、必要に応じて、第1〜第3外部電極131、132、133のうち一部だけがバンドを有するように構成することもできる。
この際、第1〜第3外部電極131、132、133のうち少なくとも1つはセラミック本体110の第5及び第6面S5、S6の一部まで延びて形成されることができる。本実施形態では、第1〜第3外部電極131、132、133の全てがバンドを有するものを図示し説明しているが、本発明はこれに限定されず、必要に応じて、第1〜第3外部電極131、132、133のうち一部だけがバンドを有するように構成することもできる。
そして、第1〜第3外部電極131、132、133において、セラミック本体110の第5または第6面S5、S6に形成された部分の高さをd、セラミック本体110の厚さをTと規定すると、上記d/Tの比率は0.10≦d/Tの範囲を満たす。
また、第1〜第3外部電極131、132、133において、セラミック本体110の第5または第6面S5、S6に形成された部分の長さをGと規定すると、上記d/Gの比率は0.143≦d/G≦0.536の範囲を満たすことができる。
また、第1〜第3外部電極131、132、133は導電性金属で形成されることができる。
上記導電性金属は、例えば、銀(Ag)、ニッケル(Ni)、及び銅(Cu)などであることができるが、本発明がこれに限定されるものではない。
このような第1〜第3外部電極131、132、133は、上記導電性金属粉末にガラスフリットを添加して製造した導電性ペーストを塗布した後、焼成することで形成されることができるが、本発明がこれに限定されるものではない。
また、第1〜第3外部電極131、132、133上には、必要に応じて、めっき層(不図示)が形成されることができる。上記めっき層は、積層セラミックキャパシター100を基板に半田を用いて実装する時に、相互間の接着強度を高めるためのものである。
上記めっき層は、例えば、第1〜第3外部電極131、132、133上に形成されたニッケル(Ni)めっき層と、上記ニッケルめっき層上に形成されたスズ(Sn)めっき層と、を含むことができる。
一方、第1及び第2リード部123、124は、セラミック本体110の実装面と対向する面である第2面S2を介して露出されるように第1内部電極121から延びて形成されることができる。
この際、第1及び第2外部電極131、132は、セラミック本体110の第2面S2に形成される。
また、第1及び第2リード部123、124は、セラミック本体110の第3及び第4面S3、S4を介して露出されるように第1内部電極121から延びて形成されることができる。
この際、第1及び第2外部電極131、132は、セラミック本体110の第1面S1からセラミック本体110の第3及び第4面S3、S4に延びて形成されることができる。
本実施形態では、第1及び第2リード部123、124が、セラミック本体110の第1及び第2面S1、S2及びセラミック本体110の第3及び第4面S3、S4の全てを介して露出された形態に形成されているが、本発明がこれに限定されるものではない。
また、本実施形態のように、第1及び第2リード部123、124が、セラミック本体110の第1及び第2面S1、S2及び第3及び第4面S3、S4の全てを介して露出された形態に形成される場合、第1及び第2リード部123、124とそれぞれ対応する第1及び第2外部電極131、132も、セラミック本体110の第3及び第4面S3、S4に形成されるとともに、セラミック本体110の第3及び第4面S3、S4からセラミック本体110の第5及び第6面S5、S6の一部及びセラミック本体110の第2面S2の一部まで延びて形成されることができる。
これにより、第1及び第2外部電極131、132と第1及び第2リード部123、124との接触面積が広くなるため、ESLが低減される効果がある。
また、セラミック本体110の第2面S2を介して露出されるように第2内部電極122から延びて形成される第4リード部126がさらに形成されることができる。
第4リード部126は、第1リード部123と第2リード部124との間に、第1及び第2リード部123、124から離隔するように配置される。
この際、セラミック本体110の第2面S2には第4外部電極134が形成されることができる。
第4外部電極134は、第4リード部126のセラミック本体110の第2面S2に露出された部分と接触して、電気的に接続される。
この際、第4外部電極134は、セラミック本体110の第2面S2からセラミック本体110の第5及び第6面S5、S6の一部まで延びて形成されることができる。
ここで、第4外部電極134において、セラミック本体110の第5または第6面S5、S6に形成された部分の高さをd、セラミック本体110の厚さをTと規定すると、上記d/Tの比率は0.10≦d/Tの範囲を満たすことができる。
また、第4外部電極134において、セラミック本体110の第5または第6面S5、S6に形成された部分の長さをGと規定すると、上記d/Gの比率は0.143≦d/G≦0.536の範囲を満たすことができる。
このように、第1及び第2リード部123、124及び第4リード部126をセラミック本体110の第2面S2にも露出させて、積層セラミックキャパシター100の内部及び外部構造が上下対称となるように形成する場合、積層セラミックキャパシター100の方向性を除去することができる。
したがって、積層セラミックキャパシター100を基板に実装する時に、第1及び第2面S1、S2の何れの面も実装面として提供されることができるため、積層セラミックキャパシター100を基板に実装する時に、実装面の方向を考慮しなくても良いという利点がある。
[実験例]
下記表1は、積層セラミックキャパシターのd/T及びd/G値による固着強度の不良有無及びアコースティックノイズ値を示したものである。この際、第3外部電極133と厚さ方向に対向するように配置された第4外部電極134は、下記表1の値と同一の固着強度の不良有無及びアコースティックノイズ値を有することができる。
下記表1は、積層セラミックキャパシターのd/T及びd/G値による固着強度の不良有無及びアコースティックノイズ値を示したものである。この際、第3外部電極133と厚さ方向に対向するように配置された第4外部電極134は、下記表1の値と同一の固着強度の不良有無及びアコースティックノイズ値を有することができる。
ここで、上記固着強度の不良有無は、完成された図1の積層セラミックキャパシター100の第3外部電極133に力を10±1秒間加えた後、第3外部電極133がセラミック本体110から分離されるか否かで判断した。
また、固着強度の場合は試料当たり100個、アコースティックノイズ測定の場合は試料当たり10個をテストした。
上記d/Tは、セラミック本体110の厚さTに対する、第3外部電極133においてセラミック本体110の第5または第6面S5、S6に形成された部分の高さdの比である。この際、上記d/Tは、第3外部電極133の固着強度に影響を与える。
本実験例において、第3外部電極133は、セラミック本体110の幅方向の両面の一部にのみバンドが配置される。そのため、その高さがセラミック本体110の厚さに比べて小さすぎると、第3外部電極133に所定の力が加えられた際、第3外部電極133がセラミック本体110から分離される恐れがある。
上記表1を参照すると、d/Tの値が0.10未満である試料1〜試料4の場合、固着強度テストで、最少8%、最多80%の第3外部電極133がセラミック本体110から分離される不良が発生した。したがって、本実験例から、固着強度の不良が発生しないd/T値は、試料5〜試料21のように少なくとも0.1以上であることが分かる。
上記d/Gは、第3外部電極133において、セラミック本体110の第5または第6面S5、S6に形成された部分の長さGに対する高さdの比である。
本実験例において、第3外部電極133の上記d値が小さくなると、機械的強度である固着強度の特性が低下する現象が発生する。また、第3外部電極133の上記G値が大きくなると、固着強度の特性は向上するが、実装後に端子間の干渉によってショート(Short)が発生し、積層セラミックキャパシターのアコースティックノイズが大きくなる恐れがある。また、上記G値が小さくなると、キャパシターのESLが上昇する恐れがある。
したがって、上記d/Gの値は、積層セラミックキャパシター100から第3外部電極133を介して外部に伝達される振動の量に比例し、結果的に、上記d/Gの値が大きくなると、積層セラミックキャパシター100のアコースティックノイズが大きくなる。
この際、アコースティックノイズの不良有無の基準を30dBと設定すると、上記d/Gが0.536を超過する場合、すなわち、試料17〜21でアコースティックノイズが基準値である30dBを超過することを確認することができる。
一方、上記d/Gが0.143未満である場合に、固着強度の不良が発生することも確認することができる。
したがって、外部電極の固着強度の不良が発生せず、且つ所定基準値以下のアコースティックノイズを有するためには、第3外部電極133において、セラミック本体110の第5または第6面S5、S6に形成された部分の高さdと長さGとの比率、d/Gが0.143≦d/G≦0.536の範囲を満たす。
[変形例]
図4は本発明の他の実施形態による積層セラミックキャパシターを概略的に示した斜視図であり、図5は図4の積層セラミックキャパシターの内部電極の構造を示した平面図である。
図4は本発明の他の実施形態による積層セラミックキャパシターを概略的に示した斜視図であり、図5は図4の積層セラミックキャパシターの内部電極の構造を示した平面図である。
ここで、上述の一実施形態と同一の部分についての具体的な説明は重複を避けるために省略し、上述の実施形態と異なる構造を有する部分についてのみ具体的に説明する。
図4及び図5を参照すると、本発明の他の実施形態による積層セラミックキャパシター1は、誘電体層11を挟んで複数の第1及び第2内部電極20、30が交互に配置される。
第1内部電極20は第1本体部21から延びて形成された第1及び第2リード部22、23を有し、第1内部電極20とセラミック本体10の第3及び第4面S3、S4との間にスペース部11a、11bが備えられることができる。
また、第1本体部21とセラミック本体10の第2面S2との間には、スペース部11cが備えられることができる。
第2内部電極30は第2本体部31から延びて形成された第3リード部32を有し、第2内部電極30とセラミック本体10の第3及び第4面S3、S4との間にスペース部11a、11bが備えられることができる。
また、第2本体部31とセラミック本体10の第2面S2との間には、スペース部11cが備えられることができる。
ここで、スペース部11a、11b、11cは、セラミック本体10の角部分及びセラミック本体10の第3及び第4面S3、S4部分で、結合力の高いセラミック材質同士が互いに接触する部分を確保することで、セラミック本体10の角部分及びセラミック本体10の第3及び第4面S3、S4部分にデラミネーションが発生する現象を最小化することができる。
第1及び第2外部電極41、42は、セラミック本体10の第3及び第4面S3、S4から離隔してセラミック本体10の第1面S1に形成され、必要に応じて、セラミック本体10の第1面S1からセラミック本体10の第5及び第6面S5、S6の一部まで延びて形成されることができる。
第3外部電極43は、第1外部電極41と第2外部電極42との間に配置され、セラミック本体10の第1面S1からセラミック本体10の第5及び第6面S5、S6の一部まで延びて形成される。
図6は本発明のさらに他の実施形態による積層セラミックキャパシター1'を概略的に示した斜視図であり、図7は図6の積層セラミックキャパシターの内部電極の構造を示した平面図である。
ここで、上述の一実施形態と同一の部分についての具体的な説明は重複を避けるために省略し、上述の実施形態と異なる構造を有する部分についてのみ具体的に説明する。
図6及び図7を参照すると、本発明のさらに他の実施形態による積層セラミックキャパシター1'は、誘電体層11を挟んで複数の第1及び第2内部電極20、30が交互に配置される。
第1内部電極20は、セラミック本体10の第2面S2を介して露出されるように第1本体部21から延びて形成され、セラミック本体10の長さ方向に沿って互いに離隔して配置される第5及び第6リード部24、25をさらに含むことができる。
第2内部電極30は、セラミック本体10の第2面S2を介して露出されるように第2本体部31から延びて形成され、第5リード部24と第6リード部25との間に配置される第4リード部33をさらに含むことができる。
この際、セラミック本体10の実装面と対向する第2面S2には絶縁層50が配置されることができる。
図8は本発明のさらに他の実施形態による積層セラミックキャパシター1000を概略的に示した斜視図であり、図9は図8の側面図であり、図10は図8の積層セラミックキャパシターの内部電極の構造を示した分解斜視図である。
ここで、上述の一実施形態と同一の部分についての具体的な説明は重複を避けるために省略し、上述の実施形態と異なる構造を有する部分についてのみ具体的に説明する。
図8から図10を参照すると、本発明のさらに他の実施形態による積層セラミックキャパシター1000は、誘電体層1110を挟んで複数の第1及び第2内部電極1200、1300が交互に配置される。
第1内部電極1200は、セラミック本体1100の第1面S1を介して露出されるように第1本体部1210から延びて形成され、セラミック本体1100の長さ方向に沿って互いに離隔して配置される第1及び第2リード部1220、1230と、セラミック本体1100の第2面S2を介して露出されるように第1本体部1210から延びて形成され、セラミック本体1100の長さ方向に沿って互いに離隔して配置される第5及び第6リード部1240、1250と、をさらに含むことができる。
この際、第1内部電極1200とセラミック本体1100の第3及び第4面S3、S4との間に、スペース部1110aがそれぞれ備えられることができる。
第2内部電極1300は、セラミック本体1100の第1面S1を介して露出されるように第2本体部1310から延びて形成され、第1リード部1220と第2リード部1230との間に配置される第3リード部1320と、セラミック本体1100の第2面S2を介して露出されるように第2本体部1310から延びて形成され、第5リード部1240と第6リード部1250との間に配置される第4リード部1330と、をさらに含むことができる。
この際、第2内部電極1300とセラミック本体1100の第3及び第4面S3、S4との間に、スペース部1110aがそれぞれ備えられることができる。
第1及び第2外部電極1410、1420は、セラミック本体1100の第3及び第4面S3、S4から離隔してセラミック本体1100の第1面S1に形成され、必要に応じて、セラミック本体1100の第1面S1からセラミック本体1100の第5及び第6面S5、S6の一部まで延びて形成されることができる。
第3外部電極1430は、第1外部電極1410と第2外部電極1420との間に配置され、セラミック本体1100の第1面S1からセラミック本体1100の第5及び第6面S5、S6の一部まで延びて形成される。
セラミック本体1100の第2面S2には、第5及び第6外部電極1510、1520がセラミック本体1100の長さ方向に沿って互いに離隔して配置されることができる。
第5及び第6外部電極1510、1520は第5及び第6リード部1240、1250とそれぞれ電気的に接続される。
また、セラミック本体1100の第2面S2には、第5外部電極1510と第6外部電極1520との間に第4外部電極1530が配置されることができる。
第4外部電極1530は第4リード部1330と電気的に接続される。
[積層セラミックキャパシターの実装基板]
図11は図1の積層セラミックキャパシターが基板に実装された状態を概略的に示した斜視図であり、図12は図4の積層セラミックキャパシターが基板に実装された状態を概略的に示した斜視図であり、図13は図6の積層セラミックキャパシターが基板に実装された状態を概略的に示した斜視図であり、図14は図8の積層セラミックキャパシターが基板に実装された状態を概略的に示した斜視図である。
図11は図1の積層セラミックキャパシターが基板に実装された状態を概略的に示した斜視図であり、図12は図4の積層セラミックキャパシターが基板に実装された状態を概略的に示した斜視図であり、図13は図6の積層セラミックキャパシターが基板に実装された状態を概略的に示した斜視図であり、図14は図8の積層セラミックキャパシターが基板に実装された状態を概略的に示した斜視図である。
図11から図14を参照すると、本発明の実施形態による積層セラミックキャパシター100、1、1'、1000の実装基板200は、積層セラミックキャパシター100、1、1'、1000が実装された基板210と、基板210の上面に互いに離隔して形成された第1〜第3電極パッド211、212、213と、を含む。
この際、積層セラミックキャパシター100、1、1'、1000は、セラミック本体110、10、1100の第1面S1が実装面として下側に配置され、第1〜第3外部電極がそれぞれ第1〜第3電極パッド211、212、213上に接触するように配置された状態で、半田220により基板210と電気的に接続されて連結されることができる。
本実施形態の積層セラミックキャパシター100、1、1'、1000は、第1及び第2内部電極が基板210に垂直に配置されており、互いに隣接するように配置された基板210の第1〜第3電極パッド211、212、213から第1〜第3外部電極を介して第1及び第2内部電極に電流が流れて、電流経路(current path)が短縮されることができる。
したがって、基板に水平に配置された内部電極及びこれに対応する外部電極構造を有する積層セラミックキャパシターに比べ、ESL値を低めることができる。このようなESL値は、内部電極の積層数が増加するにつれてさらに低くなる。
一例として、積層セラミックキャパシターが3‐端子のEMIフィルターとして用いられる場合、第1及び第2外部電極がそれぞれ信号ラインの入力端及び出力端に接続され、第3外部電極が接地端に接続されて、信号ラインの高周波ノイズを除去することができる。
この場合、(+)極である第1及び第2電極パッド211、212がそれぞれ入/出力端に該当し、(−)極である第3電極パッド105が接地端に該当する。
他の応用例として、積層セラミックキャパシターがデカップリングキャパシターとして用いられる場合、第1及び第2外部電極が電源ラインに接続され、第3外部電極が接地ラインに接続されて、電源回路を安定化させることができる。
この場合、第1及び第2電極パッド211、212が電源ラインに該当し、第3電極パッド213が接地端に該当する。
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
100、1、1'、1000 積層セラミックキャパシター
110、10、1100 セラミック本体
111、11、1110 誘電体層
121、20、1200 第1内部電極
122、30、1300 第2内部電極
123、22、1220 第1リード部
124、23、1230 第2リード部
125、32、1320 第3リード部
131、41、1410 第1外部電極
132、42、1420 第2外部電極
133、43、1430 第3外部電極
210 基板
211、212、213 第1〜第3電極パッド
220 半田
110、10、1100 セラミック本体
111、11、1110 誘電体層
121、20、1200 第1内部電極
122、30、1300 第2内部電極
123、22、1220 第1リード部
124、23、1230 第2リード部
125、32、1320 第3リード部
131、41、1410 第1外部電極
132、42、1420 第2外部電極
133、43、1430 第3外部電極
210 基板
211、212、213 第1〜第3電極パッド
220 半田
Claims (16)
- 複数の誘電体層、複数の第1内部電極及び複数の第2内部電極を有するセラミック本体と、
前記セラミック本体の実装面に前記セラミック本体の長さ方向に沿って互いに離隔して配置され、前記複数の第1内部電極と接続される第1外部電極及び第2外部電極と、
前記第1外部電極と前記第2外部電極との間に配置され、前記複数の第2内部電極と電気的に接続される第3外部電極と、を含み、
前記第1〜第3外部電極のうち少なくとも1つは、前記セラミック本体の幅方向の両面の一部まで延びて形成され、前記第1〜第3外部電極のうち少なくとも1つにおいて、前記セラミック本体の幅方向の一面に形成された部分の高さをd、前記セラミック本体の厚さをTと規定すると、d/Tの比率が0.10≦d/Tである、積層セラミックキャパシター。 - 前記第1〜第3外部電極のうち少なくとも1つにおいて、前記セラミック本体の幅方向の一面に形成された部分の長さをGと規定すると、d/Gの比率が0.143≦d/G≦0.536の範囲を満たす、請求項1に記載の積層セラミックキャパシター。
- 前記複数の第1内部電極及び前記複数の第2内部電極は、前記セラミック本体の長さ方向の両面から離隔して配置される、請求項1または2に記載の積層セラミックキャパシター。
- 前記第1内部電極は前記セラミック本体の長さ方向の両面に露出されるように配置され、
前記第1外部電極及び前記第2外部電極は、前記セラミック本体の実装面から前記セラミック本体の長さ方向の両面の少なくとも一部まで延びて形成される、請求項1に記載の積層セラミックキャパシター。 - 複数の誘電体層が積層されるセラミック本体と、
前記複数の誘電体層の各々を挟んで交互に配置される複数の第1内部電極及び複数の第2内部電極と、
前記セラミック本体の実装面を介して露出されるように前記複数の第1内部電極から延びて形成され、前記セラミック本体の長さ方向に沿って互いに離隔して配置される第1及び第2リード部と
前記セラミック本体の実装面を介して露出されるように前記複数の第2内部電極から延びて形成され、前記第1リード部と第2リード部との間に配置される第3リード部と、
前記セラミック本体の実装面に配置される、前記第1リード部と電気的に接続される第1外部電極、及び前記第2リード部と電気的に接続される第2外部電極と、
前記第1外部電極と前記第2外部電極との間に配置され、前記第3リード部と電気的に接続される第3外部電極と、を含み、
前記第1〜第3外部電極のうち少なくとも1つは前記セラミック本体の幅方向の両面の一部まで延びて形成され、前記第1〜第3外部電極のうち1つにおいて、前記セラミック本体の幅方向の一面に形成された部分の高さをd、前記セラミック本体の厚さをTと規定すると、d/Tの比率が0.10≦d/Tである、積層セラミックキャパシター。 - 前記第1〜第3外部電極のうち少なくとも1つにおいて、前記セラミック本体の幅方向の一面に形成された部分の長さをGと規定すると、d/Gの比率が0.143≦d/G≦0.536の範囲を満たす、請求項5に記載の積層セラミックキャパシター。
- 前記第1リード部及び前記第2リード部は、前記セラミック本体の実装面と対向する面及び前記セラミック本体の長さ方向の両面に露出されるように前記第1内部電極から延びて形成され、
前記第1外部電極及び前記第2外部電極は、前記セラミック本体の長さ方向の両面及び前記セラミック本体の実装面と対向する面の一部まで延びて形成され、
前記第2内部電極は、前記セラミック本体の長さ方向の両面から離隔して配置される、請求項5または6に記載の積層セラミックキャパシター。 - 前記セラミック本体の実装面と対向する面に露出されるように前記第2内部電極から延びて形成される第4リード部と、
前記セラミック本体の実装面と対向する面に配置され、前記第4リード部と電気的に接続される第4外部電極と、をさらに含む、請求項5から7の何れか一項に記載の積層セラミックキャパシター。 - 前記複数の第1内部電極及び前記複数の第2内部電極は、前記セラミック本体の長さ方向の両面から離隔して配置される、請求項5から8の何れか一項に記載の積層セラミックキャパシター。
- 前記第4外部電極は、前記セラミック本体の幅方向の両面の一部まで延びて形成される、請求項8に記載の積層セラミックキャパシター。
- 前記セラミック本体の実装面と対向する面を介して露出されるように前記第1内部電極から延びて形成され、前記セラミック本体の長さ方向に沿って互いに離隔して配置される第5リード部及び第6リード部と、
前記セラミック本体の実装面と対向する面を介して露出されるように前記第2内部電極から延びて形成され、前記第5リード部と前記第6リード部との間に配置される第4リード部と、
前記セラミック本体の実装面と対向する面に配置された絶縁層と、をさらに含む、請求項5から7の何れか一項に記載の積層セラミックキャパシター。 - 前記セラミック本体の実装面と対向する面を介して露出されるように前記第1内部電極から延びて形成され、前記セラミック本体の長さ方向に沿って互いに離隔して配置される第5リード部及び第6リード部と、
前記セラミック本体の実装面と対向する面を介して露出されるように前記第2内部電極から延びて形成され、前記第5リード部と前記第6リード部との間に配置される第4リード部と、
前記セラミック本体の実装面と対向する面に配置され、前記第5リード部及び前記第6リード部とそれぞれ電気的に接続される第5外部電極及び第6外部電極と、
前記第5外部電極と前記第6外部電極との間に配置され、前記第4リード部と電気的に接続される第4外部電極と、をさらに含む、請求項5から7の何れか一項に記載の積層セラミックキャパシター。 - 前記第4〜第6外部電極のうち少なくとも1つは、前記セラミック本体の幅方向の両面の一部まで延びて形成される、請求項12に記載の積層セラミックキャパシター。
- 前記第4〜第6外部電極のうち少なくとも1つにおいて、前記セラミック本体の幅方向の一面に形成された部分の高さをd、前記セラミック本体の厚さをTと規定すると、d/Tの比率が0.10≦d/Tである、請求項13に記載の積層セラミックキャパシター。
- 前記第4〜第6外部電極のうち少なくとも1つにおいて、前記セラミック本体の幅方向の一面に形成された部分の長さをGと規定すると、d/Gの比率が0.143≦d/G≦0.536の範囲を満たす、請求項13または14に記載の積層セラミックキャパシター。
- 上部に第1〜第3電極パッドを有する基板と、
前記第1〜第3電極パッド上に第1〜第3外部電極がそれぞれ配置される請求項1から15の何れか一項に記載の積層セラミックキャパシターと、を含む積層セラミックキャパシターの実装基板。
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