JP2015035024A - 通信装置、通信システム、及び通信処理プログラム - Google Patents
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Abstract
【解決手段】主制御装置12のSerDes制御部22は、パケット受信部41、複写レジスタ群制御部42、割込制御部44、及びレジスタ46を備えている。レジスタ46には、予めCPU20により、割込処理においてCPU20が参照する参照データが複写レジスタ群24に書き込まれるアドレスが参照データ格納アドレスとして格納される。パケット受信部41が割込パケットを受信すると、割込制御部44が、複写レジスタ群ライト信号と割込パケットデータを受信したタイミングとに基づいたタイミングで、複写レジスタ群アドレスと参照データ格納アドレスとを比較して一致すると、割込制御部44は、CPU20に対して割込を通知する。
【選択図】図2
Description
12 主制御装置
14 機器制御装置
20 CPU
22 SerDes制御部
24 複写レジスタ群
40 シリアルバス
41 パケット受信部
42 複写レジスタ群制御部
44 割込制御部
46 レジスタ
52、56 比較器
Claims (5)
- 他の通信装置から送信されたパケットのデータ、及び前記他の通信装置から送信された割込パケットに基づいて中央処理装置が割込処理を実施する際に参照する参照データを記憶部に書き込む書込手段と、
前記他参照データが前記書込手段により書き込まれる前記記憶部のアドレスが格納される格納手段と、
前記他の通信装置から送信された前記割込パケットに基づいて前記書込手段が前記参照データを書き込んだ前記記憶部の書込アドレスと、前記格納手段に格納された前記記憶部のアドレスとが一致した場合に、前記中央処理装置に対して割込を通知する制御を行う割込制御手段と、
を備えた通信装置。 - 前記割込制御手段は、前記中央処理装置が前記記憶部に記憶されている前記参照データを参照せずに前記割込処理を行う場合は、前記書込アドレスと前記格納手段に格納された前記記憶部のアドレスとが一致したか否かにかかわらず前記中央処理装置に対して割込を通知する制御を行う、
請求項1に記載の通信装置。 - 前記割込制御手段は、前記書込アドレスと前記格納手段に格納された前記記憶部のアドレスとを比較する比較回路を備え、前記比較回路の比較結果に基づいて前記中央処理装置に対して割込を通知する制御を行う、
請求項2に記載の通信装置。 - 従通信装置と、
前記従通信装置から送信されたパケットデータをシリアル通信により受信する前記請求項1から前記請求項3のいずれか1項に記載の通信装置と、
を備えた通信システム。 - 前記請求項1から請求項請求項3のいずれか1項に記載の通信装置の書込手段及び割込制御手段の少なくとも一方としてコンピュータを機能させるための通信処理プログラム。
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