JP6112412B2 - 入出力制御回路及び入出力制御回路における同期制御方法 - Google Patents
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Description
20 Nor-Flashメモリ
30 Nor-Flashメモリ
40 入力制御用のIO拡張デバイス
41 レジスタ制御部
42 入力制御レジスタ
43 出力制御レジスタ
50 出力制御用のIO拡張デバイス
51 レジスタ制御部
52 入力制御レジスタ
53 出力制御レジスタ
Claims (14)
- CPUの特定バスの同一チャンネル上に、複数のIO拡張デバイスが接続された入出力制御回路であって、
前記複数のIO拡張デバイスは、入力制御用のIO拡張デバイスと出力制御用のIO拡張デバイスとで構成され、
各々の前記IO拡張デバイスは、同一回路で構成されたレジスタ制御部を有し、
前記出力制御用のIO拡張デバイスには、リード用の制御信号が入力されておらず、
前記CPUからのライトアクセスでは、前記入力制御用のIO拡張デバイス及び前記出力制御用のIO拡張デバイスに、前記CPUから出力されるデータが書き込まれ、
前記CPUからのリードアクセスでは、前記入力制御用のIO拡張デバイスのみが、前記レジスタ制御部が管理するレジスタの値を応答出力する、
ことを特徴とする入出力制御回路。 - 前記ライトアクセスでは、前記入力制御用のIO拡張デバイスの前記レジスタ制御部が管理するレジスタ、及び、前記出力制御用のIO拡張デバイスの前記レジスタ制御部が管理するレジスタに、前記データが書き込まれ、
前記リードアクセスでは、前記CPUは、前記入力制御用のIO拡張デバイスの前記レジスタの値を読み込むことにより、前記出力制御用のIO拡張デバイスの前記レジスタに書き込まれた前記データを確認できる、
ことを特徴とする請求項1に記載の入出力制御回路。 - 各々の前記IO拡張デバイスは、外部から入力される入力信号の変化を検出し、前記入力信号が変化したら、割り込み信号を前記CPUに通知する割り込みコントローラ機能を有する、
ことを特徴とする請求項1又は2に記載の入出力制御回路。 - 前記入力制御用のIO拡張デバイスに複数の入力信号が入力されており、
前記入力制御用のIO拡張デバイスの前記割り込みコントローラ機能は、各々の入力信号の状態に応じた値を特定レジスタの各ビットに書き込み、いずれかのビットの値が変化したら、集合割り込み信号を前記CPUに通知し、
前記CPUは、前記集合割り込み信号を受信した後、前記特定レジスタの各ビットの値を読み込むことにより、状態が変化した入力信号を特定できる、
ことを特徴とする請求項3に記載の入出力制御回路。 - 前記CPUは、前記特定レジスタとは異なる他のレジスタの所定のビットに所定の値を書き込むことにより、前記他のレジスタの前記所定のビットに対応する前記特定レジスタのビットの値を初期化できる、
ことを特徴とする請求項4に記載の入出力制御回路。 - CPUの特定バスの同一チャンネル上に、複数のIO拡張デバイスが接続された入出力制御回路であって、
前記複数のIO拡張デバイスは、入力制御用のIO拡張デバイスと出力制御用のIO拡張デバイスとで構成され、
各々の前記IO拡張デバイスは、同一回路で構成されたレジスタ制御部を有し、
前記入力制御用のIO拡張デバイスには、ライト用の制御信号が入力されておらず、前記出力制御用のIO拡張デバイスに入力されるリード用の制御信号は、当該出力制御用のIO拡張デバイス内で非アクティブな論理レベルに固定されており、
前記CPUからのライトアクセスでは、前記出力制御用のIO拡張デバイスのみに、前記CPUから出力されるデータが書き込まれ、
前記CPUからのリードアクセスでは、アクティブなリード用の制御信号が入力される前記入力制御用のIO拡張デバイスのみが、前記レジスタ制御部が管理するレジスタの値を応答出力する、
ことを特徴とする入出力制御回路。 - 各々の前記IO拡張デバイスは、外部から入力される入力信号の変化を検出し、前記入力信号が変化したら、割り込み信号を前記CPUに通知する割り込みコントローラ機能を有する、
ことを特徴とする請求項6に記載の入出力制御回路。 - CPUの特定バスの同一チャンネル上に、入力制御用のIO拡張デバイスと出力制御用のIO拡張デバイスとで構成される、複数のIO拡張デバイスが接続された入出力制御回路における前記複数のIO拡張デバイスの同期制御方法であって、
各々のIO拡張デバイスに、同一回路で構成されたレジスタ制御部を設け、
前記出力制御用のIO拡張デバイスには、リード用の制御信号を入力せず、
前記CPUからのライトアクセスでは、前記入力制御用のIO拡張デバイス及び前記出力制御用のIO拡張デバイスに、前記CPUから出力されるデータを書き込み、
前記CPUからのリードアクセスでは、前記入力制御用のIO拡張デバイスのみが、前記レジスタ制御部が管理するレジスタの値を応答出力する、
ことを特徴とする同期制御方法。 - 前記ライトアクセスでは、前記入力制御用のIO拡張デバイスの前記レジスタ制御部が管理するレジスタ、及び、前記出力制御用のIO拡張デバイスの前記レジスタ制御部が管理するレジスタに、前記データを書き込み、
前記リードアクセスでは、前記CPUは、前記入力制御用のIO拡張デバイスの前記レジスタの値を読み込むことにより、前記出力制御用のIO拡張デバイスの前記レジスタに書き込まれた前記データを確認する、
ことを特徴とする請求項8に記載の同期制御方法。 - 各々の前記IO拡張デバイスに割り込みコントローラ機能を設け、
前記入力制御用のIO拡張デバイスの前記割り込みコントローラ機能は、外部から入力される入力信号の変化を検出し、前記入力信号が変化したら、割り込み信号を前記CPUに通知する、
ことを特徴とする請求項8又は9に記載の同期制御方法。 - 前記入力制御用のIO拡張デバイスに複数の入力信号が入力される場合、
前記入力制御用のIO拡張デバイスの前記割り込みコントローラ機能は、特定レジスタの各ビットに、各々の入力信号の状態に応じた値を書き込み、いずれかのビットの値が変化したら、集合割り込み信号を前記CPUに通知し、
前記CPUは、前記集合割り込み信号を受信した後、前記特定レジスタの値を読み込むことにより、状態が変化した入力信号を特定する、
ことを特徴とする請求項10に記載の同期制御方法。 - 前記CPUは、前記特定レジスタとは異なる他のレジスタの所定のビットに所定の値を書き込むことにより、前記他のレジスタの前記所定のビットに対応する前記特定レジスタのビットの値を初期化する、
ことを特徴とする請求項11に記載の同期制御方法。 - CPUの特定バスの同一チャンネル上に、入力制御用のIO拡張デバイスと出力制御用のIO拡張デバイスとで構成される、複数のIO拡張デバイスが接続された入出力制御回路における前記複数のIO拡張デバイスの同期制御方法であって、
各々の前記IO拡張デバイスに、同一回路で構成されたレジスタ制御部を設け、
前記入力制御用のIO拡張デバイスには、ライト用の制御信号を入力せず、かつ、前記出力制御用のIO拡張デバイスに入力するリード用の制御信号を、当該出力制御用のIO拡張デバイス内で非アクティブな論理レベルに固定し、
前記CPUからのライトアクセスでは、前記出力制御用のIO拡張デバイスのみに、前記CPUから出力されるデータを書き込み、
前記CPUからのリードアクセスでは、アクティブなリード用の制御信号が入力される前記入力制御用のIO拡張デバイスのみが、前記レジスタ制御部が管理するレジスタの値を応答出力する、
ことを特徴とする同期制御方法。 - 各々の前記IO拡張デバイスに割り込みコントローラ機能を設け、
前記入力制御用のIO拡張デバイスの前記割り込みコントローラ機能は、外部から入力される入力信号の変化を検出し、前記入力信号が変化したら、割り込み信号を前記CPUに通知する、
ことを特徴とする請求項13に記載の同期制御方法。
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- 2013-07-11 JP JP2013145144A patent/JP6112412B2/ja active Active
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