JP2015032329A - 半導体メモリ - Google Patents
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Abstract
【課題】メモリの動作特性を向上する。
【解決手段】本実施形態の半導体メモリは、第1及び第2のビット線にそれぞれ接続された第1及び第2のメモリセルを含むメモリセルアレイと、第1及び第2のデータバス間に接続される第1及び第2のラッチ300を含むカラム制御回路と、含む。第1のラッチ(SL<0>)300は、第1のデータバスSBUS1に接続された第1の正相端子ST0と、第2のデータバスSBUS0に接続された第1の逆相端子ST0Bとを含み、第2のラッチ(SL<1>)300は、第2のデータバスSBUS1に接続された第2の正相端子ST1Bと、第1のデータバスSBUS0に接続された第2の逆相端子ST1とを含む。
【選択図】図4
【解決手段】本実施形態の半導体メモリは、第1及び第2のビット線にそれぞれ接続された第1及び第2のメモリセルを含むメモリセルアレイと、第1及び第2のデータバス間に接続される第1及び第2のラッチ300を含むカラム制御回路と、含む。第1のラッチ(SL<0>)300は、第1のデータバスSBUS1に接続された第1の正相端子ST0と、第2のデータバスSBUS0に接続された第1の逆相端子ST0Bとを含み、第2のラッチ(SL<1>)300は、第2のデータバスSBUS1に接続された第2の正相端子ST1Bと、第1のデータバスSBUS0に接続された第2の逆相端子ST1とを含む。
【選択図】図4
Description
本発明の実施形態は、半導体メモリに関する。
近年、フラッシュメモリは、HDD、CD/DVDなどとともに、主要なストレージデバイスとして、様々な電子機器に用いられている。
例えば、データの入出力の高速化、動作の信頼性の向上、製造コストの低減などが、フラッシュメモリには求められている。
例えば、データの入出力の高速化、動作の信頼性の向上、製造コストの低減などが、フラッシュメモリには求められている。
半導体メモリの動作特性の向上を図る技術を提案する。
実施形態の半導体メモリは、第1のビット線に接続された第1のメモリセルと、第2のビット線に接続された第2のメモリセルとを含むメモリセルアレイと、前記第1のメモリセルの第1のデータを格納するために設けられ、第1及び第2のデータバス間に接続される第1のラッチと、前記第2のメモリセルの第2のデータを格納するために設けられ、前記第1及び第2のデータバス間に接続される第2のラッチと、を含むカラム制御回路と、を具備し、前記第1のラッチは、前記第1のデータバスに接続された第1の正相端子と、前記第2のデータバスに接続された第1の逆相端子とを含み、前記第2のラッチは、前記第2のデータバスに接続された第2の正相端子と、前記第1のデータバスに接続された第2の逆相端子とを含む。
以下、図1乃至図6を参照しながら、本実施形態に係る半導体メモリについて詳細に説明する。以下において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
(1) 実施形態
図1乃至図7を参照して、実施形態の半導体メモリについて、説明する。
図1乃至図7を参照して、実施形態の半導体メモリについて、説明する。
(a) 構成
図1乃至図6を用いて、本実施形態の半導体メモリの構成及び機能について、説明する。
図1乃至図6を用いて、本実施形態の半導体メモリの構成及び機能について、説明する。
図1は、本実施形態の半導体メモリの構成の主要部を示すブロック図である。本実施形態の半導体メモリは、例えば、不揮発性半導体メモリであって、より具体的な一例としては、フラッシュメモリである。
本実施形態のフラッシュメモリ100は、フラッシュメモリ100のチップの外部に設けられたメモリコントローラ又はホストデバイス120などの外部装置から供給される信号を受信し、メモリコントローラ120又はホストデバイス120に対して信号を送信する。フラッシュメモリ100とメモリコントローラ120又はホストデバイス120との間において、制御信号(コマンド又はステータス)は制御信号入出力端子10Aを介して入出力され、データはデータ入出力端子10Bを介して入出力され、アドレス信号はアドレス入出力端子10Cを介して入出力される。メモリシステム200は、本実施形態のフラッシュメモリ100とメモリコントローラ120とを有している。
本実施形態のフラッシュメモリ100は、データを記憶するためのメモリセルアレイ1を含んでいる。メモリセルアレイ1は、複数のメモリセルを有している。
図1に示されるフラッシュメモリが、例えば、NAND型フラッシュメモリである場合、メモリセルアレイ1は、複数のブロックを有する。このブロックBLKとは、消去の最小単位を示している。
図1に示されるフラッシュメモリが、例えば、NAND型フラッシュメモリである場合、メモリセルアレイ1は、複数のブロックを有する。このブロックBLKとは、消去の最小単位を示している。
ここで、図1に加えて、図2を用いて、図1のメモリセルアレイ1の内部構成について説明する。図2は、1つのブロックBLKの回路構成を示す等価回路図である。
NAND型フラッシュメモリにおいて、1つのブロックBLKは、ロウ方向(第1の方向)に並んだ複数のメモリセルユニット(以下では、NANDセルユニットともよぶ)MUを有している。1つのブロックBLK内に、例えば、q個のメモリセルユニットMUが設けられている。
NAND型フラッシュメモリにおいて、1つのブロックBLKは、ロウ方向(第1の方向)に並んだ複数のメモリセルユニット(以下では、NANDセルユニットともよぶ)MUを有している。1つのブロックBLK内に、例えば、q個のメモリセルユニットMUが設けられている。
1つのメモリセルユニットMUは、複数(例えば、p個)のメモリセルMC0〜MC(p−1)を有するメモリセルストリングと、メモリセルストリングの一端に接続された第1のセレクトトランジスタSTS(以下、ソース側セレクトトランジスタとよぶ)と、メモリセルストリングの他端に接続された第2のセレクトトランジスタSTD(以下、ドレイン側セレクトトランジスタとよぶ)とを含んでいる。メモリセルストリングにおいて、メモリセルMC0〜MC(p−1)の電流経路が、カラム方向(第2の方向)に沿って直列接続されている。
メモリセルユニットMUの一端(ソース側)、より具体的には、ソース側セレクトトランジスタSTSの電流経路の一端には、ソース線SLが接続される。また、メモリセルユニットMUの他端(ドレイン側)、すなわち、ドレイン側セレクトトランジスタSTDの電流経路の一端に、ビット線BLが接続されている。
尚、1つのメモリセルユニットMUを構成するメモリセルの個数は、2個以上であればよく、例えば、16個、32個あるいは64個以上でもよい。以下では、メモリセルMC0〜MC(p−1)を区別しない場合には、メモリセルMCと表記する。
メモリセルMCは、電荷蓄積層(例えば、浮遊ゲート電極、又は、トラップ準位を含む絶縁膜)を有するゲート構造の電界効果トランジスタである。カラム方向に隣接する2つのメモリセルMCはソース/ドレインが接続されている。これによって、メモリセルMCの電流経路が直列接続され、メモリセルストリングが形成される。
ソース側セレクトトランジスタSTSのドレインは、メモリセルMC0のソースに接続される。ソース側セレクトトランジスタSTSのソースは、ソース線SLに接続される。ドレイン側セレクトトランジスタのソースは、メモリセルMC(p−1)のドレインに接続される。ドレイン側セレクトトランジスタSTDのドレインは、複数のビット線BL0〜BL(q−1)のうち一本のビット線に接続される。例えば、ビット線BL0〜BL(q−1)の本数は、ブロックBLK内のメモリセルユニットMUの個数と同じである。
ワード線WL0〜WL(p−1)はロウ方向に延在し、各ワード線WL0〜WL(p−1)はロウ方向に沿って配列された複数のメモリセルMCのゲートに共通に接続される。例えば、1つのメモリセルユニットMUにおいて、ワード線の本数は、1つのメモリセルストリング内のメモリセルの個数と、同じである。
ドレイン側セレクトゲート線SGDLはロウ方向に延び、ロウ方向に沿って配列された複数のドレイン側セレクトトランジスタSTDのゲートに共通に接続される。ソース側セレクトゲート線SGSLはロウ方向に延び、ロウ方向に沿って配列された複数のソース側セレクトトランジスタSTSのゲートに共通に接続される。
以下では、各ビット線BL0〜BL(q−1)を区別しない場合には、ビット線BLと表記し、各ワード線WL0〜WL(p−1)を区別しない場合には、ワード線WLと表記する。
各メモリセルMCは、トランジスタのしきい値電圧の大きさ(しきい値電圧の分布)とデータとが対応づけられることによって、外部からのデータを記憶する。
各メモリセルMCは、2値(1 bit)、又は、3値(1.5bit)以上のデータを記憶する。
例えば、1つのメモリセルMCが2値(1 bit)のデータ“0”,“1”を記憶する場合、メモリセルMCは、それらのデータに対応する2つのしきい値分布を有する。また、1つのメモリセルMCが4値(2 bit)のデータ“00”,“01”,“10”,“11”を記憶する場合、メモリセルMCは、それらのデータに対応する4つのしきい値分布を有する。以下では、3値(1.5bit)以上のデータを記憶するメモリセルのことを、多値メモリともよぶ。
各メモリセルMCは、2値(1 bit)、又は、3値(1.5bit)以上のデータを記憶する。
例えば、1つのメモリセルMCが2値(1 bit)のデータ“0”,“1”を記憶する場合、メモリセルMCは、それらのデータに対応する2つのしきい値分布を有する。また、1つのメモリセルMCが4値(2 bit)のデータ“00”,“01”,“10”,“11”を記憶する場合、メモリセルMCは、それらのデータに対応する4つのしきい値分布を有する。以下では、3値(1.5bit)以上のデータを記憶するメモリセルのことを、多値メモリともよぶ。
データは、同一のワード線WLに接続されたメモリセルMCに対して、一括して書き込まれる、または、読み出される。フラッシュメモリにおけるデータの書き込み/読み出しの制御単位は、ページPGとよばれる。
多値メモリのデータは、下位ビット毎又は上位ビット毎に書き込まれ、また読み出される。したがって、メモリセルMCが2ビットデータを保持している場合には、1本のワード線WLあたり、2つのページが割り当てられていることになる。以下では、下位ビットについて一括して書き込み又は読み出されるページは、下位ページとよび、上位ビットについて一括して書き込み又は読み出されるページは、上位ページとよぶ。
ロウ制御回路2は、メモリセルアレイ1のロウを制御する。ロウ制御回路2は、メモリセルアレイ1内に設けられたワード線WL及びセレクトゲート線SGDL,SGSLに接続されている。ロウ制御回路2は、ロウデコーダ及びドライバを有し、アドレスバッファ9から転送されたアドレス信号に基づいて、ブロックBLK及びページPGを選択し、ワード線WL及びセレクトゲート線SGDL,SGSLの動作(電位)を制御する。
ソース線制御回路4は、メモリセルユニットMUに接続されたソース線SLの電位を制御する。ウェル制御回路5は、メモリセルアレイ1内のウェル領域の電位を制御する。
電位生成回路6は、データの書き込み(プログラム)時、データの読み出し時及び消去時に、各ワード線WLに印加される書き込み電圧、読み出し電位、中間電位及び非選択電位をそれぞれ生成する。電位生成回路6は、例えば、セレクトゲート線SGDL,SGSLに印加される電位も生成する。電位生成回路6によって生成された電位は、ロウ制御回路2に入力され、選択ワード線及び非選択ワード線、セレクトゲート線にそれぞれ印加される。電位生成回路6は、ソース線SLに印加される電位及びウェル領域に印加される電位を生成する。電位生成回路6は、ソース線制御回路5及びウェル制御回路6に、生成した電位を転送する。
データ入出力バッファ7は、データの入出力のインターフェイスとなる。データ入出力バッファ7は、データ入出力端子10Bを介して入力された外部からのデータを、一時的に保持し、所定のタイミングで、保持しているデータをメモリセルアレイ1へ出力する。データ入出力バッファ7は、メモリセルアレイ1から出力されたデータを一時的に保持し、所定のタイミングで、保持しているデータをデータ入出力端子10Bへ出力する。
アドレスバッファ9は、アドレス信号端子10Cを介して入力されたアドレス信号を、一時的に保持する。外部からのアドレス信号は、物理アドレスを示し、物理ロウアドレス及び物理カラムアドレスを含んでいる。
内部制御回路(ステートマシンともよばれる)8は、フラッシュメモリ全体の動作を管理する。内部制御回路8は、制御信号入出力端子10Aから入力された制御信号(コマンド)を受信する。この制御信号は、例えば、メモリコントローラ120やホストデバイス120から出力される。例えば、内部制御回路8は、コマンドインターフェイスを含んでいる。内部制御回路8は、フラッシュメモリ100の内部の動作状況を示す制御信号(ステータス)を、制御信号入出力端子10Aを介して、メモリコントローラ120又はホストデバイス120へ、送信する。これによって、フラッシュメモリ100の動作状況が、フラッシュメモリ100の外部のメモリコントローラ120又はホストデバイス120に通知される。
カラム制御回路3は、メモリセルアレイ1のビット線BL、メモリセルMCから読み出されたデータの入出力、メモリセルMCに書き込むデータの入出力などを制御する。カラム制御回路3は、センスアンプ回路30、データラッチ回路31及びカラムデコーダ35を含んでいる。
センスアンプ回路30は、メモリセルアレイ1内に設けられたビット線BLに接続されている。センスアンプ回路30は、データの読み出し時(メモリセルアレイ1からのデータの出力時)、ビット線BLの電位変動を検知及び増幅し、メモリセルMCが記憶しているデータを判別する。センスアンプ回路31は、データの書き込み時(メモリセルアレイ1に対するデータの入力時)、ビット線BLを充電又は放電させる。センスアンプ回路30は、ビット線の充電/放電及びビット線の電位の検知を制御するセンス回路、メモリセルに入出力されるデータを一時的に保持するラッチ回路、検知した信号(データ)を増幅するアンプドライバ回路などを含む。
データラッチ回路31は、メモリセルアレイ1内から読み出されたデータ及びメモリセルアレイ1内に書き込むデータを、一時的に記憶する。
カラムデコーダ回路35は、メモリセルアレイ1のカラムに対して設定された制御単位の選択及び活性化を行う。例えば、カラムデコーダ回路35は、複数のローカルカラムデコーダ(図示せず)を含んでいる。ローカルカラムデコーダは、フラッシュメモリのカラムに設定されたある制御単位に対して、1対1で対応するように、カラムデコーダ回路30内に設けられている。
カラムデコーダ回路35は、メモリセルアレイ1のカラムに対して設定された制御単位の選択及び活性化を行う。例えば、カラムデコーダ回路35は、複数のローカルカラムデコーダ(図示せず)を含んでいる。ローカルカラムデコーダは、フラッシュメモリのカラムに設定されたある制御単位に対して、1対1で対応するように、カラムデコーダ回路30内に設けられている。
例えば、ポインタを用いてメモリセルアレイ1及びカラム制御回路3内の回路30,31,35の動作が制御される。ポインタを用いて、フラッシュメモリ100の動作が制御されることによって、フラッシュメモリ100のデータの入出力を高速化できる。
センスアンプ回路30は、信号(データ)の増幅及び検知のための複数のセンスユニットや、データを一時的に格納するための複数のセンスラッチを有している。データラッチ回路31は、メモリセルアレイ1におけるデータの入出力時に信号(データ)を一時的に格納するための複数のデータラッチを有している。
ここで、図3乃至図6を用いて、本実施形態におけるフラッシュメモリのカラム制御回路3の内部構成について、説明する。
図3は、メモリセルアレイ1のカラムに対して設定された制御単位、及び、その制御単位に対応するように設けられたカラム制御回路3内の回路構成を説明するための模式図である。
例えば、ある本数のビット線を1つのグループとして制御する複数個の制御単位が、フラッシュメモリのカラムに設定されている。その制御単位に基づいて、メモリセルアレイ1及びカラム制御回路3の動作が、制御される。
フラッシュメモリのカラムに設定された1つの制御単位に対して、2本のデータバスSBUS0,SBUS1が、設けられている。2本のデータバスSBUS0,SBUS1は、ペアを形成している。以下では、データバスSBUS0,SBUS1を区別しない場合には、データバスSBUSと表記する。
2本のデータバスSBUS0,SBUS1に対して、32本のビット線BLが割り付けられる。32本のビット線BLが、1つの制御単位として、設定される。以下では、2本のデータバスSBUS0,SBUS1及びそのデータバスSBUS0,SBUS1に割り付けられた32本のビット線を含む制御単位のことを、カラムブロックCBとよぶ。複数のカラムブロックCBが、ロウ方向に沿って配列されている。
例えば、カラムブロックCB内の32本のビット線は、2つのグループに分割されて、16本のビット線が1つの制御単位として制御される。以下では、16本のビット線に対して設定された制御単位のことを、カラムユニット(又はカラムグループ)とよぶ。例えば、カラムブロックCB内の2つのカラムユニットのうち一方は、奇数番目のビット線BL0,BL2,BL4,・・・,BL30が割り付けられ、カラムブロックCB内の2つのカラムユニットのうち他方は、偶数番目のビット線BL1,BL3,BL5,・・・,BL31が割り付けられている。
センスアンプ回路30のセンス回路307は、ビット線BLにそれぞれ対応するように設けられた複数のセンスユニットSUを含む。センスユニットSUは、センスユニットSUに接続されたビット線BLの充電及び放電を、それぞれ制御する。また、センスユニットSUは、ビット線BLの電位の変動を検知する。
例えば、1本のビット線に対して、1つのセンスユニット307が設けられている。尚、2本以上の所定の本数のビット線に対して、1つのセンスユニットが設けられてもよい。
カラムデコーダ回路35内のローカルカラムデコーダ(図示せず)は、カラムブロックCB(32本のビット線)ごとにそれぞれ設けられてもよいし、カラムユニット(16本のビット線)ごとにそれぞれ設けられてもよい。
カラム制御回路3内のセンスアンプ回路30は、複数のセンスラッチ300を含んでいる。各カラムブロックCBに対して、32個のセンスラッチ(SL<0>,SL<1>,SL<2>,・・・,SL<31>)300が設けられている。センスラッチ300は、センスユニットSUによって検知及び増幅されたメモリセルMCからのデータを、又は、メモリセルMCにこれから書き込まれるデータを、一時的に格納する。1つのセンスラッチ300に対応するように、1つのセンスユニットSUが設けられてもよいし、複数のセンスラッチ300に対応するように、1つのセンスユニットSUが設けられてもよい。
例えば、1本のビット線BLに、1個のセンスラッチ300が、対応づけられている。一方のカラムユニット内の奇数番目のセンスラッチ(SL<0>,SL<2>,・・・,SL<28>,SL<30>)300は、データバスSBUS0及びデータバスSBUS1に接続される。他方のカラムユニット内の偶数番目のセンスラッチ(SL<1>,SL<3>,・・・,SL<29>,SL<31>)300は、データバスSBUS0及びデータバスSBUS1に接続される。
このように、互いに異なるカラムユニットの複数のセンスラッチ(奇数番目のセンスラッチと偶数番目のセンスラッチ)が、共通の2本のデータバスSBUS0,SBUS1に接続されている。
このように、互いに異なるカラムユニットの複数のセンスラッチ(奇数番目のセンスラッチと偶数番目のセンスラッチ)が、共通の2本のデータバスSBUS0,SBUS1に接続されている。
センスアンプ回路30内のデータバスSBUS0,SBUS1は、データラッチ回路31内のデータバスDBUS0,DBUS1にそれぞれ接続されている。
データラッチ回路31は、各カラムブロックCBに対応する2本のデータバスDBUS0,DBUS1を含む。データラッチ回路31内には、カラムに割り付けられたカラムブロックCBの個数と同数のデータバスDBUS0,DBUS1のペアが、設けられている。
一方のデータバスDBUS0は、センスアンプ回路30内のデータバスSBUS0に対応するように設けられ、他方のデータバスDBUS1は、センスアンプ回路30内のデータバスSBUS1に対応するように設けられている。データラッチ回路31内の2本のデータバスDBUS0,DBUS1を区別しない場合には、データバスDBUSと表記する。
データラッチ回路31内には、複数のデータラッチ310が、設けられている。
データラッチ310とセンスラッチ300とが1対1で対応するように、データラッ310は、データバスSBUS,DBUSを介して、センスラッチ300に接続されている。
データラッチ310とセンスラッチ300とが1対1で対応するように、データラッ310は、データバスSBUS,DBUSを介して、センスラッチ300に接続されている。
奇数番目のデータラッチ(DL<0>,DL<2>,・・・,DL<28>,DL<30>)310は、データバスDBUS0及びデータバスDBUS1に接続される。偶数番目のデータラッチ(DL<1>,DL<3>,・・・,DL<29>,DL<31>)310は、データバスDBUS0及びデータバスDBUS1に接続される。
データラッチ回路31内のデータラッチ310に関して、センスアンプ回路30内のセンスラッチ300と同様に、互いに異なるカラムユニットの複数のデータラッチ(奇数番目のデータラッチと偶数番目のデータラッチ)が、共通の2本のデータバスDBUS0,DBUS1に接続されている。
データバスSBUS0,DBUS0は、スイッチ素子SW0を介して、I/OバスIOBUSに接続される。データバスSBUS1,DBUS1は、スイッチ素子SW1を介して、I/OバスIOBUSに接続される。I/OバスIOBUSは、データ入出力バッファ7に接続される。
尚、センスラッチ及びデータラッチに加えて、データ書き込み時における書き込みフラグを保持するラッチ、ベリファイ結果(ビットスキャンの結果)を保持するラッチ、或いは、キャッシュ読み出し用のラッチが、カラム制御回路3内に設けられてもよい。
図3に示されるように、本実施形態のフラッシュメモリにおいて、2本のデータバスSBUS0,SBUS1間においてデータバスSBUSの延在方向に交差する方向に互いに隣り合う2つのセンスラッチ300が、1つのペアを形成し、2つのセンスラッチ300が、2本のデータバスSBUS0,SBUS1を共有する。
また、センスラッチ300に対応するように設けられているデータラッチ310も同様に、2本のデータバスDBUS0,DBUS1間で互いに隣り合う2つのデータラッチ310が、1つのペアを形成し、2つのデータラッチ310が、2本のデータバスDBUS0,DBUS1を共有する。
これによって、本実施形態のフラッシュメモリは、差動増幅によるラッチ300からのデータの読み出しを実行でき、メモリの動作特性が向上される。
図4は、本実施形態のフラッシュメモリにおけるカラム制御回路内におけるラッチとデータバスとの接続関係を模式的に示す回路図である。
上述のように、本実施形態のフラッシュメモリのカラム制御回路のある制御単位(例えば、2つのカラムユニットを含むカラムブロックCB)において、センスアンプ回路30の複数のセンスラッチ300は、2本のデータバスSBUS間に、接続されている。
センスアンプ回路30内のセンスラッチ300は、2つの入出力端子を有する。センスラッチ300の一方の入出力端子は、データバスSBUS0に接続され、センスラッチ300の他方の入出力端子は、データバスSBUS1に接続されている。
センスラッチ300の2つの入出力端子のうち一方の入出力端子は、センスラッチ300が格納しているデータに対応する正相信号を入出力するための端子であり、他方の入出力端子は、センスラッチが格納しているデータの反転データに対応する逆相信号を入出力するための入出力端子である。以下では、ラッチ300,310の2つ入出力端子に関して、正相信号(正相データ)を入出力するための端子を、正相側入出力端子とよび、逆相信号(逆相データ)を入出力するための端子を、逆相側入出力端子とよぶ。また、以下では、ラッチ300,310が格納しているデータのことを、格納データとよぶ。
ラッチ300,310内が保持している逆相信号は、ベリファイや多値メモリのデータの書き込み時における演算処理を実行するために用いられる。1つのラッチ300,310が、格納データの正相及び逆相信号を保持していることによって、フラッシュメモリの内部処理が効率化される。
カラムブロックCB内の1番目のセンスラッチ(SL<0>)と2番目のセンスラッチ(SL<1>)とが、1つのペア(ラッチペア)を形成している。
カラムブロックCB内の1番目のセンスラッチ(SL<0>)300に関して、センスラッチ(SL<0>)300の正相側入出力端子は、スイッチ素子(以下では、転送スイッチとよぶ)ST0を介して、データバスSBUS0に接続され、センスラッチ(SL<0>)300の逆相側入出力端子は、スイッチ素子(転送スイッチ)ST0Bを介して、データバスSBUS0に接続される。
カラムブロックCB内の2番目のセンスラッチ(SL<1>)300に関して、センスラッチ(SL<1>)300の正相側入出力端子は、転送スイッチST1を介して、データバスSBUS1に接続され、センスラッチ(SL<1>)300の逆相側入出力端子は、転送スイッチST1Bを介して、データバスSBUS0に接続される。
カラムブロックCB内の奇数番目のセンスラッチ(SL<2>,・・・SL<30>)300は、1番目のセンスラッチ(SL<0>)300と実質的に同じ接続関係で、センスラッチ300の正相側入出力端子が、転送スイッチST2,・・・,ST30の各々を介してデータバスSBUS0に接続され、センスラッチ300の逆相側入出力端子が転送スイッチST2B,・・・,ST30Bの各々を介して、データバスSBUS1にそれぞれ接続される。
また、カラムブロックCB内の偶数番目のセンスラッチ(SL<3>,SL<5>,・・・SL<31>)300は、2番目のセンスラッチ(SL<1>)300と実質的に同じ接続関係で、センスラッチ300の正相入出力端子が転送スイッチST3,・・・,ST31の各々を介して、データバスSBUS1に接続され、センスラッチ300の逆相入出力端子が、転送スイッチST3B,・・・ST31Bの各々を介して、データバスSBUS0にそれぞれ接続される。
以下では、センスラッチ300の正相信号用の転送スイッチST0,ST1,ST2,・・・を区別しない場合には、転送スイッチSTと表記し、センスラッチ300の逆相信号用の転送スイッチST0B,ST1B,ST2B,・・・を区別しない場合には、転送スイッチSTBと表記する。
このように、本実施形態のフラッシュメモリにおいて、ペアをなす2つのセンスラッチ300の正相側入出力端子は、共通な2本のデータバスSBUSに対して互いに異なるデータバスSBUSに接続され、ペアをなす2つのセンスラッチ300の逆相側入出力端子は、共通な2本のデータバスSBUSに対して互いに異なるデータバスSBUSに接続されている。
奇数番目のセンスラッチ300の正相側及び逆相側転送スイッチST,STBのゲートのそれぞれには、制御信号が入力される。この制御信号によって、奇数番目のセンスラッチ300の正相側及び逆相側転送スイッチST,STBのオン及びオフが、制御される。
偶数番目のセンスラッチ300の正相側及び逆相側転送スイッチST,STBのゲートには、制御信号が入力される。この制御信号によって、奇数番目のセンスラッチ300の正相側及び逆相側転送スイッチST,STBのオン及びオフが、制御される。
偶数番目のセンスラッチ300の正相側及び逆相側転送スイッチST,STBのゲートには、制御信号が入力される。この制御信号によって、奇数番目のセンスラッチ300の正相側及び逆相側転送スイッチST,STBのオン及びオフが、制御される。
例えば、カラムブロックCB内のセンスラッチ300の転送スイッチST,STBのオン及びオフは、転送スイッチST,STBごとに独立な制御信号によって、実行される。
例えば、各センスラッチ300の転送スイッチST,STBに対する制御信号は、データバスDBUSの延在方向に交差する方向(ロウ方向)に配列された複数のカラムブロックCBで、共通化される。複数のカラムブロックCBにおいて互いに対応するセンスラッチ(例えば、各カラムブロックCBの1番目のセンスラッチSL<0>)300のゲートは、ロウ方向に延在する共通の配線(図示せず)に接続される。共通の配線に接続されたセンスラッチ300の動作は、共通の制御信号によって、制御される。
例えば、各センスラッチ300の転送スイッチST,STBに対する制御信号は、データバスDBUSの延在方向に交差する方向(ロウ方向)に配列された複数のカラムブロックCBで、共通化される。複数のカラムブロックCBにおいて互いに対応するセンスラッチ(例えば、各カラムブロックCBの1番目のセンスラッチSL<0>)300のゲートは、ロウ方向に延在する共通の配線(図示せず)に接続される。共通の配線に接続されたセンスラッチ300の動作は、共通の制御信号によって、制御される。
図5は、本実施形態のフラッシュメモリのカラム制御回路のラッチの内部構成の一例を示す等価回路図である。
図5に示されるように、センスラッチ300は、複数の電界効果トランジスタを含む。例えば、センスラッチ300は、CMOSインバータを用いたラッチである。
P型トランジスタM2のゲートは、N型トランジスタM3のゲートに接続されている。P型トランジスタM2及びN型トランジスタM3の互いに接続されたゲートは、ノードND1Aを形成している。P型トランジスタM2のドレインは、N型トランジスタM3のドレインに接続されている。P型トランジスタM2及びN型トランジスタM3の互いに接続されたドレインは、ノードND1Bを形成している。
N型トランジスタM3のソースは、グランド端子に接続され、接地されている。P型トランジスタM2のソースは、P型トランジスタM1のドレインに接続されている。P型トランジスタM1のソースは、電源端子VDDに接続されている。
P型トランジスタM1のゲートには、制御信号が入力される。
P型トランジスタM6のゲートは、N型トランジスタM7のゲートに接続されている。P型トランジスタM6及びN型トランジスタM7の互いに接続されたゲートは、ノードND2Aを形成している。P型トランジスタM6のドレインは、N型トランジスタM7のドレインに接続されている。P型トランジスタM6及びN型トランジスタM7の互いに接続されたドレインは、ノードND2Bを形成している。
N型トランジスタM7のソースは、グランド端子に接続され、接地されている。P型トランジスタM6のソースは、P型トランジスタM5のドレインに接続されている。P型トランジスタM5のソースは、電源端子VDDに接続されている。
P型トランジスタM1のゲートには、制御信号が入力される。
トランジスタM2,M3のノードND1Aは、トランジスタM6,M7のノードND2Bに接続されている。互いに接続されたノードND1A,ND2Bによって、ノード(以下では、接続ノード)ND4が形成される。
トランジスタM2,M3のノードND1Bは、トランジスタM6,M7のノードND2Aに接続されている。互いに接続されたノードND1B,ND2Aによって、ノード(接続ノード)ND3が形成される。
センスラッチ300内の接続ノードND3は、N型トランジスタM4の電流経路を経由して、データバスSBUS0に接続されている。センスラッチ300内の接続ノードND4は、N型トランジスタM8の電流経路を経由して、データバスSBUS1に接続されている。
図5に示されるセンスラッチ300のノード(正相端子)ND3に、データが保持される。図5のセンスラッチ300において、ノードND4の電位とノードND3の電位とは、互いに相補の関係を有しているため、ノード(逆相端子)ND4には、ノードND3の保持されているデータの反転信号が保持される。
例えば、N型トランジスタM4が、データの正相信号の入出力のための転送スイッチSTとして用いられてもよく、N型トランジスタM8が、データの逆相信号の入出力のための転送スイッチSTBとして用いられてもよい。
センスアンプ回路30は、アンプドライバ回路305を含んでいる。
センスアンプ回路30内のデータバスSBUS0,SBUS1は、スイッチ素子GST0,GST1を介して、アンプドライバ回路305に接続されている。スイッチ素子GST0,GST1は、N型電界効果トランジスタである。
一方のデータバスSBUS0は、スイッチ素子GST0を介して、アンプドライバ回路305に接続され、他方のデータバスSBUS1は、スイッチ素子GST1を介して、アンプドライバ回路305に接続されている。
スイッチ素子GST0の電流経路の一端は、データバスSBUS0に接続され、スイッチ素子GST0の電流経路の他端は、アンプドライバ回路305が接続されたバスBUS0に接続されている。
スイッチ素子GST1の電流経路の一端は、データバスSBUS1に接続され、スイッチ素子GST1の電流経路の他端は、アンプドライバ回路305が接続されたバスBUS1に接続されている。
スイッチ素子GST1の電流経路の一端は、データバスSBUS1に接続され、スイッチ素子GST1の電流経路の他端は、アンプドライバ回路305が接続されたバスBUS1に接続されている。
アンプドライバ回路305は、データバスSBUSに接続されたバスBUSの電位変動を検知及び増幅する。例えば、アンプドライバ回路305は、アンプユニットを含み、アンプユニットは、バスBUS0,1の電位変動を検知し、バスBUS0,1の電位差を作動増幅する。アンプドライバ回路305は、バスBUS0,BUS1の充電を制御する。また、アンプドライバ回路305は、バスBUS0,BUS1の放電を制御する。
図6は、本実施形態のフラッシュメモリが含むアンプドライバ回路の内部構成の一例を示す等価回路図である。
例えば、アンプドライバ回路305は、CMOSインバータを用いたアンプ回路である。
図6に示されるように、P型トランジスタ391のゲートは、N型トランジスタ392のゲートに接続されている。P型トランジスタ391のドレインは、N型トランジスタ392のドレインに接続されている。P型トランジスタ391のソースは、電源端子VDDに接続され、N型トランジスタ392のソースは、グランド端子に接続されている。
図6に示されるように、P型トランジスタ391のゲートは、N型トランジスタ392のゲートに接続されている。P型トランジスタ391のドレインは、N型トランジスタ392のドレインに接続されている。P型トランジスタ391のソースは、電源端子VDDに接続され、N型トランジスタ392のソースは、グランド端子に接続されている。
P型トランジスタ391及びN型トランジスタ392の接続されたゲートは、ノードNDaを形成している。P型トランジスタ391及びN型トランジスタ392の接続されたドレインは、ノードNDbを形成している。
P型トランジスタ393のゲートは、N型トランジスタ394のゲートに接続されている。P型トランジスタ393のドレインは、N型トランジスタ394のドレインに接続されている。P型トランジスタ393のソースは、電源端子VDDに接続され、N型トランジスタ394のソースは、グランド端子に接続されている。
P型トランジスタ393及びN型トランジスタ394の接続されたゲートは、ノードNDcを形成している。P型トランジスタ393及びN型トランジスタ394の接続されたドレインは、ノードNDdを形成している。
P型及びN型トランジスタ391,392のノードNDaは、P型及びN型トランジスタ393,394のノードNDdに接続されている。また、P型及びN型トランジスタ393,394のノードNDcは、P型及びN型トランジスタ391,392のノードNDbに接続されている。
P型及びN型トランジスタ391,392のノードNDbは、データバスSBUS0側のバスBUS0に接続され、P型及びN型トランジスタ393,394のノードNDdは、データバスSBUS1側のバスBUS1に接続されている。
アンプドライブ回路305は、バスBUS0,BUS1を充電するためのスイッチ素子(例えば、P型電界効果トランジスタ)BC0,BC1を含んでいる。スイッチ素子(以下では、充電スイッチともよぶ)BC0,BC1は、バスBUS0,BUS1にそれぞれ接続されている。また、アンプドライバ回路305は、バスBUS0,BUS1を放電するためのスイッチ素子(図示せず)を含んでいる。放電用のスイッチ素子は、バスBUS0,BUS1にそれぞれ接続されている。
以下では、アンプドライバ回路305のバスBUS0,BUS1を区別しない場合には、バスBUSと表記する。また、アンプドライバ回路305の充電スイッチBC0,BC1を区別しない場合には、充電スイッチBCと表記する。
図6に示される回路構成によって、アンプドライバ回路305は、あるセンスラッチ300から2本のデータバスSBUS0,SBUS1にそれぞれ出力された信号(データの正相信号及び逆相信号)に対応する電位差を、増幅し、検知する。アンプドライバ回路305は、データバスSBUSの電位差を、差動増幅することによって、データを取り込む。
例えば、アンプドライバ回路305は、次のように、センスラッチ300からデータバスSBUSに出力されたデータをサンプリングする。
データバスSBUSとバスBUSとが電気的に接続された後、アンプドライバ回路305の充電スイッチBCによって、バスBUS及びデータバスSBUSが、充電される。あるセンスラッチ300から格納データに対応するデータの正相信号及びその逆相信号が、データバスSBUSに出力される。
データバスに出力された信号(データ)に対応して、データバスSBUS及びバスBUSの電位が変動する。例えば、“1”データが出力されたデータバスSBUS,BUSは、充電状態が維持される。“0”データが出力されたデータバスSBUS,BUSは、放電され、データバスSBUS,BUSの電位は、低下する。データバスSBUSにそれぞれ出力されたセンスラッチ300のデータの正相信号及び逆相信号が、アンプドライバ回路305のノードNDb,NDdに、入力される。ノードNDb,NDdの電位は、互いに異なり、ノードNDb、NDd間に電位差が生じる。
ノードNDb,NDdの電位差の極性(正/負)が演算されることによって、センスラッチ300のデータが、判別される。
このように、センスラッチ300から正相/逆相データが出力された2本のデータバスSBUSの電位差が、アンプドライバ回路305によって差動増幅されることで、センスラッチ300のデータを、サンプリングできる。
尚、図6以外の回路構成のアンプドライバ回路305が、センスラッチ300(及びデータラッチ310)のデータを増幅、検知及びサンプリングするためにセンスアンプ回路30内に設けられてもよい。
センスアンプ回路30は、データバスSBUS0,SBUS1に接続されたスイッチ素子GST0,GST1を介して、データラッチ回路31のデータバスDBUS0,DBUS1に接続されている。
データラッチ回路31は、2本のデータバスDBUS0,DBUS1を含む。データバスDBUS0,DBUS1には、スイッチ素子GDT0,GDT1がそれぞれ接続されている。データラッチ回路31内の2本のデータバスDBUS0,DBUS1は、センスアンプ回路30内の2本のデータバスSBUS0,SBUS1にそれぞれ対応するように、スイッチ素子GDT0,GDT1を介して、センスアンプ回路30に接続されている。
データラッチ回路31内のスイッチ素子GDT0の電流経路の一端は、データラッチ回路31内のデータバスDBUS0に、接続されている。スイッチ素子GDT0の電流経路の他端は、センスアンプ回路30のスイッチ素子GST0の電流経路を介して、データバスSBUS0に接続されている。また、スイッチ素子GDT0の電流経路の他端は、アンプドライバ回路305のバスBUS0に接続される。
データラッチ回路31内のスイッチ素子GDT1の電流経路の一端は、データラッチ回路31内のデータバスDBUS1に、接続されている。スイッチ素子GDT1の電流経路の他端は、センスアンプ回路30のスイッチ素子GST1の電流経路を介して、データバスSBUS1に接続されている。スイッチ素子GDT1の電流経路の他端は、アンプドライバ回路305のバスBUS1に接続される。
以下では、データラッチ回路31のスイッチ素子GDT0,GDT1を区別しない場合には、スイッチ素子GDTと表記する。
データラッチ回路31内には、複数のデータラッチ310が、設けられている。センスアンプ回路30内のセンスラッチ300と同じ個数のデータラッチ310が、データラッチ回路310内に設けられている。ここでは、32個のデータラッチ310が、データラッチ回路31内に設けられている。
上述のように、複数のデータラッチ310は、複数のセンスラッチ300に、1対1で対応するように、データバスSBUS,DBUSを介して、センスラッチ300に接続される。換言すると、1つのデータラッチ310は、1本のビット線BLに対応するように、データラッチ回路35内に設けられている。
データラッチ310の内部構成は、センスラッチ300と同様に、図5に示される回路構成を有する。但し、データラッチ310は、センスラッチ300と異なる回路構成を有するラッチでもよい。
データバスDBUS0,DBUS1間の2つのデータラッチ300が、ペアを形成している。
各データラッチ310は、センスラッチ300と同様に、データの正相信号の入出力用の端子とデータの逆相信号の入出力用の端子とを有する。
データラッチ回路31内の1番目のデータラッチ(DL<0>)310の正相側入出力端子は、転送スイッチ(例えば、N型トランジスタ)DT0を介して、データバスDBUS0に接続され、1番目のデータラッチ(DL<0>)310の逆相側入出力端子は、転送スイッチDT0Bを介して、データバスDBUS1に接続されている。
2番目のデータラッチ(DL<1>)310の正相側入出力端子は、転送スイッチDT1を介して、データバスDBUS1に接続され、2番目のデータラッチ(DL<1>)310の逆相側入出力端子は、転送スイッチDT1Bを介して、データバスDBUS0に接続されている。
データラッチ回路31において、センスアンプ回路30内のセンスラッチと同様に、奇数番目のデータラッチ(DL<0>,DL<2>,・・・)310の正相側の入出力端子及び転送スイッチDT0,DT2,・・・は、データバスDBUS0に接続され、偶数番目のデータラッチ(DL<1>,DL<3>,・・・)310の正相側の入出力端子及び転送スイッチDT1,DT3,・・・は、データバスDBUS1に接続されている。一方、奇数番目のデータラッチ(DL<0>,DL<2>,・・・)310の逆相側の入出力端子及び転送スイッチDT0B,DT2B,・・・は、データバスDBUS1に接続され、偶数番目のデータラッチ(DL<1>,DL<3>,・・・)310の逆相側の入出力端子及び転送スイッチDT1B,DT3B,・・・は、データバスDBUS0に接続されている。
このように、対をなす2つのデータラッチ(奇数番目及び偶数番目のデータラッチ)310は、データラッチ310の正相側及び逆相側の入出力端子と2本のデータバスDBUS0,DBUS1との接続関係が互いに反対になっている。
また、互いに対応するセンスラッチ300とデータラッチ310とに関して、センスラッチ300の正相側入出力端子(転送スイッチ)は、データラッチ310の正相側入出力端子に接続され、センスラッチ300の逆相側入出力端子は、データラッチ310の逆相側入出力端子に接続される。
以下では、データラッチ310の正相側の転送スイッチDT0,DT1,DT2,DT3,・・・を区別しない場合には、転送スイッチDTと表記し、データラッチ310の逆相側の転送スイッチDT0B,DT1B,DT2B,DT3B,・・・を区別しない場合には、転送スイッチDTBと表記する。
奇数番目のデータラッチ310の正相側及び逆相側転送スイッチDT,DTBのゲートのそれぞれには、制御信号が入力される。この制御信号によって、奇数番目のデータラッチ310の正相側及び逆相側転送スイッチDT,DTBのオン及びオフが、制御される。
偶数番目のデータラッチ300の正相側及び逆相側転送スイッチDT,DTBのゲートには、制御信号が入力される。この制御信号によって、偶数番目のデータラッチ310の正相側及び逆相側転送スイッチDT,DTBのオン及びオフが、制御される。例えば、データラッチ310の転送スイッチDT,DTBのオン及びオフは、転送スイッチDT,DTBごとに独立な制御信号によって、実行される。
例えば、各データラッチ310の転送スイッチDT,DTBに対する制御信号は、データバスDBUSの延在方向に交差する方向(ロウ方向)に配列されたカラムブロックCBで、共通化される。複数のカラムブロックCB内において互いに対応するデータラッチ(例えば、1番目のデータラッチDL<0>)310のゲートは、ロウ方向に延在する共通の配線(図示せず)に接続され、共通の配線に接続されたデータラッチ310の動作は、共通の制御信号によって、制御される。
このように、センスアンプ回路30及びその内部のセンスラッチ300に対応するように、データラッチ310が、センスアンプ回路の内部構成に類似した回路構成によって、データラッチ回路31内に設けられている。
メモリセルアレイとデータ入出力バッファとの間のデータ転送に応じて、センスラッチ回路30とデータラッチ回路31との間において、データの入出力が、実行される。センスラッチ回路30とデータラッチ回路31との間のデータの入出力は、データバスSBUS,DBUSの充電及び放電によって、実行される。
あるフラッシュメモリにおいて、センスラッチの格納データが1本のデータバスの電位変動によって検知される場合、データバスの電位が駆動電位であるか、又は、グランド電位であるかに基づいて、センスラッチの格納データが、判別される。このように、1本のデータバスの電位変動に基づいてセンスラッチのデータを判別する場合、駆動電位からグランド電位までの最大振幅(電位のフルスイング)で、データバスの電位が変動する。この場合、駆動電位からグランド電位までの範囲でデータバスの充電及び放電が実行されるため、大きい電流がデータバスに発生し、フラッシュメモリの消費電力は、大きくなる。
本実施形態のフラッシュメモリにおいて、1つのセンスラッチ300が、2本のデータバスSBUS0,SBUS1に接続されている。センスラッチ300の格納データを判別する場合、センスラッチ300のデータの正相信号/逆相信号が、2本のデータバスSBUSにそれぞれ出力され、データバスSBUS0,SBUS1に出力された信号(データ)に応じて、各データバスSBUS0,SBUS1の電位が変動する。1つのセンスラッチ300からデータバスSBUS0,SBUS1に出力されるデータの正相/逆相信号は、互いに反対の信号レベルとなるため、2本のデータバスSBUS0,SBUS1の電位は、互いに異なる。
この電位変動に起因した2本のデータバスSBUSの電位差が、アンプ回路(アンプドライバ回路)305によって差動増幅され、センスラッチ300に格納されたデータが、判別される。
このように、アンプ回路305の差動増幅によって2本のデータバスSBUSの電位差が増幅及び検知されることによって、2本のデーバスSBUS間の電位差が小さくても、センスラッチ300内に格納されているデータを判別できる。
したがって、本実施形態のフラッシュメモリは、センスラッチ300のデータ判別時におけるセンスラッチ300が接続されたデータバスSBUSの電位変動が小さくなることによって、その電位差によって発生する電流を小さくでき、フラッシュメモリの消費電力を小さくできる。
また、データバスSBUSにおける小さい電位変動(振幅)で、センスラッチ300の格納データを判別できるため、素子の微細化に起因してラッチ300内のトランジスタの駆動力が小さくても、データバスに対するデータの転送、及び、アンプ回路305によるデータの判別(演算)の時間が、短縮される。その結果として、本実施形態において、フラッシュメモリの動作速度を向上できる。
本実施形態のように、1つのセンスラッチ300の格納データが2本のデータバスSBUSの電位差の差動増幅によって判別されることによって、センスラッチ300のデータを増幅及び検知するためのアンプ回路(アンプドライバ回路)を、比較的容易な回路で、形成できる。
本実施形態のフラッシュメモリにおいて、2本のデータバスSBUS間で互いに隣り合う2つのセンスラッチ300に対して、2本のデータバスSBUSが接続されている。それゆえ、2本のデータバスSBUSが2個のセンスラッチ300で共通化されるため、本実施形態のように、2本のデータバスSBUSが1つのセンスラッチ300に接続されたとしても、回路内のデータバスSBUSの本数は増加せず、ラッチ300を含むセンスアンプ回路30の面積が過剰に増大するのを抑制できる。
また、データバスSBUS間で隣り合う2つのセンスラッチ(互いに異なるカラムユニットに属するセンスラッチ)300によって、データバスSBUSが共有化されることによって、センスアンプ回路30内の配線数を削減できる。
このように、本実施形態のフラッシュメモリは、配線数の増加及び配線の引き回しのための面積の増加を抑制でき、フラッシュメモリのチップの面積を削減できる。
センスアンプ回路30に接続されたデータラッチ回路31内の複数のデータラッチ310は、センスアンプ回路30内のセンスラッチ300と同様の構成を有している。それゆえ、センスラッチ300に対応するように設けられたデータラッチ310及びデータラッチを含むデータラッチ回路31に関しても、センスラッチ及びセンスアンプ回路と同様の効果が得られる。
以上のように、本実施形態のフラッシュメモリによれば、フラッシュメモリの動作特性を向上できる。
(b) 動作
図7を用いて、本実施形態の半導体メモリ(例えば、フラッシュメモリ)の動作について、説明する。尚、ここでは、図7に加えて、図1乃至図6を適宜用いて、本実施形態の半導体メモリの動作について、説明する。
図7を用いて、本実施形態の半導体メモリ(例えば、フラッシュメモリ)の動作について、説明する。尚、ここでは、図7に加えて、図1乃至図6を適宜用いて、本実施形態の半導体メモリの動作について、説明する。
<ラッチに対するデータの入力>
フラッシュメモリの書き込み動作など、データが、センスラッチに入力される場合の動作について説明する。
フラッシュメモリの書き込み動作など、データが、センスラッチに入力される場合の動作について説明する。
図5の内部構成を有するセンスラッチ300にデータを入力する場合、以下のように、センスラッチ300及びデータバスSBUSが駆動される。
ある状態のデータバスSBUS0,SBUS1が、アンプドライバ回路305によって放電された後、センスラッチ300内のP型トランジスタM5が、制御信号に基づいて、オフされる。これによって、P型トランジスタM6及びN型トランジスタN7は、電源端子から電気的に分離される。一方、P型トランジスタM1は、オンされる。
制御信号に基づいてN型トランジスタM8がオンされ、ノードND4が、放電状態のデータバスSBUS1に接続される。このため、ノードND4は放電され、ノードND4の電位は、グランド電位になる。
ノードND4の電位がグランド電位であり、P型トランジスタM1がオンしているため、P型及びN型トランジスタM2,M3のノードND1Bは、駆動電位VDDに充電される。この結果として、センスラッチ300内のノードND3は、駆動電位VDDに充電される。
P型トランジスタM5がオンされ、N型トランジスタM8がオフされた後、データバスSBUS0,SBUS1が、例えば、アンプドライバ回路305によって充電される。
データバスSBUSが充電された状態で、センスラッチ300に格納すべきデータが、データの入力対象のセンスラッチ300に対応するデータラッチ310から、オン状態のスイッチ素子GST,GDTを介して、データバスSBUS0に転送される。データラッチ310の格納データが“1”データである場合、データバスDBUS0は、充電され、データラッチ310の格納データが“0”データである場合、データバスDBUS0は、放電されている。それゆえ、格納すべきデータが“1”データである場合、データバスSBUS0の充電が維持される。格納すべきデータが“0”データである場合、データバスSBUS0が放電される。尚、メモリセルMCから出力されたデータを、ラッチ300に入力する場合において、センス回路307(センスユニットSU)が検知したビット線の電位変動(メモリセルのデータ)に応じて、データバスSBUS0の充電状態が維持される、又は、データバスSBUS0が、放電される。
データバスSBUS0の電位の状態が確定した後、制御信号に基づいてP型トランジスタM1がオフされる。そして、N型トランジスタM4が、制御信号に基づいてオンされ、データバスSBUS0の電位が、オン状態のN型トランジスタM4を経由して、ノードND3に印加される。データバスSBUS0の電位に応じて、ノードND3の電位が、確定する。
データバスSBUS0に転送されたデータが“1”データである場合、データバスSBUS0の電位は、駆動電位VDDであるため、ノードND3の電位は、電源電位VDDに設定される。データバスSBUS0に転送されたデータが“0”データである場合、データバスSBUS0の電位は、グランド電位VSSであるため、ノードND3は、放電され、ノードND3の電位は、グランド電位VSSに設定される。
P型トランジスタM5はオン状態であるため、ノードND3の電位の状態に応じて、ノードND4の電位は、ノードND3の反転電位になる。
以上のように、データが、センスラッチ300に入力され、センスラッチ300内に格納される。センスラッチ300のノードND3に、正相データが格納され、センスラッチ300のノードND4に逆相データが格納される。
メモリセルに対するデータの書き込み時、データがセンスラッチ300に格納された後、周知の動作によって、センスラッチ300の格納データが、メモリセルアレイ1内の所定のページに属するメモリセルMCに、書き込まれる。
<ラッチからのデータの出力>
図7を用いて、センスラッチからデータラッチへのデータの出力について、説明する。
図7を用いて、センスラッチからデータラッチへのデータの出力について、説明する。
図7は、本実施形態のフラッシュメモリの動作を説明するためのタイミングチャートである。図7の縦軸は、各信号の信号レベル及び配線の電位の大きさを示し、図7の横軸は、時間を示している。
例えば、フラッシュメモリ100のデータの読み出し時、ビット線BLに、メモリセルMCが記憶しているデータが出力される。メモリセルアレイ1から出力されたデータは、センスアンプ回路30に転送され、各ビット線BLに対応するセンスラッチ300内に、それぞれ格納される。
メモリセルMCから読み出されたデータは、センスアンプ回路30からデータラッチ回路31へ出力される。
ここで、センスアンプ回路30からデータラッチ回路31へのデータ出力時において、あるカラムブロックCBの1番目のセンスラッチ(SL<0>)300から1番目のデータラッチ(DL<0>)310へのデータ転送について、説明する。
スイッチ素子GST0,GST1がオンされ、センスアンプ回路30内のデータバスSBUS0,SBUS1が、バスBUS0,BUS1を経由して、アンプドライバ回路305に接続される。スイッチ素子GDTはオフされ、データラッチ回路31内のデータバスDBUSは、アンプドライバ回路305から電気的に分離されている。
センスアンプ回路30内のデータバスSBUSは、アンプドライバ回路305によって、駆動電位VDD(“H”レベル)に、プリチャージされる。データバスSBUSが充電された後、スイッチ素子GSTがオフされ、データバスSBUSは、一度、アンプドライバ回路305から電気的に分離される。
時間t1において、1番目のセンスラッチ(SL<0>)300の転送スイッチST0,ST0Bがオンされ、センスラッチ(SL<0>)300は、データバスSBUS0,SBUS1に接続される。
センスラッチ(SL<0>)300が、“1”データを格納している場合、センスラッチ300の正相側入出力端子が接続されたデータバスSBUS0は、駆動電位VDDに充電された状態が維持される。“1”データ格納状態のセンスラッチ300の逆相側入出力端子が接続されたデータバスSBUS1は、駆動電位VDDからグランド電位VSSに放電される。
一方、センスラッチ(SL<0>)300が、“0”データを格納している場合、センスラッチ300の正相側入出力端子が接続されたデータバスSBUS0は、駆動電位VDDからグランド電位VSSに放電される。“0”データ格納状態のセンスラッチ300の逆相側入出力端子が接続されたデータバスSBUS1は、充電状態が維持される。
このように、センスラッチ300が格納しているデータの正相信号及び逆相信号が、各データバスSBUS0,SBUS1に、それぞれ出力され、2本のデータバスSBUS0,SBUS1の電位は、互いに異なる大きさになる。
時間t2において、スイッチ素子GST0,GST1がオンされ、センスラッチ300が、アンプドライバ回路305に接続される。データバスSBUSの充電/放電状態に応じて、アンプドライバ回路305のバスBUS0,BUS1の電位が変動する。例えば、上述のように、データバスSBUS0に“1”データが出力され、データバスSBUS1に“0”データが出力されている場合、一方のバスBUS0は充電状態が維持され、他方のバスBUS1は放電される。
この結果として、データバスSBUS0,SBUS1に出力されたセンスラッチ(SL<0>)300のデータは、アンプドライバ回路305に出力される。センスラッチ(SL<0>)300の格納データの正相信号、及びセンスラッチ(SL<0>)300の格納データの逆相信号が、アンプドライバ回路305の差動アンプに取り込まれる。
データの正相信号が出力されたデータバスSBUS0/SBUS1とデータの逆相信号が出力されたデータSBUS1/SBUS0との電位差が、アンプドライバ回路305によって、増幅及び検知される。
センスアンプ回路30の2本のデータバスSBUS0,SBUS1の電位差の差動増幅によってセンスラッチ300のデータが判別されるため、本実施形態のフラッシュメモリは、データバスSBUSの電位差の変動が小さくても、センスラッチ300が格納しているデータを、比較的高い精度で判別できる。また、センスラッチ300が接続されたデータバスSBUSの電位の小さな振幅で、センスラッチ300の格納データを判別できるため、本実施形態のフラッシュメモリは、データの転送及びデータを判別するための演算の時間を短縮できる。
センスラッチ(SL<0>)300のデータが、アンプドライバ回路305内に取り込まれた後、スイッチ素子GST0,GST1がオフされ、センスラッチ300が、アンプドライバ回路305から電気的に分離される。
時間t3において、スイッチ素子GDT0,GDT1がオンされ、データラッチ回路31内のデータバスDBUS0,DBUS1が、バスBUS0,BUS1を経由して、アンプドライバ回路305に接続される。
1番目のセンスラッチ(SL<0>)に対応する1番目のデータラッチ(DL<0>)内に、センスラッチ(SL<0>)のデータ(正相信号)が、転送される場合、データラッチ(DL<0>)301の2つの転送スイッチDT0,DT0Bのうち、正相側の入出力端子が接続された転送スイッチDT0が、スイッチ素子GSTと実質的に同じタイミングで、オンされる。オン状態の転送スイッチDT0によって、データラッチ(DL<0>)は、正相側のデータバスDBUS<0>に接続される。転送スイッチDT0Bは、オフされ、データラッチ(DL<0>)の逆相側の入出力端子は、データバスDBUS1から電気的に分離される。
“1”データが、データラッチ310に転送される場合、データバスDBUS0は、充電状態が維持され、データラッチ(DL<0>)310の一方の転送スイッチDT0がオンしたタイミングで、データが、データラッチ310に入力される。
例えば、“0”データが、データラッチ310に転送される場合、データラッチ(DL<0>)310の一方の転送スイッチDT0がオンしたタイミングで、データバスDBUS0は、駆動電位VDDからグランド電位VSSに放電される。これによって、“0”データが、データラッチ310に入力される。
データラッチ(DL<0>)310の他方の転送スイッチDT0Bは、オフしているので、データラッチ(DL<0>)310の逆相側の入出力端子は、データバスBUS1,DBUS1から電気的に分離されている。
このように、センスラッチ(SL<0>)300のデータ(正相信号)が、そのセンスラッチ300に対応するデータラッチ(DL<0>)310に、格納される。
尚、データラッチ310の内部構成が、図5に示される回路構成を有する場合、上述のセンスラッチ300の動作と同様の動作によって、データラッチ310内の各トランジスタが駆動され、データラッチ310内にデータが入力される。
センスアンプ回路30のセンスラッチ300のデータの反転データ(格納データの逆相信号)が、データラッチ回路31のデータラッチ310に転送される場合において、アンプドライバ回路305に取り込まれたセンスラッチ300のデータの逆相信号が出力されるように、データラッチ(DL<0>)310の正相側のデータバスDBUS0の電位が制御される。これによって、センスラッチ300のデータの反転データが、センスラッチ300に対応するデータラッチ310に転送される。
そして、時間t4において、データラッチ310の正相側のスイッチ素子GDT0及び転送スイッチDT0が、オフされ、センスラッチ300からデータラッチ310へのデータの出力が、完了する。センスラッチ300からデータラッチ310に転送されたデータは、所定のタイミングで、オン状態のスイッチ素子SW0を介して、データラッチ310からI/OバスIOBUSに出力される。I/OバスIOBUS上のデータは、データ入出力バッファ7を経由して、フラッシュメモリの外部(例えば、コントローラ)へ転送される。
以上のように、本実施形態のフラッシュメモリのカラム制御回路が含むラッチ(例えば、センスアンプ回路内のセンスラッチ)のデータの入出力が実行される。
尚、データラッチ回路31のデータラッチからセンスアンプ回路30のセンスラッチ300へのデータの出力は、図7を用いて説明した動作に関して、データラッチ310の動作とセンスラッチ300の動作とを入れ替えて、実行すればよい。すなわち、データラッチ310の格納データが、アンプドライバ回路305の差動増幅によりアンプドライバ回路305に取り込まれた後、そのデータが、センスラッチ300の正相側の入出力端子に、入力される。
上述のように、本実施形態のフラッシュメモリのセンスアンプ回路内のセンスラッチの回路構成に関して、2本のデータバス間SBUS間において2つのセンスラッチ300がペアを形成している。
本実施形態のフラッシュメモリのデータ転送において、センスラッチ300の格納データの判別が、ラッチ300が接続された2本のデータバスSBUSの電位差を差動増幅することによって、実行される。
これによって、本実施形態のフラッシュメモリのデータの転送時、データバスSBUSの電位を、駆動電位VDDからグランド電位VSSまでの範囲で大きく振幅(例えば、フルスイング)させなくても、センスラッチ300のデータを判別できる。
この結果として、本実施形態のフラッシュメモリのデータ転送によれば、センスラッチ300のデータ判別時におけるデータバスの充電及び放電によって発生する電流を、小さくでき、フラッシュメモリの消費電力を低減できる。
本実施形態のフラッシュメモリのデータ転送によれば、2本のデータバスSBUS間の電位差の差動増幅動作によって、データバスSBUSの電位の小さい変動で、センスラッチ300のデータを判別できるため、センスラッチ300のデータの転送及び判別(演算処理)を、高速化できる。
上述のように、1つのセンスラッチ300(及びデータラッチ310)に2本のデータバスSBUS,DBUSが接続されていたとしても、2つのセンスラッチ300に対して2本のデータバスが共通化されるため、配線に起因するチップの面積の増大を抑制でき、フラッシュメモリのチップのサイズを縮小できる。
以上のように、本実施形態のフラッシュメモリの動作によれば、フラッシュメモリの動作特性を向上できる。
[その他]
本実施形態において、半導体メモリとして、フラッシュメモリを例示したが、本実施形態のカラム制御回路内のラッチの回路構成は、メモリセルアレイのカラムの制御方式が実質的に同じであれば、MRAM(Magnetoresistive RAM)、ReRAM(Resistive RAM)及びPCRAM(Phase Change RAM)のようなメモリ(例えば、抵抗変化型メモリ)にも適用できる。
本実施形態において、半導体メモリとして、フラッシュメモリを例示したが、本実施形態のカラム制御回路内のラッチの回路構成は、メモリセルアレイのカラムの制御方式が実質的に同じであれば、MRAM(Magnetoresistive RAM)、ReRAM(Resistive RAM)及びPCRAM(Phase Change RAM)のようなメモリ(例えば、抵抗変化型メモリ)にも適用できる。
半導体メモリのメモリセルアレイは、3次元構造のメモリセルアレイでもよい。3次元構造のメモリセルアレイは、メモリセルが基板表面に対して平行方向に配列され、且つ、メモリセルが、基板表面に対して垂直方向に積層されている。3次元構造のメモリセルアレイにおいて、トランジスタのチャネル長方向が基板表面に対して垂直方向と平行なトランジスタ(縦型トランジスタ)が、メモリセルトランジスタ及びセレクトトランジスタの少なくとも一方に用いられる。
尚、本実施形態の半導体メモリのメモリセルアレイは、クロスポイント型のメモリセルアレイでもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1:メモリセルアレイ、2:ロウ制御回路、3:カラム制御回路、30:センスアンプ回路、31:データラッチ回路、300:センスラッチ、301:アンプドライバ回路、310:データラッチ。
Claims (4)
- 第1のビット線に接続された第1のメモリセルと、第2のビット線に接続された第2のメモリセルとを含むメモリセルアレイと、
前記第1のメモリセルの第1のデータを格納するために設けられ、第1及び第2のデータバス間に接続される第1のラッチと、前記第2のメモリセルの第2のデータを格納するために設けられ、前記第1及び第2のデータバス間に接続される第2のラッチと、を含むカラム制御回路と、
を具備し、
前記第1のラッチは、前記第1のデータバスに接続された第1の正相端子と、前記第2のデータバスに接続された第1の逆相端子とを含み、
前記第2のラッチは、前記第2のデータバスに接続された第2の正相端子と、前記第1のデータバスに接続された第2の逆相端子とを含む、
ことを特徴とする半導体メモリ。 - 前記第1の正相端子に保持されている前記第1のデータを示す第1の信号に応じて、前記第1のデータバスが第1の電位になり、前記第1の逆相端子に保持されている前記第1のデータの反転信号を示す第2の信号に応じて、前記第2のデータが前記第1の電位と異なる前記第2の電位になり、
前記第1のデータバスの前記第1の電位と前記第2のデータバスの前記第2の電位との電位差が差動増幅されて、前記第1のラッチ内に格納されている前記第1のデータが判別される、
ことを特徴とする請求項1に記載の半導体メモリ。 - 前記カラム制御回路は、前記第1のデータバスに接続される一端と前記第2のデータバスに接続される他端とを有し、前記第1及び第2のデータバスを充電状態または放電状態にし、前記第1及び第2のデータバスの電位差を差動増幅し、前記第1及び第2のラッチ内に格納されているデータを判別するアンプ回路を、含むことを特徴とする請求項1又は2に記載の半導体メモリ。
- 前記カラム制御回路は、前記1のラッチに対応するように設けられ、前記第1のデータバスに接続される第3の正相端子と、前記第2のデータバスに接続される第3の逆相端子とを有する第3のラッチと、前記第2のラッチに対応するように設けられ、前記第2のデータバスに接続される第4の正相端子と、前記第1のデータバスに接続される第4の逆相端子とを有する第3のラッチと、を含むデータラッチ回路を、含むことを特徴とする請求項1乃至3のいずれか1項に記載の半導体メモリ。
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- 2013-08-01 JP JP2013160570A patent/JP2015032329A/ja active Pending
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