JP2015032329A - 半導体メモリ - Google Patents

Abstract

【課題】メモリの動作特性を向上する。
【解決手段】本実施形態の半導体メモリは、第１及び第２のビット線にそれぞれ接続された第１及び第２のメモリセルを含むメモリセルアレイと、第１及び第２のデータバス間に接続される第１及び第２のラッチ３００を含むカラム制御回路と、含む。第１のラッチ（ＳＬ＜０＞）３００は、第１のデータバスＳＢＵＳ１に接続された第１の正相端子ＳＴ０と、第２のデータバスＳＢＵＳ０に接続された第１の逆相端子ＳＴ０Ｂとを含み、第２のラッチ（ＳＬ＜１＞）３００は、第２のデータバスＳＢＵＳ１に接続された第２の正相端子ＳＴ１Ｂと、第１のデータバスＳＢＵＳ０に接続された第２の逆相端子ＳＴ１とを含む。
【選択図】図４

Description

本発明の実施形態は、半導体メモリに関する。

近年、フラッシュメモリは、ＨＤＤ、ＣＤ／ＤＶＤなどとともに、主要なストレージデバイスとして、様々な電子機器に用いられている。
例えば、データの入出力の高速化、動作の信頼性の向上、製造コストの低減などが、フラッシュメモリには求められている。

米国特許出願公開第２０１１／１４１８１４号明細書

半導体メモリの動作特性の向上を図る技術を提案する。

実施形態の半導体メモリは、第１のビット線に接続された第１のメモリセルと、第２のビット線に接続された第２のメモリセルとを含むメモリセルアレイと、前記第１のメモリセルの第１のデータを格納するために設けられ、第１及び第２のデータバス間に接続される第１のラッチと、前記第２のメモリセルの第２のデータを格納するために設けられ、前記第１及び第２のデータバス間に接続される第２のラッチと、を含むカラム制御回路と、を具備し、前記第１のラッチは、前記第１のデータバスに接続された第１の正相端子と、前記第２のデータバスに接続された第１の逆相端子とを含み、前記第２のラッチは、前記第２のデータバスに接続された第２の正相端子と、前記第１のデータバスに接続された第２の逆相端子とを含む。

実施形態に係る半導体メモリの回路構成の一例を示すブロック図。 メモリセルアレイの内部構成の一例を示す等価回路図。 実施形態の半導体メモリの内部構成の模式図。 実施形態の半導体メモリの構成例を示す図。 実施形態の半導体メモリの構成例を示す図。 実施形態の半導体メモリの構成例を示す図。 実施形態の半導体メモリの動作例を示すタイミングチャート。

以下、図１乃至図６を参照しながら、本実施形態に係る半導体メモリについて詳細に説明する。以下において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。

（１） 実施形態
図１乃至図７を参照して、実施形態の半導体メモリについて、説明する。

（ａ） 構成
図１乃至図６を用いて、本実施形態の半導体メモリの構成及び機能について、説明する。

図１は、本実施形態の半導体メモリの構成の主要部を示すブロック図である。本実施形態の半導体メモリは、例えば、不揮発性半導体メモリであって、より具体的な一例としては、フラッシュメモリである。

本実施形態のフラッシュメモリ１００は、フラッシュメモリ１００のチップの外部に設けられたメモリコントローラ又はホストデバイス１２０などの外部装置から供給される信号を受信し、メモリコントローラ１２０又はホストデバイス１２０に対して信号を送信する。フラッシュメモリ１００とメモリコントローラ１２０又はホストデバイス１２０との間において、制御信号（コマンド又はステータス）は制御信号入出力端子１０Ａを介して入出力され、データはデータ入出力端子１０Ｂを介して入出力され、アドレス信号はアドレス入出力端子１０Ｃを介して入出力される。メモリシステム２００は、本実施形態のフラッシュメモリ１００とメモリコントローラ１２０とを有している。

本実施形態のフラッシュメモリ１００は、データを記憶するためのメモリセルアレイ１を含んでいる。メモリセルアレイ１は、複数のメモリセルを有している。
図１に示されるフラッシュメモリが、例えば、ＮＡＮＤ型フラッシュメモリである場合、メモリセルアレイ１は、複数のブロックを有する。このブロックＢＬＫとは、消去の最小単位を示している。

ここで、図１に加えて、図２を用いて、図１のメモリセルアレイ１の内部構成について説明する。図２は、１つのブロックＢＬＫの回路構成を示す等価回路図である。
ＮＡＮＤ型フラッシュメモリにおいて、１つのブロックＢＬＫは、ロウ方向（第１の方向）に並んだ複数のメモリセルユニット（以下では、ＮＡＮＤセルユニットともよぶ）ＭＵを有している。１つのブロックＢＬＫ内に、例えば、ｑ個のメモリセルユニットＭＵが設けられている。

１つのメモリセルユニットＭＵは、複数（例えば、ｐ個）のメモリセルＭＣ０〜ＭＣ（ｐ−１）を有するメモリセルストリングと、メモリセルストリングの一端に接続された第１のセレクトトランジスタＳＴＳ（以下、ソース側セレクトトランジスタとよぶ）と、メモリセルストリングの他端に接続された第２のセレクトトランジスタＳＴＤ（以下、ドレイン側セレクトトランジスタとよぶ）とを含んでいる。メモリセルストリングにおいて、メモリセルＭＣ０〜ＭＣ（ｐ−１）の電流経路が、カラム方向（第２の方向）に沿って直列接続されている。

メモリセルユニットＭＵの一端（ソース側）、より具体的には、ソース側セレクトトランジスタＳＴＳの電流経路の一端には、ソース線ＳＬが接続される。また、メモリセルユニットＭＵの他端（ドレイン側）、すなわち、ドレイン側セレクトトランジスタＳＴＤの電流経路の一端に、ビット線ＢＬが接続されている。

尚、１つのメモリセルユニットＭＵを構成するメモリセルの個数は、２個以上であればよく、例えば、１６個、３２個あるいは６４個以上でもよい。以下では、メモリセルＭＣ０〜ＭＣ（ｐ−１）を区別しない場合には、メモリセルＭＣと表記する。

メモリセルＭＣは、電荷蓄積層（例えば、浮遊ゲート電極、又は、トラップ準位を含む絶縁膜）を有するゲート構造の電界効果トランジスタである。カラム方向に隣接する２つのメモリセルＭＣはソース／ドレインが接続されている。これによって、メモリセルＭＣの電流経路が直列接続され、メモリセルストリングが形成される。

ソース側セレクトトランジスタＳＴＳのドレインは、メモリセルＭＣ０のソースに接続される。ソース側セレクトトランジスタＳＴＳのソースは、ソース線ＳＬに接続される。ドレイン側セレクトトランジスタのソースは、メモリセルＭＣ（ｐ−１）のドレインに接続される。ドレイン側セレクトトランジスタＳＴＤのドレインは、複数のビット線ＢＬ０〜ＢＬ（ｑ−１）のうち一本のビット線に接続される。例えば、ビット線ＢＬ０〜ＢＬ（ｑ−１）の本数は、ブロックＢＬＫ内のメモリセルユニットＭＵの個数と同じである。

ワード線ＷＬ０〜ＷＬ（ｐ−１）はロウ方向に延在し、各ワード線ＷＬ０〜ＷＬ（ｐ−１）はロウ方向に沿って配列された複数のメモリセルＭＣのゲートに共通に接続される。例えば、１つのメモリセルユニットＭＵにおいて、ワード線の本数は、１つのメモリセルストリング内のメモリセルの個数と、同じである。

ドレイン側セレクトゲート線ＳＧＤＬはロウ方向に延び、ロウ方向に沿って配列された複数のドレイン側セレクトトランジスタＳＴＤのゲートに共通に接続される。ソース側セレクトゲート線ＳＧＳＬはロウ方向に延び、ロウ方向に沿って配列された複数のソース側セレクトトランジスタＳＴＳのゲートに共通に接続される。

以下では、各ビット線ＢＬ０〜ＢＬ（ｑ−１）を区別しない場合には、ビット線ＢＬと表記し、各ワード線ＷＬ０〜ＷＬ（ｐ−１）を区別しない場合には、ワード線ＷＬと表記する。

各メモリセルＭＣは、トランジスタのしきい値電圧の大きさ（しきい値電圧の分布）とデータとが対応づけられることによって、外部からのデータを記憶する。
各メモリセルＭＣは、２値（1 bit）、又は、３値（1.5bit）以上のデータを記憶する。
例えば、１つのメモリセルＭＣが２値（1 bit）のデータ“０”，“１”を記憶する場合、メモリセルＭＣは、それらのデータに対応する２つのしきい値分布を有する。また、１つのメモリセルＭＣが４値（2 bit）のデータ“００”，“０１”，“１０”，“１１”を記憶する場合、メモリセルＭＣは、それらのデータに対応する４つのしきい値分布を有する。以下では、３値（1.5bit）以上のデータを記憶するメモリセルのことを、多値メモリともよぶ。

データは、同一のワード線ＷＬに接続されたメモリセルＭＣに対して、一括して書き込まれる、または、読み出される。フラッシュメモリにおけるデータの書き込み／読み出しの制御単位は、ページＰＧとよばれる。

多値メモリのデータは、下位ビット毎又は上位ビット毎に書き込まれ、また読み出される。したがって、メモリセルＭＣが２ビットデータを保持している場合には、１本のワード線ＷＬあたり、２つのページが割り当てられていることになる。以下では、下位ビットについて一括して書き込み又は読み出されるページは、下位ページとよび、上位ビットについて一括して書き込み又は読み出されるページは、上位ページとよぶ。

ロウ制御回路２は、メモリセルアレイ１のロウを制御する。ロウ制御回路２は、メモリセルアレイ１内に設けられたワード線ＷＬ及びセレクトゲート線ＳＧＤＬ，ＳＧＳＬに接続されている。ロウ制御回路２は、ロウデコーダ及びドライバを有し、アドレスバッファ９から転送されたアドレス信号に基づいて、ブロックＢＬＫ及びページＰＧを選択し、ワード線ＷＬ及びセレクトゲート線ＳＧＤＬ，ＳＧＳＬの動作（電位）を制御する。

ソース線制御回路４は、メモリセルユニットＭＵに接続されたソース線ＳＬの電位を制御する。ウェル制御回路５は、メモリセルアレイ１内のウェル領域の電位を制御する。

電位生成回路６は、データの書き込み（プログラム）時、データの読み出し時及び消去時に、各ワード線ＷＬに印加される書き込み電圧、読み出し電位、中間電位及び非選択電位をそれぞれ生成する。電位生成回路６は、例えば、セレクトゲート線ＳＧＤＬ，ＳＧＳＬに印加される電位も生成する。電位生成回路６によって生成された電位は、ロウ制御回路２に入力され、選択ワード線及び非選択ワード線、セレクトゲート線にそれぞれ印加される。電位生成回路６は、ソース線ＳＬに印加される電位及びウェル領域に印加される電位を生成する。電位生成回路６は、ソース線制御回路５及びウェル制御回路６に、生成した電位を転送する。

データ入出力バッファ７は、データの入出力のインターフェイスとなる。データ入出力バッファ７は、データ入出力端子１０Ｂを介して入力された外部からのデータを、一時的に保持し、所定のタイミングで、保持しているデータをメモリセルアレイ１へ出力する。データ入出力バッファ７は、メモリセルアレイ１から出力されたデータを一時的に保持し、所定のタイミングで、保持しているデータをデータ入出力端子１０Ｂへ出力する。

アドレスバッファ９は、アドレス信号端子１０Ｃを介して入力されたアドレス信号を、一時的に保持する。外部からのアドレス信号は、物理アドレスを示し、物理ロウアドレス及び物理カラムアドレスを含んでいる。

内部制御回路（ステートマシンともよばれる）８は、フラッシュメモリ全体の動作を管理する。内部制御回路８は、制御信号入出力端子１０Ａから入力された制御信号（コマンド）を受信する。この制御信号は、例えば、メモリコントローラ１２０やホストデバイス１２０から出力される。例えば、内部制御回路８は、コマンドインターフェイスを含んでいる。内部制御回路８は、フラッシュメモリ１００の内部の動作状況を示す制御信号（ステータス）を、制御信号入出力端子１０Ａを介して、メモリコントローラ１２０又はホストデバイス１２０へ、送信する。これによって、フラッシュメモリ１００の動作状況が、フラッシュメモリ１００の外部のメモリコントローラ１２０又はホストデバイス１２０に通知される。

カラム制御回路３は、メモリセルアレイ１のビット線ＢＬ、メモリセルＭＣから読み出されたデータの入出力、メモリセルＭＣに書き込むデータの入出力などを制御する。カラム制御回路３は、センスアンプ回路３０、データラッチ回路３１及びカラムデコーダ３５を含んでいる。

センスアンプ回路３０は、メモリセルアレイ１内に設けられたビット線ＢＬに接続されている。センスアンプ回路３０は、データの読み出し時（メモリセルアレイ１からのデータの出力時）、ビット線ＢＬの電位変動を検知及び増幅し、メモリセルＭＣが記憶しているデータを判別する。センスアンプ回路３１は、データの書き込み時（メモリセルアレイ１に対するデータの入力時）、ビット線ＢＬを充電又は放電させる。センスアンプ回路３０は、ビット線の充電／放電及びビット線の電位の検知を制御するセンス回路、メモリセルに入出力されるデータを一時的に保持するラッチ回路、検知した信号（データ）を増幅するアンプドライバ回路などを含む。

データラッチ回路３１は、メモリセルアレイ１内から読み出されたデータ及びメモリセルアレイ１内に書き込むデータを、一時的に記憶する。
カラムデコーダ回路３５は、メモリセルアレイ１のカラムに対して設定された制御単位の選択及び活性化を行う。例えば、カラムデコーダ回路３５は、複数のローカルカラムデコーダ（図示せず）を含んでいる。ローカルカラムデコーダは、フラッシュメモリのカラムに設定されたある制御単位に対して、１対１で対応するように、カラムデコーダ回路３０内に設けられている。

例えば、ポインタを用いてメモリセルアレイ１及びカラム制御回路３内の回路３０，３１，３５の動作が制御される。ポインタを用いて、フラッシュメモリ１００の動作が制御されることによって、フラッシュメモリ１００のデータの入出力を高速化できる。

センスアンプ回路３０は、信号（データ）の増幅及び検知のための複数のセンスユニットや、データを一時的に格納するための複数のセンスラッチを有している。データラッチ回路３１は、メモリセルアレイ１におけるデータの入出力時に信号（データ）を一時的に格納するための複数のデータラッチを有している。

ここで、図３乃至図６を用いて、本実施形態におけるフラッシュメモリのカラム制御回路３の内部構成について、説明する。

図３は、メモリセルアレイ１のカラムに対して設定された制御単位、及び、その制御単位に対応するように設けられたカラム制御回路３内の回路構成を説明するための模式図である。

例えば、ある本数のビット線を１つのグループとして制御する複数個の制御単位が、フラッシュメモリのカラムに設定されている。その制御単位に基づいて、メモリセルアレイ１及びカラム制御回路３の動作が、制御される。

フラッシュメモリのカラムに設定された１つの制御単位に対して、２本のデータバスＳＢＵＳ０，ＳＢＵＳ１が、設けられている。２本のデータバスＳＢＵＳ０，ＳＢＵＳ１は、ペアを形成している。以下では、データバスＳＢＵＳ０，ＳＢＵＳ１を区別しない場合には、データバスＳＢＵＳと表記する。

２本のデータバスＳＢＵＳ０，ＳＢＵＳ１に対して、３２本のビット線ＢＬが割り付けられる。３２本のビット線ＢＬが、１つの制御単位として、設定される。以下では、２本のデータバスＳＢＵＳ０，ＳＢＵＳ１及びそのデータバスＳＢＵＳ０，ＳＢＵＳ１に割り付けられた３２本のビット線を含む制御単位のことを、カラムブロックＣＢとよぶ。複数のカラムブロックＣＢが、ロウ方向に沿って配列されている。

例えば、カラムブロックＣＢ内の３２本のビット線は、２つのグループに分割されて、１６本のビット線が１つの制御単位として制御される。以下では、１６本のビット線に対して設定された制御単位のことを、カラムユニット（又はカラムグループ）とよぶ。例えば、カラムブロックＣＢ内の２つのカラムユニットのうち一方は、奇数番目のビット線ＢＬ０，ＢＬ２，ＢＬ４，・・・，ＢＬ３０が割り付けられ、カラムブロックＣＢ内の２つのカラムユニットのうち他方は、偶数番目のビット線ＢＬ１，ＢＬ３，ＢＬ５，・・・，ＢＬ３１が割り付けられている。

センスアンプ回路３０のセンス回路３０７は、ビット線ＢＬにそれぞれ対応するように設けられた複数のセンスユニットＳＵを含む。センスユニットＳＵは、センスユニットＳＵに接続されたビット線ＢＬの充電及び放電を、それぞれ制御する。また、センスユニットＳＵは、ビット線ＢＬの電位の変動を検知する。

例えば、１本のビット線に対して、１つのセンスユニット３０７が設けられている。尚、２本以上の所定の本数のビット線に対して、１つのセンスユニットが設けられてもよい。

カラムデコーダ回路３５内のローカルカラムデコーダ（図示せず）は、カラムブロックＣＢ（３２本のビット線）ごとにそれぞれ設けられてもよいし、カラムユニット（１６本のビット線）ごとにそれぞれ設けられてもよい。

カラム制御回路３内のセンスアンプ回路３０は、複数のセンスラッチ３００を含んでいる。各カラムブロックＣＢに対して、３２個のセンスラッチ（ＳＬ＜０＞，ＳＬ＜１＞，ＳＬ＜２＞，・・・，ＳＬ＜３１＞）３００が設けられている。センスラッチ３００は、センスユニットＳＵによって検知及び増幅されたメモリセルＭＣからのデータを、又は、メモリセルＭＣにこれから書き込まれるデータを、一時的に格納する。１つのセンスラッチ３００に対応するように、１つのセンスユニットＳＵが設けられてもよいし、複数のセンスラッチ３００に対応するように、１つのセンスユニットＳＵが設けられてもよい。

例えば、１本のビット線ＢＬに、１個のセンスラッチ３００が、対応づけられている。一方のカラムユニット内の奇数番目のセンスラッチ（ＳＬ＜０＞，ＳＬ＜２＞，・・・，ＳＬ＜２８＞，ＳＬ＜３０＞）３００は、データバスＳＢＵＳ０及びデータバスＳＢＵＳ１に接続される。他方のカラムユニット内の偶数番目のセンスラッチ（ＳＬ＜１＞，ＳＬ＜３＞，・・・，ＳＬ＜２９＞，ＳＬ＜３１＞）３００は、データバスＳＢＵＳ０及びデータバスＳＢＵＳ１に接続される。
このように、互いに異なるカラムユニットの複数のセンスラッチ（奇数番目のセンスラッチと偶数番目のセンスラッチ）が、共通の２本のデータバスＳＢＵＳ０，ＳＢＵＳ１に接続されている。

センスアンプ回路３０内のデータバスＳＢＵＳ０，ＳＢＵＳ１は、データラッチ回路３１内のデータバスＤＢＵＳ０，ＤＢＵＳ１にそれぞれ接続されている。

データラッチ回路３１は、各カラムブロックＣＢに対応する２本のデータバスＤＢＵＳ０，ＤＢＵＳ１を含む。データラッチ回路３１内には、カラムに割り付けられたカラムブロックＣＢの個数と同数のデータバスＤＢＵＳ０，ＤＢＵＳ１のペアが、設けられている。

一方のデータバスＤＢＵＳ０は、センスアンプ回路３０内のデータバスＳＢＵＳ０に対応するように設けられ、他方のデータバスＤＢＵＳ１は、センスアンプ回路３０内のデータバスＳＢＵＳ１に対応するように設けられている。データラッチ回路３１内の２本のデータバスＤＢＵＳ０，ＤＢＵＳ１を区別しない場合には、データバスＤＢＵＳと表記する。

データラッチ回路３１内には、複数のデータラッチ３１０が、設けられている。
データラッチ３１０とセンスラッチ３００とが１対１で対応するように、データラッ３１０は、データバスＳＢＵＳ，ＤＢＵＳを介して、センスラッチ３００に接続されている。

奇数番目のデータラッチ（ＤＬ＜０＞，ＤＬ＜２＞，・・・，ＤＬ＜２８＞，ＤＬ＜３０＞）３１０は、データバスＤＢＵＳ０及びデータバスＤＢＵＳ１に接続される。偶数番目のデータラッチ（ＤＬ＜１＞，ＤＬ＜３＞，・・・，ＤＬ＜２９＞，ＤＬ＜３１＞）３１０は、データバスＤＢＵＳ０及びデータバスＤＢＵＳ１に接続される。

データラッチ回路３１内のデータラッチ３１０に関して、センスアンプ回路３０内のセンスラッチ３００と同様に、互いに異なるカラムユニットの複数のデータラッチ（奇数番目のデータラッチと偶数番目のデータラッチ）が、共通の２本のデータバスＤＢＵＳ０，ＤＢＵＳ１に接続されている。

データバスＳＢＵＳ０，ＤＢＵＳ０は、スイッチ素子ＳＷ０を介して、Ｉ／ＯバスＩＯＢＵＳに接続される。データバスＳＢＵＳ１，ＤＢＵＳ１は、スイッチ素子ＳＷ１を介して、Ｉ／ＯバスＩＯＢＵＳに接続される。Ｉ／ＯバスＩＯＢＵＳは、データ入出力バッファ７に接続される。

尚、センスラッチ及びデータラッチに加えて、データ書き込み時における書き込みフラグを保持するラッチ、ベリファイ結果（ビットスキャンの結果）を保持するラッチ、或いは、キャッシュ読み出し用のラッチが、カラム制御回路３内に設けられてもよい。

図３に示されるように、本実施形態のフラッシュメモリにおいて、２本のデータバスＳＢＵＳ０，ＳＢＵＳ１間においてデータバスＳＢＵＳの延在方向に交差する方向に互いに隣り合う２つのセンスラッチ３００が、１つのペアを形成し、２つのセンスラッチ３００が、２本のデータバスＳＢＵＳ０，ＳＢＵＳ１を共有する。

また、センスラッチ３００に対応するように設けられているデータラッチ３１０も同様に、２本のデータバスＤＢＵＳ０，ＤＢＵＳ１間で互いに隣り合う２つのデータラッチ３１０が、１つのペアを形成し、２つのデータラッチ３１０が、２本のデータバスＤＢＵＳ０，ＤＢＵＳ１を共有する。

これによって、本実施形態のフラッシュメモリは、差動増幅によるラッチ３００からのデータの読み出しを実行でき、メモリの動作特性が向上される。

図４は、本実施形態のフラッシュメモリにおけるカラム制御回路内におけるラッチとデータバスとの接続関係を模式的に示す回路図である。

上述のように、本実施形態のフラッシュメモリのカラム制御回路のある制御単位（例えば、２つのカラムユニットを含むカラムブロックＣＢ）において、センスアンプ回路３０の複数のセンスラッチ３００は、２本のデータバスＳＢＵＳ間に、接続されている。

センスアンプ回路３０内のセンスラッチ３００は、２つの入出力端子を有する。センスラッチ３００の一方の入出力端子は、データバスＳＢＵＳ０に接続され、センスラッチ３００の他方の入出力端子は、データバスＳＢＵＳ１に接続されている。

センスラッチ３００の２つの入出力端子のうち一方の入出力端子は、センスラッチ３００が格納しているデータに対応する正相信号を入出力するための端子であり、他方の入出力端子は、センスラッチが格納しているデータの反転データに対応する逆相信号を入出力するための入出力端子である。以下では、ラッチ３００，３１０の２つ入出力端子に関して、正相信号（正相データ）を入出力するための端子を、正相側入出力端子とよび、逆相信号（逆相データ）を入出力するための端子を、逆相側入出力端子とよぶ。また、以下では、ラッチ３００，３１０が格納しているデータのことを、格納データとよぶ。

ラッチ３００，３１０内が保持している逆相信号は、ベリファイや多値メモリのデータの書き込み時における演算処理を実行するために用いられる。１つのラッチ３００，３１０が、格納データの正相及び逆相信号を保持していることによって、フラッシュメモリの内部処理が効率化される。

カラムブロックＣＢ内の１番目のセンスラッチ（ＳＬ＜０＞）と２番目のセンスラッチ（ＳＬ＜１＞）とが、１つのペア（ラッチペア）を形成している。

カラムブロックＣＢ内の１番目のセンスラッチ（ＳＬ＜０＞）３００に関して、センスラッチ（ＳＬ＜０＞）３００の正相側入出力端子は、スイッチ素子（以下では、転送スイッチとよぶ）ＳＴ０を介して、データバスＳＢＵＳ０に接続され、センスラッチ（ＳＬ＜０＞）３００の逆相側入出力端子は、スイッチ素子（転送スイッチ）ＳＴ０Ｂを介して、データバスＳＢＵＳ０に接続される。

カラムブロックＣＢ内の２番目のセンスラッチ（ＳＬ＜１＞）３００に関して、センスラッチ（ＳＬ＜１＞）３００の正相側入出力端子は、転送スイッチＳＴ１を介して、データバスＳＢＵＳ１に接続され、センスラッチ（ＳＬ＜１＞）３００の逆相側入出力端子は、転送スイッチＳＴ１Ｂを介して、データバスＳＢＵＳ０に接続される。

カラムブロックＣＢ内の奇数番目のセンスラッチ（ＳＬ＜２＞，・・・ＳＬ＜３０＞）３００は、１番目のセンスラッチ（ＳＬ＜０＞）３００と実質的に同じ接続関係で、センスラッチ３００の正相側入出力端子が、転送スイッチＳＴ２，・・・，ＳＴ３０の各々を介してデータバスＳＢＵＳ０に接続され、センスラッチ３００の逆相側入出力端子が転送スイッチＳＴ２Ｂ，・・・，ＳＴ３０Ｂの各々を介して、データバスＳＢＵＳ１にそれぞれ接続される。

また、カラムブロックＣＢ内の偶数番目のセンスラッチ（ＳＬ＜３＞，ＳＬ＜５＞，・・・ＳＬ＜３１＞）３００は、２番目のセンスラッチ（ＳＬ＜１＞）３００と実質的に同じ接続関係で、センスラッチ３００の正相入出力端子が転送スイッチＳＴ３，・・・，ＳＴ３１の各々を介して、データバスＳＢＵＳ１に接続され、センスラッチ３００の逆相入出力端子が、転送スイッチＳＴ３Ｂ，・・・ＳＴ３１Ｂの各々を介して、データバスＳＢＵＳ０にそれぞれ接続される。

以下では、センスラッチ３００の正相信号用の転送スイッチＳＴ０，ＳＴ１，ＳＴ２，・・・を区別しない場合には、転送スイッチＳＴと表記し、センスラッチ３００の逆相信号用の転送スイッチＳＴ０Ｂ，ＳＴ１Ｂ，ＳＴ２Ｂ，・・・を区別しない場合には、転送スイッチＳＴＢと表記する。

このように、本実施形態のフラッシュメモリにおいて、ペアをなす２つのセンスラッチ３００の正相側入出力端子は、共通な２本のデータバスＳＢＵＳに対して互いに異なるデータバスＳＢＵＳに接続され、ペアをなす２つのセンスラッチ３００の逆相側入出力端子は、共通な２本のデータバスＳＢＵＳに対して互いに異なるデータバスＳＢＵＳに接続されている。

奇数番目のセンスラッチ３００の正相側及び逆相側転送スイッチＳＴ，ＳＴＢのゲートのそれぞれには、制御信号が入力される。この制御信号によって、奇数番目のセンスラッチ３００の正相側及び逆相側転送スイッチＳＴ，ＳＴＢのオン及びオフが、制御される。
偶数番目のセンスラッチ３００の正相側及び逆相側転送スイッチＳＴ，ＳＴＢのゲートには、制御信号が入力される。この制御信号によって、奇数番目のセンスラッチ３００の正相側及び逆相側転送スイッチＳＴ，ＳＴＢのオン及びオフが、制御される。

例えば、カラムブロックＣＢ内のセンスラッチ３００の転送スイッチＳＴ，ＳＴＢのオン及びオフは、転送スイッチＳＴ，ＳＴＢごとに独立な制御信号によって、実行される。
例えば、各センスラッチ３００の転送スイッチＳＴ，ＳＴＢに対する制御信号は、データバスＤＢＵＳの延在方向に交差する方向（ロウ方向）に配列された複数のカラムブロックＣＢで、共通化される。複数のカラムブロックＣＢにおいて互いに対応するセンスラッチ（例えば、各カラムブロックＣＢの１番目のセンスラッチＳＬ＜０＞）３００のゲートは、ロウ方向に延在する共通の配線（図示せず）に接続される。共通の配線に接続されたセンスラッチ３００の動作は、共通の制御信号によって、制御される。

図５は、本実施形態のフラッシュメモリのカラム制御回路のラッチの内部構成の一例を示す等価回路図である。

図５に示されるように、センスラッチ３００は、複数の電界効果トランジスタを含む。例えば、センスラッチ３００は、ＣＭＯＳインバータを用いたラッチである。

Ｐ型トランジスタＭ２のゲートは、Ｎ型トランジスタＭ３のゲートに接続されている。Ｐ型トランジスタＭ２及びＮ型トランジスタＭ３の互いに接続されたゲートは、ノードＮＤ１Ａを形成している。Ｐ型トランジスタＭ２のドレインは、Ｎ型トランジスタＭ３のドレインに接続されている。Ｐ型トランジスタＭ２及びＮ型トランジスタＭ３の互いに接続されたドレインは、ノードＮＤ１Ｂを形成している。

Ｎ型トランジスタＭ３のソースは、グランド端子に接続され、接地されている。Ｐ型トランジスタＭ２のソースは、Ｐ型トランジスタＭ１のドレインに接続されている。Ｐ型トランジスタＭ１のソースは、電源端子ＶＤＤに接続されている。

Ｐ型トランジスタＭ１のゲートには、制御信号が入力される。

Ｐ型トランジスタＭ６のゲートは、Ｎ型トランジスタＭ７のゲートに接続されている。Ｐ型トランジスタＭ６及びＮ型トランジスタＭ７の互いに接続されたゲートは、ノードＮＤ２Ａを形成している。Ｐ型トランジスタＭ６のドレインは、Ｎ型トランジスタＭ７のドレインに接続されている。Ｐ型トランジスタＭ６及びＮ型トランジスタＭ７の互いに接続されたドレインは、ノードＮＤ２Ｂを形成している。

Ｎ型トランジスタＭ７のソースは、グランド端子に接続され、接地されている。Ｐ型トランジスタＭ６のソースは、Ｐ型トランジスタＭ５のドレインに接続されている。Ｐ型トランジスタＭ５のソースは、電源端子ＶＤＤに接続されている。

Ｐ型トランジスタＭ１のゲートには、制御信号が入力される。

トランジスタＭ２，Ｍ３のノードＮＤ１Ａは、トランジスタＭ６，Ｍ７のノードＮＤ２Ｂに接続されている。互いに接続されたノードＮＤ１Ａ，ＮＤ２Ｂによって、ノード（以下では、接続ノード）ＮＤ４が形成される。

トランジスタＭ２，Ｍ３のノードＮＤ１Ｂは、トランジスタＭ６，Ｍ７のノードＮＤ２Ａに接続されている。互いに接続されたノードＮＤ１Ｂ，ＮＤ２Ａによって、ノード（接続ノード）ＮＤ３が形成される。

センスラッチ３００内の接続ノードＮＤ３は、Ｎ型トランジスタＭ４の電流経路を経由して、データバスＳＢＵＳ０に接続されている。センスラッチ３００内の接続ノードＮＤ４は、Ｎ型トランジスタＭ８の電流経路を経由して、データバスＳＢＵＳ１に接続されている。

図５に示されるセンスラッチ３００のノード（正相端子）ＮＤ３に、データが保持される。図５のセンスラッチ３００において、ノードＮＤ４の電位とノードＮＤ３の電位とは、互いに相補の関係を有しているため、ノード（逆相端子）ＮＤ４には、ノードＮＤ３の保持されているデータの反転信号が保持される。

例えば、Ｎ型トランジスタＭ４が、データの正相信号の入出力のための転送スイッチＳＴとして用いられてもよく、Ｎ型トランジスタＭ８が、データの逆相信号の入出力のための転送スイッチＳＴＢとして用いられてもよい。

センスアンプ回路３０は、アンプドライバ回路３０５を含んでいる。

センスアンプ回路３０内のデータバスＳＢＵＳ０，ＳＢＵＳ１は、スイッチ素子ＧＳＴ０，ＧＳＴ１を介して、アンプドライバ回路３０５に接続されている。スイッチ素子ＧＳＴ０，ＧＳＴ１は、Ｎ型電界効果トランジスタである。

一方のデータバスＳＢＵＳ０は、スイッチ素子ＧＳＴ０を介して、アンプドライバ回路３０５に接続され、他方のデータバスＳＢＵＳ１は、スイッチ素子ＧＳＴ１を介して、アンプドライバ回路３０５に接続されている。

スイッチ素子ＧＳＴ０の電流経路の一端は、データバスＳＢＵＳ０に接続され、スイッチ素子ＧＳＴ０の電流経路の他端は、アンプドライバ回路３０５が接続されたバスＢＵＳ０に接続されている。
スイッチ素子ＧＳＴ１の電流経路の一端は、データバスＳＢＵＳ１に接続され、スイッチ素子ＧＳＴ１の電流経路の他端は、アンプドライバ回路３０５が接続されたバスＢＵＳ１に接続されている。

アンプドライバ回路３０５は、データバスＳＢＵＳに接続されたバスＢＵＳの電位変動を検知及び増幅する。例えば、アンプドライバ回路３０５は、アンプユニットを含み、アンプユニットは、バスＢＵＳ０，１の電位変動を検知し、バスＢＵＳ０，１の電位差を作動増幅する。アンプドライバ回路３０５は、バスＢＵＳ０，ＢＵＳ１の充電を制御する。また、アンプドライバ回路３０５は、バスＢＵＳ０，ＢＵＳ１の放電を制御する。

図６は、本実施形態のフラッシュメモリが含むアンプドライバ回路の内部構成の一例を示す等価回路図である。

例えば、アンプドライバ回路３０５は、ＣＭＯＳインバータを用いたアンプ回路である。
図６に示されるように、Ｐ型トランジスタ３９１のゲートは、Ｎ型トランジスタ３９２のゲートに接続されている。Ｐ型トランジスタ３９１のドレインは、Ｎ型トランジスタ３９２のドレインに接続されている。Ｐ型トランジスタ３９１のソースは、電源端子ＶＤＤに接続され、Ｎ型トランジスタ３９２のソースは、グランド端子に接続されている。

Ｐ型トランジスタ３９１及びＮ型トランジスタ３９２の接続されたゲートは、ノードＮＤａを形成している。Ｐ型トランジスタ３９１及びＮ型トランジスタ３９２の接続されたドレインは、ノードＮＤｂを形成している。

Ｐ型トランジスタ３９３のゲートは、Ｎ型トランジスタ３９４のゲートに接続されている。Ｐ型トランジスタ３９３のドレインは、Ｎ型トランジスタ３９４のドレインに接続されている。Ｐ型トランジスタ３９３のソースは、電源端子ＶＤＤに接続され、Ｎ型トランジスタ３９４のソースは、グランド端子に接続されている。

Ｐ型トランジスタ３９３及びＮ型トランジスタ３９４の接続されたゲートは、ノードＮＤｃを形成している。Ｐ型トランジスタ３９３及びＮ型トランジスタ３９４の接続されたドレインは、ノードＮＤｄを形成している。

Ｐ型及びＮ型トランジスタ３９１，３９２のノードＮＤａは、Ｐ型及びＮ型トランジスタ３９３，３９４のノードＮＤｄに接続されている。また、Ｐ型及びＮ型トランジスタ３９３，３９４のノードＮＤｃは、Ｐ型及びＮ型トランジスタ３９１，３９２のノードＮＤｂに接続されている。

Ｐ型及びＮ型トランジスタ３９１，３９２のノードＮＤｂは、データバスＳＢＵＳ０側のバスＢＵＳ０に接続され、Ｐ型及びＮ型トランジスタ３９３，３９４のノードＮＤｄは、データバスＳＢＵＳ１側のバスＢＵＳ１に接続されている。

アンプドライブ回路３０５は、バスＢＵＳ０，ＢＵＳ１を充電するためのスイッチ素子（例えば、Ｐ型電界効果トランジスタ）ＢＣ０，ＢＣ１を含んでいる。スイッチ素子（以下では、充電スイッチともよぶ）ＢＣ０，ＢＣ１は、バスＢＵＳ０，ＢＵＳ１にそれぞれ接続されている。また、アンプドライバ回路３０５は、バスＢＵＳ０，ＢＵＳ１を放電するためのスイッチ素子（図示せず）を含んでいる。放電用のスイッチ素子は、バスＢＵＳ０，ＢＵＳ１にそれぞれ接続されている。

以下では、アンプドライバ回路３０５のバスＢＵＳ０，ＢＵＳ１を区別しない場合には、バスＢＵＳと表記する。また、アンプドライバ回路３０５の充電スイッチＢＣ０，ＢＣ１を区別しない場合には、充電スイッチＢＣと表記する。

図６に示される回路構成によって、アンプドライバ回路３０５は、あるセンスラッチ３００から２本のデータバスＳＢＵＳ０，ＳＢＵＳ１にそれぞれ出力された信号（データの正相信号及び逆相信号）に対応する電位差を、増幅し、検知する。アンプドライバ回路３０５は、データバスＳＢＵＳの電位差を、差動増幅することによって、データを取り込む。

例えば、アンプドライバ回路３０５は、次のように、センスラッチ３００からデータバスＳＢＵＳに出力されたデータをサンプリングする。

データバスＳＢＵＳとバスＢＵＳとが電気的に接続された後、アンプドライバ回路３０５の充電スイッチＢＣによって、バスＢＵＳ及びデータバスＳＢＵＳが、充電される。あるセンスラッチ３００から格納データに対応するデータの正相信号及びその逆相信号が、データバスＳＢＵＳに出力される。

データバスに出力された信号（データ）に対応して、データバスＳＢＵＳ及びバスＢＵＳの電位が変動する。例えば、“１”データが出力されたデータバスＳＢＵＳ，ＢＵＳは、充電状態が維持される。“０”データが出力されたデータバスＳＢＵＳ，ＢＵＳは、放電され、データバスＳＢＵＳ，ＢＵＳの電位は、低下する。データバスＳＢＵＳにそれぞれ出力されたセンスラッチ３００のデータの正相信号及び逆相信号が、アンプドライバ回路３０５のノードＮＤｂ，ＮＤｄに、入力される。ノードＮＤｂ，ＮＤｄの電位は、互いに異なり、ノードＮＤｂ、ＮＤｄ間に電位差が生じる。

ノードＮＤｂ，ＮＤｄの電位差の極性（正／負）が演算されることによって、センスラッチ３００のデータが、判別される。

このように、センスラッチ３００から正相／逆相データが出力された２本のデータバスＳＢＵＳの電位差が、アンプドライバ回路３０５によって差動増幅されることで、センスラッチ３００のデータを、サンプリングできる。

尚、図６以外の回路構成のアンプドライバ回路３０５が、センスラッチ３００（及びデータラッチ３１０）のデータを増幅、検知及びサンプリングするためにセンスアンプ回路３０内に設けられてもよい。

センスアンプ回路３０は、データバスＳＢＵＳ０，ＳＢＵＳ１に接続されたスイッチ素子ＧＳＴ０，ＧＳＴ１を介して、データラッチ回路３１のデータバスＤＢＵＳ０，ＤＢＵＳ１に接続されている。

データラッチ回路３１は、２本のデータバスＤＢＵＳ０，ＤＢＵＳ１を含む。データバスＤＢＵＳ０，ＤＢＵＳ１には、スイッチ素子ＧＤＴ０，ＧＤＴ１がそれぞれ接続されている。データラッチ回路３１内の２本のデータバスＤＢＵＳ０，ＤＢＵＳ１は、センスアンプ回路３０内の２本のデータバスＳＢＵＳ０，ＳＢＵＳ１にそれぞれ対応するように、スイッチ素子ＧＤＴ０，ＧＤＴ１を介して、センスアンプ回路３０に接続されている。

データラッチ回路３１内のスイッチ素子ＧＤＴ０の電流経路の一端は、データラッチ回路３１内のデータバスＤＢＵＳ０に、接続されている。スイッチ素子ＧＤＴ０の電流経路の他端は、センスアンプ回路３０のスイッチ素子ＧＳＴ０の電流経路を介して、データバスＳＢＵＳ０に接続されている。また、スイッチ素子ＧＤＴ０の電流経路の他端は、アンプドライバ回路３０５のバスＢＵＳ０に接続される。

データラッチ回路３１内のスイッチ素子ＧＤＴ１の電流経路の一端は、データラッチ回路３１内のデータバスＤＢＵＳ１に、接続されている。スイッチ素子ＧＤＴ１の電流経路の他端は、センスアンプ回路３０のスイッチ素子ＧＳＴ１の電流経路を介して、データバスＳＢＵＳ１に接続されている。スイッチ素子ＧＤＴ１の電流経路の他端は、アンプドライバ回路３０５のバスＢＵＳ１に接続される。

以下では、データラッチ回路３１のスイッチ素子ＧＤＴ０，ＧＤＴ１を区別しない場合には、スイッチ素子ＧＤＴと表記する。

データラッチ回路３１内には、複数のデータラッチ３１０が、設けられている。センスアンプ回路３０内のセンスラッチ３００と同じ個数のデータラッチ３１０が、データラッチ回路３１０内に設けられている。ここでは、３２個のデータラッチ３１０が、データラッチ回路３１内に設けられている。

上述のように、複数のデータラッチ３１０は、複数のセンスラッチ３００に、１対１で対応するように、データバスＳＢＵＳ，ＤＢＵＳを介して、センスラッチ３００に接続される。換言すると、１つのデータラッチ３１０は、１本のビット線ＢＬに対応するように、データラッチ回路３５内に設けられている。

データラッチ３１０の内部構成は、センスラッチ３００と同様に、図５に示される回路構成を有する。但し、データラッチ３１０は、センスラッチ３００と異なる回路構成を有するラッチでもよい。

データバスＤＢＵＳ０，ＤＢＵＳ１間の２つのデータラッチ３００が、ペアを形成している。

各データラッチ３１０は、センスラッチ３００と同様に、データの正相信号の入出力用の端子とデータの逆相信号の入出力用の端子とを有する。

データラッチ回路３１内の１番目のデータラッチ（ＤＬ＜０＞）３１０の正相側入出力端子は、転送スイッチ（例えば、Ｎ型トランジスタ）ＤＴ０を介して、データバスＤＢＵＳ０に接続され、１番目のデータラッチ（ＤＬ＜０＞）３１０の逆相側入出力端子は、転送スイッチＤＴ０Ｂを介して、データバスＤＢＵＳ１に接続されている。

２番目のデータラッチ（ＤＬ＜１＞）３１０の正相側入出力端子は、転送スイッチＤＴ１を介して、データバスＤＢＵＳ１に接続され、２番目のデータラッチ（ＤＬ＜１＞）３１０の逆相側入出力端子は、転送スイッチＤＴ１Ｂを介して、データバスＤＢＵＳ０に接続されている。

データラッチ回路３１において、センスアンプ回路３０内のセンスラッチと同様に、奇数番目のデータラッチ（ＤＬ＜０＞，ＤＬ＜２＞，・・・）３１０の正相側の入出力端子及び転送スイッチＤＴ０，ＤＴ２，・・・は、データバスＤＢＵＳ０に接続され、偶数番目のデータラッチ（ＤＬ＜１＞，ＤＬ＜３＞，・・・）３１０の正相側の入出力端子及び転送スイッチＤＴ１，ＤＴ３，・・・は、データバスＤＢＵＳ１に接続されている。一方、奇数番目のデータラッチ（ＤＬ＜０＞，ＤＬ＜２＞，・・・）３１０の逆相側の入出力端子及び転送スイッチＤＴ０Ｂ，ＤＴ２Ｂ，・・・は、データバスＤＢＵＳ１に接続され、偶数番目のデータラッチ（ＤＬ＜１＞，ＤＬ＜３＞，・・・）３１０の逆相側の入出力端子及び転送スイッチＤＴ１Ｂ，ＤＴ３Ｂ，・・・は、データバスＤＢＵＳ０に接続されている。

このように、対をなす２つのデータラッチ（奇数番目及び偶数番目のデータラッチ）３１０は、データラッチ３１０の正相側及び逆相側の入出力端子と２本のデータバスＤＢＵＳ０，ＤＢＵＳ１との接続関係が互いに反対になっている。

また、互いに対応するセンスラッチ３００とデータラッチ３１０とに関して、センスラッチ３００の正相側入出力端子（転送スイッチ）は、データラッチ３１０の正相側入出力端子に接続され、センスラッチ３００の逆相側入出力端子は、データラッチ３１０の逆相側入出力端子に接続される。

以下では、データラッチ３１０の正相側の転送スイッチＤＴ０，ＤＴ１，ＤＴ２，ＤＴ３，・・・を区別しない場合には、転送スイッチＤＴと表記し、データラッチ３１０の逆相側の転送スイッチＤＴ０Ｂ，ＤＴ１Ｂ，ＤＴ２Ｂ，ＤＴ３Ｂ，・・・を区別しない場合には、転送スイッチＤＴＢと表記する。

奇数番目のデータラッチ３１０の正相側及び逆相側転送スイッチＤＴ，ＤＴＢのゲートのそれぞれには、制御信号が入力される。この制御信号によって、奇数番目のデータラッチ３１０の正相側及び逆相側転送スイッチＤＴ，ＤＴＢのオン及びオフが、制御される。

偶数番目のデータラッチ３００の正相側及び逆相側転送スイッチＤＴ，ＤＴＢのゲートには、制御信号が入力される。この制御信号によって、偶数番目のデータラッチ３１０の正相側及び逆相側転送スイッチＤＴ，ＤＴＢのオン及びオフが、制御される。例えば、データラッチ３１０の転送スイッチＤＴ，ＤＴＢのオン及びオフは、転送スイッチＤＴ，ＤＴＢごとに独立な制御信号によって、実行される。

例えば、各データラッチ３１０の転送スイッチＤＴ，ＤＴＢに対する制御信号は、データバスＤＢＵＳの延在方向に交差する方向（ロウ方向）に配列されたカラムブロックＣＢで、共通化される。複数のカラムブロックＣＢ内において互いに対応するデータラッチ（例えば、１番目のデータラッチＤＬ＜０＞）３１０のゲートは、ロウ方向に延在する共通の配線（図示せず）に接続され、共通の配線に接続されたデータラッチ３１０の動作は、共通の制御信号によって、制御される。

このように、センスアンプ回路３０及びその内部のセンスラッチ３００に対応するように、データラッチ３１０が、センスアンプ回路の内部構成に類似した回路構成によって、データラッチ回路３１内に設けられている。

メモリセルアレイとデータ入出力バッファとの間のデータ転送に応じて、センスラッチ回路３０とデータラッチ回路３１との間において、データの入出力が、実行される。センスラッチ回路３０とデータラッチ回路３１との間のデータの入出力は、データバスＳＢＵＳ，ＤＢＵＳの充電及び放電によって、実行される。

あるフラッシュメモリにおいて、センスラッチの格納データが１本のデータバスの電位変動によって検知される場合、データバスの電位が駆動電位であるか、又は、グランド電位であるかに基づいて、センスラッチの格納データが、判別される。このように、１本のデータバスの電位変動に基づいてセンスラッチのデータを判別する場合、駆動電位からグランド電位までの最大振幅（電位のフルスイング）で、データバスの電位が変動する。この場合、駆動電位からグランド電位までの範囲でデータバスの充電及び放電が実行されるため、大きい電流がデータバスに発生し、フラッシュメモリの消費電力は、大きくなる。

本実施形態のフラッシュメモリにおいて、１つのセンスラッチ３００が、２本のデータバスＳＢＵＳ０，ＳＢＵＳ１に接続されている。センスラッチ３００の格納データを判別する場合、センスラッチ３００のデータの正相信号／逆相信号が、２本のデータバスＳＢＵＳにそれぞれ出力され、データバスＳＢＵＳ０，ＳＢＵＳ１に出力された信号（データ）に応じて、各データバスＳＢＵＳ０，ＳＢＵＳ１の電位が変動する。１つのセンスラッチ３００からデータバスＳＢＵＳ０，ＳＢＵＳ１に出力されるデータの正相／逆相信号は、互いに反対の信号レベルとなるため、２本のデータバスＳＢＵＳ０，ＳＢＵＳ１の電位は、互いに異なる。

この電位変動に起因した２本のデータバスＳＢＵＳの電位差が、アンプ回路（アンプドライバ回路）３０５によって差動増幅され、センスラッチ３００に格納されたデータが、判別される。

このように、アンプ回路３０５の差動増幅によって２本のデータバスＳＢＵＳの電位差が増幅及び検知されることによって、２本のデーバスＳＢＵＳ間の電位差が小さくても、センスラッチ３００内に格納されているデータを判別できる。

したがって、本実施形態のフラッシュメモリは、センスラッチ３００のデータ判別時におけるセンスラッチ３００が接続されたデータバスＳＢＵＳの電位変動が小さくなることによって、その電位差によって発生する電流を小さくでき、フラッシュメモリの消費電力を小さくできる。

また、データバスＳＢＵＳにおける小さい電位変動（振幅）で、センスラッチ３００の格納データを判別できるため、素子の微細化に起因してラッチ３００内のトランジスタの駆動力が小さくても、データバスに対するデータの転送、及び、アンプ回路３０５によるデータの判別（演算）の時間が、短縮される。その結果として、本実施形態において、フラッシュメモリの動作速度を向上できる。

本実施形態のように、１つのセンスラッチ３００の格納データが２本のデータバスＳＢＵＳの電位差の差動増幅によって判別されることによって、センスラッチ３００のデータを増幅及び検知するためのアンプ回路（アンプドライバ回路）を、比較的容易な回路で、形成できる。

本実施形態のフラッシュメモリにおいて、２本のデータバスＳＢＵＳ間で互いに隣り合う２つのセンスラッチ３００に対して、２本のデータバスＳＢＵＳが接続されている。それゆえ、２本のデータバスＳＢＵＳが２個のセンスラッチ３００で共通化されるため、本実施形態のように、２本のデータバスＳＢＵＳが１つのセンスラッチ３００に接続されたとしても、回路内のデータバスＳＢＵＳの本数は増加せず、ラッチ３００を含むセンスアンプ回路３０の面積が過剰に増大するのを抑制できる。

また、データバスＳＢＵＳ間で隣り合う２つのセンスラッチ（互いに異なるカラムユニットに属するセンスラッチ）３００によって、データバスＳＢＵＳが共有化されることによって、センスアンプ回路３０内の配線数を削減できる。

このように、本実施形態のフラッシュメモリは、配線数の増加及び配線の引き回しのための面積の増加を抑制でき、フラッシュメモリのチップの面積を削減できる。

センスアンプ回路３０に接続されたデータラッチ回路３１内の複数のデータラッチ３１０は、センスアンプ回路３０内のセンスラッチ３００と同様の構成を有している。それゆえ、センスラッチ３００に対応するように設けられたデータラッチ３１０及びデータラッチを含むデータラッチ回路３１に関しても、センスラッチ及びセンスアンプ回路と同様の効果が得られる。

以上のように、本実施形態のフラッシュメモリによれば、フラッシュメモリの動作特性を向上できる。

（ｂ） 動作
図７を用いて、本実施形態の半導体メモリ（例えば、フラッシュメモリ）の動作について、説明する。尚、ここでは、図７に加えて、図１乃至図６を適宜用いて、本実施形態の半導体メモリの動作について、説明する。

＜ラッチに対するデータの入力＞
フラッシュメモリの書き込み動作など、データが、センスラッチに入力される場合の動作について説明する。

図５の内部構成を有するセンスラッチ３００にデータを入力する場合、以下のように、センスラッチ３００及びデータバスＳＢＵＳが駆動される。

ある状態のデータバスＳＢＵＳ０，ＳＢＵＳ１が、アンプドライバ回路３０５によって放電された後、センスラッチ３００内のＰ型トランジスタＭ５が、制御信号に基づいて、オフされる。これによって、Ｐ型トランジスタＭ６及びＮ型トランジスタＮ７は、電源端子から電気的に分離される。一方、Ｐ型トランジスタＭ１は、オンされる。

制御信号に基づいてＮ型トランジスタＭ８がオンされ、ノードＮＤ４が、放電状態のデータバスＳＢＵＳ１に接続される。このため、ノードＮＤ４は放電され、ノードＮＤ４の電位は、グランド電位になる。

ノードＮＤ４の電位がグランド電位であり、Ｐ型トランジスタＭ１がオンしているため、Ｐ型及びＮ型トランジスタＭ２，Ｍ３のノードＮＤ１Ｂは、駆動電位ＶＤＤに充電される。この結果として、センスラッチ３００内のノードＮＤ３は、駆動電位ＶＤＤに充電される。

Ｐ型トランジスタＭ５がオンされ、Ｎ型トランジスタＭ８がオフされた後、データバスＳＢＵＳ０，ＳＢＵＳ１が、例えば、アンプドライバ回路３０５によって充電される。

データバスＳＢＵＳが充電された状態で、センスラッチ３００に格納すべきデータが、データの入力対象のセンスラッチ３００に対応するデータラッチ３１０から、オン状態のスイッチ素子ＧＳＴ，ＧＤＴを介して、データバスＳＢＵＳ０に転送される。データラッチ３１０の格納データが“１”データである場合、データバスＤＢＵＳ０は、充電され、データラッチ３１０の格納データが“０”データである場合、データバスＤＢＵＳ０は、放電されている。それゆえ、格納すべきデータが“１”データである場合、データバスＳＢＵＳ０の充電が維持される。格納すべきデータが“０”データである場合、データバスＳＢＵＳ０が放電される。尚、メモリセルＭＣから出力されたデータを、ラッチ３００に入力する場合において、センス回路３０７（センスユニットＳＵ）が検知したビット線の電位変動（メモリセルのデータ）に応じて、データバスＳＢＵＳ０の充電状態が維持される、又は、データバスＳＢＵＳ０が、放電される。

データバスＳＢＵＳ０の電位の状態が確定した後、制御信号に基づいてＰ型トランジスタＭ１がオフされる。そして、Ｎ型トランジスタＭ４が、制御信号に基づいてオンされ、データバスＳＢＵＳ０の電位が、オン状態のＮ型トランジスタＭ４を経由して、ノードＮＤ３に印加される。データバスＳＢＵＳ０の電位に応じて、ノードＮＤ３の電位が、確定する。

データバスＳＢＵＳ０に転送されたデータが“１”データである場合、データバスＳＢＵＳ０の電位は、駆動電位ＶＤＤであるため、ノードＮＤ３の電位は、電源電位ＶＤＤに設定される。データバスＳＢＵＳ０に転送されたデータが“０”データである場合、データバスＳＢＵＳ０の電位は、グランド電位ＶＳＳであるため、ノードＮＤ３は、放電され、ノードＮＤ３の電位は、グランド電位ＶＳＳに設定される。

Ｐ型トランジスタＭ５はオン状態であるため、ノードＮＤ３の電位の状態に応じて、ノードＮＤ４の電位は、ノードＮＤ３の反転電位になる。

以上のように、データが、センスラッチ３００に入力され、センスラッチ３００内に格納される。センスラッチ３００のノードＮＤ３に、正相データが格納され、センスラッチ３００のノードＮＤ４に逆相データが格納される。

メモリセルに対するデータの書き込み時、データがセンスラッチ３００に格納された後、周知の動作によって、センスラッチ３００の格納データが、メモリセルアレイ１内の所定のページに属するメモリセルＭＣに、書き込まれる。

＜ラッチからのデータの出力＞
図７を用いて、センスラッチからデータラッチへのデータの出力について、説明する。

図７は、本実施形態のフラッシュメモリの動作を説明するためのタイミングチャートである。図７の縦軸は、各信号の信号レベル及び配線の電位の大きさを示し、図７の横軸は、時間を示している。

例えば、フラッシュメモリ１００のデータの読み出し時、ビット線ＢＬに、メモリセルＭＣが記憶しているデータが出力される。メモリセルアレイ１から出力されたデータは、センスアンプ回路３０に転送され、各ビット線ＢＬに対応するセンスラッチ３００内に、それぞれ格納される。

メモリセルＭＣから読み出されたデータは、センスアンプ回路３０からデータラッチ回路３１へ出力される。

ここで、センスアンプ回路３０からデータラッチ回路３１へのデータ出力時において、あるカラムブロックＣＢの１番目のセンスラッチ（ＳＬ＜０＞）３００から１番目のデータラッチ（ＤＬ＜０＞）３１０へのデータ転送について、説明する。

スイッチ素子ＧＳＴ０，ＧＳＴ１がオンされ、センスアンプ回路３０内のデータバスＳＢＵＳ０，ＳＢＵＳ１が、バスＢＵＳ０，ＢＵＳ１を経由して、アンプドライバ回路３０５に接続される。スイッチ素子ＧＤＴはオフされ、データラッチ回路３１内のデータバスＤＢＵＳは、アンプドライバ回路３０５から電気的に分離されている。

センスアンプ回路３０内のデータバスＳＢＵＳは、アンプドライバ回路３０５によって、駆動電位ＶＤＤ（“Ｈ”レベル）に、プリチャージされる。データバスＳＢＵＳが充電された後、スイッチ素子ＧＳＴがオフされ、データバスＳＢＵＳは、一度、アンプドライバ回路３０５から電気的に分離される。

時間ｔ１において、１番目のセンスラッチ（ＳＬ＜０＞）３００の転送スイッチＳＴ０，ＳＴ０Ｂがオンされ、センスラッチ（ＳＬ＜０＞）３００は、データバスＳＢＵＳ０，ＳＢＵＳ１に接続される。

センスラッチ（ＳＬ＜０＞）３００が、“１”データを格納している場合、センスラッチ３００の正相側入出力端子が接続されたデータバスＳＢＵＳ０は、駆動電位ＶＤＤに充電された状態が維持される。“１”データ格納状態のセンスラッチ３００の逆相側入出力端子が接続されたデータバスＳＢＵＳ１は、駆動電位ＶＤＤからグランド電位ＶＳＳに放電される。

一方、センスラッチ（ＳＬ＜０＞）３００が、“０”データを格納している場合、センスラッチ３００の正相側入出力端子が接続されたデータバスＳＢＵＳ０は、駆動電位ＶＤＤからグランド電位ＶＳＳに放電される。“０”データ格納状態のセンスラッチ３００の逆相側入出力端子が接続されたデータバスＳＢＵＳ１は、充電状態が維持される。

このように、センスラッチ３００が格納しているデータの正相信号及び逆相信号が、各データバスＳＢＵＳ０，ＳＢＵＳ１に、それぞれ出力され、２本のデータバスＳＢＵＳ０，ＳＢＵＳ１の電位は、互いに異なる大きさになる。

時間ｔ２において、スイッチ素子ＧＳＴ０，ＧＳＴ１がオンされ、センスラッチ３００が、アンプドライバ回路３０５に接続される。データバスＳＢＵＳの充電／放電状態に応じて、アンプドライバ回路３０５のバスＢＵＳ０，ＢＵＳ１の電位が変動する。例えば、上述のように、データバスＳＢＵＳ０に“１”データが出力され、データバスＳＢＵＳ１に“０”データが出力されている場合、一方のバスＢＵＳ０は充電状態が維持され、他方のバスＢＵＳ１は放電される。

この結果として、データバスＳＢＵＳ０，ＳＢＵＳ１に出力されたセンスラッチ（ＳＬ＜０＞）３００のデータは、アンプドライバ回路３０５に出力される。センスラッチ（ＳＬ＜０＞）３００の格納データの正相信号、及びセンスラッチ（ＳＬ＜０＞）３００の格納データの逆相信号が、アンプドライバ回路３０５の差動アンプに取り込まれる。

データの正相信号が出力されたデータバスＳＢＵＳ０／ＳＢＵＳ１とデータの逆相信号が出力されたデータＳＢＵＳ１／ＳＢＵＳ０との電位差が、アンプドライバ回路３０５によって、増幅及び検知される。

センスアンプ回路３０の２本のデータバスＳＢＵＳ０，ＳＢＵＳ１の電位差の差動増幅によってセンスラッチ３００のデータが判別されるため、本実施形態のフラッシュメモリは、データバスＳＢＵＳの電位差の変動が小さくても、センスラッチ３００が格納しているデータを、比較的高い精度で判別できる。また、センスラッチ３００が接続されたデータバスＳＢＵＳの電位の小さな振幅で、センスラッチ３００の格納データを判別できるため、本実施形態のフラッシュメモリは、データの転送及びデータを判別するための演算の時間を短縮できる。

センスラッチ（ＳＬ＜０＞）３００のデータが、アンプドライバ回路３０５内に取り込まれた後、スイッチ素子ＧＳＴ０，ＧＳＴ１がオフされ、センスラッチ３００が、アンプドライバ回路３０５から電気的に分離される。

時間ｔ３において、スイッチ素子ＧＤＴ０，ＧＤＴ１がオンされ、データラッチ回路３１内のデータバスＤＢＵＳ０，ＤＢＵＳ１が、バスＢＵＳ０，ＢＵＳ１を経由して、アンプドライバ回路３０５に接続される。

１番目のセンスラッチ（ＳＬ＜０＞）に対応する１番目のデータラッチ（ＤＬ＜０＞）内に、センスラッチ（ＳＬ＜０＞）のデータ（正相信号）が、転送される場合、データラッチ（ＤＬ＜０＞）３０１の２つの転送スイッチＤＴ０，ＤＴ０Ｂのうち、正相側の入出力端子が接続された転送スイッチＤＴ０が、スイッチ素子ＧＳＴと実質的に同じタイミングで、オンされる。オン状態の転送スイッチＤＴ０によって、データラッチ（ＤＬ＜０＞）は、正相側のデータバスＤＢＵＳ＜０＞に接続される。転送スイッチＤＴ０Ｂは、オフされ、データラッチ（ＤＬ＜０＞）の逆相側の入出力端子は、データバスＤＢＵＳ１から電気的に分離される。

“１”データが、データラッチ３１０に転送される場合、データバスＤＢＵＳ０は、充電状態が維持され、データラッチ（ＤＬ＜０＞）３１０の一方の転送スイッチＤＴ０がオンしたタイミングで、データが、データラッチ３１０に入力される。

例えば、“０”データが、データラッチ３１０に転送される場合、データラッチ（ＤＬ＜０＞）３１０の一方の転送スイッチＤＴ０がオンしたタイミングで、データバスＤＢＵＳ０は、駆動電位ＶＤＤからグランド電位ＶＳＳに放電される。これによって、“０”データが、データラッチ３１０に入力される。

データラッチ（ＤＬ＜０＞）３１０の他方の転送スイッチＤＴ０Ｂは、オフしているので、データラッチ（ＤＬ＜０＞）３１０の逆相側の入出力端子は、データバスＢＵＳ１，ＤＢＵＳ１から電気的に分離されている。

このように、センスラッチ（ＳＬ＜０＞）３００のデータ（正相信号）が、そのセンスラッチ３００に対応するデータラッチ（ＤＬ＜０＞）３１０に、格納される。

尚、データラッチ３１０の内部構成が、図５に示される回路構成を有する場合、上述のセンスラッチ３００の動作と同様の動作によって、データラッチ３１０内の各トランジスタが駆動され、データラッチ３１０内にデータが入力される。

センスアンプ回路３０のセンスラッチ３００のデータの反転データ（格納データの逆相信号）が、データラッチ回路３１のデータラッチ３１０に転送される場合において、アンプドライバ回路３０５に取り込まれたセンスラッチ３００のデータの逆相信号が出力されるように、データラッチ（ＤＬ＜０＞）３１０の正相側のデータバスＤＢＵＳ０の電位が制御される。これによって、センスラッチ３００のデータの反転データが、センスラッチ３００に対応するデータラッチ３１０に転送される。

そして、時間ｔ４において、データラッチ３１０の正相側のスイッチ素子ＧＤＴ０及び転送スイッチＤＴ０が、オフされ、センスラッチ３００からデータラッチ３１０へのデータの出力が、完了する。センスラッチ３００からデータラッチ３１０に転送されたデータは、所定のタイミングで、オン状態のスイッチ素子ＳＷ０を介して、データラッチ３１０からＩ／ＯバスＩＯＢＵＳに出力される。Ｉ／ＯバスＩＯＢＵＳ上のデータは、データ入出力バッファ７を経由して、フラッシュメモリの外部（例えば、コントローラ）へ転送される。

以上のように、本実施形態のフラッシュメモリのカラム制御回路が含むラッチ（例えば、センスアンプ回路内のセンスラッチ）のデータの入出力が実行される。

尚、データラッチ回路３１のデータラッチからセンスアンプ回路３０のセンスラッチ３００へのデータの出力は、図７を用いて説明した動作に関して、データラッチ３１０の動作とセンスラッチ３００の動作とを入れ替えて、実行すればよい。すなわち、データラッチ３１０の格納データが、アンプドライバ回路３０５の差動増幅によりアンプドライバ回路３０５に取り込まれた後、そのデータが、センスラッチ３００の正相側の入出力端子に、入力される。

上述のように、本実施形態のフラッシュメモリのセンスアンプ回路内のセンスラッチの回路構成に関して、２本のデータバス間ＳＢＵＳ間において２つのセンスラッチ３００がペアを形成している。

本実施形態のフラッシュメモリのデータ転送において、センスラッチ３００の格納データの判別が、ラッチ３００が接続された２本のデータバスＳＢＵＳの電位差を差動増幅することによって、実行される。

これによって、本実施形態のフラッシュメモリのデータの転送時、データバスＳＢＵＳの電位を、駆動電位ＶＤＤからグランド電位ＶＳＳまでの範囲で大きく振幅（例えば、フルスイング）させなくても、センスラッチ３００のデータを判別できる。

この結果として、本実施形態のフラッシュメモリのデータ転送によれば、センスラッチ３００のデータ判別時におけるデータバスの充電及び放電によって発生する電流を、小さくでき、フラッシュメモリの消費電力を低減できる。

本実施形態のフラッシュメモリのデータ転送によれば、２本のデータバスＳＢＵＳ間の電位差の差動増幅動作によって、データバスＳＢＵＳの電位の小さい変動で、センスラッチ３００のデータを判別できるため、センスラッチ３００のデータの転送及び判別（演算処理）を、高速化できる。

上述のように、１つのセンスラッチ３００（及びデータラッチ３１０）に２本のデータバスＳＢＵＳ，ＤＢＵＳが接続されていたとしても、２つのセンスラッチ３００に対して２本のデータバスが共通化されるため、配線に起因するチップの面積の増大を抑制でき、フラッシュメモリのチップのサイズを縮小できる。

以上のように、本実施形態のフラッシュメモリの動作によれば、フラッシュメモリの動作特性を向上できる。

［その他］
本実施形態において、半導体メモリとして、フラッシュメモリを例示したが、本実施形態のカラム制御回路内のラッチの回路構成は、メモリセルアレイのカラムの制御方式が実質的に同じであれば、ＭＲＡＭ（Magnetoresistive RAM）、ＲｅＲＡＭ（Resistive RAM）及びＰＣＲＡＭ（Phase Change RAM）のようなメモリ（例えば、抵抗変化型メモリ）にも適用できる。

半導体メモリのメモリセルアレイは、３次元構造のメモリセルアレイでもよい。３次元構造のメモリセルアレイは、メモリセルが基板表面に対して平行方向に配列され、且つ、メモリセルが、基板表面に対して垂直方向に積層されている。３次元構造のメモリセルアレイにおいて、トランジスタのチャネル長方向が基板表面に対して垂直方向と平行なトランジスタ（縦型トランジスタ）が、メモリセルトランジスタ及びセレクトトランジスタの少なくとも一方に用いられる。

尚、本実施形態の半導体メモリのメモリセルアレイは、クロスポイント型のメモリセルアレイでもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１：メモリセルアレイ、２：ロウ制御回路、３：カラム制御回路、３０：センスアンプ回路、３１：データラッチ回路、３００：センスラッチ、３０１：アンプドライバ回路、３１０：データラッチ。

Claims (4)

1. 第１のビット線に接続された第１のメモリセルと、第２のビット線に接続された第２のメモリセルとを含むメモリセルアレイと、
   前記第１のメモリセルの第１のデータを格納するために設けられ、第１及び第２のデータバス間に接続される第１のラッチと、前記第２のメモリセルの第２のデータを格納するために設けられ、前記第１及び第２のデータバス間に接続される第２のラッチと、を含むカラム制御回路と、
   を具備し、
   前記第１のラッチは、前記第１のデータバスに接続された第１の正相端子と、前記第２のデータバスに接続された第１の逆相端子とを含み、
   前記第２のラッチは、前記第２のデータバスに接続された第２の正相端子と、前記第１のデータバスに接続された第２の逆相端子とを含む、
   ことを特徴とする半導体メモリ。
2. 前記第１の正相端子に保持されている前記第１のデータを示す第１の信号に応じて、前記第１のデータバスが第１の電位になり、前記第１の逆相端子に保持されている前記第１のデータの反転信号を示す第２の信号に応じて、前記第２のデータが前記第１の電位と異なる前記第２の電位になり、
   前記第１のデータバスの前記第１の電位と前記第２のデータバスの前記第２の電位との電位差が差動増幅されて、前記第１のラッチ内に格納されている前記第１のデータが判別される、
   ことを特徴とする請求項１に記載の半導体メモリ。
3. 前記カラム制御回路は、前記第１のデータバスに接続される一端と前記第２のデータバスに接続される他端とを有し、前記第１及び第２のデータバスを充電状態または放電状態にし、前記第１及び第２のデータバスの電位差を差動増幅し、前記第１及び第２のラッチ内に格納されているデータを判別するアンプ回路を、含むことを特徴とする請求項１又は２に記載の半導体メモリ。
4. 前記カラム制御回路は、前記１のラッチに対応するように設けられ、前記第１のデータバスに接続される第３の正相端子と、前記第２のデータバスに接続される第３の逆相端子とを有する第３のラッチと、前記第２のラッチに対応するように設けられ、前記第２のデータバスに接続される第４の正相端子と、前記第１のデータバスに接続される第４の逆相端子とを有する第３のラッチと、を含むデータラッチ回路を、含むことを特徴とする請求項１乃至３のいずれか１項に記載の半導体メモリ。

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