JP2015028994A - 半導体装置の製造方法および半導体装置 - Google Patents
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Abstract
Description
実施の形態1における縦型JFETを有する半導体装置を図1〜図3を用いて説明する。なお、実施の形態1で用いる基板には、シリコン単体よりもバンドギャップの広い材料として、例えば炭化シリコン(SiC)を用いている。
実施の形態2が前述した実施の形態1と相違する点は、縦型JFETのゲート領域の上面にシリサイド層が形成されていることである。すなわち、実施の形態2における縦型JFETを有する半導体装置の基本的な構成は、前述した実施の形態1における縦型JFETを有する半導体装置と同一である。しかし、実施の形態2における縦型JFETでは、ゲート領域の上面にシリサイド層が形成されている。
DE ドレイン電極
DR ドレイン領域
EPI エピタキシャル層
FR ドリフト領域
GCNT ゲートコンタクトホール
GE ゲート電極
GP ゲートパッド
GR,GR1,GR2 ゲート領域
ISL 層間絶縁膜
Lch,Lch1,Lch2 チャネル長
NSD,NSG,NSPG,NSS ニッケルシリサイド(NiSi)膜
PGR ゲート引出し領域
RP1,RP2 レジストパターン
SCNT ソースコンタクトホール
SE ソース電極
SO1〜SO6 酸化シリコン膜
SP ソースパッド
SR ソース領域
SUB 基板
TC スルーホール
TE ターミネーション領域
TN 窒化チタン膜
Wch チャネル幅
Claims (14)
- (a)炭化シリコンからなる第1導電型の基板を準備する工程、
(b)前記基板の表面に前記第1導電型のエピタキシャル層を形成する工程、
(c)第1イオン注入により、前記第1導電型の不純物を前記エピタキシャル層に導入して、前記エピタキシャル層の上面から第1深さを有するソース領域を形成する工程、
(d)第2イオン注入により、前記第1導電型と異なる第2導電型の不純物を前記ソース領域の下の前記エピタキシャル層に導入して、複数のゲート領域を第1方向に互いに離間して形成する工程、
(e)第1エッチングにより、前記ゲート領域の上面の上に位置する前記ソース領域を除去する工程、
(f)前記(e)工程の後、前記ゲート領域の側面のエッチング速度が前記ゲート領域の中央のエッチング速度よりも遅い第2エッチングにより、前記ゲート領域の上面を加工する工程、
(g)前記ソース領域と電気的に接続するソース電極を形成する工程、
(h)前記ゲート領域と電気的に接続するゲート電極を形成する工程、
(i)前記基板の裏面と電気的に接続するドレイン電極を形成する工程、
を含む、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(e)工程では、前記ゲート領域の上面は、前記基板の表面に対して平行に形成され、
前記(f)工程では、前記ゲート領域の上面は、前記第1方向に沿った断面において、前記ゲート領域の側面から前記ゲート領域の中央に向かって低くなる傾斜を有して形成される、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(d)工程では、前記ゲート領域の下面は、前記基板の表面に対して平行に形成され、前記ゲート領域の側面は、前記基板の表面に対して垂直に形成される、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(f)工程では、前記第1方向に沿った断面において、前記ゲート領域の上面の形状は、V字形状、U字形状、または中央部分が前記基板の表面に対して平行で、前記中央部分から両側面に向かって傾斜を有する形状である、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記ゲート領域は、前記第2導電型の不純物のイオン注入を複数回行うことにより形成され、前記ゲート領域の側面における上面から下面へ向かう方向の濃度分布が均一である、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、前記(f)工程と前記(g)工程との間に、
(j)前記エピタキシャル層の上面に絶縁膜および窒化チタン膜を順次形成する工程、
(k)前記窒化チタン膜をエッチングして、前記ソース領域の側壁に前記窒化チタン膜からなるサイドウォールを形成する工程、
(l)露出している前記絶縁膜を除去して、前記ゲート領域の上面および前記ソース領域の上面を露出させる工程、
(m)前記ゲート領域の上面および前記ソース領域の上面に選択的にシリサイド層を形成する工程、
(n)前記サイドウォールを除去する工程、
を含む、半導体装置の製造方法。 - 請求項6記載の半導体装置の製造方法において、
前記シリサイド層はニッケルシリサイドからなる、半導体装置の製造方法。 - 炭化シリコンからなる第1導電型の基板と、
前記基板の表面に形成された前記第1導電型のエピタキシャル層と、
前記エピタキシャル層の上面から第1深さを有して、第1方向に互いに離間して設けられた複数のソース領域と、
前記複数のソース領域の下に位置する複数のチャネル形成領域と、
隣り合う前記チャネル形成領域の間に設けられた複数のゲート領域と、
前記複数のソース領域と電気的に接続するように形成されたソース電極と、
前記複数のゲート領域と電気的に接続するように形成されたゲート電極と、
前記基板の裏面と電気的に接続するように形成されたドレイン電極と、
を備え、
前記ゲート領域の上面は、前記ソース領域と前記チャネル形成領域との境界よりも下に位置し、前記第1方向に沿った断面において、前記ゲート領域の側面から前記ゲート領域の中央に向かって低くなる傾斜を有する、半導体装置。 - 請求項8記載の半導体装置において、
前記ゲート領域の下面は、前記基板の表面に対して平行であり、
前記ゲート領域の側面は、前記基板の表面に対して垂直である、半導体装置。 - 請求項8記載の半導体装置において、
前記第1方向に沿った断面において、前記ゲート領域の上面の形状は、V字形状、U字形状、または中央部分が前記基板の表面に対して平行で、前記中央部分から両側面に向かって傾斜を有する形状である、半導体装置。 - 請求項8記載の半導体装置において、
前記ゲート領域の側面における下面から上面までの距離が、前記ゲート領域の中央における下面から上面までの距離よりも長い、半導体装置。 - 請求項8記載の半導体装置において、
前記ゲート領域の側面における上面から下面へ向かう方向の濃度分布が均一である、半導体装置。 - 請求項8記載の半導体装置において、
前記ゲート領域の上面にシリサイド層を有する、半導体装置。 - 請求項13記載の半導体装置において、
前記シリサイド層はニッケルシリサイドからなる、半導体装置。
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