JP2015028994A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

Info

Publication number
JP2015028994A
JP2015028994A JP2013157692A JP2013157692A JP2015028994A JP 2015028994 A JP2015028994 A JP 2015028994A JP 2013157692 A JP2013157692 A JP 2013157692A JP 2013157692 A JP2013157692 A JP 2013157692A JP 2015028994 A JP2015028994 A JP 2015028994A
Authority
JP
Japan
Prior art keywords
region
gate region
semiconductor device
gate
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013157692A
Other languages
English (en)
Other versions
JP6138619B2 (ja
Inventor
耕一 新井
Koichi Arai
耕一 新井
康明 籠利
Yasuaki Kagotoshi
康明 籠利
賢一 久田
Kenichi Hisada
賢一 久田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2013157692A priority Critical patent/JP6138619B2/ja
Priority to US14/325,614 priority patent/US9466734B2/en
Priority to CN201410368009.8A priority patent/CN104347428A/zh
Publication of JP2015028994A publication Critical patent/JP2015028994A/ja
Application granted granted Critical
Publication of JP6138619B2 publication Critical patent/JP6138619B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H01L29/8083—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】製造歩留りを低下させることなく、オフ性能の優れた縦型ＪＦＥＴを有する半導体装置を実現する。【解決手段】チャネル幅方向に沿った断面において四角形状のゲート領域ＧＲを、不純物のイオン注入によりソース領域ＳＲの下に形成する。その後、第１エッチングにより、ゲート領域ＧＲの上面の上に位置するソース領域ＳＲを除去してソース領域ＳＲとゲート領域ＧＲとを分離し、さらに、ゲート領域ＧＲの側面のエッチング速度がゲート領域ＧＲの中央のエッチング速度よりも遅い第２エッチングにより、ゲート領域ＧＲの上面を加工する。これにより、基板ＳＵＢの表面に対して平行に形成された下面と、ソース領域ＳＲとチャネル形成領域との境界よりも下に位置し、チャネル幅方向に沿った断面において側面から中央に向かって低くなる傾斜を有する上面とを備えるゲート領域ＧＲが形成されて、ばらつきの少ないチャネル長を得ることができる。【選択図】図３

Description

本発明は半導体装置の製造方法および半導体装置に関し、例えば縦型の接合電界効果トランジスタ（ＪＦＥＴ：Junction Field Effect Transistor）を有する半導体装置に好適に利用できるものである。
例えば米国特許第２０１００１４８１８６号明細書（特許文献１）には、内向きに先細りする傾斜した側壁を備えた領域を有する縦型ＪＦＥＴが記載されている。この側壁が垂直面から基板表面に向けて５°以上の角度を有しており、角度付きイオン注入を用いない側壁ドーピングが可能であることから、均一で十分に制御されたチャネル幅を有する縦型ＪＦＥＴを形成できることを特徴としている。
また、特開２００３−２０９２６３号公報（特許文献２）には、ｎ＋型ドレイン半導体部とｐ＋型ドレイン半導体部を有する縦型ＪＦＥＴの構造およびその製造方法が記載されている。チャネル半導体部はｐ＋型ゲート半導体部の間に位置し、ｐ＋型ゲート半導体部に制御される。
また、特開２０１０−１４７４０５号公報（特許文献３）には、ゲート領域とチャネル領域との間のｐｎ接合近傍に不純物を導入することにより、耐圧の向上とオン抵抗の低減とが両立できるノーマリオフ型のＪＦＥＴが記載されている。
米国特許第２０１００１４８１８６号明細書 特開２００３−２０９２６３号公報 特開２０１０−１４７４０５号公報
縦型ＪＦＥＴでは、チャネル長を長くすることにより、オフ性能を向上させることができる。
例えば前記特許文献１に記載の縦型ＪＦＥＴでは、傾斜した側壁を有するトレンチを基板に形成した後、イオン注入によりその側壁に不純物を導入することによって、トレンチの側壁にゲート領域を形成する方法が開示されている。この形成方法を用いれば、チャネル長を長くすることができるので、縦型ＪＦＥＴのオフ性能を向上させることができる。しかし、側壁の傾斜角度の制御が難しく、側壁の傾斜角度のばらつきによりチャネル幅が変動するため、安定した製造歩留りが得られないという問題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、まず、不純物のイオン注入により、チャネル幅方向に沿った断面において四角形状のゲート領域をソース領域の下に形成する。その後、第１エッチングにより、ゲート領域の上面の上に位置するソース領域を除去してソース領域とゲート領域とを分離し、さらに、ゲート領域の側面のエッチング速度がゲート領域の中央のエッチング速度よりも遅い第２エッチングにより、ゲート領域の上面を加工する。これにより、基板の表面に対して平行に形成された下面と、ソース領域とチャネル形成領域との境界よりも下に位置し、チャネル幅方向に沿った断面において側面から中央に向かって低くなる傾斜を有する上面とを備えるゲート領域を形成する。
一実施の形態によれば、製造歩留りを低下させることなく、オフ性能の優れた縦型ＪＦＥＴを有する半導体装置を実現することができる。
実施の形態１における半導体装置の平面レイアウト構成（エピタキシャル層から１層目の金属膜（ソース電極およびゲート電極））の一例を示す要部平面図である。 実施の形態１における半導体装置の平面レイアウト構成（コンタクトホールから２層目の金属膜（ソースパッドおよびゲートパッド））の一例を示す要部平面図である。 実施の形態１における半導体装置の構成の一例を示す要部断面図（図１および図２に示すＡ−Ａ線に沿った要部断面図）である。 （ａ）は実施の形態１におけるゲート領域を拡大して示す断面図、（ｂ）は比較例におけるゲート領域を拡大して示す断面図である。 （ａ）は実施の形態１におけるゲート領域の上面の傾斜の第１変形例を拡大して示す断面図、（ｂ）は実施の形態１におけるゲート領域の上面の傾斜の第２変形例を拡大して示す断面図である。 （ａ）は実施の形態１におけるゲート領域の第１変形例を拡大して示す断面図、（ｂ）は実施の形態１におけるゲート領域の第２変形例を拡大して示す断面図である。 実施の形態１における半導体装置の製造工程を示す要部断面図である。 図６に続く、半導体装置の製造工程を示す要部断面図である。 図７に続く、半導体装置の製造工程を示す要部断面図である。 図８に続く、半導体装置の製造工程を示す要部断面図である。 図９に続く、半導体装置の製造工程を示す要部断面図である。 図１０に続く、半導体装置の製造工程を示す要部断面図である。 図１１に続く、半導体装置の製造工程を示す要部断面図である。 図１２に続く、半導体装置の製造工程を示す要部断面図である。 図１３に続く、半導体装置の製造工程を示す要部断面図である。 図１４に続く、半導体装置の製造工程を示す要部断面図である。 図１５に続く、半導体装置の製造工程を示す要部断面図である。 図１６に続く、半導体装置の製造工程を示す要部断面図である。 実施の形態２における半導体装置の構成一例を示す要部断面図である。 実施の形態２における半導体装置の製造工程を示す要部断面図である。 図１９に続く、半導体装置の製造工程を示す要部断面図である。 図２０に続く、半導体装置の製造工程を示す要部断面図である。 図２１に続く、半導体装置の製造工程を示す要部断面図である。 図２２に続く、半導体装置の製造工程を示す要部断面図である。
以下の実施の形態においては、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す。また、以下の実施の形態を説明するための全図において、同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
実施の形態１における縦型ＪＦＥＴを有する半導体装置を図１〜図３を用いて説明する。なお、実施の形態１で用いる基板には、シリコン単体よりもバンドギャップの広い材料として、例えば炭化シリコン（ＳｉＣ）を用いている。
図１は、実施の形態１における半導体装置の平面レイアウト構成（エピタキシャル層から１層目の金属膜（ソース電極およびゲート電極））の一例を示す要部平面図である。図２は、実施の形態１における半導体装置の平面レイアウト構成（コンタクトホールから２層目の金属膜（ソースパッドおよびゲートパッド））の一例を示す要部平面図である。図３は、実施の形態１における半導体装置の構成の一例を示す要部断面図（図１および図２に示すＡ−Ａ線に沿った要部断面図）である。
図１および図３に示すように、ドレイン領域ＤＲとなる基板ＳＵＢの表面にドリフト領域ＦＲとなるエピタキシャル層ＥＰＩが形成されている。基板ＳＵＢおよびエピタキシャル層ＥＰＩは、ｎ型不純物が導入された炭化シリコン（ＳｉＣ）からなる。エピタキシャル層ＥＰＩに導入されているｎ型不純物の不純物濃度は、基板ＳＵＢに導入されているｎ型不純物の不純物濃度よりも低い。エピタキシャル層ＥＰＩの厚さは、例えば５〜１０μｍである。
エピタキシャル層ＥＰＩには、その上面から内部に達する複数のゲート領域ＧＲがｘ方向（第１方向、チャネル幅方向）に互いに離間して形成されている。ゲート領域ＧＲは、エピタキシャル層ＥＰＩにｐ型不純物を導入した半導体領域から形成されている。そして、ゲート領域ＧＲは、ｘ方向と直交するｙ方向（第２方向）に延在して形成されており、隣り合うゲート領域ＧＲに挟まれたエピタキシャル層ＥＰＩがチャネル形成領域として機能する。つまり、隣り合うゲート領域ＧＲの間隔がチャネル幅Ｗｃｈとなり、ゲート領域ＧＲの側面における深さ（上面から下面までの距離）がチャネル長Ｌｃｈとなる。チャネル幅Ｗｃｈは、例えば１μｍであり、チャネル長Ｌｃｈは、例えば１．５μｍである。
複数のゲート領域ＧＲが形成された各アクティブ領域の外周部を囲むように、ゲート引出し領域ＰＧＲ（図１ではハッチングで示す領域）が形成されている。ゲート引出し領域ＰＧＲは、エピタキシャル層ＥＰＩにｐ型不純物を導入した半導体領域から形成されており、複数のゲート領域ＧＲと電気的に繋がっている。ゲート引出し領域ＰＧＲに導入されているｐ型不純物の不純物濃度は、複数のゲート領域ＧＲに導入されているｐ型不純物の不純物濃度よりも高い。
このゲート引出し領域ＰＧＲ上には、酸化シリコン膜ＳＯ５を挟んでゲート電極ＧＥが形成されている。ゲート電極ＧＥは、酸化シリコン膜ＳＯ５に形成されたゲートコンタクトホールＧＣＮＴを通じて、ゲート引出し領域ＰＧＲと電気的に接続しており、ゲート電極ＧＥとゲート引出し領域ＰＧＲとの間にはシリサイド層が形成されている。ゲート電極ＧＥは、例えば下層からチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、およびアルミニウム（Ａｌ）膜を順次堆積した積層膜からなる。シリサイド層は、例えばニッケルシリサイド（ＮｉＳｉ）層ＮＳＰＧからなり、シリサイド層を設けることにより、ゲート引出し領域ＰＧＲとゲート電極ＧＥとの接触抵抗を低減して、ゲート配線の低抵抗化を図ることができる。
また、全アクティブ領域の外周部を囲むように、ターミネーション領域ＴＥが形成されている。このターミネーション領域ＴＥは、半導体装置の外周部における電界強度の緩和を目的に形成された領域である。ターミネーション領域ＴＥは、エピタキシャル層ＥＰＩにｐ型不純物を導入した半導体領域から形成されており、複数のゲート領域ＧＲおよびゲート引出し領域ＰＧＲと電気的に繋がっている。ターミネーション領域ＴＥに導入されているｐ型不純物の不純物濃度は、複数のゲート領域ＧＲに導入されているｐ型不純物の不純物濃度よりも低い。
また、隣り合うゲート領域ＧＲに挟まれたエピタキシャル層ＥＰＩの上面領域にソース領域ＳＲが形成されている。ソース領域ＳＲは、エピタキシャル層ＥＰＩにｎ型不純物を導入した半導体領域から形成されている。ソース領域ＳＲに導入されているｎ型不純物の不純物濃度は、エピタキシャル層ＥＰＩに導入されているｎ型不純物の不純物濃度よりも高い。
このソース領域ＳＲ上には、酸化シリコン膜ＳＯ５を挟んでソース電極ＳＥが形成されている。ソース電極ＳＥは、酸化シリコン膜ＳＯ５に形成されたソースコンタクトホールＳＣＮＴを通じて、ソース領域ＳＲと電気的に接続しており、ソース電極ＳＥとソース領域ＳＲとの間にはシリサイド層が形成されている。ソース電極ＳＥは、例えば下層からチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、およびアルミニウム（Ａｌ）膜を順次堆積した積層膜からなる。シリサイド層は、例えばニッケルシリサイド（ＮｉＳｉ）層ＮＳＳからなり、シリサイド層を設けることにより、ソース領域ＳＲとソース電極ＳＥとの接触抵抗を低減して、ソース配線の低抵抗化を図ることができる。
そして、ドレイン領域ＤＲとなる基板ＳＵＢの裏面には、ドレイン電極ＤＥがシリサイド層を介して形成されている。ドレイン電極ＤＥは、例えば下層からチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、およびアルミニウム（Ａｌ）膜を順次堆積した積層膜からなる。シリサイド層は、例えばニッケルシリサイド（ＮｉＳｉ）層ＮＳＤからなり、シリサイド層を設けることにより、基板ＳＵＢとドレイン電極ＤＥとの接触抵抗を低減して、ドレイン配線の低抵抗化を図ることができる。
さらに、図２および図３に示すように、ソース電極ＳＥおよびゲート電極ＧＥを覆うように層間絶縁膜ＩＳＬが形成されている。そして、この層間絶縁膜ＩＳＬ上には、ソースパッドＳＰおよびゲートパッドＧＰが形成されており、層間絶縁膜ＩＳＬに形成されたスルーホールＴＣを介して、ソースパッドＳＰはソース電極ＳＥと電気的に接続し、ゲートパッドＧＰはゲート電極ＧＥと電気的に接続している。これにより、縦型ＪＦＥＴを有する半導体装置には、基板ＳＵＢの表面側にソースパッドＳＰおよびゲートパッドＧＰが形成され、基板ＳＵＢの裏面側にドレイン電極ＤＥが形成されていることになり、これらの端子に外部から電気信号を印加することにより、複数の縦型ＪＦＥＴを動作させることができる。
実施の形態１では、縦型ＪＦＥＴのチャネル幅方向に沿ったゲート領域ＧＲの断面形状に特徴を有する。
すなわち、前述の図３に示すように、ゲート領域ＧＲの側面（チャネル形成領域とゲート領域ＧＲとの境界であるｐｎ接合部）は、基板ＳＵＢの表面に対して垂直に形成されている。また、ゲート領域ＧＲの下面（基板ＳＵＢの表面から近い側の面）は平坦であり、基板ＳＵＢの表面に対して平行に形成されている。
一方、ゲート領域ＧＲの上面（基板ＳＵＢの表面から遠い側の面、下面と反対側の面）は、ソース領域ＳＲとチャネル形成領域との境界よりも下に位置し、基板ＳＵＢの表面に対して平行に形成されておらず、チャネル幅方向に沿った断面において、側面から中央に向かって低くなる傾斜を有している。
具体的に説明すると、ゲート領域ＧＲの中央部分の上面は平坦であり、基板ＳＵＢの表面に対して平行に形成されている。しかし、ゲート領域ＧＲの上面は中央部分から両側面にかけて、基板ＳＵＢの表面に対して両側面に向かって徐々に離れる傾斜を有している。そして、チャネル幅方向に沿った断面において、ゲート領域ＧＲの側面における下面から上面までの距離が、ゲート領域ＧＲの中央部分における下面から上面までの距離よりも長くなるように、ゲート領域ＧＲは形成されている。
次に、実施の形態１におけるゲート領域ＧＲの断面形状の効果について説明する。
（１）ゲート領域ＧＲの下面を、基板ＳＵＢの表面に対して平行に形成する効果について、図４Ａ（ａ）および（ｂ）を用いて説明する。図４Ａ（ａ）は、実施の形態１におけるゲート領域を拡大して示す断面図であり、図４Ａ（ｂ）は、比較例におけるゲート領域を拡大して示す断面図である。
図４Ａ（ａ）に示すように、実施の形態１では、ゲート領域ＧＲ１の下面を、基板ＳＵＢの表面に対して平行に形成している。これに対して、図４Ａ（ｂ）に示すように、比較例では、ゲート領域ＧＲ２の中央部分の下面は、基板ＳＵＢの表面に対して平行に形成されているが、ゲート領域ＧＲ２の下面は中央部分から両側面にかけて、基板ＳＵＢの表面に対して両側面に向かって徐々に離れる傾斜を有している。
すなわち、実施の形態１であるゲート領域ＧＲ１の中央部分における上面から下面までの距離と、比較例であるゲート領域ＧＲ２の中央部分における上面から下面までの距離とは同じである。しかし、実施の形態１であるゲート領域ＧＲ１の側面における上面から下面までの距離は、比較例であるゲート領域ＧＲ２の側面における上面から下面までの距離よりも長くなっている。
ところで、縦型ＪＦＥＴのチャネル長は、チャネル形成領域とゲート領域との境界であるｐｎ接合部の長さ、すなわち、ゲート領域の側面における上面から下面までの距離によって決まる。従って、実施の形態１であるゲート領域ＧＲ１を有する縦型ＪＦＥＴのチャネル長Ｌｃｈ１は、比較例であるゲート領域ＧＲ２を有する縦型ＪＦＥＴのチャネル長Ｌｃｈ２よりも長いことになる（Ｌｃｈ１＞Ｌｃｈ２）。その結果、その下面を平坦に形成したゲート領域ＧＲ１を有する実施の形態１である縦型ＪＦＥＴの方が、その下面に傾斜を形成したゲート領域ＧＲ２を有する比較例である縦型ＪＦＥＴよりもオフ性能が向上することになる。
（２）ゲート領域ＧＲの上面が、ソース領域ＳＲとチャネル形成領域との境界よりも下に位置し、ゲート領域ＧＲの側面から中央に向かって低くなる傾斜を有する効果について、前述の図３を用いて説明する。
ソース領域ＳＲとゲート領域ＧＲとが接触すると、ソース領域ＳＲとゲート領域ＧＲとの間に電流が流れて縦型ＪＦＥＴの信頼性が低下する。そのため、ソース領域ＳＲとゲート領域ＧＲとを確実に離す必要がある。そこで、実施の形態１では、前述の図３に示すように、ソース領域ＳＲとゲート領域ＧＲとを確実に離すために、ゲート領域ＧＲの上面の上に位置するエピタキシャル層ＥＰＩおよびソース領域ＳＲをドライエッチング法により除去することにより、ソース領域ＳＲとゲート領域ＧＲとを分離している。
ところで、実施の形態１と異なり、ゲート領域ＧＲの側面から中央に向かって低くなる傾斜を形成せずに、ソース領域ＳＲとゲート領域ＧＲとを分離する場合は、ソース領域ＳＲとゲート領域ＧＲとが確実に離れるまで、ゲート領域ＧＲの上面は平坦にエッチングされる。しかし、このエッチングの際に、エッチンングの深さにばらつきが生じると、ゲート領域ＧＲの側面における上面から下面までの距離、すなわち縦型ＪＦＥＴのチャネル長にばらつきが生じることになる。
これに対して、ゲート領域ＧＲの側面から中央に向かって低くなる傾斜を形成して、ソース領域ＳＲとゲート領域ＧＲとを分離する実施の形態１の場合は、一旦、ソース領域ＳＲとゲート領域ＧＲとを分離できる深さまで、ゲート領域ＧＲの上面の上に位置するソース領域を平坦にエッチングする（１回目のエッチング）。その後、ソース領域ＳＲとゲート領域ＧＲとを確実に分離するため、ゲート領域ＧＲの上面をさらにエッチングする（２回目のエッチング）。
そして、この２回目のエッチングの際に、ゲート領域ＧＲの中央の上面のエッチング速度よりも、ゲート領域ＧＲの側面の上面のエッチング速度が遅くなるエッチング条件を用いる。これにより、ゲート領域ＧＲのエッチングの深さにばらつきが生じても、ゲート領域ＧＲの側面のエッチングの深さのばらつきを小さく抑えることができる。その結果、縦型ＪＦＥＴのチャネル長のばらつきを小さく抑えることができる。
なお、ソース領域ＳＲとゲート領域ＧＲとの分離を行うドライエッチング法による加工については、後述する縦型ＪＦＥＴを有する半導体装置の製造方法において詳細に説明する。
また、前述の図４Ａ（ａ）には、ゲート領域ＧＲ１の上面から傾斜を形成しているが、これに限定されるものではない。例えば図４Ｂ（ａ）に示すように、ソース領域ＳＲの途中から傾斜を形成してもよい。または、例えば図４Ｂ（ｂ）に示すように、ソース領域ＳＲとゲート領域ＧＲ１との間に位置するエピタキシャル層ＥＰＩから傾斜を形成してもよい。すなわち、ソース領域ＳＲとゲート領域ＧＲ１とが分離されていれば、このような構成を採用することも可能である。なお、これらの場合も前述の図４Ａ（ａ）と同様の効果を得ることができる。
また、前述の図３には、チャネル幅方向に沿った断面において、平坦部分と傾斜部分とを有するゲート領域ＧＲを示したが、これに限定されるものではない。例えば図５（ａ）に示すように、チャネル幅方向に沿った断面において、ゲート領域ＧＲの上面の形状は、Ｖ字形状であってもよい。または、例えば図５（ｂ）に示すように、チャネル幅方向に沿った断面において、ゲート領域ＧＲの上面の形状は、丸みを帯びたＵ字形状であってもよい。
次に、実施の形態１における縦型ＪＦＥＴを有する半導体装置の製造方法を図６〜図１７を用いて工程順に説明する。図６〜図１７は、実施の形態１における半導体装置の要部断面図である。
まず、図６に示すように、シリコン単体よりもバンドギャップの広い材料を用いた基板として、炭化シリコン（ＳｉＣ）からなる基板ＳＵＢを準備する。基板ＳＵＢはドレイン領域ＤＲとして利用することができ、その比抵抗は、例えば２０ｍΩ・ｃｍである。続いて、基板ＳＵＢの表面に炭化シリコン（ＳｉＣ）からなるエピタキシャル層ＥＰＩをエピタキシャル成長法により形成する。エピタキシャル層ＥＰＩはドリフト領域ＦＲとして利用することができる。エピタキシャル層ＥＰＩの厚さは、例えば５〜１０μｍであり、その不純物濃度は、例えば１〜２×１０１６ｃｍ−３である。
次に、エピタキシャル層ＥＰＩの上面に酸化シリコン膜ＳＯ１を形成する。酸化シリコン膜ＳＯ１は、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜であり、その厚さは、例えば２μｍである。続いて、リソグラフィ法によりレジストパターンＲＰ１を形成し、このレジストパターンＲＰ１をマスクとしたドライエッチング法により、複数の縦型ＪＦＥＴが形成されるアクティブ領域ＡＣＴの酸化シリコン膜ＳＯ１を除去する。
次に、図７に示すように、レジストパターンＲＰ１を除去した後、酸化シリコン膜ＳＯ１をマスクとして、イオン注入法によりエピタキシャル層ＥＰＩにｎ型不純物を導入して、ソース領域ＳＲを形成する。ソース領域ＳＲのエピタキシャル層ＥＰＩの上面からの深さは、例えば０．２μｍである。
ｎ型不純物は、例えば窒素（Ｎ）であり、複数回のイオン注入を行うことにより、所望する濃度プロファイルのソース領域ＳＲを形成することができる。例えばイオン注入を２回行った場合は、１回目のイオン注入条件として、ドーズ量は３Ｅ１４ｃｍ−２、エネルギーは５０ｋｅＶ、２回目のイオン注入条件として、ドーズ量は２Ｅ１４ｃｍ−２、エネルギーは１００ｋｅＶを例示することができる。
次に、図８に示すように、酸化シリコン膜ＳＯ１をウェットエッチング法により除去した後、エピタキシャル層ＥＰＩの上面に酸化シリコン膜ＳＯ２を形成する。酸化シリコン膜ＳＯ２は、例えばＴＥＯＳ膜であり、その厚さは、例えば１．５μｍである。続いて、リソグラフィ法により形成したレジストパターン（図示は省略）をマスクとして、ドライエッチング法によりゲート領域が形成される領域の酸化シリコン膜ＳＯ２を除去する。
次に、レジストパターンを除去した後、酸化シリコン膜ＳＯ２をマスクとして、イオン注入法によりエピタキシャル層ＥＰＩにｐ型不純物を導入して、互いに離間する複数のゲート領域ＧＲをチャネル幅方向に沿って形成する。このとき、チャネル幅方向に沿ったゲート領域ＧＲの断面が四角形状で、かつ、エピタキシャル層ＥＰＩの深さ方向に対してゲート領域ＧＲの不純物濃度が均一となるようにｐ型不純物はイオン注入される。また、ゲート領域ＧＲは、ソース領域ＳＲ下のエピタキシャル層ＥＰＩに、ソース領域ＳＲの下面から所定の距離を有して形成される。エピタキシャル層ＥＰＩの上面からゲート領域ＧＲの下面までの距離は、例えば１μｍである。
ｐ型不純物は、例えばアルミニウム（Ａｌ）であり、複数回のイオン注入を行うことにより、チャネル幅方向に沿ったゲート領域ＧＲの断面が四角形状で、かつ、エピタキシャル層ＥＰＩの深さ方向に対して均一な不純物濃度を有するようにゲート領域ＧＲを形成する。例えばイオン注入を６回行った場合は、１回目のイオン注入条件として、ドーズ量は２Ｅ１４ｃｍ−２、エネルギーは５０ｋｅＶ、２回目のイオン注入条件として、ドーズ量は２Ｅ１４ｃｍ−２、エネルギーは７５ｋｅＶ、３回目のイオン注入条件として、ドーズ量は２Ｅ１４ｃｍ−２、エネルギーは２５０ｋｅＶ、４回目のイオン注入条件として、ドーズ量は２Ｅ１４ｃｍ−２、エネルギーは３５０ｋｅＶ、５回目のイオン注入条件として、ドーズ量は２Ｅ１４ｃｍ−２、エネルギーは４５０ｋｅＶ、６回目のイオン注入条件として、ドーズ量は４Ｅ１４ｃｍ−２、エネルギーは７５０ｋｅＶを例示することができる。
次に、図９に示すように、酸化シリコン膜ＳＯ２をマスクとして、ゲート領域ＧＲが露出するまで、ソース領域ＳＲを含むエピタキシャル層ＥＰＩをドライエッチング法によりエッチングする。ここでは、エピタキシャル層ＥＰＩを基板ＳＵＢの表面に対して垂直にエッチングする（以降、垂直エッチング法と言う）。すなわち、ゲート領域ＧＲの上面は平坦にエッチングされる。
次に、図１０に示すように、酸化シリコン膜ＳＯ２をマスクとして、ソース領域ＳＲとゲート領域ＧＲとを確実に分離するため、ゲート領域ＧＲの上面をドライエッチング法によりさらにエッチングする。ここでは、ゲート領域ＧＲの中央のエッチング速度よりも、ゲート領域ＧＲの側面のエッチング速度を遅くして、ゲート領域ＧＲの上面が傾斜を有するようにエッチングする（以降、テーパーエッチング法と言う）。これにより、ゲート領域ＧＲのエッチングの深さにばらつきが生じても、ゲート領域ＧＲの側面のエッチングの深さのばらつきを小さく抑えることができる。その結果、縦型ＪＦＥＴのチャネル長のばらつきを小さく抑えることができる。
なお、実施の形態１では、イオン注入法を用いて予めゲート領域ＧＲを形成しているので、ゲート領域ＧＲをソース領域ＳＲと分離することが比較的容易である。従って、前述の図４Ｂ（ａ）および（ｂ）に示したように、ソース領域ＳＲとゲート領域ＧＲとが分離していることが明らかである場合には、前述の図９を用いて説明した垂直エッチングは、ソース領域ＳＲで止めてもよいし、ソース領域ＳＲとゲート領域ＧＲとの間に位置するエピタキシャル層ＥＰＩで止めてもよい。
上記垂直エッチング法のエッチング条件と、上記テーパーエッチング法のエッチング条件との比較を表１にまとめる。
Figure 2015028994
ガス比（エッチングガス／堆積ガス）は、垂直エッチング法が大きくテーパーエッチング法が小さい。ＲＦパワーは、垂直エッチング法が高パワーで、テーパーエッチング法が低パワーである。処理圧力は、垂直エッチング法が低圧で、テーパーエッチング法が高圧である。下部電極温度は、垂直エッチング法が高温で、テーパーエッチング法が低温である。
次に、図１１に示すように、酸化シリコン膜ＳＯ２をウェットエッチング法により除去した後、エピタキシャル層ＥＰＩの上面に酸化シリコン膜ＳＯ３を形成する。酸化シリコン膜ＳＯ３は、例えばＴＥＯＳ膜であり、その厚さは、例えば１．５μｍである。続いて、リソグラフィ法により形成したレジストパターン（図示は省略）をマスクとして、ドライエッチング法によりターミネーション領域が形成される領域の酸化シリコン膜ＳＯ３を除去する。
次に、レジストパターンを除去した後、酸化シリコン膜ＳＯ３をマスクとして、イオン注入法によりエピタキシャル層ＥＰＩにｐ型不純物を導入して、ターミネーション領域ＴＥを形成する。ターミネーション領域ＴＥは、半導体装置の外周部における電界強度の緩和を目的として形成される領域であり、ゲート領域ＧＲよりも深く形成され、ゲート領域ＧＲの不純物濃度よりも低濃度である。
ｐ型不純物は、例えばアルミニウム（Ａｌ）であり、複数回のイオン注入を行うことにより、エピタキシャル層ＥＰＩの上面からの深さがほぼ一定で、かつ、エピタキシャル層ＥＰＩの深さ方向に対して均一な不純物濃度を有するようにターミネーション領域ＴＥを形成する。例えばイオン注入を６回行った場合は、１回目のイオン注入条件として、ドーズ量は２Ｅ１２ｃｍ−２、エネルギーは５０ｋｅＶ、２回目のイオン注入条件として、ドーズ量は２Ｅ１２ｃｍ−２、エネルギーは７５ｋｅＶ、３回目のイオン注入条件として、ドーズ量は２Ｅ１２ｃｍ−２、エネルギーは２５０ｋｅＶ、４回目のイオン注入条件として、ドーズ量は２Ｅ１２ｃｍ−２、エネルギーは４０００ｋｅＶ、５回目のイオン注入条件として、ドーズ量は２Ｅ１２ｃｍ−２、エネルギーは５５０ｋｅＶ、６回目のイオン注入条件として、ドーズ量は４Ｅ１２ｃｍ−２、エネルギーは８５０ｋｅＶを例示することができる。
次に、図１２に示すように、酸化シリコン膜ＳＯ３をウェットエッチング法により除去した後、エピタキシャル層ＥＰＩの上面に酸化シリコン膜ＳＯ４を形成する。酸化シリコン膜ＳＯ４は、例えばＴＥＯＳ膜であり、その厚さは、例えば１．５μｍである。続いて、リソグラフィ法により形成したレジストパターン（図示は省略）をマスクとして、ドライエッチング法によりゲート引出し領域が形成される領域の酸化シリコン膜ＳＯ４を除去する。
次に、レジストパターンを除去した後、酸化シリコン膜ＳＯ４をマスクとして、イオン注入法によりエピタキシャル層ＥＰＩにｐ型不純物を導入して、ゲート引出し領域ＰＧＲを形成する。ゲート引出し領域ＰＧＲは、ゲート領域ＧＲの一部に繋がるように形成され、ゲート領域ＧＲの不純物濃度よりも高濃度である。
ｐ型不純物は、例えばアルミニウム（Ａｌ）であり、複数回のイオン注入を行うことにより、所望する濃度プロファイルのゲート引出し領域ＰＧＲを形成することができる。例えばイオン注入を３回行った場合は、１回目のイオン注入条件として、ドーズ量は１Ｅ１５ｃｍ−２、エネルギーは５０ｋｅＶ、２回目のイオン注入条件として、ドーズ量は１Ｅ１５ｃｍ−２、エネルギーは７５ｋｅＶ、３回目のイオン注入条件として、ドーズ量は１Ｅ１５ｃｍ−２、エネルギーは２５０ｋｅＶを例示することができる。
次に、酸化シリコン膜ＳＯ４をウェットエッチング法により除去した後、エピタキシャル層ＥＰＩの上面にカーボン（Ｃ）膜を形成する。続いて、例えば１８００℃の熱処理を行うことにより、エピタキシャル層ＥＰＩにイオン注入されたｎ型不純物およびｐ型不純物の活性化を行う。カーボン（Ｃ）膜をマスクとして熱処理を行うことにより、エピタキシャル層ＥＰＩからのシリコン（Ｓｉ）の流動を防ぐことができる。
次に、図１３に示すように、カーボン（Ｃ）膜をプラズマアッシャー法により除去した後、エピタキシャル層ＥＰＩの上面に酸化シリコン膜ＳＯ５を形成する。酸化シリコン膜ＳＯ５は、例えばＴＥＯＳ膜であり、その厚さは、例えば１μｍである。続いて、リソグラフィ法により形成したレジストパターン（図示は省略）をマスクとしたドライエッチング法により酸化シリコン膜ＳＯ５を加工して、ソース領域ＳＲ（１層目の金属膜からなるソース電極が接する部分）の上面を露出するソースコンタクトホールＳＣＮＴ、およびゲート引出し領域ＰＧＲの上面の一部（１層目の金属膜からなるゲート電極が接する部分）を露出するゲートコンタクトホールＧＣＮＴを形成する。
次に、レジストパターンを除去した後、ソースコンタクトホールＳＣＮＴおよびゲートコンタクトホールＧＣＮＴの内壁（底面および側面）を含む酸化シリコン膜ＳＯ５の上面にニッケル（Ｎｉ）膜をスパッタリング法により形成する。
続いて、図１４に示すように、第１シリサイドアニールを行い、ソース領域ＳＲ、およびゲート引出し領域ＰＧＲの一部の炭化シリコン（ＳｉＣ）とニッケル（Ｎｉ）とを反応させてニッケルシリサイド（ＮｉＳｉ）膜ＮＳＳ，ＮＳＰＧを形成した後、未反応のニッケル（Ｎｉ）を除去する。第１シリサイドアニールの温度は、例えば７００℃である。これにより、ソース領域ＳＲの上面に選択的にニッケルシリサイド（ＮｉＳｉ）膜ＮＳＳが形成され、ゲート引出し領域ＰＧＲの上面の一部に選択的にニッケルシリサイド（ＮｉＳｉ）膜ＮＳＰＧが形成される。
さらに、第２シリサイドアニールを行い、ニッケルシリサイド（ＮｉＳｉ）膜ＮＳＳ，ＮＳＰＧの低抵抗化を図る。第２シリサイドアニールの温度は、例えば１０００℃である。
同様に、基板ＳＵＢの裏面にも、上記シリサイド方法により、ニッケルシリサイド（ＮｉＳｉ）膜ＮＳＤを形成する。
次に、ソースコンタクトホールＳＣＮＴおよびゲートコンタクトＧＣＮＴの内部を含む酸化シリコン膜ＳＯ５の上面に１層目の金属膜を形成する。１層目の金属膜は、例えば下層からチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、およびアルミニウム（Ａｌ）膜が順次堆積された積層膜である。チタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜の厚さは、例えば２０ｎｍ、アルミニウム（Ａｌ）膜の厚さは、例えば３μｍである。
続いて、図１５に示すように、リソグラフィ法により形成したレジストパターン（図示は省略）をマスクとしたドライエッチング法により１層目の金属膜を加工して、ソース領域ＳＲにニッケルシリサイド（ＮｉＳｉ）膜ＮＳＳを介して電気的に接続するソース電極ＳＥ、およびゲート引出し領域ＰＧＲにニッケルシリサイド（ＮｉＳｉ）膜ＮＳＰＧを介して電気的に接続するゲート電極ＧＥを形成する。
次に、レジストパターンを除去した後、基板ＳＵＢの裏面にニッケルシリサイド（ＮｉＳｉ）膜ＮＳＤを介してドレイン電極ＤＥを形成する。ドレイン電極ＤＥは、例えば下層からチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、およびアルミニウム（Ａｌ）膜が順次堆積された積層膜である。
次に、図１６に示すように、ソース電極ＳＥおよびゲート電極ＧＥを覆うように、酸化シリコン膜ＳＯ５の上面に層間絶縁膜ＩＳＬを形成する。層間絶縁膜ＩＳＬは、例えばＴＥＯＳ膜であり、その厚さは、例えば１μｍである。続いて、リソグラフィ法により形成したレジストパターン（図示は省略）をマスクとしたドライエッチング法により酸化シリコン膜ＳＯ５を加工して、ソース電極ＳＥの上面の一部およびゲート電極ＧＥの上面の一部を露出するスルーホールＴＣ（前述の図２参照）を形成する。
次に、図１７に示すように、レジストパターンを除去した後、スルーホールＴＣの内部を含む層間絶縁膜ＩＳＬの上面に２層目の金属膜を形成する。２層目の金属膜は、例えば下層からチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、およびアルミニウム（Ａｌ）膜が順次堆積された積層膜である。チタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜の厚さは、例えば２０ｎｍ、アルミニウム（Ａｌ）膜の厚さは、例えば３μｍである。
続いて、リソグラフィ法により形成したレジストパターン（図示は省略）をマスクとしたドライエッチング法により２層目の金属膜を加工して、ソース電極ＳＥに電気的に接続するソースパッドＳＰ、およびゲート電極ＧＥに電気的に接続するゲートパッドＧＰを形成する（前述の図２参照）。
以上のようにして、実施の形態１における縦型ＪＦＥＴを有する半導体装置を製造することができる。
なお、実施の形態１では、ソース領域ＳＲの上面、ゲート引出し領域ＰＧＲの上面の一部、および基板ＳＵＢの裏面にニッケルシリサイド（ＮｉＳｉ）膜ＮＳＳ，ＮＳＰＧ，ＮＳＤを形成したが、これに限定されるものではなく、他のシリサイド膜、例えばチタンシリサイド（ＴｉＳｉ２）膜またはモリブデンシリサイド（ＭｏＳｉ２）膜などを形成してもよい。
このように、実施の形態１によれば、縦型ＪＦＥＴにおいて、ソース領域ＳＲとゲート領域ＧＲとの接触が回避でき、さらに、チャネル長を長く形成できることによりオフ性能が向上する。これにより、製造歩留りを低下させることなく、オフ性能の優れた縦型ＪＦＥＴを有する半導体装置を実現することができる。
（実施の形態２）
実施の形態２が前述した実施の形態１と相違する点は、縦型ＪＦＥＴのゲート領域の上面にシリサイド層が形成されていることである。すなわち、実施の形態２における縦型ＪＦＥＴを有する半導体装置の基本的な構成は、前述した実施の形態１における縦型ＪＦＥＴを有する半導体装置と同一である。しかし、実施の形態２における縦型ＪＦＥＴでは、ゲート領域の上面にシリサイド層が形成されている。
まず、実施の形態２による縦型ＪＦＥＴの構成の特徴について図１８を用いて説明する。図１８は、実施の形態２における半導体装置の構成一例を示す要部断面図である。
縦型ＪＦＥＴの高性能化のためには、ソース領域ＳＲの面積比を増加させることが必要である。しかし、半導体装置のサイズを大きくすることなく、ソース領域ＳＲの面積比を増加させるには、チャネル幅方向におけるゲート領域ＧＲの幅を縮小しなければならない。しかし、ゲート領域ＧＲの幅を縮小すると、ゲート配線の抵抗が増加するという問題が生じる。
ゲート配線の抵抗の増加を抑制する方法として、ゲート領域ＧＲの上面にシリサイド層を形成する方法がある。ただし、ゲート領域ＧＲの上面にシリサイド層を形成しても、ゲート領域ＧＲとシリサイド層との接触面積が小さいと、ゲート配線の抵抗を低減できる効果が得られない。
そこで、図１８に示すように、ゲート領域ＧＲの上面にゲート領域ＧＲの側面から中央に向かって低くなる傾斜を設けることにより、ゲート領域ＧＲの上面が平坦の場合よりも、ゲート領域ＧＲの上面の面積を増加させる。そして、その上面にシリサイド層を形成する。これにより、チャネル幅方向におけるゲート領域ＧＲの幅が小さくても、ゲート領域ＧＲとシリサイド層との接触面積が増加するので、ゲート配線の抵抗を低減することができる。
なお、図１８には、チャネル幅方向に沿った断面において、平坦部分と傾斜部分とを有するゲート領域ＧＲを示したが、これに限定されるものではない。例えば前述の図５（ａ）に示すように、チャネル幅方向に沿った断面において、ゲート領域ＧＲの上面の形状は、Ｖ字形状であってもよい。または、例えば前述の図５（ｂ）に示すように、チャネル幅方向に沿った断面において、ゲート領域ＧＲの上面の形状は、丸みを帯びたＵ字形状であってもよい。
次に、実施の形態２における縦型ＪＦＥＴを有する半導体装置の製造方法を図１９〜図２３を用いて工程順に説明する。図１９〜図２３は、実施の形態２における半導体装置の要部断面図である。なお、ゲート引出し領域ＰＧＲを形成するまでの製造過程は、前述した実施の形態１と同様であるため、その説明を省略する。
前述した実施の形態１に示した図１２に続いて、酸化シリコン膜ＳＯ４をウェットエッチング法により除去した後、エピタキシャル層ＥＰＩの上面にカーボン（Ｃ）膜を形成する。続いて、例えば１８００℃の熱処理を行うことにより、エピタキシャル層ＥＰＩにイオン注入されたｎ型不純物およびｐ型不純物の活性化を行う。カーボン（Ｃ）膜をマスクとして熱処理を行うことにより、エピタキシャル層ＥＰＩからのシリコン（Ｓｉ）の流動を防ぐことができる。
次に、図１９に示すように、カーボン（Ｃ）膜をプラズマアッシャー法により除去した後、エピタキシャル層ＥＰＩの上面に酸化シリコン膜ＳＯ６および窒化チタン（ＴｉＮ）膜ＴＮを順次形成する。酸化シリコン膜ＳＯ６の厚さは、例えば１０ｎｍであり、窒化チタン（ＴｉＮ）膜ＴＮの厚さは、例えば５０μｍである。続いて、ドライエッチング法により窒化チタン（ＴｉＮ）膜ＴＮをエッチングして、ソース領域ＳＲの側面を覆う窒化チタン（ＴｉＮ）膜ＴＮからなるサイドウォールを形成する。
さらに、リソグラフィ法によりレジストパターンＲＰ２を形成し、このレジストパターンＲＰ２をマスクとしたドライエッチング法により、露出する酸化シリコン膜ＳＯ６を除去する。これにより、ソース領域ＳＲの側壁を窒化チタン（ＴｉＮ）膜ＴＮおよび酸化シリコン膜ＳＯ６により被覆し、ソース領域ＳＲの上面、ゲート引出し領域ＰＧＲの上面の一部、およびゲート領域ＧＲの上面を露出させる。
次に、レジストパターンＲＰ２を除去した後、エピタキシャル層ＥＰＩの上面にニッケル（Ｎｉ）膜をスパッタリング法により形成する。続いて、図２０に示すように、第１シリサイドアニールを行い、ソース領域ＳＲ、ゲート引出し領域ＰＧＲの一部、およびゲート領域ＧＲの炭化シリコン（ＳｉＣ）とニッケル（Ｎｉ）とを反応させてニッケルシリサイド（ＮｉＳｉ）膜ＮＳＳ，ＮＳＰＧ，ＮＳＧを形成した後、未反応のニッケル（Ｎｉ）を除去する。第１シリサイドアニールの温度は、例えば７００℃である。これにより、ソース領域ＳＲの上面に選択的にニッケルシリサイド（ＮｉＳｉ）膜ＮＳＳを形成し、ゲート引出し領域ＰＧＲの上面の一部に選択的にニッケルシリサイド（ＮｉＳｉ）膜ＮＳＰＧを形成する。さらに、ゲート領域ＧＲの上面に選択的にニッケルシリサイド（ＮｉＳｉ）膜ＮＳＧを形成する。
さらに、第２シリサイドアニールを行い、ニッケルシリサイド（ＮｉＳｉ）膜ＮＳＳ，ＮＳＰＧ，ＮＳＧの低抵抗化を図る。第２シリサイドアニールの温度は、例えば１０００℃である。その後、窒化チタン（ＴｉＮ）膜ＴＮをＳＰＭ（硫酸過酸化水素水）洗浄によって除去する。
同様に、基板ＳＵＢの裏面にも、上記シリサイド方法により、ニッケルシリサイド（ＮｉＳｉ）膜ＮＳＤを形成する。
次に、図２１に示すように、エピタキシャル層ＥＰＩの上面に酸化シリコン膜ＳＯ５を形成する。酸化シリコン膜ＳＯ５は、例えばＴＥＯＳ膜であり、その厚さは、例えば１μｍである。続いて、リソグラフィ法により形成したレジストパターン（図示は省略）をマスクとしたドライエッチング法により酸化シリコン膜ＳＯ５を加工して、ソース領域ＳＲの上面に形成されたニッケルシリサイド（ＮｉＳｉ）層ＮＳＳ（１層目の金属膜からなるソース電極が接する部分）を露出するソースコンタクトホールＳＣＮＴ、およびゲート引出し領域ＰＧＲの上面に形成されたニッケルシリサイド（ＮｉＳｉ）層ＮＳＰＧ（１層目の金属膜からなるゲート電極が接する部分）を露出するゲートコンタクトホールＧＣＮＴを形成する。
次に、図２２に示すように、レジストパターンを除去した後、ソースコンタクトホールＳＣＮＴおよびゲートコンタクトホールＧＣＮＴの内部を含む酸化シリコン膜ＳＯ５の上面に１層目の金属膜を形成する。１層目の金属膜は、例えば下層からチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、およびアルミニウム（Ａｌ）膜が順次堆積された積層膜である。チタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜の厚さは、例えば２０ｎｍ、アルミニウム（Ａｌ）膜の厚さは、例えば３μｍである。
続いて、リソグラフィ法により形成したレジストパターン（図示は省略）をマスクとしたドライエッチング法により１層目の金属膜を加工して、ソース領域ＳＲにニッケルシリサイド（ＮｉＳｉ）膜ＮＳＳを介して電気的に接続するソース電極ＳＥ、およびゲート引出し領域ＰＧＲにニッケルシリサイド（ＮｉＳｉ）膜ＮＳＰＧを介して電気的に接続するゲート電極ＧＥを形成する。
次に、レジストパターンを除去した後、基板ＳＵＢの裏面にニッケルシリサイド（ＮｉＳｉ）膜ＮＳＤを介してドレイン電極ＤＥを形成する。ドレイン電極ＤＥは、例えば下層からチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、およびアルミニウム（Ａｌ）膜が順次堆積された積層膜である。
その後は、図２３に示すように、前述した実施の形態１と同様にして、層間絶縁膜ＩＳＬ、ならびに２層目の金属膜からなるソースパッドＳＰおよびゲートパッドＧＰ等を形成することにより、実施の形態２における縦型ＪＦＥＴを有する半導体装置を製造することができる。
なお、実施の形態２では、ソース領域ＳＲの上面、ゲート引出し領域ＰＧＲの上面の一部、ゲート領域ＧＲの上面、および基板ＳＵＢの裏面にニッケルシリサイド（ＮｉＳｉ）膜ＮＳＳ，ＮＳＰＧ，ＮＳＧ，ＮＳＤを形成したが、これに限定されるものではなく、他のシリサイド膜、例えばチタンシリサイド（ＴｉＳｉ２）膜またはモリブデンシリサイド（ＭｏＳｉ２）膜などを形成してもよい。
このように、実施の形態２によれば、縦型ＪＦＥＴにおいて、ゲート領域ＧＲの上面とシリサイド層との接触面積が増加するので、ゲート配線抵抗を低減することができる。これにより、前述の実施の形態１の効果に加えて、縦型ＪＦＥＴを有する半導体装置の高性能化を実現することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＡＣＴ アクティブ領域
ＤＥ ドレイン電極
ＤＲ ドレイン領域
ＥＰＩ エピタキシャル層
ＦＲ ドリフト領域
ＧＣＮＴ ゲートコンタクトホール
ＧＥ ゲート電極
ＧＰ ゲートパッド
ＧＲ，ＧＲ１，ＧＲ２ ゲート領域
ＩＳＬ 層間絶縁膜
Ｌｃｈ，Ｌｃｈ１，Ｌｃｈ２ チャネル長
ＮＳＤ，ＮＳＧ，ＮＳＰＧ，ＮＳＳ ニッケルシリサイド（ＮｉＳｉ）膜
ＰＧＲ ゲート引出し領域
ＲＰ１，ＲＰ２ レジストパターン
ＳＣＮＴ ソースコンタクトホール
ＳＥ ソース電極
ＳＯ１〜ＳＯ６ 酸化シリコン膜
ＳＰ ソースパッド
ＳＲ ソース領域
ＳＵＢ 基板
ＴＣ スルーホール
ＴＥ ターミネーション領域
ＴＮ 窒化チタン膜
Ｗｃｈ チャネル幅

Claims (14)

  1. （ａ）炭化シリコンからなる第１導電型の基板を準備する工程、
    （ｂ）前記基板の表面に前記第１導電型のエピタキシャル層を形成する工程、
    （ｃ）第１イオン注入により、前記第１導電型の不純物を前記エピタキシャル層に導入して、前記エピタキシャル層の上面から第１深さを有するソース領域を形成する工程、
    （ｄ）第２イオン注入により、前記第１導電型と異なる第２導電型の不純物を前記ソース領域の下の前記エピタキシャル層に導入して、複数のゲート領域を第１方向に互いに離間して形成する工程、
    （ｅ）第１エッチングにより、前記ゲート領域の上面の上に位置する前記ソース領域を除去する工程、
    （ｆ）前記（ｅ）工程の後、前記ゲート領域の側面のエッチング速度が前記ゲート領域の中央のエッチング速度よりも遅い第２エッチングにより、前記ゲート領域の上面を加工する工程、
    （ｇ）前記ソース領域と電気的に接続するソース電極を形成する工程、
    （ｈ）前記ゲート領域と電気的に接続するゲート電極を形成する工程、
    （ｉ）前記基板の裏面と電気的に接続するドレイン電極を形成する工程、
    を含む、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ｅ）工程では、前記ゲート領域の上面は、前記基板の表面に対して平行に形成され、
    前記（ｆ）工程では、前記ゲート領域の上面は、前記第１方向に沿った断面において、前記ゲート領域の側面から前記ゲート領域の中央に向かって低くなる傾斜を有して形成される、半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記（ｄ）工程では、前記ゲート領域の下面は、前記基板の表面に対して平行に形成され、前記ゲート領域の側面は、前記基板の表面に対して垂直に形成される、半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、
    前記（ｆ）工程では、前記第１方向に沿った断面において、前記ゲート領域の上面の形状は、Ｖ字形状、Ｕ字形状、または中央部分が前記基板の表面に対して平行で、前記中央部分から両側面に向かって傾斜を有する形状である、半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、
    前記ゲート領域は、前記第２導電型の不純物のイオン注入を複数回行うことにより形成され、前記ゲート領域の側面における上面から下面へ向かう方向の濃度分布が均一である、半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、前記（ｆ）工程と前記（ｇ）工程との間に、
    （ｊ）前記エピタキシャル層の上面に絶縁膜および窒化チタン膜を順次形成する工程、
    （ｋ）前記窒化チタン膜をエッチングして、前記ソース領域の側壁に前記窒化チタン膜からなるサイドウォールを形成する工程、
    （ｌ）露出している前記絶縁膜を除去して、前記ゲート領域の上面および前記ソース領域の上面を露出させる工程、
    （ｍ）前記ゲート領域の上面および前記ソース領域の上面に選択的にシリサイド層を形成する工程、
    （ｎ）前記サイドウォールを除去する工程、
    を含む、半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記シリサイド層はニッケルシリサイドからなる、半導体装置の製造方法。
  8. 炭化シリコンからなる第１導電型の基板と、
    前記基板の表面に形成された前記第１導電型のエピタキシャル層と、
    前記エピタキシャル層の上面から第１深さを有して、第１方向に互いに離間して設けられた複数のソース領域と、
    前記複数のソース領域の下に位置する複数のチャネル形成領域と、
    隣り合う前記チャネル形成領域の間に設けられた複数のゲート領域と、
    前記複数のソース領域と電気的に接続するように形成されたソース電極と、
    前記複数のゲート領域と電気的に接続するように形成されたゲート電極と、
    前記基板の裏面と電気的に接続するように形成されたドレイン電極と、
    を備え、
    前記ゲート領域の上面は、前記ソース領域と前記チャネル形成領域との境界よりも下に位置し、前記第１方向に沿った断面において、前記ゲート領域の側面から前記ゲート領域の中央に向かって低くなる傾斜を有する、半導体装置。
  9. 請求項８記載の半導体装置において、
    前記ゲート領域の下面は、前記基板の表面に対して平行であり、
    前記ゲート領域の側面は、前記基板の表面に対して垂直である、半導体装置。
  10. 請求項８記載の半導体装置において、
    前記第１方向に沿った断面において、前記ゲート領域の上面の形状は、Ｖ字形状、Ｕ字形状、または中央部分が前記基板の表面に対して平行で、前記中央部分から両側面に向かって傾斜を有する形状である、半導体装置。
  11. 請求項８記載の半導体装置において、
    前記ゲート領域の側面における下面から上面までの距離が、前記ゲート領域の中央における下面から上面までの距離よりも長い、半導体装置。
  12. 請求項８記載の半導体装置において、
    前記ゲート領域の側面における上面から下面へ向かう方向の濃度分布が均一である、半導体装置。
  13. 請求項８記載の半導体装置において、
    前記ゲート領域の上面にシリサイド層を有する、半導体装置。
  14. 請求項１３記載の半導体装置において、
    前記シリサイド層はニッケルシリサイドからなる、半導体装置。
JP2013157692A 2013-07-30 2013-07-30 半導体装置の製造方法および半導体装置 Active JP6138619B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2013157692A JP6138619B2 (ja) 2013-07-30 2013-07-30 半導体装置の製造方法および半導体装置
US14/325,614 US9466734B2 (en) 2013-07-30 2014-07-08 Method of manufacturing semiconductor device and semiconductor device
CN201410368009.8A CN104347428A (zh) 2013-07-30 2014-07-30 制造半导体器件的方法及半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013157692A JP6138619B2 (ja) 2013-07-30 2013-07-30 半導体装置の製造方法および半導体装置

Publications (2)

Publication Number Publication Date
JP2015028994A true JP2015028994A (ja) 2015-02-12
JP6138619B2 JP6138619B2 (ja) 2017-05-31

Family

ID=52426865

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013157692A Active JP6138619B2 (ja) 2013-07-30 2013-07-30 半導体装置の製造方法および半導体装置

Country Status (3)

Country Link
US (1) US9466734B2 (ja)
JP (1) JP6138619B2 (ja)
CN (1) CN104347428A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016204214A (ja) * 2015-04-23 2016-12-08 株式会社タムラ製作所 Ｇａ２Ｏ３系結晶膜の形成方法、及び結晶積層構造体

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6324838B2 (ja) * 2014-08-04 2018-05-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9543304B2 (en) * 2015-04-02 2017-01-10 Stmicroelectronics, Inc. Vertical junction FinFET device and method for manufacture
JP6867188B2 (ja) * 2017-02-27 2021-04-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09504656A (ja) * 1994-07-01 1997-05-06 ダイムラー−ベンツ アクチエンゲゼルシャフト ＳｉＣ製電界効果トランジスタ及びその製造方法
JP2005101255A (ja) * 2003-09-25 2005-04-14 Toshiba Corp 高耐圧半導体装置
JP2006269681A (ja) * 2005-03-23 2006-10-05 Honda Motor Co Ltd 接合型半導体装置および接合型半導体装置の製造方法
JP2009518862A (ja) * 2005-12-05 2009-05-07 セミサウス ラボラトリーズ インコーポレイテッド 再成長ゲートを有する自己整合トレンチ電界効果トランジスタおよび再成長ベースコンタクト領域を有するバイポーラトランジスタおよび製造法
JP2011171421A (ja) * 2010-02-17 2011-09-01 Renesas Electronics Corp 半導体装置およびその製造方法
JP2012508455A (ja) * 2008-11-05 2012-04-05 セミサウス ラボラトリーズ， インコーポレーテッド スロープの側壁を有する垂直接合型電界効果トランジスタ、及びその製造方法
JP2013513252A (ja) * 2009-12-08 2013-04-18 エスエス エスシー アイピー、エルエルシー 打込みされた側壁を有する半導体デバイスを製造する方法およびそれによって製造されたデバイス

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5702987A (en) * 1996-08-26 1997-12-30 Chartered Semiconductor Manufacturing Pte Ltd Method of manufacture of self-aligned JFET
JP2003209263A (ja) 2002-01-11 2003-07-25 Sumitomo Electric Ind Ltd 縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法
JP4996828B2 (ja) * 2005-03-23 2012-08-08 本田技研工業株式会社 接合型半導体装置の製造方法
JP2007142243A (ja) * 2005-11-21 2007-06-07 Matsushita Electric Ind Co Ltd 窒化物半導体電界効果トランジスタ及びその製造方法
JP2010147405A (ja) 2008-12-22 2010-07-01 Renesas Technology Corp 半導体装置およびその製造方法
US8735906B2 (en) * 2009-04-13 2014-05-27 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
DE102010038736A1 (de) * 2010-07-30 2012-02-02 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zum Steuern der kritischen Abmessungen von Gräben in einem Metallisierungssystem eines Halbleiterbauelements während des Ätzens einer Ätzstoppschicht

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09504656A (ja) * 1994-07-01 1997-05-06 ダイムラー−ベンツ アクチエンゲゼルシャフト ＳｉＣ製電界効果トランジスタ及びその製造方法
JP2005101255A (ja) * 2003-09-25 2005-04-14 Toshiba Corp 高耐圧半導体装置
JP2006269681A (ja) * 2005-03-23 2006-10-05 Honda Motor Co Ltd 接合型半導体装置および接合型半導体装置の製造方法
JP2009518862A (ja) * 2005-12-05 2009-05-07 セミサウス ラボラトリーズ インコーポレイテッド 再成長ゲートを有する自己整合トレンチ電界効果トランジスタおよび再成長ベースコンタクト領域を有するバイポーラトランジスタおよび製造法
JP2012508455A (ja) * 2008-11-05 2012-04-05 セミサウス ラボラトリーズ， インコーポレーテッド スロープの側壁を有する垂直接合型電界効果トランジスタ、及びその製造方法
JP2013513252A (ja) * 2009-12-08 2013-04-18 エスエス エスシー アイピー、エルエルシー 打込みされた側壁を有する半導体デバイスを製造する方法およびそれによって製造されたデバイス
JP2011171421A (ja) * 2010-02-17 2011-09-01 Renesas Electronics Corp 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016204214A (ja) * 2015-04-23 2016-12-08 株式会社タムラ製作所 Ｇａ２Ｏ３系結晶膜の形成方法、及び結晶積層構造体

Also Published As

Publication number Publication date
CN104347428A (zh) 2015-02-11
JP6138619B2 (ja) 2017-05-31
US20150035015A1 (en) 2015-02-05
US9466734B2 (en) 2016-10-11

Similar Documents

Publication Publication Date Title
US10236372B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
WO2017064949A1 (ja) 半導体装置および半導体装置の製造方法
JP5544918B2 (ja) 炭化珪素絶縁ゲート型半導体素子およびその製造方法
JP6477912B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
WO2013118203A1 (ja) 半導体装置及びその製造方法
US20110309464A1 (en) Semiconductor device including cell region and peripheral region having high breakdown voltage structure
JP6140823B2 (ja) 炭化珪素半導体装置
JP6073719B2 (ja) 半導体装置の製造方法および半導体装置
JP7029710B2 (ja) 半導体装置
JP2017092368A (ja) 半導体装置および半導体装置の製造方法
WO2013114477A1 (ja) 半導体装置及びその製造方法
JP6848382B2 (ja) 半導体装置および半導体装置の製造方法
WO2016052203A1 (ja) 半導体装置
JP6705155B2 (ja) 半導体装置および半導体装置の製造方法
JP2018110164A (ja) 半導体装置
JP5971218B2 (ja) 半導体装置
JP6138619B2 (ja) 半導体装置の製造方法および半導体装置
WO2014083771A1 (ja) 半導体素子及びその製造方法
JP5997426B2 (ja) 半導体装置および半導体装置の製造方法
JP2012064741A (ja) 半導体装置およびその製造方法
JP6005903B2 (ja) 半導体装置の製造方法
JP6549972B2 (ja) 半導体装置およびその製造方法
JP2016058661A (ja) 半導体装置
JP5223040B1 (ja) 半導体装置及びその製造方法
JP5223041B1 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160210

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161110

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170113

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170411

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170426

R150 Certificate of patent or registration of utility model

Ref document number: 6138619

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150