JP2015023606A - 力率改善回路 - Google Patents

Abstract

【課題】少ない部品で、ブリッジレスＰＦＣ回路のインターリーブ化と小型化を実現する。【解決手段】ＰＦＣ回路は、入力端子１２及び出力端子４１間に接続されたＭＯＳＦＥＴ３１と、入力端子１２及び出力端子４２間に接続されたＭＯＳＦＥＴ３２と、第１アーム回路と、第２アーム回路と、出力端子４１，４２間に接続された出力コンデンサ３７と、を備えている。前記第１アーム回路は、入力端子１１及び接続点Ｎ１１間に接続されたインダクタ２１と、接続点Ｎ１１及び出力端子４１間に接続されたＭＯＳＦＥＴ３３と、接続点Ｎ１１及び出力端子４２間に接続されたＭＯＳＦＥＴ３４と、を有している。前記第２アーム回路は、入力端子１１及び接続点Ｎ１２間に接続されたインダクタ２２と、接続点Ｎ１２及び出力端子４１間に接続されたＭＯＳＦＥＴ３５と、接続点Ｎ１２及び出力端子４２間に接続されたＭＯＳＦＥＴ３６と、を有している。【選択図】図１

Description

本発明は、電源装置等に設けられる力率改善（Power Factor Correction、以下「ＰＦＣ」という。）回路、例えば、インターリーブ方式のＰＦＣ回路に関するものである。

例えば、電源装置に設けられるＰＦＣ回路は、交流（以下「ＡＣ」という。）電圧を整流するブリッジダイオードと、昇圧回路と、平滑用の出力コンデンサと、から構成されている。このＰＦＣ回路の低損失化を図るために、ブリッジダイオードを無くしたブリッジレスの回路構成が提案されている。ブリッジレスのＰＦＣ回路では、ＡＣラインのそれぞれに昇圧回路を設け、整流と昇圧の動作を同時に行うダイレクト方式の回路構成になっている。より低損失化を図るために、インターリーブ化することが有効である。インターリーブ方式のＰＦＣ回路は、互いに位相をずらした複数の昇圧回路と、共有する１つの出力コンデンサと、から構成されている。

図４は、非特許文献１に記載された従来のインターリーブ方式のブリッジレス・ＰＦＣ回路の構成を示す回路図である。

このＰＦＣ回路は、ＡＣの入力電圧Ｖｉｎ（例えば、５０／６０Ｈｚ）が印加される一対の入力端子１−１，１−２を有している。一方の入力端子１−１と接続点Ｎ１との間には、昇圧用のインダクタ２−１が接続され、その入力端子１−１と接続点Ｎ３との間にも、昇圧用のインダクタ２−２が接続されている。他方の入力端子１−２と接続点Ｎ２との間には、昇圧用のインダクタ２−３が接続され、その入力端子１−２と接続点Ｎ４との間にも、昇圧用のインダクタ２−４が接続されている。

接続点Ｎ１は、順方向のダイオード３−１を介して、直流（以下「ＤＣ」という。）の出力電圧Ｖｏｕｔを出力する一対の出力端子６−１，６−２の内の一方の出力端子６−１に接続され、更に、その接続点Ｎ１が、ＭＯＳＦＥＴ４−１を介して、他方の出力端子６−２に接続されている。接続点Ｎ２は、順方向のダイオード３−２を介して、一方の出力端子６−１に接続され、更に、その接続点Ｎ２が、ＭＯＳＦＥＴ４−２を介して、他方の出力端子６−２に接続されている。接続点Ｎ３は、順方向のダイオード３−３を介して、一方の出力端子６−１に接続され、更に、その接続点Ｎ３が、ＭＯＳＦＥＴ４−３を介して、他方の出力端子６−２に接続されている。接続点Ｎ４は、順方向のダイオード３−４を介して、一方の出力端子６−１に接続され、更に、その接続点Ｎ４が、ＭＯＳＦＥＴ４−４を介して、他方の出力端子６−２に接続されている。各ＭＯＳＦＥＴ４−１〜４−４のドレイン・ソース間には、ボディダイオードと言われる寄生ダイオード４ａがそれぞれ接続されている。

一対の出力端子６−１，６−２間には、平滑用の出力コンデンサ５と、負荷７と、が並列に接続されている。

インダクタ２−１，２−３、ダイオード３−１，３−２、及びＭＯＳＦＥＴ４−１，４−２により、第１昇圧回路が構成されている。更に、インダクタ２−２，２−４、ダイオード３−３，３−４、及びＭＯＳＦＥＴ４−３，４−４により、第２昇圧回路が構成されている。これらの第１昇圧回路と第２昇圧回路とにより、互いに位相が異なるインターリーブ動作が行われる。

このような構成のＰＦＣ回路では、例えば、入力端子１−１が正電圧の時、ＭＯＳＦＥＴ４−１，４−３は、昇圧動作のためのスイッチングを行い、ＭＯＳＦＥＴ４−２，４−４をオンし続けることで、これらのＭＯＳＦＥＴ４−２，４−４の各寄生ダイオード４ａを通過することなく、ＭＯＳＦＥＴ４−２，４−４における低オン抵抗によって導通損失を低減することができる。ＡＣの入力電圧Ｖｉｎが交番する度に、ＭＯＳＦＥＴ４−１，４−３とＭＯＳＦＥＴ４−２，４−４は、スイッチングとオン継続を繰り返す。これにより、出力コンデンサ５を介して、出力端子６−１，６−２から、昇圧されたＤＣの出力電圧Ｖｏｕｔが出力される。

サンケン技報、ｖｏｌ．４１（２００９）サンケン電気（株）、千葉、京野「サーバー用高効率電源の開発」、ｐ．３１−３４

しかしながら、従来の図４のＰＦＣ回路では、インダクタ２−１〜２−４も含めて４アームあり、煩雑な回路構成になっている。そのため、部品点数が多いので、電源装置の小型化の点でも課題があった。

本発明のＰＦＣ回路は、ＡＣ電圧が入力される一対の第１入力端子及び第２入力端子と、ＤＣ電圧が出力される一対の第１出力端子及び第２出力端子と、前記第２入力端子及び前記第１出力端子間に並列に接続された第１スイッチ素子及び第１ダイオードと、前記第２入力端子及び前記第２出力端子間に並列に接続された第２スイッチ素子及び第２ダイオードと、第１アーム回路と、第２アーム回路と、前記第１出力端子及び前記第２出力端子間に接続された出力コンデンサと、を備えている。

前記第１アーム回路は、前記第１入力端子及び第１接続点間に接続された第１インダクタと、前記第１接続点及び前記第１出力端子間に並列に接続された第３スイッチ素子及び第３ダイオードと、前記第１接続点及び前記第２出力端子間に並列に接続された第４スイッチ素子及び第４ダイオードと、を有している。前記第２アーム回路は、前記第１入力端子及び第２接続点間に接続された第２インダクタと、前記第２接続点及び前記第１出力端子間に並列に接続された第５スイッチ素子及び第５ダイオードと、前記第２接続点及び前記第２出力端子間に並列に接続された第６スイッチ素子及び第６ダイオードと、を有している。

本発明のＰＦＣ回路によれば、次の（ａ）〜（ｃ）のような効果がある。
（ａ） 従来のＰＦＣ回路に比べて、より少ない部品で、ブリッジレスＰＦＣ回路のインターリーブ化を実現でき、更に、電源装置等の小型化も可能になる。

（ｂ） 第１アーム回路の上下の第３、第４スイッチ素子を能動的にオン／オフ動作させると共に、第２アーム回路の上下の第５、第６スイッチ素子も能動的にオン／オフ動作させれば、高効率化が図れる。

（ｃ） 第１、第２スイッチ素子も、ＡＣ入力電圧の正負の半サイクル毎にオンさせれば、更に、高効率となる。

図１は本発明の実施例１におけるＰＦＣ回路の構成を示す回路図である。 図２は図１のＦＥＴ回路における各部の動作を示す動作波形図である。 図３−１は図１の入力電圧Ｖｉｎが正の半サイクルの時の電流の流れを示す回路図である。 図３−２は図１の力電圧Ｖｉｎが負の半サイクルの時の電流の流れを示す回路図である。 図４は従来のＰＦＣ回路の構成を示す回路図である。

本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（実施例１の構成）
図１は、本発明の実施例１におけるインターリーブ方式のブリッジレス・ＰＦＣ回路の構成を示す回路図である。

このインターリーブ方式のブリッジレス・ＰＦＣ回路は、電源装置等に設けられ、ＡＣの入力電圧Ｖｉｎ（例えば、５０／６０Ｈｚ）に対して高い電圧のＤＣ出力電圧Ｖｏｕｔを出力するための昇圧型の回路であり、その入力電圧Ｖｉｎが印加される一対の１入力端子１１及び第２入力端子１２を有している。第１入力端子１１には、第１インダクタ２１を介して、第１接続点Ｎ１１が接続されると共に、第２インダクタ２２を介して、第２接続点Ｎ１２が接続されている。

第２入力端子１２は、第１スイッチ素子（例えば、Ｎチャネル型ＭＯＳＦＥＴ）３１のソース・ドレインを介して、ＤＣ出力電圧Ｖｏｕｔを出力する一対の第１出力端子４１及び第２出力端子４２の内の第１出力端子４１に接続されている。更に、第２入力端子１２は、第２スイッチ素子（例えば、Ｎチャネル型ＭＯＳＦＥＴ）３２のドレイン・ソースを介して、第２出力端子４２に接続されている。

第１接続点Ｎ１１は、第３スイッチ素子（例えば、Ｎチャネル型ＭＯＳＦＥＴ）３３のソース・ドレインを介して、第１出力端子４１に接続されると共に、第４スイッチ素子（例えば、Ｎチャネル型ＭＯＳＦＥＴ）３４のドレイン・ソースを介して、第２出力端子４２に接続されている。

第２接続点Ｎ１２は、第５スイッチ素子（例えば、Ｎチャネル型ＭＯＳＦＥＴ）３５のソース・ドレインを介して、第１出力端子４１に接続されると共に、第６スイッチ素子（例えば、Ｎチャネル型ＭＯＳＦＥＴ）３６のドレイン・ソースを介して、第２出力端子４２に接続されている。

６つのＭＯＳＦＥＴ３１〜３６の内、ＭＯＳＦＥＴ３１の順方向であるドレイン・ソース間には、第１ダイオード（例えば、寄生ダイオード）３１ａが逆方向に並列接続されている。同様に、ＭＯＳＦＥＴ３２の順方向であるドレイン・ソース間にも、第２ダイオード（例えば、寄生ダイオード）３２ａが逆方向に並列接続され、ＭＯＳＦＥＴ３３の順方向であるドレイン・ソース間にも、第３ダイオード（例えば、寄生ダイオード）３３ａが逆方向に並列接続され、ＭＯＳＦＥＴ３４の順方向であるドレイン・ソース間にも、第４ダイオード（例えば、寄生ダイオード）３４ａが逆方向に並列接続され、ＭＯＳＦＥＴ３５の順方向であるドレイン・ソース間にも、第５ダイオード（例えば、寄生ダイオード）３５ａが逆方向に並列接続され、更に、ＭＯＳＦＥＴ３６の順方向であるドレイン・ソース間にも、第６ダイオード（例えば、寄生ダイオード）３６ａが逆方向に並列接続されている。

インダクタ２１及びＭＯＳＦＥＴ３３，３４により、第１アーム回路が構成されている。インダクタ２２及びＭＯＳＦＥＴ３５，３６により、第２アーム回路が構成されている。

第１出力端子４１及び第２出力端子４２間には、平滑用の出力コンデンサ３７と、負荷４３と、が並列に接続されている。

ＭＯＳＦＥＴ３１，３２は、制御部５０から出力されるスイッチ駆動信号Ｓ３１，Ｓ３２がそれぞれゲートに与えられると、そのスイッチ駆動信号Ｓ３１，Ｓ３２により、位相が１８０°ずれた状態で相補的にオン／オフ動作するトランジスタである。その他のＭＯＳＦＥＴ３３〜３６は、制御部５０から出力されるスイッチ駆動信号Ｓ３３〜Ｓ３６がそれぞれゲートに与えられると、所定のタイミングで、オン／オフ動作するトランジスタである。

制御部５０の構成には、例えば、ＰＦＣ回路を電流連続モードで動作させる電流連続モード制御方式と、ＰＦＣ回路を電流臨界モードで動作させる電流臨界モード制御方式と、がある。

電流連続モード制御方式の制御部５０では、インダクタ２１，２２に流れる電流が０にならない内にＭＯＳＦＥＴ３３〜３６をオンさせ、インダクタ２１，２２に流れる電流が０にならないように、ＭＯＳＦＥＴ３３〜３６を制御する。即ち、インダクタ２１，２２に流れる電流が連続的である。一般的には、固定周波数で、電流が正弦波になるように電流波形を制御する。

この電流連続モード制御方式の制御部５０は、入力電圧Ｖｉｎの正弦波を正弦波の基準電圧Ｖｔｈ１として使う制御方法であり、例えば、出力電圧Ｖｏｕｔを分圧した分圧電圧と基準電圧Ｖｒｅｆとの差を増幅して第１差動増幅結果を出力する第１差動増幅手段と、前記第１差動増幅結果と前記正弦波の基準電圧Ｖｔｈ１とを乗算して電流検出の基準電圧Ｖｔｈ２を出力する乗算手段と、インダクタ２１，２２を流れる電流を電圧の形で検出した電流検出値と前記電流検出の基準値Ｖｔｈ２との差を増幅して第２差動増幅結果を出力する第２差動増幅手段と、前記第２差動増幅結果と三角波基準電圧とを比較してパルス幅変調（以下「ＰＷＭ」という。信号を生成する比較手段と、前記ＰＷＭ信号を駆動してスイッチ駆動信号Ｓ３１〜Ｓ３６を出力する駆動手段と、により構成されている。

これに対し、電流臨界モード制御方式の制御部５０では、インダクタ２１，２２に流れる電流（即ち、三角波電流）が０になってからＭＯＳＦＥＴ３３〜３６をオンする。出力電圧Ｖｏｕｔが変われば、その出力電圧Ｖｏｕｔを検出してスイッチ駆動信号Ｓ３１〜Ｓ３６のパルス幅を変える。出力電圧Ｖｏｕｔが高すぎる時は、パルス幅を狭くし、低すぎる時は、広くする。この制御部５０は、例えば、出力電圧Ｖｏｕｔを分圧した分圧電圧と基準電圧Ｖｒｅｆとの差を増幅してパルス幅を有する差動増幅結果を出力する差動増幅手段と、インダクタ２１，２２を流れる電流のゼロ検出を行って所定時間遅延させたトリガ信号を生成するトリガ信号生成手段と、前記トリガ信号及び前記差動増幅結果を入力してパルスを発生するパルス発生手段と、前記パルスを駆動してスイッチ駆動信号Ｓ３１〜Ｓ３６を出力する駆動手段と、により構成されている。

（実施例１の動作）
図２は、図１のＦＥＴ回路における各部の動作を示す動作波形図である。

この図２では、制御部５０が電流臨界モード制御方式の場合のインダクタ２１及びＭＯＳＦＥＴ３３，３４からなる第１アーム回路の動作波形が示されている。なお、インダクタ２２及びＭＯＳＦＥＴ３５，３６からなる第２アーム回路は、基本的には第１アーム回路と同じ動作となり、第１アーム回路に対して１８０°ずれた動作波形となる。

図２中のＶ３１ｇｓは、ＭＯＳＦＥＴ３１のゲート・ソース間電圧、Ｖ３２ｇｓは、ＭＯＳＦＥＴ３２のゲート・ソース間電圧、Ｖ３３ｇｓは、ＭＯＳＦＥＴ３３のゲート・ソース間電圧、Ｖ３４ｇｓは、ＭＯＳＦＥＴ３４のゲート・ソース間電圧、Ｉ２１は、インダクタ２１に流れる三角波の電流、Ｖ３４ｄｓは、ＭＯＳＦＥＴ３４のドレイン・ソース間電圧、及び、Ｖ３４ｇｓは、ＭＯＳＦＥＴ３４のゲート・ソース間電圧である。

図３−１（１）、（２）は、図１において入力電圧Ｖｉｎ（５０／６０Ｈｚ）が正の半サイクルの時の電流の流れを示す回路図である。

図３−１（１）、（２）において、入力電圧Ｖｉｎが正の半サイクルの時は、図２に示すように、スイッチ駆動信号Ｓ３１，Ｓ３３によってＭＯＳＦＥＴ３１，３３がオフ状態、及び、スイッチ駆動信号Ｓ３２によってＭＯＳＦＥＴ３２がオン状態の下で、スイッチ駆動信号Ｓ３４によってＭＯＳＦＥＴ３４を能動的にオン／オフ動作させる。

ＭＯＳＦＥＴ３４がオン状態の時には、図３−１（１）中の矢印で示すように、入力電圧Ｖｉｎ→第１入力端子１１→インダクタ２１→第１接続点Ｎ１１→ＭＯＳＦＥＴ３４のドレイン・ソース間→ＭＯＳＦＥＴ３２→第２入力端子１２→入力電圧Ｖｉｎの経路で、電流Ｉ２１が流れる。この時の電流Ｉ２１の値は、図２に示すように、上昇して行く。

ＭＯＳＦＥＴ３４がオフ状態の時には、図３−１（２）中の矢印で示すように、入力電圧Ｖｉｎ→第１入力端子１１→インダクタ２１→第１接続点Ｎ１１→オフ状態のＭＯＳＦＥＴ３３の寄生ダイオード３３ａ→出力コンデンサ３７→ＭＯＳＦＥＴ３２→第２入力端子１２→入力電圧Ｖｉｎの経路で、電流Ｉ２１が流れ、出力コンデンサ３７が充電される。この時の電流Ｉ２１の値は、図２に示すように、下降して行く。

図３−２（１）、（２）は、図１において入力電圧Ｖｉｎ（５０／６０Ｈｚ）が負の半サイクルの時の電流の流れを示す回路図である。

図３−２（１）、（２）において、入力電圧Ｖｉｎが負の半サイクルの時は、正の時の逆の動作となる。即ち、図２に示すように、スイッチ駆動信号Ｓ３２，Ｓ３４によってＭＯＳＦＥＴ３２，３４がオフ状態、及び、スイッチ駆動信号Ｓ３１によってＭＯＳＦＥＴ３１がオン状態の下で、スイッチ駆動信号Ｓ３３によってＭＯＳＦＥＴ３３を能動的にオン／オフ動作させる。

ＭＯＳＦＥＴ３３がオン状態の時には、図３−２（１）中の矢印で示すように、入力電圧Ｖｉｎ→第２入力端子１２→ＭＯＳＦＥＴ３１のソース・ドレイン間→ＭＯＳＦＥＴ３３→第１接続点Ｎ１１→インダクタ２１→第１入力端子１１→入力電圧Ｖｉｎの経路で、電流Ｉ２１が流れる。この時の電流Ｉ２１の値は、図２に示すように、上昇して行く。

ＭＯＳＦＥＴ３３がオフ状態の時には、図３−２（２）中の矢印で示すように、入力電圧Ｖｉｎ→第２入力端子１２→ＭＯＳＦＥＴ３１のソース・ドレイン間→出力コンデンサ３７→オフ状態のＭＯＳＦＥＴ３４の寄生ダイオード３４ａ→第１接続点Ｎ１１→インダクタ２１→第１入端子１１→入力電圧Ｖｉｎの経路で、電流Ｉ２１が流れ、出力コンデンサ３７が充電される。この時の電流Ｉ２１の値は、図２に示すように、下降して行く。

そして、図２に示すように、出力コンデンサ３７にて平滑されたＤＣの出力電圧Ｖｏｕｔが第１、第２出力端子４１，４２間から出力され、負荷４３へ供給される。

以上の動作は、制御部５０が電流臨界モード制御方式の場合の動作であるが、制御部５０が電流連続モード制御方式の場合であっても、ほぼ同様の動作となる。

（実施例１の効果）
本実施例１のＰＦＣ回路によれば、次の（ａ）〜（ｆ）のような効果がある。

（ａ） 従来の図４のＰＦＣ回路に比べて、より少ない部品で、ブリッジレスＰＦＣ回路のインターリーブ化を実現でき、更に、電源装置等の小型化も可能になる。

（ｂ） 第１アーム回路の上下のＭＯＳＦＥＴ３３，３４を能動的にオン／オフ動作させると共に、第２アーム回路の上下のＭＯＳＦＥＴ３５，３６も能動的にオン／オフ動作させているので、高効率化が図れる。

（ｃ） ＭＯＳＦＥＴ３１，３２も、入力電圧Ｖｉｎの正負の半サイクル毎にオンさせているので、更に、高効率となる。

（ｄ） 図３−１（２）に示すように、入力電圧Ｖｉｎの正の半サイクルの動作時において、第１アーム回路内のＭＯＳＦＥＴ３３がオフ状態のため、この寄生ダイオード３３ａに電流が流れるが、この時、スイッチ駆動信号Ｓ３３によってＭＯＳＦＥＴ３３をオンさせても良い。同様に、第２アーム回路内のＭＯＳＦＥＴ３５をオンさせても良い。これにより、更に、低損失となる。

（ｅ） 図３−１（１）、（２）に示すように、入力電圧Ｖｉｎの正の半サイクルでは、ＭＯＳＦＥＴ３２を流れる電流は１方向である。そのため、ＭＯＳＦＥＴ３２をオフ状態にしていても、この寄生ダイオード３２ａによって電流を流すことができる。同様に、図３−２（１）、（２）に示すように、入力電圧Ｖｉｎの負の半サイクルでは、ＭＯＳＦＥＴ３１を流れる電流は１方向である。そのため、ＭＯＳＦＥＴ３１をオフ状態にしていても、この寄生ダイオード３１ａによって電流を流すことができる。つまり、入力電圧Ｖｉｎの正負の１サイクルの間、ＭＯＳＦＥＴ３１，３２をオフし続けることが可能であり、これにより、制御部５０の構成及び機能を簡略化できる。

（ｆ） 図２の動作波形は、制御部５０が電流臨界モード制御方式の場合の動作波形であるが、制御部５０が電流連続モード制御方式の場合であっても、ほぼ同様の効果を奏することができる。

（変形例）
本発明は、上記実施例１に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（１）〜（３）のようなものがある。

（１） 実施例１では、スイッチ素子として、Ｎチャネル型ＭＯＳＦＥＴ３１〜３６を使用しているが、Ｐチャネル型ＭＯＳＦＥＴや、絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor、以下「ＩＧＢＴ」という。）等の他のスイッチ素子を使用することも可能である。但し、例えば、ＩＧＢＴを使用する場合は、寄生ダイオードが存在しないので、そのＩＧＢＴに対して並列に、且つ、ＩＧＢＴの順方向に対して逆方向に、外付けのダイオードを接続することが必要になる。

（２） 制御部５０は、種々の個別回路、あるいはマイクロコンピュータ等により構成できる。

（３） 実施例１のＰＦＣ回路は、電源装置を含めた種々の装置に利用できる。

１１，１２ 第１、第２入力端子
２１，２２ 第１、第２インダクタ
３１，３２，３３，３４，３５，３６ ＭＯＳＦＥＴ
３１ａ，３２ａ，３３ａ，３４ａ，３５ａ，３６ａ 寄生ダイオード
３７ 出力コンデンサ
４１，４２ 第１、第２出力端子
４３ 負荷
５０ 制御部
Ｎ１１，Ｎ１２ 第１、第２接続点
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧

Claims (5)

1. 交流電圧が入力される一対の第１入力端子及び第２入力端子と、
   直流電圧が出力される一対の第１出力端子及び第２出力端子と、
   前記第２入力端子及び前記第１出力端子間に並列に接続された第１スイッチ素子及び第１ダイオードと、
   前記第２入力端子及び前記第２出力端子間に並列に接続された第２スイッチ素子及び第２ダイオードと、
   前記第１入力端子及び第１接続点間に接続された第１インダクタと、前記第１接続点及び前記第１出力端子間に並列に接続された第３スイッチ素子及び第３ダイオードと、前記第１接続点及び前記第２出力端子間に並列に接続された第４スイッチ素子及び第４ダイオードと、を有する第１アーム回路と、
   前記第１入力端子及び第２接続点間に接続された第２インダクタと、前記第２接続点及び前記第１出力端子間に並列に接続された第５スイッチ素子及び第５ダイオードと、前記第２接続点及び前記第２出力端子間に並列に接続された第６スイッチ素子及び第６ダイオードと、を有する第２アーム回路と、
   前記第１出力端子及び前記第２出力端子間に接続された出力コンデンサと、
   を備えることを特徴とする力率改善回路。
2. 前記第１ダイオードは、前記第１スイッチ素子の順方向に対して逆方向に並列接続され、
   前記第２ダイオードは、前記第２スイッチ素子の順方向に対して逆方向に並列接続され、
   前記第３ダイオードは、前記第３スイッチ素子の順方向に対して逆方向に並列接続され、
   前記第４ダイオードは、前記第４スイッチ素子の順方向に対して逆方向に並列接続され、
   前記第５ダイオードは、前記第５スイッチ素子の順方向に対して逆方向に並列接続され、
   前記第６ダイオードは、前記第６スイッチ素子の順方向に対して逆方向に並列接続され、
   ていることを特徴とする請求項１記載の力率改善回路。
3. 前記第３スイッチ素子は、前記第１スイッチ素子のオン状態の間、スイッチ駆動信号によりオン／オフ動作し、
   前記第４スイッチ素子は、前記第１スイッチ素子に対して相補的にオン／オフ動作する前記第２スイッチ素子のオン状態の間、スイッチ駆動信号によりオン／オフ動作し、
   前記第５スイッチ素子は、前記第１スイッチ素子のオン状態から位相が１８０°ずれた前記第１スイッチ素子のオン状態の間、スイッチ駆動信号によりオン／オフ動作し、
   前記第６スイッチ素子は、前記第２スイッチ素子のオン状態から位相が１８０°ずれた前記第２スイッチ素子のオン状態の間、スイッチ駆動信号によりオン／オフ動作する、
   ことを特徴とする請求項２記載の力率改善回路。
4. 前記１スイッチ素子、前記第２スイッチ素子、前記第３スッチ素子、前記第４スイッチ素子、前記第５スイッチ素子、及び前記第６スイッチ素子は、それぞれＭＯＳＦＥＴにより構成され、
   前記第１ダイオード、前記第２ダイオード、前記第３ダイオード、前記第４ダイオード、前記第５ダイオード、及び前記第６ダイオードは、それぞれ前記ＭＯＳＦＥＴの寄生ダイオードにより構成されていることを特徴とする請求項１〜３のいずれか１項に記載の力率改善回路。
5. 前記１スイッチ素子、前記第２スイッチ素子、前記第３スッチ素子、前記第４スイッチ素子、前記第５スイッチ素子、及び前記第６スイッチ素子は、それぞれ絶縁ゲートバイポーラトランジスタにより構成されていることを特徴とする請求項１〜３のいずれか１項に記載の力率改善回路。

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