JP2014135816A - 電源装置 - Google Patents

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Abstract

【課題】使用するパワーＭＯＳＦＥＴを自由に選択することができる電源装置を提供することである。
【解決手段】一実施の形態にかかる電源装置は、インダクタＬ１と、オン状態においてインダクタＬ１の入力側に電流を供給するトランジスタＱＨと、トランジスタＱＨがオフ状態のときにオン状態となり、インダクタＬ１の入力側を所定の電位にするトランジスタＱＬと、インダクタＬ１に流れる電流ＩＬに対応した電圧信号Ｖ１、Ｖ２を生成する信号生成部１２と、電圧信号Ｖ１、Ｖ２に応じた電流を出力するアンプＡＭＰ１と、アンプＡＭＰ１から出力された電流を電圧信号ＣＳに変換する変換器Ｒ２と、インダクタＬ１の出力側の電圧に対応した第１の帰還信号ＥＯと、第２の帰還信号である電圧信号ＣＳとに基づきトランジスタＱＨ、ＱＬを制御する制御部１０と、を備える。
【選択図】図１

Description

本発明は電源装置に関し、例えばピーク電流制御方式を用いた電源装置に関する。
近年、半導体装置の小型化、低消費電力化等の要求から、周期的にオン・オフを繰り返すスイッチング回路を用いたスイッチング電源装置が広く用いられている。スイッチング電源装置としては、スイッチング回路に入力するパルス信号のデューティ比を調整するＰＷＭ（Pulse Width Modulation）制御を用いたＤＣＤＣコンバータが知られている。
特許文献１には、高速応答および安定動作が可能なスイッチング電源装置に関する技術が開示されている。特許文献２には、マルチフェーズ電源を低コストで実現するための技術が開示されている。
特開２００７−２１５３９１号公報 特開２００９−２１９１８４号公報
スイッチング電源装置では、高電位側のパワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）（以下、高電位側ＦＥＴと記載する）と低電位側のパワーＭＯＳＦＥＴ（以下、低電位側ＦＥＴと記載する）とを相補的に切り替えることで、負荷に供給される電力を制御している。ここで、ピーク電流制御方式の電源装置では、高電位側ＦＥＴに流れる電流を検出し、この電流情報を用いてフィードバック制御している。
特許文献１に開示されている技術では、高電位側ＦＥＴに流れる電流を検知するために、センス用のＭＯＳＦＥＴ（以下、センスＦＥＴと記載する）が用いられている。センスＦＥＴは高い検出精度が要求されるため、高電位側ＦＥＴに対応した専用のセンスＦＥＴを用いる必要がある。
しかしながら、高電位側ＦＥＴに対応した専用のセンスＦＥＴを用いる場合は、専用のセンスＦＥＴに対応しない他の高電位側ＦＥＴ（汎用の高電位側ＦＥＴ）を使用することができないという問題がある。高電位側ＦＥＴおよび低電位側ＦＥＴは、電源を供給する負荷に応じて選定する必要がある。しかしながら、専用のセンスＦＥＴを用いた場合は、高電位側ＦＥＴとセンスＦＥＴとがセットになっているため、汎用の高電位側ＦＥＴを使用することができず、使用する高電位側ＦＥＴを自由に選択することができないという問題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態にかかる電源装置では、インダクタに流れる電流に対応した第１の電圧信号を信号生成部で生成し、第１の電圧信号をトランスコンダクタンスアンプで電流信号に変換している。更に、トランスコンダクタンスアンプから出力された電流信号を変換器を用いて第２の電圧信号に変換し、この第２の電圧信号を帰還信号としている。
前記一実施の形態によれば、使用するパワーＭＯＳＦＥＴを自由に選択することができる電源装置を提供することができる。
実施の形態１にかかる電源装置を示す回路図である。 実施の形態１にかかる電源装置の動作を説明するためのタイミングチャートである。 電源装置を含む半導体集積回路の一例を示す図である。 比較例にかかる電源装置を示す回路図である。 実施の形態２にかかる電源装置を示す回路図である。 実施の形態２にかかる電源装置の動作を説明するためのタイミングチャートである。 実施の形態２にかかる電源装置の動作波形の一例を示す図である（負荷なし）。 実施の形態２にかかる電源装置の動作波形の一例を示す図である（負荷あり）。
＜実施の形態１＞
以下、図面を参照して実施の形態１にかかる電源装置について説明する。
図１は、本実施の形態にかかる電源装置を示す回路図である。図１に示すように、本実施の形態にかかる電源装置は、インダクタＬ１、高電位側のパワーＭＯＳＦＥＴ（ＱＨ；第１のトランジスタ）、低電位側のパワーＭＯＳＦＥＴ（ＱＬ；第２のトランジスタ）、信号生成部１２、トランスコンダクタンスアンプＡＭＰ１、変換器Ｒ２、および制御部１０を少なくとも備える。
本実施の形態にかかる電源装置は、入力電圧Ｖｉｎを降圧した出力電圧Ｖｏｕｔを負荷ＬＤに供給する。負荷ＬＤに供給される出力電圧Ｖｏｕｔは、高電位側ＦＥＴ（ＱＨ）および低電位側ＦＥＴ（ＱＬ）のオン・オフのタイミングを制御することで調整することができる。つまり、高電位側ＦＥＴ（ＱＨ）および低電位側ＦＥＴ（ＱＬ）は相補的にオン・オフするように構成されており、このオン・オフのデューティ比を制御することで、出力電圧Ｖｏｕｔを調整することができる。デューティ比は、負荷ＬＤに供給される出力電圧Ｖｏｕｔと電流ＩＬとを検出し、この２つの検出結果をフィードバックすることで決定される。つまり、本実施の形態にかかる電源装置は、ピーク電流制御方式を用いた電源装置である。
高電位側ＦＥＴ（ＱＨ）は、入力電圧ＶｉｎとインダクタＬ１の入力側Ｌｉｎとの間に設けられている。インダクタＬ１の入力側Ｌｉｎと接地電位との間には低電位側ＦＥＴ（ＱＬ）が設けられている。高電位側ＦＥＴ（ＱＨ）がオン状態、低電位側ＦＥＴ（ＱＬ）がオフ状態である場合、インダクタＬ１の入力側Ｌｉｎには電流が供給される。このとき、インダクタＬ１には電流ＩＬが流れ、この電流が負荷ＬＤに供給される。インダクタＬ１の出力側Ｌｏｕｔと接地電位との間にはコンデンサ素子Ｃｖが設けられている。コンデンサ素子Ｃｖを設けることで、出力電圧Ｖｏｕｔが平滑化される。
また、高電位側ＦＥＴ（ＱＨ）がオフ状態、低電位側ＦＥＴ（ＱＬ）がオン状態である場合、インダクタＬ１の入力側Ｌｉｎは所定の電位となる。つまり、低電位側ＦＥＴ（ＱＬ）がオン状態となることでインダクタＬ１の入力側Ｌｉｎと接地電位とが接続され、インダクタＬ１に発生する逆起電力をクランプすることができる。高電位側ＦＥＴ（ＱＨ）および低電位側ＦＥＴ（ＱＬ）は、例えばＮチャネル型の縦型パワーＭＯＳＦＥＴを用いて構成することができる。
信号生成部１２は、インダクタＬ１に流れる電流ＩＬ（第１の電流）に対応した電圧信号Ｖ１、Ｖ２（第１の電圧信号）を生成する。ここで、電圧信号Ｖ１、Ｖ２は、インダクタＬ１の直流抵抗成分ＤＣＲによって発生する電圧差に対応している。つまり、インダクタＬ１は、インダクタンス成分Ｌと直流抵抗成分ＤＣＲとを含み、この直流抵抗成分ＤＣＲの入力側と出力側の電位差を検出することで、インダクタＬ１に流れる電流を検出することができる。
信号生成部１２は、インダクタＬ１と並列に接続され、コンデンサ素子Ｃ１および抵抗素子Ｒ１が直列に接続されたＣＲ回路を用いて構成することができる。図１に示すように、ＣＲ回路が備える抵抗素子Ｒ１（第１の抵抗素子）の一端はインダクタＬ１の入力側Ｌｉｎに接続され、コンデンサ素子Ｃ１の一端はインダクタＬ１の出力側Ｌｏｕｔに接続され、抵抗素子Ｒ１の他端およびコンデンサ素子Ｃ１の他端は互いに接続されている。コンデンサ素子Ｃ１の一端はトランスコンダクタンスアンプＡＭＰ１（以下、アンプＡＭＰ１と記載する）の非反転入力に接続され、抵抗素子Ｒ１の他端およびコンデンサ素子Ｃ１の他端はアンプＡＭＰ１の反転入力に接続されている。つまり、コンデンサ素子Ｃ１の両端の電位差が電圧信号Ｖ１、Ｖ２としてアンプＡＭＰ１に出力される。
ここで、インダクタＬ１のインダクタンスをＬ１、直流抵抗成分ＤＣＲをＲ０、コンデンサ素子Ｃ１の容量をＣ１、抵抗素子Ｒ１の抵抗をＲ１とすると、インダクタＬ１の時定数であるＬ１／Ｒ０と、ＣＲ回路の時定数であるＲ１＊Ｃ１とを等しくする必要がある。よって、信号生成部１２を構成するコンデンサ素子Ｃ１の容量Ｃ１と抵抗素子Ｒ１の抵抗Ｒ１とが、Ｌ１／Ｒ０＝Ｒ１＊Ｃ１を満たすようにする。
アンプＡＭＰ１は、信号生成部１２で生成された電圧信号Ｖ１、Ｖ２に応じた電流（第２の電流）を出力する。つまり、アンプＡＭＰ１は、入力電圧に比例した電流を出力する性質があり、この場合は、コンデンサ素子Ｃ１の両端の電位差に比例した電流を出力する。
そして、アンプＡＭＰ１から出力された電流は、変換器Ｒ２において電圧信号ＣＳ（第２の電圧信号）に変換される。例えば、変換器Ｒ２は、一端がアンプＡＭＰ１の出力側に接続され、他端が接地されている抵抗素子（第２の抵抗素子）を用いて構成することができる。
また、アンプＡＭＰ１の出力側には、バイアス電流を供給するバイアス電流源Ｉｂを設けてもよい。バイアス電流源Ｉｂを設けた場合は、電圧信号ＣＳは、アンプＡＭＰ１から出力された電流とバイアス電流源から供給された電流とを加算した電流を、変換器Ｒ２で電圧信号に変換した信号となる。換言すると、バイアス電流源から供給された電流の分だけ、電圧信号ＣＳに正のバイアスをかけることができる。
インダクタＬ１にはマイナスのリップル電流が発生する場合がある。この場合、変換器である抵抗素子Ｒ２はマイナス電圧を生成する必要があるが、アンプＡＭＰ１を接地電位を基準として構成した場合は、マイナス電圧を生成することができない。このような場合、アンプＡＭＰ１の出力側にバイアス電流源Ｉｂを設けることで、電圧信号ＣＳを常に正の値とすることができる。
制御部１０は、インダクタＬ１の出力側Ｌｏｕｔの電圧Ｖｏｕｔに対応した第１の帰還信号ＥＯと、電圧信号ＣＳ（第２の帰還信号）とに基づき、高電位側ＦＥＴ（ＱＨ）および低電位側ＦＥＴ（ＱＬ）を制御する。
ここで、第１の帰還信号ＥＯは、コントローラ２０において生成される。コントローラ２０は、アンプＡＭＰ２とエラーアンプＥＡとを備える。アンプＡＭＰ２の反転入力には、負荷ＬＤの低電位側の電位Ｖｓｅｎ−（接地電位）が供給され、非反転入力には負荷ＬＤの高電位側の電位Ｖｓｅｎ＋（Ｖｏｕｔ）が供給される。アンプＡＭＰ２は、電位Ｖｓｅｎ−と電位Ｖｓｅｎ＋との電位差に対応した電位Ｖｏｕｔ'を出力する。例えば、アンプＡＭＰ２は、電位Ｖｓｅｎ−と電位Ｖｓｅｎ＋との電位差を×１倍した電位を出力するアンプで構成することができる。この場合は、電位Ｖｓｅｎ−が接地電位であるので、アンプＡＭＰ２の出力Ｖｏｕｔ'は出力電圧Ｖｏｕｔと実質的に等しくなる。
エラーアンプＥＡの非反転入力には基準電圧Ｖｒｅｆが供給され、反転入力にはアンプＡＭＰ２の出力Ｖｏｕｔ'が供給される。そして、エラーアンプＥＡは、基準電圧ＶｒｅｆとアンプＡＭＰ２の出力Ｖｏｕｔ'との差分に対応した第１の帰還信号ＥＯを出力する。
制御部１０が備える比較器ＣＭＰ１は、第１の帰還信号ＥＯと第２の帰還信号ＣＳ（つまり、電圧信号ＣＳ）とを入力し、これらの比較結果をフリップフロップＦＦ１のリセット入力Ｒに出力する。具体的には、比較器ＣＭＰ１は、第２の帰還信号ＣＳが第１の帰還信号ＥＯよりも大きくなるタイミングで、ハイレベルの信号（"１"）をフリップフロップＦＦ１のリセット入力Ｒに出力する。
フリップフロップＦＦ１のセット入力Ｓには、コントローラ２０が備えるクロック生成回路２１から出力されたクロック信号ＣＬＫが供給される。例えば、クロック信号ＣＬＫはトリガ信号である。また、フリップフロップＦＦ１の非反転出力Ｑは、ＰＷＭ制御のための信号ＰＷＭをドライバ１１に出力する。ドライバ１１は、信号ＰＷＭに応じて、高電位側ＦＥＴ（ＱＨ）および低電位側ＦＥＴ（ＱＬ）を駆動する。例えば、ドライバ１１は、信号ＰＷＭがハイレベルの場合、高電位側ＦＥＴ（ＱＨ）をオン状態、低電位側ＦＥＴ（ＱＬ）をオフ状態とし、信号ＰＷＭがロウレベルの場合、高電位側ＦＥＴ（ＱＨ）をオフ状態、低電位側ＦＥＴ（ＱＬ）をオン状態とする。
次に、本実施の形態にかかる電源装置の動作について、図２に示すタイミングチャートを用いて説明する。タイミングｔ１において、クロック生成回路２１からフリップフロップＦＦ１のセット入力Ｓにハイレベルのクロック信号ＣＬＫが供給されると、フリップフロップＦＦ１は非反転出力Ｑからハイレベルの信号ＰＷＭを出力する。このとき、第２の帰還信号ＣＳは、第１の帰還信号ＥＯよりも小さいので、比較器ＣＭＰ１の出力はロウレベルのままとなる。信号ＰＷＭは、リセット入力Ｒにハイレベルの信号が供給されるまで、ハイレベルとなる。
信号ＰＷＭがハイレベルになると、ドライバ１１は、高電位側ＦＥＴ（ＱＨ）をオン状態、低電位側ＦＥＴ（ＱＬ）をオフ状態とする。つまり、制御部１０は、第１の帰還信号ＥＯの電圧が第２の帰還信号ＣＳの電圧よりも大きい場合に、高電位側ＦＥＴ（ＱＨ）をオン状態、低電位側ＦＥＴ（ＱＬ）をオフ状態とする。これにより、インダクタＬ１には電流が供給され、この電流が負荷ＬＤに供給される。
信号生成部１２は、インダクタＬ１に流れる電流ＩＬに対応した電圧信号Ｖ１、Ｖ２を出力する。アンプＡＭＰ１は、信号生成部１２から出力された電圧信号Ｖ１、Ｖ２に応じた電流を出力する。そして、アンプＡＭＰ１から出力された電流は、変換器Ｒ２において第２の帰還信号である電圧信号ＣＳに変換される。高電位側ＦＥＴ（ＱＨ）がオン状態の場合は、インダクタＬ１に電流が供給され続けるので、インダクタＬ１に流れる電流に対応している第２の帰還信号ＣＳは増加し続ける。
また、インダクタＬ１に電流が供給され続けるので、出力電圧Ｖｏｕｔも上昇する。よって、出力電圧Ｖｏｕｔに対応している第１の帰還信号ＥＯは減少する。なお、出力電圧Ｖｏｕｔと第１の帰還信号ＥＯは、出力電圧Ｖｏｕｔが増加すると第１の帰還信号ＥＯが減少し、出力電圧Ｖｏｕｔが減少すると第１の帰還信号ＥＯが増加する関係にある。
そして、タイミングｔ２において、第２の帰還信号ＣＳが第１の帰還信号ＥＯよりも大きくなると、比較器ＣＭＰ１はハイレベルの信号（"１"）をフリップフロップＦＦ１のリセット入力Ｒに出力する。フリップフロップＦＦ１は、リセット入力Ｒにハイレベルの信号が供給されると、非反転出力Ｑをロウレベルにする。よって、信号ＰＷＭはロウレベルになる。
信号ＰＷＭがロウレベルになると、ドライバ１１は、高電位側ＦＥＴ（ＱＨ）をオフ状態、低電位側ＦＥＴ（ＱＬ）をオン状態とする。これにより、インダクタＬ１の入力側Ｌｉｎと接地電位とが接続され、インダクタＬ１に発生する逆起電力がクランプされる。
その後も高電位側ＦＥＴ（ＱＨ）がオフ状態のままであるので、インダクタＬ１の入力側Ｌｉｎには高電位側ＦＥＴ（ＱＨ）を介して電流が供給されない。よって、第２の帰還信号ＣＳが第１の帰還信号ＥＯよりも小さい状態が維持される。
そして、タイミングｔ３において、クロック生成回路２１からフリップフロップＦＦ１のセット入力Ｓに再びハイレベルのクロック信号ＣＬＫが供給されると、フリップフロップＦＦ１は非反転出力Ｑからハイレベルの信号ＰＷＭを出力する。このとき、第２の帰還信号ＣＳは、第１の帰還信号ＥＯよりも小さいので、比較器ＣＭＰ１の出力はロウレベルのままとなる。信号ＰＷＭは、リセット入力Ｒにハイレベルの信号が供給されるまで、ハイレベルとなる。以降の動作は、上記で説明した動作と同様であるので、重複した説明は省略する。
なお、タイミングｔ１〜ｔ２における信号ＰＷＭの幅は、タイミングｔ５〜ｔ６における信号ＰＷＭの幅よりも狭くなっている。これは、タイミングｔ１〜ｔ２における第１の帰還信号ＥＯの値が、タイミングｔ５〜ｔ６における第１の帰還信号ＥＯの値よりも小さいからである。つまり、タイミングｔ１〜ｔ２ではタイミングｔ５〜ｔ６よりもＶｏｕｔの値が大きいので、信号ＰＷＭの幅は狭く設定され、高電位側ＦＥＴ（ＱＨ）がオン状態となる時間が短くなる。
図３は、本実施の形態にかかる電源装置を含む半導体集積回路の一例を示す図である。図３に示す半導体集積回路３０では、３つの半導体チップ３１〜３３が１つのパッケージ基板３４に搭載されている場合を示している。３つの半導体チップのうち、例えば半導体チップ３１には、高電位側のパワーＭＯＳＦＥＴ（ＱＨ）が形成されている。半導体チップ３２には、低電位側のパワーＭＯＳＦＥＴ（ＱＬ）が形成されている。半導体チップ３３には、制御部１０およびトランスコンダクタンスアンプＡＭＰ１が形成されている。
このように、高電位側のパワーＭＯＳＦＥＴ（ＱＨ）が形成されている半導体チップ３１、低電位側のパワーＭＯＳＦＥＴ（ＱＬ）が形成されている半導体チップ３２、並びに制御部１０およびトランスコンダクタンスアンプＡＭＰ１が形成されている半導体チップ３３を独立に形成することで、それぞれの半導体チップ３１〜３３を任意に組み合わせることができる。例えば、電源装置が電力を供給する負荷に応じて、高電位側のパワーＭＯＳＦＥＴ（ＱＨ）が形成されている半導体チップ３１、および低電位側のパワーＭＯＳＦＥＴ（ＱＬ）が形成されている半導体チップ３２を選定することができる。
上記で説明したように、スイッチング電源装置では、高電位側ＦＥＴと低電位側ＦＥＴとを相補的に切り替えることで、負荷に供給される電力を制御している。ここで、ピーク電流制御方式の電源装置では、高電位側ＦＥＴに流れる電流を検出し、この電流情報を用いてフィードバック制御している。
特許文献１に開示されている技術では、高電位側ＦＥＴに流れる電流を検知するために、センス用のＭＯＳＦＥＴ（センスＦＥＴ）が用いられている。センスＦＥＴは高い検出精度が要求されるため、高電位側ＦＥＴに対応した専用のセンスＦＥＴを用いる必要がある。
しかしながら、高電位側ＦＥＴに対応した専用のセンスＦＥＴを用いる場合は、専用のセンスＦＥＴに対応しない他の高電位側ＦＥＴ（汎用の高電位側ＦＥＴ）を使用することができないという問題があった。高電位側ＦＥＴおよび低電位側ＦＥＴは、電源を供給する負荷に応じて選定する必要がある。しかしながら、専用のセンスＦＥＴを用いた場合は、高電位側ＦＥＴとセンスＦＥＴとがセットになっているため、汎用の高電位側ＦＥＴを使用することができず、使用する高電位側ＦＥＴを自由に選択することができないという問題があった。
図４は、比較例にかかる電源装置を示す回路図である。図４において、図１に示した電源装置と同様の構成要素には同一の符号を付している。
入力電圧ＶｉｎとインダクタＬ１１の入力側Ｌｉｎとの間には高電位側ＦＥＴ（ＱＨ）が設けられている。インダクタＬ１１の入力側Ｌｉｎと接地電位との間には低電位側ＦＥＴ（ＱＬ）が設けられている。また、高電位側ＦＥＴ（ＱＨ）に流れる電流を検出するためのセンスＦＥＴ（Ｑ１１）が設けられている。高電位側ＦＥＴ（ＱＨ）とセンスＦＥＴ（Ｑ１１）はカレントミラー回路を構成しており、センスＦＥＴ（Ｑ１１）には高電位側ＦＥＴ（ＱＨ）に流れる電流の１／Ｎの電流が流れるように構成されている。
オペアンプＡＭＰ１１の反転入力にはセンスＦＥＴ（Ｑ１１）のソースが接続されており、非反転入力には高電位側ＦＥＴ（ＱＨ）のソースが接続されている。また、オペアンプＡＭＰ１１の出力はＰ型ＦＥＴ（Ｑ１２）のゲートに接続されている。オペアンプＡＭＰ１１を設けることで、高電位側ＦＥＴ（ＱＨ）のソース電位およびセンスＦＥＴ（Ｑ１１）のソース電位を等しくすることができる。
そして、Ｐ型ＦＥＴ（Ｑ１２）のドレイン電流を、抵抗素子Ｒ１２を用いて電圧信号に変換することで、電流ＩＬに対応した帰還信号ＣＳを生成することができる。なお、帰還信号ＥＯの生成については、図１に示した場合と同様であるので重複した説明は省略する。
図４に示した比較例にかかる電源装置では、センスＦＥＴ（Ｑ１１）を用いて高電位側ＦＥＴ（ＱＨ）に流れる電流を検出している。このとき、センスＦＥＴ（Ｑ１１）には高電位側ＦＥＴ（ＱＨ）に流れる電流の１／Ｎの電流が流れるように構成されている。つまり、センスＦＥＴ（Ｑ１１）のサイズを高電位側ＦＥＴ（ＱＨ）の１／Ｎとしている。電源装置が大電流用途の場合、Ｎの値は、例えば５０００〜２００００程度となる。このため、センスＦＥＴ（Ｑ１１）は高い検出精度が要求される。このような理由から、高電位側ＦＥＴ（ＱＨ）およびセンスＦＥＴ（Ｑ１１）は、同一の半導体チップ１１５に形成される。例えば、高電位側ＦＥＴ（ＱＨ）およびセンスＦＥＴ（Ｑ１１）を同一の半導体チップ１１５に形成することで、製造工程によって生じる各々のＦＥＴの閾値電圧Ｖｇｓやオン抵抗のペア比のばらつきを最小限に抑えることができる。
また、高電位側ＦＥＴ（ＱＨ）およびセンスＦＥＴ（Ｑ１１）はソースフォロワ出力のＦＥＴとして動作するので、センスＦＥＴ（Ｑ１１）に流れる電流を１／Ｎとするためには、それぞれのソース電位も等しくする必要がある。例えば、高電位側ＦＥＴ（ＱＨ）およびセンスＦＥＴ（Ｑ１１）のドレインとソースとを同一半導体チップ１１５上において一体的に形成することで、それぞれを同じ電圧とすることができる。
しかしながら、高電位側ＦＥＴ（ＱＨ）およびセンスＦＥＴ（Ｑ１１）を同一の半導体チップ１１５に形成すると、高電位側ＦＥＴ（ＱＨ）のみを交換することができない。つまり、高電位側ＦＥＴ（ＱＨ）とセンスＦＥＴ（Ｑ１１）は互いに分離することができないため、高電位側ＦＥＴ（ＱＨ）を他の高電位側ＦＥＴ（ＱＨ）に交換する際は、センスＦＥＴ（Ｑ１１）も含めて交換する必要があった。
すなわち、高電位側ＦＥＴ（ＱＨ）および低電位側ＦＥＴ（ＱＬ）は、電源を供給する負荷に応じて選定する必要がある。しかしながら、専用のセンスＦＥＴ（Ｑ１１）を用いた場合は、高電位側ＦＥＴ（ＱＨ）とセンスＦＥＴ（Ｑ１１）とがセットになっているため、汎用の高電位側ＦＥＴを使用することができず、使用する高電位側ＦＥＴを自由に選択することができない。また、汎用の高電位側ＦＥＴ（ＱＨ）を用いることができないため、電源装置を作製する際のコストが増加する。
これに対して本実施の形態にかかる電源装置では、インダクタＬ１に流れる電流に対応した電圧信号Ｖ１、Ｖ２を信号生成部（ＣＲ回路）１２で生成し、電圧信号Ｖ１、Ｖ２をトランスコンダクタンスアンプＡＭＰ１で電流信号に変換している。更に、トランスコンダクタンスアンプＡＭＰ１から出力された電流信号を変換器Ｒ２を用いて電圧信号に変換し、この電圧信号を帰還信号ＣＳとしている。
よって、専用のセンスＦＥＴを設けることなく、インダクタＬ１に流れる電流に対応した帰還信号ＣＳを生成することができるので、使用する高電位側ＦＥＴ（ＱＨ）を自由に選択することができる。つまり、図４に示した電源装置のように、高電位側ＦＥＴ（ＱＨ）およびセンスＦＥＴ（Ｑ１１）を同一の半導体チップ１１５に形成する必要がないので、使用する高電位側ＦＥＴ（ＱＨ）を自由に選択することができる。また、汎用の高電位側ＦＥＴ（ＱＨ）を用いることができるので、電源装置を作製する際のコストを低減することができる。
＜実施の形態２＞
次に、実施の形態２にかかる電源装置について説明する。図５は、本実施の形態にかかる電源装置を示す回路図である。本実施の形態にかかる電源装置では、実施の形態１で説明した電源装置を、マルチフェーズ技術を用いた電源装置に適用した場合を示している。なお、図５において、実施の形態１にかかる電源装置と同一の構成要素には同一の符号を付している。
図５に示すように、本実施の形態にかかる電源装置は、インダクタＬ１、高電位側ＦＥＴ（ＱＨ）、低電位側ＦＥＴ（ＱＬ）、信号生成部１２、トランスコンダクタンスアンプＡＭＰ１、変換器Ｒ２、および制御部１０を少なくとも備える出力ステージ４０_０〜４０_２を複数備える。図５に示す例では、電源装置が３つの出力ステージ４０_０〜４０_２を備えている場合を示しているが、電源装置が備える出力ステージの数は、複数であればいくつであってもよい。また、電源装置は、複数の出力ステージ４０_０〜４０_２を制御するコントローラ５０を備える。
出力ステージ４０_０〜４０_２が備えるインダクタＬ１_０〜Ｌ１_２の出力側は負荷ＬＤに接続されており、各々のインダクタＬ１_０〜Ｌ１_２に流れる電流ＩＬ_０〜ＩＬ_２が負荷ＬＤに供給される。各々のインダクタＬ１_０〜Ｌ１_２の出力側と接地電位との間にはコンデンサ素子Ｃｖが設けられている。コンデンサ素子Ｃｖを設けることで、出力電圧Ｖｏｕｔが平滑化される。
なお、本明細書では、便宜上、出力ステージ４０_０が備えるインダクタをインダクタＬ１_０、出力ステージ４０_１が備えるインダクタをインダクタＬ１_１、出力ステージ４０_２が備えるインダクタをインダクタＬ１_２と記載している。これらのインダクタＬ１_０〜Ｌ１_２は、実質的には図１に示したインダクタＬ１と同一である。他の構成要素の符号についても同様に記載している。
出力ステージ４０_０は、負荷ＬＤに電流ＩＬ_０を供給する。負荷ＬＤに供給される電流ＩＬ_０は、高電位側ＦＥＴ（ＱＨ_０）および低電位側ＦＥＴ（ＱＬ_０）のオン・オフのタイミングを制御することで調整することができる。つまり、高電位側ＦＥＴ（ＱＨ_０）および低電位側ＦＥＴ（ＱＬ_０）は相補的にオン・オフするように構成されており、このオン・オフのデューティ比を制御することで、電流ＩＬ_０を調整することができる。デューティ比は、負荷ＬＤに印加される出力電圧ＶｏｕｔとインダクタＬ１_０に流れる電流ＩＬ_０とを検出し、この２つの検出結果をフィードバックすることで決定される。つまり、本実施の形態にかかる電源装置は、ピーク電流制御方式を用いた電源装置である。
高電位側ＦＥＴ（ＱＨ_０）は、入力電圧ＶｉｎとインダクタＬ１_０の入力側との間に設けられている。インダクタＬ１_０の入力側と接地電位との間には低電位側ＦＥＴ（ＱＬ_０）が設けられている。高電位側ＦＥＴ（ＱＨ_０）がオン状態、低電位側ＦＥＴ（ＱＬ_０）がオフ状態である場合、インダクタＬ１_０の入力側には電流が供給される。このとき、インダクタＬ１_０には電流ＩＬ_０が流れ、この電流が負荷ＬＤに供給される。
また、高電位側ＦＥＴ（ＱＨ_０）がオフ状態、低電位側ＦＥＴ（ＱＬ_０）がオン状態である場合、インダクタＬ１_０の入力側は所定の電位となる。つまり、低電位側ＦＥＴ（ＱＬ_０）がオン状態となることでインダクタＬ１_０の入力側と接地電位とが接続され、インダクタＬ１_０に発生する逆起電力をクランプすることができる。高電位側ＦＥＴ（ＱＨ_０）および低電位側ＦＥＴ（ＱＬ_０）は、例えばＮチャネル型の縦型パワーＭＯＳＦＥＴを用いて構成することができる。
信号生成部１２_０は、インダクタＬ１_０に流れる電流ＩＬ_０に対応した電圧信号Ｖ１、Ｖ２_０を生成する。ここで、電圧信号Ｖ１、Ｖ２_０は、インダクタＬ１_０の直流抵抗成分ＤＣＲによって発生する電圧差に対応している。つまり、インダクタＬ１_０は、インダクタンス成分Ｌと直流抵抗成分ＤＣＲとを含み、この直流抵抗成分ＤＣＲの入力側と出力側の電位差を検出することで、インダクタＬ１_０に流れる電流を検出することができる。なお、電圧信号Ｖ１については、各々のインダクタＬ１_０〜Ｌ１_２の出力側が共通のノードに接続されているため、同一の信号となる。
信号生成部１２_０は、インダクタＬ１_０と並列に接続され、コンデンサ素子Ｃ１_０および抵抗素子Ｒ１_０が直列に接続されたＣＲ回路を用いて構成することができる。図５に示すように、ＣＲ回路が備える抵抗素子Ｒ１_０の一端はインダクタＬ１_０の入力側に接続され、コンデンサ素子Ｃ１_０の一端はインダクタＬ１_０の出力側に接続され、抵抗素子Ｒ１_０の他端およびコンデンサ素子Ｃ１_０の他端は互いに接続されている。コンデンサ素子Ｃ１_０の一端はトランスコンダクタンスアンプＡＭＰ１_０（以下、アンプＡＭＰ１_０と記載する）の非反転入力に接続され、抵抗素子Ｒ１_０の他端およびコンデンサ素子Ｃ１_０の他端はアンプＡＭＰ１_０の反転入力に接続されている。つまり、コンデンサ素子Ｃ１_０の両端の電位差が電圧信号Ｖ１、Ｖ２_０としてアンプＡＭＰ１_０に出力される。
ここで、インダクタＬ１_０のインダクタンスをＬ１、直流抵抗成分ＤＣＲをＲ０、コンデンサ素子Ｃ１_０の容量をＣ１、抵抗素子Ｒ１_０の抵抗をＲ１とすると、インダクタＬ１_０の時定数であるＬ１／Ｒ０と、ＣＲ回路の時定数であるＲ１＊Ｃ１とを等しくする必要がある。よって、信号生成部１２_０を構成するコンデンサ素子Ｃ１_０の容量Ｃ１と抵抗素子Ｒ１_０の抵抗Ｒ１とが、Ｌ１／Ｒ０＝Ｒ１＊Ｃ１を満たすようにする。
アンプＡＭＰ１_０は、信号生成部１２_０で生成された電圧信号Ｖ１、Ｖ２_０に応じた電流を出力する。アンプＡＭＰ１_０から出力された電流は、変換器Ｒ２_０において電圧信号ＣＳ_０に変換される。例えば、変換器Ｒ２_０は、一端がアンプＡＭＰ１_０の出力側に接続され、他端が接地されている抵抗素子を用いて構成することができる。
また、アンプＡＭＰ１_０の出力側には、バイアス電流を供給するバイアス電流源Ｉｂ_０を設けてもよい。バイアス電流源Ｉｂ_０を設けた場合は、電圧信号ＣＳ_０は、アンプＡＭＰ１_０から出力された電流とバイアス電流源から供給された電流とを加算した電流を、変換器Ｒ２_０で電圧信号に変換した信号となる。換言すると、バイアス電流源から供給された電流の分だけ、電圧信号ＣＳ_０に正のバイアスをかけることができる。
電圧信号ＣＳ_０は第２の帰還信号として、比較器ＣＭＰ１_０の非反転入力に供給される。また、比較器ＣＭＰ１_０の反転入力には第１の帰還信号ＥＯが供給される。第１の帰還信号ＥＯは、コントローラ５０が備えるアンプＡＭＰ２とエラーアンプＥＡとを用いて生成される。なお、第１の帰還信号ＥＯの生成方法については実施の形態１で説明した場合と同様であるので重複した説明は省略する。
比較器ＣＭＰ１_０は、第１の帰還信号ＥＯと第２の帰還信号ＣＳ_０（つまり、電圧信号ＣＳ_０）とを入力し、これらの比較結果をフリップフロップＦＦ１_０のリセット入力Ｒに出力する。具体的には、比較器ＣＭＰ１_０は、第２の帰還信号ＣＳ_０が第１の帰還信号ＥＯよりも大きくなるタイミングで、ハイレベルの信号（"１"）をフリップフロップＦＦ１_０のリセット入力Ｒに出力する。
フリップフロップＦＦ１_０のセット入力Ｓには、コントローラ５０が備えるクロック生成回路５１から出力されたクロック信号ＣＬＫ_０が供給される。また、フリップフロップＦＦ１_０の非反転出力Ｑは、ＰＷＭ制御のための信号ＰＷＭ_０をドライバ１１_０に出力する。ドライバ１１_０は、信号ＰＷＭ_０に応じて、高電位側ＦＥＴ（ＱＨ_０）および低電位側ＦＥＴ（ＱＬ_０）を駆動する。例えば、ドライバ１１_０は、信号ＰＷＭ_０がハイレベルの場合、高電位側ＦＥＴ（ＱＨ_０）をオン状態、低電位側ＦＥＴ（ＱＬ_０）をオフ状態とし、信号ＰＷＭ_０がロウレベルの場合、高電位側ＦＥＴ（ＱＨ_０）をオフ状態、低電位側ＦＥＴ（ＱＬ_０）をオン状態とする。
図５に示すように、アンプＡＭＰ１_０、バイアス電流源Ｉｂ_０、比較器ＣＭＰ１_０、フリップフロップＦＦ１_０、およびドライバ１１_０は、一つのモジュール４１_０として構成してもよい。なお、比較器ＣＭＰ１_０、フリップフロップＦＦ１_０、およびドライバ１１_０は、図１に示した制御部１０に対応している。
本実施の形態にかかる電源装置では、上記で説明した出力ステージ４０_０と同一構成の出力ステージ４０_１、４０_２を、負荷ＬＤに対して互いに並列になるように接続している。なお、出力ステージ４０_１、４０_２の構成については、出力ステージ４０_０と同様であるので説明を省略する。
コントローラ５０は、クロック生成回路５１で生成されたクロック信号ＣＬＫ_０、ＣＬＫ_１、ＣＬＫ_２をそれぞれ、出力ステージ４０_０、４０_１、４０_２に供給する。例えば、クロック信号ＣＬＫ_０、ＣＬＫ_１、ＣＬＫ_２はトリガ信号であり、これらのクロック信号の周波数は互いに同一で、位相は互いに異なる。また、コントローラ５０は、出力ステージ４０_０、４０_１、４０_２に共通の第１の帰還信号ＥＯを供給する。
次に、本実施の形態にかかる電源装置の動作について、図６に示すタイミングチャートを用いて説明する。タイミングｔ１１において、クロック生成回路５１から出力ステージ４０_０が備えるフリップフロップＦＦ１_０のセット入力Ｓにハイレベルのクロック信号ＣＬＫ_０が供給されると、フリップフロップＦＦ１_０は非反転出力Ｑからハイレベルの信号ＰＷＭ_０を出力する。このとき、第２の帰還信号ＣＳ_０は、第１の帰還信号ＥＯよりも小さいので、比較器ＣＭＰ１_０の出力はロウレベルのままとなる。信号ＰＷＭ_０は、リセット入力Ｒにハイレベルの信号が供給されるまで、ハイレベルとなる。
信号ＰＷＭ_０がハイレベルになると、ドライバ１１_０は、高電位側ＦＥＴ（ＱＨ_０）をオン状態、低電位側ＦＥＴ（ＱＬ_０）をオフ状態とする。これにより、インダクタＬ１_０には電流ＩＬ_０が供給され、この電流ＩＬ_０が負荷ＬＤに供給される。
信号生成部１２_０は、インダクタＬ１_０に流れる電流ＩＬ_０に対応した電圧信号Ｖ１、Ｖ２_０を出力する。アンプＡＭＰ１_０は、信号生成部１２_０から出力された電圧信号Ｖ１、Ｖ２_０に応じた電流を出力する。そして、アンプＡＭＰ１_０から出力された電流は、変換器Ｒ２_０において第２の帰還信号である電圧信号ＣＳ_０に変換される。高電位側ＦＥＴ（ＱＨ_０）がオン状態の場合は、インダクタＬ１_０に電流が供給され続けるので、インダクタＬ１_０に流れる電流に対応している第２の帰還信号ＣＳ_０は増加し続ける。
また、インダクタＬ１_０に電流が供給され続けるので、出力電圧Ｖｏｕｔも上昇する。よって、出力電圧Ｖｏｕｔに対応している第１の帰還信号ＥＯは減少する。なお、出力電圧Ｖｏｕｔと第１の帰還信号ＥＯは、出力電圧Ｖｏｕｔが増加すると第１の帰還信号ＥＯが減少し、出力電圧Ｖｏｕｔが減少すると第１の帰還信号ＥＯが増加する関係にある。
そして、タイミングｔ１２において、第２の帰還信号ＣＳ_０が第１の帰還信号ＥＯよりも大きくなると、比較器ＣＭＰ１_０はハイレベルの信号（"１"）をフリップフロップＦＦ１_０のリセット入力Ｒに出力する。フリップフロップＦＦ１_０は、リセット入力Ｒにハイレベルの信号が供給されると、非反転出力Ｑをロウレベルにする。よって、信号ＰＷＭ_０はロウレベルになる。
信号ＰＷＭ_０がロウレベルになると、ドライバ１１_０は、高電位側ＦＥＴ（ＱＨ_０）をオフ状態、低電位側ＦＥＴ（ＱＬ_０）をオン状態とする。これにより、インダクタＬ１_０の入力側と接地電位とが接続され、インダクタＬ１_０に発生する逆起電力がクランプされる。
その後も高電位側ＦＥＴ（ＱＨ_０）がオフ状態のままであるので、インダクタＬ１_０の入力側には高電位側ＦＥＴ（ＱＨ_０）を介して電流が供給されない。よって、第２の帰還信号ＣＳ_０が第１の帰還信号ＥＯよりも小さい状態が維持される。
そして、タイミングｔ１３において、クロック生成回路５１から出力ステージ４０_１が備えるフリップフロップＦＦ１_１のセット入力Ｓにハイレベルのクロック信号ＣＬＫ_１が供給されると、フリップフロップＦＦ１_１は非反転出力Ｑからハイレベルの信号ＰＷＭ_１を出力する。このとき、第２の帰還信号ＣＳ_１は、第１の帰還信号ＥＯよりも小さいので、比較器ＣＭＰ１_１の出力はロウレベルのままとなる。信号ＰＷＭ_１は、リセット入力Ｒにハイレベルの信号が供給されるまで、ハイレベルとなる。以降の動作は、上記で説明した出力ステージ４０_０の動作と同様であるので重複した説明は省略する。また、タイミングｔ１５〜ｔ１６における出力ステージ４０_２の動作についても、出力ステージ４０_０の動作と同様であるので重複した説明は省略する。
図６に示すように、本実施の形態にかかる電源装置では、クロック生成回路５１は、互いに位相が異なるクロック信号ＣＬＫ_０、ＣＬＫ_１、ＣＬＫ_２をそれぞれ、出力ステージ４０_０、４０_１、４０_２に供給している。よって、出力ステージ４０_０、４０_１、４０_２は互いに異なるタイミングで、負荷ＬＤに電流ＩＬ_０〜ＩＬ_２を供給することができる。
図７、図８は、本実施の形態にかかる電源装置の動作波形の一例を示す図である。図７、図８の上段は、アンプＡＭＰ１_０〜ＡＭＰ１_２に供給される電圧信号Ｖ１、Ｖ２_０〜Ｖ２_２を示している。中段は、電圧信号Ｖ１と電圧信号Ｖ２_０〜Ｖ２_２との差の値を示している。下段は、第２の帰還信号である電圧信号ＣＳ_０〜ＣＳ_２を示している。また、図７は、負荷ＬＤがない場合の動作波形を示しており、図８は、負荷ＬＤがある場合の動作波形を示している。
図７の上段に示すように、負荷ＬＤがない場合は、アンプＡＭＰ１_０〜ＡＭＰ１_２に供給される電圧信号Ｖ１、Ｖ２_０〜Ｖ２_２は、１．２００ｍＶ付近で振動している。このとき、電圧信号Ｖ２_０〜Ｖ２_２は互いに１／３ずつ位相がずれて振動している。また、図７の中段に示すように、電圧信号Ｖ１と電圧信号Ｖ２_０〜Ｖ２_２との差の値は、０ｍＶ付近で振動している。また、図７の下段に示すように、第２の帰還信号である電圧信号ＣＳ_０〜ＣＳ_２は１００ｍＶ付近で振動している。
一方、負荷ＬＤがある場合は、図８の上段に示すように、アンプＡＭＰ１_０〜ＡＭＰ１_２に供給される電圧信号Ｖ２_０〜Ｖ２_２は、１．２１５ｍＶ付近で振動している。このとき、電圧信号Ｖ２_０〜Ｖ２_２は、電圧信号Ｖ１に対してΔＶだけ増加している。また、図８の中段に示すように、電圧信号Ｖ１と電圧信号Ｖ２_０〜Ｖ２_２との差の値は２０ｍＶ付近で振動しており、負荷ＬＤがない場合よりも増加している。また、図８の下段に示すように、第２の帰還信号である電圧信号ＣＳ_０〜ＣＳ_２は７００ｍＶ付近で振動しており、負荷ＬＤがない場合よりも増加している。
ここで、電圧信号Ｖ１と電圧信号Ｖ２_０〜Ｖ２_２との差は、インダクタＬ１_０〜Ｌ１_２に流れる電流ＩＬ_０〜ＩＬ_２の大きさに対応している。よって、負荷ＬＤがある場合は、インダクタＬ１_０〜Ｌ１_２に流れる電流ＩＬ_０〜ＩＬ_２も増加するので、第２の帰還信号である電圧信号ＣＳ_０〜ＣＳ_２も増加している。
スイッチング方式を用いた電源装置では、負荷ＬＤに供給される電流量が増加すると、これに伴うスイッチングトランジスタ（つまり、高電位側ＦＥＴおよび低電位側ＦＥＴ）のオン抵抗損失や発熱などが増加するという問題がある。このような問題は、マルチフェーズ技術を用いることで解決することができる。すなわち、上記で説明した電源装置のように、複数の出力ステージ４０_０〜４０_２を負荷ＬＤに対して並列に接続し、各々の出力ステージ４０_０〜４０_２にそれぞれ異なる位相のクロック信号を供給することで、各々のインダクタＬ１_０〜Ｌ１_２から電流ＩＬ_０〜ＩＬ_２を分散して供給することができる。
このように、マルチフェーズ技術を用いることで、スイッチングトランジスタのオン抵抗損失や発熱などの増加を抑制することができる。更に、出力ステージの数を増やすほどリップル電圧が低減され、また、各々のインダクタに流れる電流量を低減することができる。これにより、インダクタのインダクタンスを小さくすることができ電源装置の応答速度を速くすることができる。また、出力ステージの数を増やすことで負荷ＬＤに流れる電流を容易に増やすことができる。
更に、実施の形態１の場合と同様に、本実施の形態にかかる電源装置においても、専用のセンスＦＥＴを設けることなく、インダクタＬ１_０〜Ｌ１_２に流れる電流に対応した帰還信号ＣＳ_０〜ＣＳ_２を生成することができるので、使用する高電位側ＦＥＴを自由に選択することができる。また、汎用の高電位側ＦＥＴを用いることができるので、電源装置を作製する際のコストを低減することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１０ 制御部
１１ ドライバ
１２ 信号生成部
２０ コントローラ
２１ クロック生成回路
３０ 半導体集積回路
３１、３２、３３ 半導体チップ
３４ パッケージ基板
４０_０〜４０_２ 出力ステージ
４１_０〜４１_２ モジュール
５０ コントローラ
５１ クロック生成回路

Claims (12)

  1. インダクタと、
    オン状態において前記インダクタの入力側に電流を供給する第１のトランジスタと、
    前記第１のトランジスタがオフ状態のときにオン状態となり、前記インダクタの入力側を所定の電位にする第２のトランジスタと、
    前記インダクタに流れる第１の電流に対応した第１の電圧信号を生成する信号生成部と、
    前記信号生成部で生成された第１の電圧信号に応じた第２の電流を出力するトランスコンダクタンスアンプと、
    前記トランスコンダクタンスアンプから出力された前記第２の電流を第２の電圧信号に変換する変換器と、
    前記インダクタの出力側の電圧に対応した第１の帰還信号と、第２の帰還信号である前記第２の電圧信号とに基づき前記第１および第２のトランジスタを制御する制御部と、を備える、
    電源装置。
  2. 前記第１の電圧信号は、前記インダクタの直流抵抗成分によって発生する電圧差に対応している、請求項１に記載の電源装置。
  3. 前記信号生成部は、前記インダクタと並列に接続され、コンデンサ素子および第１の抵抗素子が直列に接続されたＣＲ回路を有し、
    前記コンデンサ素子の両端の電圧差を前記第１の電圧信号として出力する、
    請求項１に記載の電源装置。
  4. 前記インダクタのインダクタンスをＬ１、直流抵抗成分をＲ０、前記コンデンサ素子の容量をＣ１、前記第１の抵抗素子の抵抗をＲ１とした場合、前記ＣＲ回路は、Ｌ１／Ｒ０＝Ｒ１＊Ｃ１を満たすように構成する、請求項３に記載の電源装置。
  5. 前記第１の抵抗素子の一端は前記インダクタの入力側に接続され、
    前記コンデンサ素子の一端は前記インダクタの出力側に接続され、
    前記第１の抵抗素子の他端および前記コンデンサ素子の他端は互いに接続され、
    前記コンデンサ素子の前記一端は前記トランスコンダクタンスアンプの非反転入力に接続され、
    前記第１の抵抗素子の前記他端および前記コンデンサ素子の前記他端は前記トランスコンダクタンスアンプの反転入力に接続されている、
    請求項３に記載の電源装置。
  6. 前記変換器は、一端が前記トランスコンダクタンスアンプの出力側に接続され、他端が接地されている第２の抵抗素子を含む、請求項１に記載の電源装置。
  7. 前記トランスコンダクタンスアンプの出力側にバイアス電流を供給するバイアス電流源を更に備える、請求項１に記載の電源装置。
  8. 前記制御部は、前記第１の帰還信号の電圧が前記第２の帰還信号の電圧よりも大きい場合に、前記第１のトランジスタをオン状態、前記第２のトランジスタをオフ状態とする、請求項１に記載の電源装置。
  9. 前記インダクタと、前記第１のトランジスタと、前記第２のトランジスタと、前記信号生成部と、前記トランスコンダクタンスアンプと、前記変換器と、前記制御部と、を備える出力ステージを複数備える、請求項１に記載の電源装置。
  10. 前記各々のインダクタの出力側は負荷に接続され、
    前記各々の制御部には互いに位相の異なるクロック信号および共通の前記第１の帰還信号が供給される、
    請求項９に記載の電源装置。
  11. 前記第１のトランジスタを含む第１の半導体チップと、
    前記第２のトランジスタを含む第２の半導体チップと、
    前記トランスコンダクタンスアンプおよび前記制御部を含む第３の半導体チップと、を備える、請求項１に記載の電源装置。
  12. 前記第１乃至第３の半導体チップが同一のパッケージ基板に搭載されている、請求項１１に記載の電源装置。
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