JP2015019461A - Discharge circuit for discharging residual voltage of storage element and flash discharge lamp lighting device - Google Patents
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Abstract
Description
本発明は、蓄電素子の残電圧を放電するための放電回路及びその放電回路が搭載された閃光放電ランプ点灯装置に関する。 The present invention relates to a discharge circuit for discharging a residual voltage of a storage element and a flash discharge lamp lighting device equipped with the discharge circuit.
太陽電池の光電変換特性などの各種太陽エネルギー利用機器の性能測定のために、自然太陽光のスペクトル分布を再現する擬似太陽光を被照射体に照射する擬似太陽光照射装置が知られている。この種の擬似太陽光照射装置においては、キセノンランプからなる光源が箱体内に設置され、光源からの光が光学フィルタを介して照射されることで放射面から擬似太陽光が放射される。 In order to measure the performance of various solar energy utilizing devices such as the photoelectric conversion characteristics of solar cells, a pseudo solar irradiation device that irradiates an object to be irradiated with pseudo sunlight that reproduces the spectral distribution of natural sunlight is known. In this type of simulated sunlight irradiating device, a light source composed of a xenon lamp is installed in a box, and simulated sunlight is emitted from the radiation surface by irradiating light from the light source through an optical filter.
本装置では、例えば、発光長が1000mm以上のキセノンランプ(以下、「ランプ」という)が用いられ、直流のランプ電流が通電され、そのランプ電流値を点灯装置によって調整することにより照射面の照度が制御される。一般的には、点灯時のランプ電流は数十アンペア(例えば70A)、ランプ電圧は数百ボルト(例えば500V)程度であり、このランプ電流/電圧が、1回の点灯あたり数十ミリ秒から数百ミリ秒にわたって通電/印加される。この出力状態が定電流又は定電力で制御され、点灯期間中に被照射体の性能が測定される。 In this apparatus, for example, a xenon lamp having a light emission length of 1000 mm or more (hereinafter referred to as “lamp”) is used, a direct-current lamp current is applied, and the lamp current value is adjusted by the lighting device, whereby the illuminance on the irradiated surface Is controlled. Generally, the lamp current at the time of lighting is several tens of amperes (for example, 70 A), the lamp voltage is about several hundred volts (for example, 500 V), and the lamp current / voltage is from several tens of milliseconds per one lighting. Energized / applied for several hundred milliseconds. This output state is controlled by constant current or constant power, and the performance of the irradiated object is measured during the lighting period.
上記の場合、ランプ電力が35kWとなり、瞬時(例えば100ミリ秒)とはいえ、この電力を商用電源から直接供給すると、同じ商用電源の系統の周辺機器に障害を及ぼすことや、商用電源と照射装置の間に容量の大きい接点及び配線が必要となることが問題となる。そこで一般には、照射装置内に点灯装置を設け、点灯装置において電力をコンデンサ等の蓄積素子に蓄積し、点灯指令に応じてその蓄積された電力をランプに供給する構成が採用される(例えば、特許文献1参照)。 In the above case, the lamp power is 35 kW, and even if it is instantaneous (for example, 100 milliseconds), if this power is supplied directly from the commercial power supply, it will cause a failure in peripheral equipment of the same commercial power system, The problem is that large capacity contacts and wiring are required between the devices. Therefore, in general, a lighting device is provided in the irradiation device, and in the lighting device, power is stored in a storage element such as a capacitor, and the stored power is supplied to the lamp in response to a lighting command (for example, Patent Document 1).
このような閃光ランプ点灯装置において、大容量の蓄電素子が高電圧で充電されている状態を、点灯装置の非使用時(例えば、使用終了後)に放置しておくことはメンテナンス時や誤使用時の状況を考慮すると好ましくない。そこで、非使用時には蓄電素子の残存エネルギーを放電させて残電圧を充分低くしておくために、蓄電素子に放電回路が設けられる。例えば、特許文献2は、放電等バルブ(8)を取り外しているときに閉成する放電スイッチ(S3)と、放電スイッチが閉成するとコンデンサ(5)に蓄積されている電荷を放電する放電抵抗(7)を備えた放電灯点灯装置を開示する。このような残電圧放電の構成が上記の閃光ランプ点灯装置に適用され得る。
In such a flash lamp lighting device, leaving the state in which the large-capacity storage element is charged at a high voltage when the lighting device is not used (for example, after the end of use) is a maintenance or misuse. It is not preferable considering the situation of time. Therefore, when not in use, a discharge circuit is provided in the power storage element in order to discharge the residual energy of the power storage element and keep the remaining voltage sufficiently low. For example,
ところで、閃光放電ランプ点灯装置においては、上記のような大容量の蓄電素子の充電エネルギーを短時間で放電させる必要がある。特に、メンテナンス時、出荷調整時等のように、比較的短い周期で閃光放電ランプの点灯(すなわち、蓄電素子の充放電)を繰り返す必要がある場合に、蓄電素子の残電圧は短時間で放電されることが好ましい。例えば、照度の均斉度を最適化するためにランプ反射板の角度を微調整する作業においては、蓄電素子充電の工程、ランプ閃光点灯による照度均斉度確認の工程、蓄電素子の残電圧放電の工程、主電源の遮断、反射板微調整の工程、及び主電源の再投入といった工程を繰り返すことになる。従って、上記の蓄電素子の残電圧放電の工程に要する時間が長いと、上記の作業全体の所要時間が長くなり、好ましくない。また、一回の蓄電素子の残電圧放電工程で発熱した放電抵抗が次回の同工程までに放熱されないと、上記の繰り返しにおいて放電抵抗が過熱状態となり、好ましくない。従って、残電圧の放電時間が短縮されつつも放電抵抗の過熱状態が回避されることが好ましい。 By the way, in the flash discharge lamp lighting device, it is necessary to discharge the charging energy of the large-capacity storage element as described above in a short time. In particular, when it is necessary to repeatedly turn on the flash discharge lamp (that is, charge and discharge of the storage element) at a relatively short period, such as during maintenance and shipping adjustment, the residual voltage of the storage element is discharged in a short time. It is preferred that For example, in the work of finely adjusting the angle of the lamp reflector in order to optimize the illuminance uniformity, the process of charging the storage element, the process of checking the illuminance uniformity by lighting the lamp flash, the process of discharging the remaining voltage of the storage element The steps of shutting off the main power source, finely adjusting the reflector and re-turning on the main power source are repeated. Therefore, if the time required for the process of discharging the residual voltage of the power storage element is long, the time required for the entire work is increased, which is not preferable. In addition, if the discharge resistor that has generated heat in the one-time residual voltage discharging step of the storage element is not dissipated until the next same step, the discharge resistor is overheated in the above repetition, which is not preferable. Therefore, it is preferable to avoid an overheated state of the discharge resistor while shortening the discharge time of the residual voltage.
しかし、特許文献2のように、1つの放電抵抗で蓄電素子の放電回路を形成する構成によると、放電時間の短縮と放電抵抗の過熱状態の回避がトレードオフの関係となる。すなわち、放電抵抗の抵抗値が低いと、放電に要する時間は短くなるが、放電開始時に流れる電流が過大となり、発熱の原因となる。従って、放電抵抗に電流定格又は定格電力の大きな抵抗素子を用いる必要があり小型化及び低コスト化の観点から好ましくない。一方、放電抵抗の抵抗値が高いと、放電開始時に流れる電流は小さく発熱を抑制できるが、放電に要する時間が長くなる。従って、メンテナンス時、出荷調整時等の作業効率の観点から好ましくない。
However, according to the configuration in which the discharge circuit of the power storage element is formed with one discharge resistor as in
そこで、本発明は、蓄電素子の残電圧を放電するための放電回路において、残電圧の迅速な放電と放電回路の過熱抑制とを両立することを課題とする。また、残電圧の迅速な放電が可能でメンテナンス性に優れた小型及び低コストの閃光放電ランプ点灯装置を提供することを課題とする。 Accordingly, an object of the present invention is to achieve both rapid discharge of the residual voltage and suppression of overheating of the discharge circuit in the discharge circuit for discharging the residual voltage of the storage element. It is another object of the present invention to provide a compact and low-cost flash discharge lamp lighting device that can quickly discharge a residual voltage and has excellent maintainability.
本発明の、蓄電素子の残電圧を放電するための放電回路は、蓄電素子に並列接続される、複数の放電抵抗及び当該複数の放電抵抗の接続構成を変更可能な複数のスイッチ素子からなる放電切替回路と、残電圧の放電時に、蓄電素子に並列接続される放電抵抗の合成抵抗値を段階的に減少させるように複数のスイッチ素子の動作状態を制御する制御回路とを備える。この構成によると、蓄電素子に並列接続される複数の放電抵抗の合成抵抗値が残電圧の低下に伴って減少するので、特に残電圧が低くなると放電が加速され、放電時間が大幅に短縮される。また、放電抵抗が順次切り替えられるので各放電抵抗に小さな定格値の抵抗素子を用いることができ、放電回路の小型化及び低コスト化が実現される。 A discharge circuit for discharging a residual voltage of a storage element according to the present invention includes a plurality of discharge resistors connected in parallel to the storage element and a plurality of switch elements capable of changing a connection configuration of the plurality of discharge resistors. A switching circuit; and a control circuit that controls operation states of the plurality of switching elements so as to gradually reduce the combined resistance value of the discharge resistors connected in parallel to the storage element when discharging the residual voltage. According to this configuration, the combined resistance value of a plurality of discharge resistors connected in parallel to the storage element decreases as the residual voltage decreases, so that the discharge is accelerated particularly when the residual voltage is low, and the discharge time is significantly shortened. The Further, since the discharge resistors are sequentially switched, a resistance element having a small rated value can be used for each discharge resistor, and the discharge circuit can be reduced in size and cost.
上記放電回路は、蓄電素子の残電圧を検出する電圧検出回路をさらに備える。制御回路は、残電圧の放電時に、電圧検出回路によって検出された残電圧の低下に対して、蓄電素子に並列接続される放電抵抗の合成抵抗値を段階的に減少させるように複数のスイッチ素子の動作状態を制御する。これにより、放電抵抗の合成抵抗値の切替えタイミングを最適化して所望の放電時間を実現し、各放電抵抗における消費電力を確実に管理することができる。また、蓄電素子の容量や残電圧にばらつきがある場合でも、上記効果を確実に享受することができる。 The discharge circuit further includes a voltage detection circuit that detects a residual voltage of the storage element. The control circuit has a plurality of switch elements so as to gradually reduce the combined resistance value of the discharge resistors connected in parallel with the storage element in response to a decrease in the residual voltage detected by the voltage detection circuit when the residual voltage is discharged. Control the operating state of As a result, the switching timing of the combined resistance value of the discharge resistors can be optimized to achieve a desired discharge time, and the power consumption in each discharge resistor can be reliably managed. Further, even when there are variations in the capacity and remaining voltage of the power storage element, the above-described effects can be surely enjoyed.
一実施形態において、複数の放電抵抗が抵抗値の大きい順に第1から第nの放電抵抗からなり、複数のスイッチ素子が第1から第nのスイッチ素子からなり、1≦k≦nのkについて、第kの放電抵抗と第kのスイッチ素子の直列回路が蓄電素子に並列接続され、制御回路が、残電圧の放電時に、第kのスイッチ素子をk=1からk=nの順に選択的に導通させる。ここで、第kのスイッチ素子の選択的な導通が、第kのスイッチ素子のk=1からk=nまでの択一的な導通により行われることが好ましい。これにより、導通後に開放された放電抵抗の放熱が促進され、蓄電素子の充放電の繰返しにおける放電抵抗の過熱が抑制される。 In one embodiment, the plurality of discharge resistors are first to n-th discharge resistors in descending order of the resistance value, the plurality of switch elements are first to n-th switch elements, and k of 1 ≦ k ≦ n The series circuit of the kth discharge resistor and the kth switch element is connected in parallel to the storage element, and the control circuit selectively selects the kth switch element in order of k = 1 to k = n when discharging the residual voltage. To conduct. Here, it is preferable that the selective conduction of the kth switch element is performed by alternative conduction of the kth switch element from k = 1 to k = n. Thereby, the heat release of the discharge resistor opened after conduction is promoted, and the overheating of the discharge resistor in the repeated charging / discharging of the storage element is suppressed.
他の実施形態において、複数の放電抵抗が直列接続され、制御回路が、残電圧の放電時に、放電経路を形成する放電抵抗の数を減少させるように複数のスイッチ素子の動作状態を制御するように構成される。この構成によると、蓄電電圧を放電抵抗数で除算した電圧値に対応する定格電圧の抵抗素子を放電抵抗として使用することができ、放電回路の小型化及び低コスト化に貢献する。 In another embodiment, the plurality of discharge resistors are connected in series, and the control circuit controls the operation state of the plurality of switch elements so as to reduce the number of discharge resistors forming the discharge path when discharging the residual voltage. Configured. According to this configuration, a resistance element having a rated voltage corresponding to a voltage value obtained by dividing the stored voltage by the number of discharge resistors can be used as the discharge resistor, contributing to downsizing and cost reduction of the discharge circuit.
具体的には、複数の放電抵抗は直列接続された第1から第nの放電抵抗からなり、第1の放電抵抗に第1のスイッチ素子が直列接続され、第1のスイッチ素子が蓄電素子の低電位側端子に接続されるとともに第nの放電抵抗が蓄電素子の高電位側端子に接続されることにより第1のスイッチ素子及び第1から第nの放電抵抗の直列回路が蓄電素子に並列接続され、2≦k≦nのkについて、第kのスイッチ素子が第k−1の放電抵抗と第kの放電抵抗の接続点と、低電位側端子との間に接続される。そして、制御回路は、残電圧の放電時に、第kのスイッチ素子をk=1からk=nの順に導通させるように構成される。このように、各スイッチ素子が蓄電素子の低電位側端子に接続されるので、各スイッチ素子に半導体スイッチを用いた場合に簡素かつ安価な放電回路が実現される。 Specifically, the plurality of discharge resistors include first to n-th discharge resistors connected in series, a first switch element is connected in series to the first discharge resistor, and the first switch element is a storage element. The first switch element and the series circuit of the first to nth discharge resistors are connected in parallel with the storage element by being connected to the low potential side terminal and the nth discharge resistor being connected to the high potential side terminal of the storage element. For k of 2 ≦ k ≦ n, the k-th switch element is connected between the connection point of the (k−1) -th discharge resistance and the k-th discharge resistance and the low potential side terminal. The control circuit is configured to cause the kth switch element to conduct in the order of k = 1 to k = n when discharging the residual voltage. Thus, since each switch element is connected to the low potential side terminal of the power storage element, a simple and inexpensive discharge circuit is realized when a semiconductor switch is used for each switch element.
本発明の閃光放電ランプ点灯装置は、蓄電素子を含み蓄電素子を充電する充電回路と、上記の放電回路と、蓄電素子の電圧を電源として閃光放電ランプに供給される電流を制御する電流制御回路と、充電回路、放電回路及び電流制御回路を統括制御する中央制御部とを備える。これにより、放電時間短縮による高いメンテナンス性と発熱抑制による小型化及び低コスト化を実現する閃光放電ランプ点灯装置が提供される。 A flash discharge lamp lighting device of the present invention includes a charging circuit that includes a storage element and charges the storage element, the discharge circuit, and a current control circuit that controls a current supplied to the flash discharge lamp using the voltage of the storage element as a power source And a central control unit that performs overall control of the charging circuit, the discharging circuit, and the current control circuit. This provides a flash discharge lamp lighting device that achieves high maintainability by shortening the discharge time and miniaturization and cost reduction by suppressing heat generation.
<基本構成>
図1に本発明の閃光放電ランプ点灯装置(以下、「点灯装置」という)の回路構成図を示す。点灯装置100は整流入力回路150と、充電回路200と、放電回路250と、電流制御回路300と、制御部(CPU)400とを備える。制御部400は充電回路200、放電回路250及び電流制御回路300を統括制御する。なお、上記及び以降の説明において、各回路素子が上記のどの回路に属するかは便宜的なものであり、本発明を拘束するものではない。
<Basic configuration>
FIG. 1 shows a circuit configuration diagram of a flash discharge lamp lighting device (hereinafter referred to as “lighting device”) of the present invention. The lighting device 100 includes a
また、上記の点灯装置100、点灯装置100に接続された閃光放電ランプ500(以下、「ランプ500」という)、ランプ500を内包する筐体(不図示)、点灯装置100への入力手段等を備えることにより閃光照射装置を構成することができる。閃光照射装置が擬似太陽光照射装置である場合、ランプ500はキセノンランプからなる。
In addition, the lighting device 100, a
整流入力回路150は整流器1及び平滑コンデンサ2を備え、交流電源ACは整流器1によって全波整流されるとともに平滑コンデンサ2によって平滑化される。なお、本実施形態では、整流入力回路150にコンデンサインプット型のものが採用されているが、力率改善回路等が採用されてもよい。また、交流電源の代わりに直流電源が入力電源となる場合は、整流入力回路150は不要である。
The
充電回路200は、トランジスタ3〜6からなるフルブリッジ回路、PWM制御回路7、昇圧トランス8、整流器9、電流制限用コイル10、蓄電素子11、電圧検出回路12、電流検出抵抗13、誤差増幅器14及び基準電源15を備える。フルブリッジ回路はPWM制御回路7によってスイッチング制御され、トランジスタ3及び6とトランジスタ4及び5が交互にオン・オフされるとともにその導通時間が制御される。昇圧トランス8の一次巻線にはフルブリッジ回路の出力が接続され、二次側には巻数比に応じた電圧が発生する。昇圧トランスの二次巻線に発生した電圧は、整流器9によって整流され、電流制限用コイル10を介して出力されて蓄電素子11に充電される。本実施形態においては、蓄電素子11を電解コンデンサとしているが、蓄電素子11は電気二重層コンデンサ、バッテリ等であってもよい。電圧検出回路12は分圧抵抗からなる。
The charging
PWM制御回路7は、中央制御部400からの充電開始信号を受けると、フルブリッジ回路を数十kHz(例えば、50kHz程度)で駆動させて充電を開始する。充電動作中は、電流検出抵抗13によって検出される電流値(電流検出抵抗13に発生する電圧)が目標値(基準電源15の電圧)に等しくなるように誤差増幅器14及びPWM制御回路7が動作し、所定の充電電流で充電が行われる。なお、充電方法は定電流制御に限られない。電圧検出回路12によって検出される充電電圧がランプ電圧よりも充分に高い設定電圧(例えば、1000V程度)に達すると、PWM制御回路7はフルブリッジ回路の動作を一旦停止(又は充電電圧を保持)し、スタンバイ状態に移行する。ここで、PWM制御回路7は充電完了信号を中央制御部400に出力する。
When receiving the charge start signal from the
なお、本開示においては、充電回路200としてフルブリッジ及び昇圧トランスで構成される回路が例示されるが、昇圧動作と充電動作が可能であれば他の昇圧コンバータ方式の回路が採用されてもよい。またさらに、充電回路200が高圧電源から給電される場合には昇圧機能は不要である。
In the present disclosure, a circuit including a full bridge and a step-up transformer is illustrated as the charging
放電回路250は、放電切替回路30、制御回路40及び電圧検出回路50を備える。電圧検出回路50は分圧抵抗51及び52からなる。説明の便宜上、制御回路40を中央制御部400とは個別の制御回路として示しているが、制御回路40は中央制御部400又はPWM制御回路7に含まれていてもよい。また、電圧検出回路50は電圧検出回路12と同様の分圧抵抗で構成することができるので、電圧検出回路50を設けることなく電圧検出回路12が放電回路250における電圧検出回路を兼ねる構成としてもよい。この場合、電圧検出回路12の出力がPWM制御回路7だけでなく制御回路40に入力されるものとする。放電切替回路30については後述する。なお、図1においては、放電回路250内の配線は簡略化して示してある。
The
電流制御回路300はIGBT等の半導体スイッチ16、チョークコイル17、ダイオード18、コンデンサ19、電流検出抵抗20、PWM制御回路21及び誤差増幅器22を含み、降圧チョッパ回路を構成する。電流制御回路300はまた、イグナイタ回路350を含む。イグナイタ回路350は始動回路23及びパルストランス24及びを含み、パルストランス24の2次巻線はチョークコイル17に直列接続される。
The
電流制御回路300は、蓄電素子11に充電された電圧を電源として、中央制御部400からの点灯信号を受けて動作を開始する。電流制御回路300のPWM制御回路21が点灯信号に応じて動作を開始すると、動作開始時点でランプ500の両端に、蓄電素子11の電圧とほぼ等しい直流電圧が印加される。一方、イグナイタ回路350の始動回路23は点灯信号に応じて起動してパルストランス24の1次巻線にパルス電圧を発生させ、2次巻線にはパルストランス24の1次/2次巻数比に応じた高圧パルスが発生する。これにより、上記の蓄電素子11の電圧に高圧パルスが重畳された電圧がランプ500に印加され、ランプ500の絶縁破壊が起こる。
The
ランプ500が絶縁破壊されると、蓄電素子11の電圧を電源として電流制御回路300からの制限された電流がランプ500に投入される。半導体スイッチ16はPWM制御回路21によって導通時間が制御されてスイッチングされる。半導体スイッチ16がオンの期間には蓄電素子11→半導体スイッチ16→チョークコイル17→パルストランス24の2次巻線→ランプ500→蓄電素子11の経路に電流が流れる。一方、半導体スイッチ16がオフの期間にはチョークコイル17に蓄えられた電力を元に、チョークコイル17→パルストランス24の2次巻線→ランプ500→ダイオード18→チョークコイル17の経路に電流が流れる。コンデンサ19はランプ500への出力を平滑化し、ランプ電流のリップル成分を抑制又は除去する。電流検出抵抗20によってランプ電流が検出され、検出ランプ電流に比例する電圧信号(検出電圧)が誤差増幅器22の負入力端子に入力される。ランプ電流の設定値に比例する電圧信号が中央制御部400から誤差増幅器22の正入力端子に入力される。そして、誤差増幅器22の両入力が等しくなるようにPWM制御回路21によって半導体スイッチ16の導通時間がPWM制御される。これにより、蓄電素子11を電源とするランプ500の定電流直流点灯が行われる。
When the
ここで、放電回路250は、中央制御部400から、蓄電素子11の残電圧を放電させる指令を示す残電圧放電信号を受信すると残電圧放電の動作を開始する。放電回路250による放電動作の詳細については後述する。なお、放電回路250による残電圧放電動作の終了時に、中央制御部400が必要に応じて再充電信号を充電回路200に出力し、充電回路200が蓄電素子11を再充電することもできる。これにより、次の点灯信号に対して即座にランプ放電を開始することができる。
Here, when the
上記の基本構成において、以下に各実施形態を説明する。各実施形態において、放電回路250の放電切替回路30は蓄電素子11に並列接続され、放電抵抗32−1〜32−nと、放電抵抗32−1〜32−nの接続構成を変更可能なスイッチ素子34−1〜34−nを備える。なお、2≦nである。スイッチ素子34−1〜34−nは、例えば、MOSFET、IGBT等の半導体スイッチであってもよいし、リレースイッチ等の機械スイッチであってもよい。そして、制御回路40は、残電圧の放電時に、蓄電素子11に並列接続される放電抵抗32−1〜32−nの合成抵抗値を減少させるようにスイッチ素子34−1〜34−nの動作状態を制御する。ここで、電圧検出回路50によって検出された残電圧の低下に対して、蓄電素子11に並列接続される放電抵抗32−1〜32−nの合成抵抗値が段階的に減少するようにスイッチ素子34−1〜34−nの動作状態が制御される。なお、以降の説明にいて、放電抵抗32−1〜32−n及びスイッチ素子34−1〜34−nについて、これらを総称して又はこれらの一部を代表して、それぞれ放電抵抗32及びスイッチ素子34というものとする。
In the above basic configuration, each embodiment will be described below. In each embodiment, the
実施形態1.
第1の実施例においては、抵抗値の大きい順に第1から第nの放電抵抗32−1〜32−nと、対応する第1から第nのスイッチ素子34−1〜34−nがそれぞれ直列接続され、各直列回路が蓄電素子11に並列接続される。そして、残電圧の放電時に、制御回路40がスイッチ素子34kをk=1からk=nの順に選択的に導通させる。
Embodiment 1. FIG.
In the first embodiment, the first to nth discharge resistors 32-1 to 32-n and the corresponding first to nth switch elements 34-1 to 34-n are connected in series in descending order of resistance. Each series circuit is connected in parallel to the
図2に、本実施形態による放電回路250の詳細を示す。本例ではn=3の場合を示すが、n=2であっても、4≦nであっても本実施形態は成立する。なお、以降の説明において、蓄電素子11の低電位側ノードをノードNL、高電位側ノードをノードNHというものとする。
FIG. 2 shows details of the
放電切替回路30は、放電抵抗32−1とスイッチ素子34−1の直列回路、放電抵抗32−2とスイッチ素子34−2の直列回路、及び放電抵抗32−3とスイッチ素子34−3の直列回路を備え、各直列回路が蓄電素子11に並列接続される。放電抵抗32−1、32−2及び32−3の抵抗値をそれぞれR1、R2及びR3とすると、R1>R2>R3であるものとする。
The
制御回路40は、残電圧の放電時に、電圧検出回路50によって検出された残電圧の低下に従ってスイッチ素子34−1、34−2及び34−3をこの順序で択一的に導通させる。図1に関して上述したように、電圧検出回路50は抵抗51及び52の分圧回路からなり、その出力が制御回路40に入力される。
When the residual voltage is discharged, the
図3に、本実施形態による放電回路250の動作を示す。上段のグラフは電圧検出回路50によって検出される蓄電素子11の残電圧Vrを示し、下段のグラフはスイッチ素子34−1〜34−3の各動作状態(ONで導通、OFFで開放)を示す。上段のグラフにおいて、実線は本実施形態の放電構成による残電圧Vrの変化を、破線は比較例として放電抵抗32−1のみにより放電を継続した場合の残電圧Vrの変化を示す。なお、各グラフの横軸は放電開始からの経過時間を示す。
FIG. 3 shows the operation of the
時刻t0に残電圧の放電が開始される。時刻t0の直前まで、スイッチ素子34−1〜34−3はOFF状態とされ、蓄電素子11には電圧V0(本例ではV0=900V)が充電されていたものとする。時刻t0において、制御回路40はスイッチ素子34−1をONして放電抵抗32−1を蓄電素子11に並列接続させる。スイッチ素子34−2及び34−3はOFF状態に維持される。
The discharge of the residual voltage is started at time t0. It is assumed that the switch elements 34-1 to 34-3 are in the OFF state and the
時刻t1において、残電圧Vrが第1の設定値V1(本例ではV1=700V)以下となると、制御回路40はスイッチ素子34−1をOFFするとともにスイッチ素子34−2をONして放電抵抗32−2を蓄電素子11に並列接続させる。なお、スイッチ素子34−3はOFF状態で維持される。ここで、放電抵抗32−2の抵抗値R2は放電抵抗32−1の抵抗値R1よりも小さいため、放電抵抗32−1のみによって放電を継続した場合(破線)よりも放電速度が速くなる。
When the remaining voltage Vr becomes equal to or lower than the first set value V1 (V1 = 700 V in this example) at time t1, the
時刻t2において、残電圧Vrが第2の設定値V2(本例ではV2=400V)以下となると、制御回路40はスイッチ素子34−2をOFFするとともにスイッチ素子34−3をONして放電抵抗32−3を蓄電素子11に並列接続させる。なお、スイッチ素子34−1はOFF状態で維持される。ここで、放電抵抗32−3の抵抗値R3は放電抵抗32−2の抵抗値R2よりも小さいため、放電抵抗32−2のみによって放電を継続した場合よりもさらに放電速度が速くなる。
When the remaining voltage Vr becomes equal to or lower than the second set value V2 (V2 = 400 V in this example) at time t2, the
時刻t3において、残電圧Vrが安全電圧V3(例えば、V3=50V)まで低下すると、放電動作が終了する。なお、時刻t3以降は、スイッチ素子34−3はON状態に維持されてもよいし、OFF状態とされてもよい。 When the remaining voltage Vr decreases to the safe voltage V3 (for example, V3 = 50 V) at time t3, the discharge operation is finished. After time t3, the switch element 34-3 may be maintained in the ON state or may be in the OFF state.
ここで、蓄電素子11の容量をCとして、比較例(破線)の場合と本実施形態(実線)の場合の放電時間を比較する。比較例の場合、放電にかかる時間TC1(=t0〜t4)は以下の式:
TC1=R1×C×In(V0/V3)
=2.89×R1×C (式1)
で表される。一方、本実施形態の場合、放電に係る時間TE1(=t0〜t3)は以下の式:
TE1=R1×C×In(V0/V1)+R2×C×In(V1/V2)+R3×C×In(V2/V3)
=(0.41×R1+0.56×R2+2.08×R3)×C (式2)
で表される。なお、「ln」は自然対数を表す。
Here, assuming that the capacity of the
T C1 = R1 × C × In (V0 / V3)
= 2.89 × R1 × C (Formula 1)
It is represented by On the other hand, in the case of the present embodiment, the time T E1 (= t0 to t3) relating to discharge is expressed by the following formula:
T E1 = R1 × C × In (V0 / V1) + R2 × C × In (V1 / V2) + R3 × C × In (V2 / V3)
= (0.41 * R1 + 0.56 * R2 + 2.08 * R3) * C (Formula 2)
It is represented by “Ln” represents a natural logarithm.
ここで、R1:R2:R3=900(V0):700(V1):400(V2)=9:7:4とすることができる。これは、各放電抵抗32に流れる初期電流を略等しくして同じ定格電流の抵抗素子を用いるためである。このようにR1:R2:R3=9:7:4である場合、式2より、放電時間TE1=1.77×R1×Cに短縮される。なお、各放電抵抗32に流れる初期電流及び消費電力が定格電流及び定格電力以下となればR1:R2:R3の比は上記に限られない。例えば、上記のV0〜V3の設定においてR1:R2:R3=3:2:1とすれば、式2より、放電時間TE1=1.48×R1×Cに短縮され、放電時間TC1=2.89×R1×Cの約半分とすることができる。
Here, R1: R2: R3 = 900 (V0): 700 (V1): 400 (V2) = 9: 7: 4. This is because the resistance elements having the same rated current are used by making the initial currents flowing through the discharge resistors 32 substantially equal. Thus, when R1: R2: R3 = 9: 7: 4, the discharge time T E1 = 1.77 × R1 × C is shortened from
また、各放電抵抗32−1〜32−3の消費電力は、各放電抵抗のみで放電を行った場合の3分の1程度で済む。従って、各放電抵抗32として、定格電力の小さい小型かつ安価な抵抗素子を採用することができる。また、スイッチ素子32の択一的な導通により、スイッチ素子32はON状態後のOFF状態においては放熱される。これにより、導通後に開放された放電抵抗の放熱が促進され、蓄電素子の充放電の繰返しにおける放電抵抗の過熱がさらに抑制される。またさらに、放電電流経路を分散することにより、各スイッチ素子34に係るストレス(例えば、内部抵抗による損失)も軽減される。 In addition, the power consumption of each of the discharge resistors 32-1 to 32-3 is about one-third that when the discharge is performed only with each of the discharge resistors. Therefore, as each discharge resistor 32, a small and inexpensive resistor element having a small rated power can be adopted. Further, due to the selective conduction of the switch element 32, the switch element 32 is dissipated in the OFF state after the ON state. Thereby, the heat release of the discharge resistor opened after conduction is promoted, and the overheating of the discharge resistor during repeated charging / discharging of the storage element is further suppressed. Furthermore, by distributing the discharge current path, stress (for example, loss due to internal resistance) related to each switch element 34 is also reduced.
以上のように、本実施形態の放電回路30によると、残電圧の放電時に、蓄電素子11に並列接続される放電抵抗32−1〜32−3の合成抵抗値が減少するようにスイッチ素子34−1〜34−3の動作状態が制御される。従って、残電圧が低くなると放電速度が加速され、放電時間が大幅に短縮される。また、放電抵抗32が順次切り替えられるので各放電抵抗32に小さい電流定格の抵抗素子を用いることができ、放電回路30の小型化及び低コスト化が実現される。また、合成抵抗値の減少が残電圧の減少に追従するので、放電抵抗32の合成抵抗値の切替えタイミングを最適化して所望の放電時間を実現し、各放電抵抗32における消費電力を確実に管理することができる。そして、蓄電素子11の容量や残電圧にばらつきがある場合でも、上記の効果を確実に享受することができる。
As described above, according to the
なお、本実施形態においては、スイッチ素子34−1〜34−nが択一的に導通されて同時に1つの放電抵抗32のみが蓄電素子11に並列接続される構成を示したが、スイッチ素子34−1〜34−nが累進的に導通されるようにしてもよい。すなわち、残電圧Vrの低下に伴って、導通されるスイッチ素子34が、スイッチ素子34−1、スイッチ素子34−1及び34−2、スイッチ素子34−1〜34−3、スイッチ素子34−1〜34−4、・・・、全スイッチ素子34−1〜34−nとなるようにしてもよい。図2に示す構成において累進的導通が行われる場合、放電抵抗32−1、32−2及び32−3の抵抗値をそれぞれR11、R12及びR13とすると、R11=R1、1/(1/R11+1/R12)=R2、1/(1/R11+1/R12+1/R13)=R3となるようにR11、R12及びR13を選定すれば、図3の上段のグラフに示すものと同様の電圧変化を得ることができる。但し、第1の実施形態におけるような放電抵抗32の(ON状態後のOFF状態における)放熱効果を得ることはできない。
In the present embodiment, the switch elements 34-1 to 34-n are selectively turned on and only one discharge resistor 32 is connected in parallel to the
実施形態2.
上記第1の実施形態では各放電抵抗32が蓄電素子11に対して並列接続される構成を示したが、本実施形態では、直列接続された放電抵抗32−1〜32−nが蓄電素子11に対して並列接続される構成を示す。本実施形態では、制御回路40は、蓄電素子11の放電時に、放電経路を形成する放電抵抗32の数を減少させるように各スイッチ素子34の動作状態を制御する。
In the first embodiment, the discharge resistors 32 are connected in parallel to the
本実施形態では、低電位ノードNLと高電位ノードNHの間に、スイッチ素子34−1と放電抵抗32−1〜32−nの直列回路が接続される。2≦k≦nのkについて、スイッチ素子34−kが放電抵抗32−(k−1)と放電抵抗32−kの接続点と、低電位ノードNLとの間に接続される。そして、制御回路40が、残電圧の放電時にスイッチ素子34−1kをk=1からk=nの順に導通させる。
In the present embodiment, a series circuit of a switch element 34-1 and discharge resistors 32-1 to 32-n is connected between the low potential node NL and the high potential node NH. For k of 2 ≦ k ≦ n, the switch element 34-k is connected between the connection point between the discharge resistor 32- (k−1) and the discharge resistor 32-k and the low potential node NL. Then, the
図4に、本実施形態による放電回路250の詳細を示す。上述したように、放電回路250は放電切替回路30、制御回路40及び電圧検出回路50を備える。電圧検出回路50は第1の実施形態と同様に抵抗51及び52の分圧抵抗からなる。なお、本例ではn=3の場合を示すが、n=2であっても、4≦nであっても本実施形態は成立する。
FIG. 4 shows details of the
放電切替回路30において、低電位ノードNLにスイッチ素子34−1の一方の端子が接続され、スイッチ素子34−1の他方の端子に放電抵抗32−1が接続され、放電抵抗32−1〜32−3が直列接続され、放電抵抗32−3が高電位ノードNHに接続される。スイッチ素子34−2が放電抵抗32−1と放電抵抗32−2の接続点と、低電位ノードNLとの間に接続され、スイッチ素子34−3が放電抵抗32−2と放電抵抗32−3の接続点と、低電位ノードNLとの間に接続される。
In the
制御回路40は、放電時にスイッチ素子34−1〜34−3をこの順に択一的又は累進的に導通させる。すなわち、制御回路40は、放電開始時に、まずスイッチ素子34−1をON状態とし、スイッチ素子34−2及び34−3をOFF状態とする。その後、制御回路40は、スイッチ素子34−2をON状態とする。この際、択一的な導通態様としてスイッチ素子34−1はOFF状態とされてもよいし、累進的な導通態様としてON状態に維持されてもよい。なお、スイッチ素子34−3はOFF状態に維持される。さらにその後、制御回路40は、スイッチ素子34−3をON状態とする。この際、択一的な導通態様としてスイッチ素子34−1及び34−2はOFF状態とされてもよいし、累進的な同一態様として双方ともON状態に維持されてもよい。
The
なお、上述したように各スイッチ素子34は半導体スイッチ又は機械スイッチからなるものであればよいが、全スイッチ素子34の低電位側端子が低電位側ノードNLに接続されるので、各スイッチ素子34をMOSFET等の半導体素子で構成して簡素かつ安価な構成とすることができる。図5に、各スイッチ素子34をMOSFETで構成した例の回路図を示す。各スイッチ素子34のドレイン端子が各抵抗素子に接続され、ソース端子が低電位側ノードNLに接続され、ゲート端子に制御回路40からのゲート信号が入力される。
As described above, each switch element 34 may be a semiconductor switch or a mechanical switch. However, since the low potential side terminals of all the switch elements 34 are connected to the low potential side node NL, each switch element 34. Can be configured with a semiconductor element such as a MOSFET to provide a simple and inexpensive configuration. FIG. 5 shows a circuit diagram of an example in which each switch element 34 is formed of a MOSFET. The drain terminal of each switch element 34 is connected to each resistance element, the source terminal is connected to the low potential side node NL, and the gate signal from the
図6に、本実施形態による放電回路250の動作を示す。上段のグラフは蓄電素子11の残電圧Vrを示し、下段のグラフはスイッチ素子34−1〜34−3の各動作状態(ONで導通、OFFで開放)を示す。図3と同様に、上段のグラフにおいて、実線は本実施形態の放電構成による残電圧Vrの変化を、破線は比較例として、放電抵抗32−1、32−2及び32−3の直列回路の接続を継続した場合の残電圧Vrの変化を示す。なお、上段のグラフに示す残電圧Vrの変化は第1の実施形態による図3と同様であるので詳細な説明を省略する。なお、本実施形態においては、スイッチ素子34の導通は累進的に行われるものとするが、スイッチ素子34の導通が択一的に行われたとしても上段のグラフに表す残電圧Vr変化は同じものとなる。
FIG. 6 shows the operation of the
時刻t0に残電圧の放電が開始される。時刻t0の直前まで、スイッチ素子34−1〜34−3はOFF状態とされ、蓄電素子11には電圧V0(本例ではV0=900V)が充電されていたものとする。時刻t0において、制御回路40はスイッチ素子34−1をON状態として放電抵抗32−1〜32−3を蓄電素子11に並列接続させる。スイッチ素子34−2及び34−3はOFF状態に維持される。
The discharge of the residual voltage is started at time t0. It is assumed that the switch elements 34-1 to 34-3 are in the OFF state and the
時刻t1において、残電圧Vrが第1の設定値V1(本例ではV1=700V)以下となると、制御回路40はスイッチ素子34−1及び34−2をON状態として、実質的に放電抵抗32−2及び32−3を蓄電素子11に並列接続させる。ここで、「実質的に」とは、放電抵抗32−1は蓄電素子11に物理的には接続されるもののスイッチ素子34−2によって短絡されるため抵抗素子として機能するのは放電抵抗32−2及び32−3であることを示す趣旨である。なお、スイッチ素子34−3はOFF状態で維持される。ここで、放電抵抗32−2及び32−3の直列回路の抵抗値R2+R3は放電抵抗32−1、32−2及び32−3の直列回路の抵抗値R1+R2+R3よりも抵抗値が小さいため、同直列回路により放電を継続した場合(破線)よりも放電速度が速くなる。
When the remaining voltage Vr becomes equal to or lower than the first set value V1 (V1 = 700 V in this example) at time t1, the
時刻t2において、残電圧Vrが第2の設定値V2(本例ではV2=400V)以下となると、制御回路40はスイッチ素子34−1〜34−3をONして、実質的に放電抵抗32−3のみを蓄電素子11に並列接続させる。ここで、放電抵抗32−3の抵抗値R3は放電抵抗32−2及び32−3の直列回路の抵抗値R2+R3よりも抵抗値が小さいため、同直列回路により放電を継続した場合よりもさらに放電速度が速くなる。
When the remaining voltage Vr becomes equal to or lower than the second set value V2 (in this example, V2 = 400 V) at time t2, the
時刻t3において、残電圧Vrが安全電圧V3(例えば、V3=50V)まで低下すると放電動作が終了する。なお、時刻t3以降は、スイッチ素子34−1〜34−3はON状態に維持されるようにしてもよいし、OFF状態とされてもよい。 When the remaining voltage Vr decreases to the safe voltage V3 (for example, V3 = 50V) at time t3, the discharge operation is finished. Note that after time t3, the switch elements 34-1 to 34-3 may be maintained in an ON state or may be in an OFF state.
ここで、蓄電素子11の容量をCとして、比較例(破線)の場合と本実施形態(実線)の場合の放電時間を比較する。比較例の場合、放電にかかる時間TC2(=t0〜t4)は以下の式:
TC2=(R1+R2+R3)×C×In(V0/V3)
=2.89×(R1+R2+R3)×C (式3)
で表される。一方、本実施形態の場合、放電に係る時間TE2(=t0〜t3)は以下の式:
TE2=(R1+R2+R3)×C×In(V0/V1)+(R2+R3)×C×In(V1/V2)+R3×C×In(V2/V3)
=(3.05×R1+0.97×R2+0.41×R3)×C (式4)
で表される。なお、「ln」は自然対数を表す。
Here, assuming that the capacity of the
T C2 = (R1 + R2 + R3) × C × In (V0 / V3)
= 2.89 × (R1 + R2 + R3) × C (Formula 3)
It is represented by On the other hand, in the case of the present embodiment, the time T E2 (= t0 to t3) relating to discharge is expressed by the following formula:
T E2 = (R1 + R2 + R3) × C × In (V0 / V1) + (R2 + R3) × C × In (V1 / V2) + R3 × C × In (V2 / V3)
= (3.05 × R1 + 0.97 × R2 + 0.41 × R3) × C (Formula 4)
It is represented by “Ln” represents a natural logarithm.
ここで、R1:R2:R3=1:1:1とする。これは、各放電抵抗32に印加される電圧を等しくして同じ定格電圧の抵抗素子を用いるためである。このようにR1〜R3が等しい場合、式3より、放電時間TC2=8.67×R1×Cとなり、式4より、放電時間TE2=4.43×R1×Cとなる。このように、本実施形態における放電時間TE2は比較例における放電時間TC2の半分程度に短縮される。なお、各放電抵抗32に印加される電圧が各抵抗素子の定格電圧以下となる限り、R1:R2:R3の比は上記に限られない。
Here, R1: R2: R3 = 1: 1: 1. This is because resistance elements having the same rated voltage are used by equalizing the voltage applied to each discharge resistor 32. Thus, when R1 to R3 are equal, the discharge time T C2 = 8.67 × R1 × C from Equation 3 and the discharge time T E2 = 4.43 × R1 × C from
上記構成によると、充電設定電圧を放電抵抗数で除算した電圧値に対応する小さな定格電圧の抵抗素子を放電抵抗として使用することができ、放電回路の小型化及び低コスト化が実現される。また、放電抵抗32−1〜32−3の各々の消費電力は、1つの放電抵抗32のみで全放電を行った場合の3分の1程度で済む。従って、各放電抵抗32として、定格電圧が小さいだけでなく定格電力も小さい小型かつ安価な抵抗素子を採用することができる。また、放電電流経路が分散されるので、各スイッチ素子34に係るストレスも軽減される。 According to the above configuration, a resistance element having a small rated voltage corresponding to a voltage value obtained by dividing the charge setting voltage by the number of discharge resistors can be used as the discharge resistor, and the discharge circuit can be reduced in size and cost. In addition, the power consumption of each of the discharge resistors 32-1 to 32-3 is about one-third that when the entire discharge is performed with only one discharge resistor 32. Therefore, as each discharge resistor 32, a small and inexpensive resistor element having not only a small rated voltage but also a small rated power can be employed. Further, since the discharge current path is distributed, the stress on each switch element 34 is also reduced.
本実施形態の構成においても、残電圧の放電時に、蓄電素子11に並列接続される放電抵抗32−1〜32−3の合成抵抗値が減少するので、残電圧が低くなると放電速度が加速され、放電時間が大幅に短縮される。そして、放電抵抗32が順次切り替えられるので各放電抵抗32に小さい定格電圧の抵抗素子を用いることができ、放電回路30の小型化及び低コスト化が実現される。また、合成抵抗値の減少が残電圧の減少に追従するので、放電抵抗32の合成抵抗値の切替えタイミングを最適化して所望の放電時間を実現し、各放電抵抗32における消費電力を確実に管理することができる。そして、蓄電素子11の容量や残電圧にばらつきがある場合でも、上記の効果を確実に享受することができる。
Also in the configuration of the present embodiment, when the residual voltage is discharged, the combined resistance value of the discharge resistors 32-1 to 32-3 connected in parallel to the
以上のように、上記第1及び第2の実施形態によると、蓄電素子11の残電圧を放電するための放電回路250において、残電圧の迅速な放電と放電回路30の過熱抑制とを両立することを課題とする。また、このような放電回路250の搭載により、充放電サイクルの短縮、すなわち点灯サイクルの短縮を可能とした高いメンテナンス性と発熱抑制による小型化及び低コスト化を実現する点灯装置100が提供される。
As described above, according to the first and second embodiments, in the
変形例.
上記において本発明の最も好適な実施形態を示したが、本発明は上記構成に限られず、以下に示すように種々の変形が可能である。
Modified example.
Although the most preferred embodiment of the present invention has been described above, the present invention is not limited to the above configuration, and various modifications are possible as described below.
(1)スイッチ素子34の切替タイミングの変形
上記各実施形態においては、残電圧Vrが所定の設定値以下となったことに応じて各スイッチ素子34の動作状態が制御される構成を示したが、蓄電素子の容量Cのばらつきが小さく残電圧Vcが確定しているような場合は、実験的に求められた固定の設定時間の経過ごとに各スイッチ素子34の動作状態が制御される構成としてもよい。この場合、電圧検出回路50は不要である。
(1) Modification of switching timing of switch element 34 In each of the above-described embodiments, the configuration in which the operation state of each switch element 34 is controlled in response to the remaining voltage Vr being equal to or less than a predetermined set value has been described. In the case where the variation in the capacitance C of the storage element is small and the remaining voltage Vc is fixed, the operation state of each switch element 34 is controlled every time a fixed set time obtained experimentally is obtained. Also good. In this case, the
(2)同時接続数の変形
上記各実施形態においては複数のスイッチ素子34が択一的又は累進的に導通される構成を示したが、複数のスイッチ素子34が順次重複的に導通されるようにしてもよい。例えば、2つのスイッチ素子34−(k−1)及び34−kが、k=2〜k=nまで順次選択的にON状態とされるようにしてもよい。すなわち、まずスイッチ素子34−1及び34−2がON状態とされ、次にスイッチ素子34−2及び34−3、次にスイッチ素子34−3及び34−4、・・・最後にスイッチ素子34−(n−1)及び34−nがON状態とされるようにしてもよい。
(2) Modification of the number of simultaneous connections In the above-described embodiments, the configuration in which the plurality of switch elements 34 are selectively or progressively connected is shown. However, the plurality of switch elements 34 are sequentially and repeatedly connected. It may be. For example, the two switch elements 34- (k-1) and 34-k may be selectively turned on sequentially from k = 2 to k = n. That is, first, the switch elements 34-1 and 34-2 are turned on, then the switch elements 34-2 and 34-3, then the switch elements 34-3 and 34-4, and finally the switch element 34. -(N-1) and 34-n may be turned on.
(3)報知手段の付加
上記各実施形態において、蓄電素子11の残電圧Vrが安全電圧V3以下になったこと(又は安全電圧V3を未だ超えていること)を示す表示をユーザに報知する報知手段を設けてもよい。例えば、電圧検出回路50によって検出される残電圧Vrが50V以下になった時点で、制御回路40が中央制御部400に残電圧放電完了信号を出力し、中央制御部400が報知手段に報知動作を行わせる構成とすることができる。報知手段は、LED等の発光体による発光、液晶表示等のディスプレイによる表示等による視覚的報知、ブザー音、音声案内等による聴覚的報知、若しくは照射装置の筐体のロック解除(又は施錠)等による動作上の報知、又はこれらの組合せであればよい。
(3) Addition of notification means In each of the embodiments described above, a notification for notifying the user of a display indicating that the remaining voltage Vr of the
11 蓄電素子
30 放電切替回路
32、32−1、32−2、32−3、32−n 放電抵抗
34、34−1、34−2、34−3、34−n スイッチ素子
40 制御回路
50 電圧検出回路
100 閃光放電ランプ点灯装置(点灯装置)
200 充電回路
250 放電回路
300 電流制御回路
400 中央制御部
500 閃光放電ランプ(ランプ)
11
200
Claims (7)
前記蓄電素子に並列接続される、複数の放電抵抗及び該複数の放電抵抗の接続構成を変更可能な複数のスイッチ素子からなる放電切替回路と、
前記残電圧の放電時に、前記蓄電素子に並列接続される放電抵抗の合成抵抗値を減少させるように前記複数のスイッチ素子の動作状態を制御する制御回路と
を備えた放電回路。 A discharge circuit for discharging the residual voltage of the storage element,
A discharge switching circuit comprising a plurality of discharge resistors connected in parallel to the power storage device and a plurality of switch elements capable of changing a connection configuration of the plurality of discharge resistors;
A discharge circuit comprising: a control circuit that controls an operation state of the plurality of switch elements so as to reduce a combined resistance value of discharge resistors connected in parallel to the power storage element when the residual voltage is discharged;
前記制御回路が、前記残電圧の放電時に、前記電圧検出回路によって検出された残電圧の低下に対して、前記蓄電素子に並列接続される放電抵抗の合成抵抗値を段階的に減少させるように前記複数のスイッチ素子の動作状態を制御するように構成された放電回路。 The discharge circuit according to claim 1, further comprising a voltage detection circuit that detects a residual voltage of the storage element,
The control circuit gradually reduces the combined resistance value of the discharge resistors connected in parallel to the power storage elements with respect to the decrease in the residual voltage detected by the voltage detection circuit when the residual voltage is discharged. A discharge circuit configured to control operating states of the plurality of switch elements;
前記制御回路が、前記残電圧の放電時に、前記第kのスイッチ素子をk=1からk=nの順に選択的に導通させるように構成された放電回路。 3. The discharge circuit according to claim 1, wherein the plurality of discharge resistors include first to n-th discharge resistors in descending order of resistance values, and the plurality of switch elements include first to n-th switch elements. For k of 1 ≦ k ≦ n, a series circuit of a kth discharge resistor and a kth switch element is connected in parallel to the power storage element,
A discharge circuit configured to selectively conduct the k-th switch element in the order of k = 1 to k = n when discharging the residual voltage;
前記制御回路が、前記残電圧の放電時に、放電経路を形成する放電抵抗の数を減少させるように前記複数のスイッチ素子の動作状態を制御するように構成された放電回路。 The discharge circuit according to claim 1 or 2, wherein the plurality of discharge resistors are connected in series,
A discharge circuit configured to control operation states of the plurality of switch elements so that the control circuit reduces the number of discharge resistors forming a discharge path when the residual voltage is discharged;
前記制御回路が、前記残電圧の放電時に、前記第kのスイッチ素子をk=1からk=nの順に導通させるように構成された放電回路。 6. The discharge circuit according to claim 1, wherein the plurality of discharge resistors include first to n-th discharge resistors, and the first to n-th discharge resistors are connected in series. A first switch element is connected in series to a resistor, the first switch element is connected to a low potential side terminal of the power storage element, and the nth discharge resistor is connected to a high potential side terminal of the power storage element. Thus, the first switch element and the series circuit of the first to nth discharge resistors are connected in parallel to the power storage element, and the kth switch element is k−1 for k of 2 ≦ k ≦ n. Connected between the connection point of the discharge resistance and the kth discharge resistance and the low potential side terminal,
A discharge circuit configured to cause the k-th switch element to conduct in the order of k = 1 to k = n when discharging the residual voltage;
請求項1から6のいずれか一項に記載の放電回路と、
前記蓄電素子の電圧を電源として閃光放電ランプに供給される電流を制御する電流制御回路と、
前記充電回路、前記電力供給手段及び前記電流制御回路を統括制御する中央制御部と
を備えた閃光放電ランプ点灯装置。
A charging circuit for charging the power storage element, including the power storage element;
The discharge circuit according to any one of claims 1 to 6,
A current control circuit for controlling the current supplied to the flash discharge lamp using the voltage of the storage element as a power source;
A flash discharge lamp lighting device comprising: a central control unit that performs overall control of the charging circuit, the power supply unit, and the current control circuit.
Priority Applications (1)
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