JP2015014635A - 液晶表示装置 - Google Patents

Abstract

【課題】 表示品位の良好な液晶表示装置を提供する。
【解決手段】 画素電極ＰＥと、画素電極ＰＥが配列した列に沿って延びたソース配線Ｓと、画素電極ＰＥが配列した行に沿って延びたゲート配線Ｇおよび補助容量線Ｃと、ソース配線Ｓとゲート配線Ｇとが交差する位置近傍に配置されたスイッチング素子ＳＷと、を備えたアレイ基板ＡＲと、画素電極ＰＥと対向して配置された対向基板ＣＴと、アレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備え、列方向に隣接した画素電極ＰＥは、スイッチング素子ＳＷを介して互いに異なるソース配線Ｓと電気的に接続され、画素電極ＰＥは８角形状であって、スイッチング素子ＳＷは、ソース配線Ｓの下層においてゲート配線Ｇと交差して補助容量線Ｃの下層まで延びたドレイン配線ＳＣを備え、補助容量線Ｃは、ソース配線Ｓに沿ってソース配線Ｓとドレイン配線ＳＣとの間に延びている液晶表示装置。
【選択図】図２

Description

本発明の実施形態は、液晶表示装置に関する。

液晶表示装置は、様々な電子機器に搭載されている。液晶表示装置には、例えば、アクティブマトリクス型の液晶表示パネルが多く用いられている。液晶表示パネルは、アレイ基板と、対向基板と、アレイ基板及び対向基板間に挟持された液晶層とを備えている。アレイ基板は、互いに交差するように配線された複数本のゲート配線と複数本のソース配線と、ゲート配線とソース配線とが交差した位置近傍に配置されたスイッチング素子としての薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）と、を備えている。

特開２０１０−２２４０９０号公報

本発明の実施形態は、表示品位の良好な液晶表示装置を提供することを目的とする。

実施形態によれば、マトリクス状に配置された画素電極と、前記画素電極が配列した列に沿って延びたソース配線と、前記画素電極が配列した行に沿って延びたゲート配線および補助容量線と、前記ソース配線と前記ゲート配線とが交差する位置近傍に配置されたスイッチング素子と、を備えたアレイ基板と、前記画素電極と対向して配置された対向基板と、前記アレイ基板と前記対向基板との間に保持された液晶層と、を備え、前記列方向に隣接した前記画素電極は、前記スイッチング素子を介して互いに異なるソース配線と電気的に接続され、前記画素電極は８角形状であって、前記スイッチング素子は、前記ソース配線の下層において前記ゲート配線と交差して前記補助容量線の下層まで延びたドレイン配線を備え、前記補助容量線は、前記ソース配線に沿って前記ソース配線と前記ドレイン配線との間に延びている液晶表示装置が提供される。

図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。 図２は、図１に示した液晶表示パネルを対向基板側から見たときの画素の構造例を概略的に示す平面図である。 図３は、図２に示した液晶表示パネルをＡ−Ａ線で切断したときの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。 図４は、図２に示した液晶表示パネルをＢ−Ｂ線で切断したときの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。 図５は、一実施形態の液晶表示装置において、画素電極および下地層の配置パタンの一例について説明するための図である。 図６は、一実施形態の液晶表示装置において、遮光層ＬＣの配置位置パタンの一例について説明するための図である。

以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。

図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。なお、本実施形態の液晶表示装置は、液晶配向モードとして垂直配向モードを採用している。

すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。

液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）、ｎ本の補助容量線Ｃ（Ｃ１〜Ｃｎ）、ｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向Ｘに沿って略直線的に延出している。これらのゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向Ｙに沿って交互に並列配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに略直交している。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差している。ソース配線Ｓは、第２方向Ｙに沿って略直線的に延出している。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。また、補助容量線Ｃは液晶表示装置の設計に応じて省略されてもよい。

各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。

各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。

なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成され、共通電極ＣＥが対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間には、基板主面に対して略垂直方向の電界が形成される。

スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。本実施形態では、第２方向Ｙに隣接した画素ＰＸに配置されたスイッチング素子ＳＷは、互いに異なるソース配線Ｓと電気的に接続している。第１方向Ｘに隣接した画素ＰＸにおいて、スイッチング素子ＳＷは共通のゲート配線Ｇと電気的に接続するとともに、第１方向Ｘにおける同じ側にあるソース配線Ｓと電気的に接続している。このようなスイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層は、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。

画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。このような画素電極ＰＥ及び共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されている。

アレイ基板ＡＲは、共通電極ＣＥに電圧を印加するための給電部（図示せず）を備えている。この給電部は、例えば、アクティブエリアＡＣＴの外側に形成されている。共通電極ＣＥは、アクティブエリアＡＣＴの外側においてアレイ基板ＡＲの給電部と導電ペースト等の導電部材を介して電気的に接続している。

図２は、図１に示した液晶表示パネルＬＰＮを対向基板側から見たときの画素ＰＸの構造例を概略的に示す平面図である。ここでは、第２方向Ｙに並んだ画素ＰＸをＸ−Ｙ平面における平面図で示している。以下、図２の説明のために、第２方向Ｙにおいて上側に位置する画素を第１画素ＰＸ１、下側に位置する画素を第２画素ＰＸ２と称する。

ゲート配線ＧＫ、ゲート配線ＧＫ＋１及びゲート配線ＧＫ＋２は、第１方向Ｘに沿って延びている（Ｋは１以上ｎ−２以下の正の整数）。補助容量線ＣＫは、隣接するゲート配線ＧＫとゲート配線ＧＫ＋１との間に配置され、第１方向Ｘに沿って延びている。補助容量線ＣＫ＋１は、隣接するゲート配線ＧＫ＋１とゲート配線ＧＫ＋２との間に配置され、第１方向Ｘに沿って延びている。ソース配線Ｓ１及びソース配線Ｓ２は、第２方向Ｙに沿って延びている。

図示した例では、第１画素ＰＸ１及び第２画素ＰＸ２において、ソース配線Ｓ１は左側端部に配置され、ソース配線Ｓ２は右側端部に配置されている。厳密には、ソース配線Ｓ１は当該画素ＰＸ１、ＰＸ２とその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２は当該画素ＰＸ１、ＰＸ２とその右側に隣接する画素との境界に跨って配置されている。

また、第１画素ＰＸ１において、ゲート配線ＧＫは上側端部に配置され、ゲート配線ＧＫ＋１は下側端部に配置されている。厳密には、ゲート配線ＧＫは第１画素ＰＸ１とその上側に隣接する画素との境界に跨って配置され、ゲート配線ＧＫ＋１は第１画素ＰＸ１とその下側に隣接する第２画素ＰＸ２との境界に跨って配置されている。補助容量線ＣＫは、第１画素ＰＸ１の略中央部に配置されている。

第１画素ＰＸ１において、画素電極ＰＥは、隣接するソース配線Ｓ１とソース配線Ｓ２との間に配置されている。また、画素電極ＰＥは、ゲート配線ＧＫとゲート配線ＧＫ＋１との間に位置している。厳密には、第１画素ＰＸ１において、画素電極ＰＥの中心の位置は、第１方向Ｘにおけるソース配線Ｓ１とソース配線Ｓ２との中心の位置よりもソース配線Ｓ２寄りに配置されている。換言すると、第１方向Ｘにおいて、画素電極ＰＥの端部とソース配線Ｓ１との間の距離は、画素電極ＰＥの端部とソース配線Ｓ２との間の距離よりも大きい。

また、第２画素ＰＸ２において、ゲート配線ＧＫ＋１は上側端部に配置され、ゲート配線ＧＫ＋２は下側端部に配置されている。厳密には、ゲート配線ＧＫ＋１は第２画素ＰＸ２とその上側に隣接する第１画素ＰＸ１との境界に跨って配置され、ゲート配線ＧＫ＋２は第２画素ＰＸ２とその下側に隣接する画素との境界に跨って配置されている。補助容量線ＣＫ＋１は、第２画素ＰＸ２の略中央部に配置されている。

第２画素ＰＸ２において、画素電極ＰＥは、隣接するソース配線Ｓ１とソース配線Ｓ２との間に配置されている。また、画素電極ＰＥは、ゲート配線ＧＫ＋１とゲート配線ＧＫ＋２との間に位置している。厳密には、第２画素ＰＸ２において、画素電極ＰＥの中心の位置は、第１方向においてソース配線Ｓ１とソース配線Ｓ２との中心の位置よりもソース配線Ｓ１側に配置されている。換言すると、第１方向Ｘにおいて、画素電極ＰＥの端部とソース配線Ｓ１との間の距離は、画素電極ＰＥの端部とソース配線Ｓ２との間の距離よりも小さい。

図示した例では、第１画素ＰＸ１において、スイッチング素子ＳＷはゲート配線ＧＫ＋１及びソース配線Ｓ１に電気的に接続されている。このスイッチング素子ＳＷは、ゲート配線ＧＫ＋１とソース配線Ｓ１の交点及びその近傍に設けられ、そのドレイン配線（半導体層ＳＣ）はゲート配線ＧＫ＋１の一方側に設けられたコンタクトホールＣＨ３を介してソース配線Ｓ１と電気的に接続し、ゲート配線ＧＫ＋１と交差してソース配線Ｓ１及び補助容量線ＣＫに沿って延長され、ゲート配線ＧＫ＋１の他方側において補助容量線ＣＫと重なる領域に形成されたコンタクトホールＣＨ１、ＣＨ２を介して画素電極ＰＥと電気的に接続されている。このようなスイッチング素子ＳＷは、ソース配線Ｓ１及び補助容量線ＣＫと重なる領域に設けられ、ソース配線Ｓ１及び補助容量線Ｃ１と重なる領域からほとんどはみ出すことはなく、表示に寄与する開口部の面積の低減を抑制している。

第２画素ＰＸ２において、スイッチング素子ＳＷは、図示した例では、ゲート配線ＧＫ＋２及びソース配線Ｓ２に電気的に接続されている。このスイッチング素子ＳＷは、ゲート配線ＧＫ＋２とソース配線Ｓ２の交点及びその近傍に設けられ、そのドレイン配線（半導体層ＳＣ）はゲート配線ＧＫ＋２の一方側に設けられたコンタクトホールＣＨ３を介してソース配線Ｓ２と電気的に接続し、ゲート配線ＧＫ＋２と交差してソース配線Ｓ２及び補助容量線ＣＫ＋１に沿って延長され、ゲート配線ＧＫ＋２の他方側において補助容量線ＣＫ＋１と重なる領域に形成されたコンタクトホールＣＨ１、ＣＨ２を介して画素電極ＰＥと電気的に接続されている。このようなスイッチング素子ＳＷは、ソース配線Ｓ１及び補助容量線Ｃ１と重なる領域に設けられ、ソース配線Ｓ１及び補助容量線ＣＫ＋１と重なる領域からほとんどはみ出すことはなく、表示に寄与する開口部の面積の低減を抑制している。

図３は、図２に示した液晶表示パネルＬＰＮをＡ−Ａ線で切断したときの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。

液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライト４が配置されている。バックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。

アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。第１絶縁基板１０上は第１層間絶縁膜１１によって覆われている。半導体層ＳＣ（ドレイン電極）は、第１層間絶縁膜１１上に配置され第２層間絶縁膜１２に覆われている。補助容量線Ｃは、第２層間絶縁膜１２上に配置され第３層間絶縁膜１３に覆われている。なお、ここでは図示しないがゲート配線は補助容量線Ｃと同層に配置されている。ソース配線Ｓは、第３層間絶縁膜１３上に配置され平坦化膜１４に覆われている。ソース配線Ｓは半導体層ＳＣの直上に配置され、補助容量線Ｃは、ソース配線Ｓと半導体層ＳＣとの間に延びて、半導体層ＳＣと対向している。換言すると、ソース配線Ｓと補助容量線Ｃと半導体層ＳＣとは第３方向Ｚにおいて重畳している。

第３方向Ｚは、第１方向Ｘ及び第２方向Ｙに直交する方向、あるいは、液晶表示パネルＬＰＮの法線方向である。画素電極ＰＥは、平坦化膜１４上に配置され第１配向膜ＡＬ１に覆われている。

第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って配置されている。第１配向膜ＡＬ１は、画素電極ＰＥなどを覆っており、平坦化膜１４上にも配置されている。このような第１配向膜ＡＬ１は、垂直配向性を示す材料によって形成されている。

対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、ブラックマトリクスＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。

ブラックマトリクスＢＭは、各画素ＰＸを区画し、画素電極ＰＥと対向する開口部ＡＰを形成する。すなわち、ブラックマトリクスＢＭは、ソース配線Ｓ、ゲート配線、補助容量線、スイッチング素子などの配線部に対向するように配置されている。ここでは、ブラックマトリクスＢＭは、第２方向Ｙに沿って延出した部分のみが図示されているが、第１方向Ｘに沿って延出した部分を備えていても良い。このブラックマトリクスＢＭは、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａに配置されている。

カラーフィルタＣＦは、各画素ＰＸに対応して配置されている。すなわち、カラーフィルタＣＦは、第２絶縁基板２０の内面２０Ａにおける開口部ＡＰに配置されるとともに、その一部がブラックマトリクスＢＭに乗り上げている。第１方向Ｘに隣接する画素ＰＸそれぞれに配置されたカラーフィルタＣＦは、互いに色が異なる。カラーフィルタＣＦの各着色層はアクティブエリアＡＣＴにおいて第２方向Ｙに延びている。すなわち、各色着色層は第２方向Ｙに並んだ画素電極ＰＥと対向するように配置され、異なる色の着色層が第１方向Ｘに並んで配置されている。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成された着色層を備えている。

赤色に着色された樹脂材料からなる赤色着色層ＣＦＲは、赤色画素（赤色を表示する画素）に対応して配置されている。青色に着色された樹脂材料からなる青色着色層ＣＦＢは、青色画素（青色を表示する画素）に対応して配置されている。緑色に着色された樹脂材料からなる緑色着色層ＣＦＧは、緑色画素（緑色を表示する画素）に対応して配置されている。これらのカラーフィルタＣＦ同士の境界は、ブラックマトリクスＢＭと重なる位置にある。

オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。このオーバーコート層ＯＣは、カラーフィルタＣＦの表面の凹凸の影響を緩和する。

共通電極ＣＥは、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成されている。共通電極ＣＥは複数の画素電極ＰＥと対向するように配置され、例えばアクティブエリアＡＣＴ全体に形成されている。共通電極ＣＥは、画素電極ＰＥと対向する位置において一部が除去されている。本実施形態では、共通電極ＣＥは、開口部ＡＰの略中央に設けられた十字状の除去部ＣＥＡ（図２に示す）を有している。除去部ＣＥＡは、第１方向Ｘと略平行に延びて除去された部分と、第２方向と略平行に延びて除去された部分とが交差した形状である。このように共通電極ＣＥに除去部ＣＥＡを形成することにより、液晶層の液晶分子の配向を制御し各画素ＰＸ内に液晶の配向状態が異なる複数のドメインを形成することができ、視野角特性を改善することができる。尚、共通電極ＣＥの除去部ＣＥＡは光を透過しない部分である。

第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って配置されている。この第２配向膜ＡＬ２は、共通電極ＣＥ及びオーバーコート層ＯＣなどを覆っている。第２配向膜ＡＬ２は、垂直配向性を示す材料によって形成されている。

図４は、図２に示した液晶表示パネルＬＰＮをＢ−Ｂ線で切断したときの断面構造を概略的に示す断面図である。なお、ここでは、柱状スペーサＳＳが配置された位置の断面において説明に必要な箇所のみを図示している。

遮光層ＬＣが第１絶縁基板１０上に配置され、第１層間絶縁膜１１により覆われている。遮光層ＬＣは、半導体層ＳＣとゲート配線Ｇとが交差した位置の下層に配置されている。遮光層ＬＣは、後述する柱状スペーサＳＳが配置された位置およびその周囲を遮光して柱状スペーサＳＳ近傍における光抜けを回避する。なお、遮光層ＬＣは、第１絶縁基板１０上に形成される各種配線、例えば、ゲート配線Ｇやソース配線Ｓの一部であってもよい遮光層ＬＣをアレイ基板ＡＲに設けることにより、柱状スペーサＳＳと遮光層との位置ずれを抑制することができる。また、遮光層ＬＣは、対向基板ＣＴのブラックマトリクスＢＭの一部であってもよい。

半導体層ＳＣは、第１絶縁基板１０を介して遮光層ＬＣの直上に配置され、第２層間絶縁膜１２に覆われている。

ゲート配線Ｇは、第２層間絶縁膜１２上において半導体層ＳＣと交差するように配置されている。ゲート配線ＧＫは半導体層ＳＣの上層において分岐し、半導体層ＳＣの２カ所と交差している。ゲート配線ＧＫは第３層間絶縁膜１３に覆われている。

ソース配線Ｓは、第３層間絶縁膜１３を介して半導体層ＳＣの直上に配置され、平坦化膜１４に覆われている。

柱状スペーサＳＳは、下地層ＥＢを介して平坦化膜１４上に配置され、第１配向膜ＡＬ１に覆われている。下地層ＥＢは、画素電極ＰＥと同層に配置されている。柱状スペーサＳＳは、例えば樹脂材料により形成されている。

アレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間は、柱状スペーサＳＳにより所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材（図示せず）によって貼り合わせられている。尚、これら第１配向膜ＡＬ１及び第２配向膜ＡＬ２は液晶層ＬＱの液晶分子を垂直に配向させる垂直配向膜である。

液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。このような液晶層ＬＱの液晶分子は、例えば、誘電率異方性が負（ネガ型）の液晶材料によって構成され、液晶層ＬＱに含まれる液晶分子は、電圧が印加されていないときにはアレイ基板ＡＲ及び対向基板ＣＴの基板面に対して略垂直に配向し、所定の電圧が印加されたときにアレイ基板ＡＲ及び対向基板ＣＴの基板面に対して略水平に配向する。

アレイ基板ＡＲの外面、つまり、アレイ基板ＡＲを構成する第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が接着剤などにより貼付されている。第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライト４と対向する側に位置しており、バックライト４から液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。この第１光学素子ＯＤ１は、第１偏光軸（あるいは第１吸収軸）を有する第１偏光板ＰＬ１を含んでいる。

対向基板ＣＴの外面、つまり、対向基板ＣＴを構成する第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が接着剤などにより貼付されている。この第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。この第２光学素子ＯＤ２は、第２偏光軸（あるいは第２吸収軸）ＡＸ２を有する第２偏光板ＰＬ２を含んでいる。

本実施形態において、ソース配線Ｓの第１方向Ｘにおける幅は３μｍであって、ブラックマトリクスＢＭの延びた方向と略直交する方向における幅は４μｍである。

ここで、例えば液晶表示装置の極性反転駆動方法の一つであるカラム反転駆動を採用した液晶表示装置では、アクティブエリアＡＣＴの中央に略矩形状の窓を表示した場合、画素電極ＰＥとソース配線Ｓとのカップリング容量に起因した縦クロストークが生じることがある。本実施形態では、この縦クロストークを回避するために、ソース配線Ｓの電位変動はカラム反転同等とするとともに、第２方向Ｙに隣接した画素電極ＰＥが第２方向Ｙに沿ってスイッチング素子ＳＷを介して異なるソース配線Ｓと接続している。

さらに、本実施形態では、画素電極ＰＥが、スイッチング素子ＳＷを介して接続したソース配線Ｓと逆極性のソース配線Ｓ側にシフトして配置されている。画素電極ＰＥは、絶縁層を介してスイッチング素子ＳＷを介して接続したソース配線Ｓと逆極性のソース配線Ｓ上を覆っている。このことにより、画素電極ＰＥとソース配線Ｓとのカップリング容量のバランスを調整し、縦クロストークの発生を抑制している。

また、画素電極ＰＥとゲート配線Ｇとの間に生じる容量をＣｇｓとし、各画素ＰＸに生じる全容量をＣｌｏａｄとした場合、各画素における突き抜け電圧は下記式で演算される値となる。
突き抜け電圧＝Ｃｇｓ／Ｃｌｏａｄ×ΔＶ
この式によれば、突き抜け電圧は、容量Ｃｇｓに比例し、画素全容量Ｃｌｏａｄに反比例することとなる。例えば高精細の液晶表示パネルでは、画素全体容量Ｃｌｏａｄが比較的小さいため、突き抜け電圧が大きくなりやすい。そこで、本実施形態では、容量Ｃｇｓを小さくするために画素電極ＰＥを略矩形状とせずに、矩形状の４角を除去した８角形状としている。

例えば画素電極ＰＥを略矩形状に形成した場合、ゲート配線Ｇおよびソース配線Ｓ近傍まで画素電極ＰＥを延ばすと、画素電極ＰＥとゲート配線Ｇとが対向する領域が大きくなり容量Ｃｇｓが大きくなってしまう。さらに、略矩形状の画素電極ＰＥとゲート配線Ｇとが対向する領域を小さくすると、ゲート配線Ｇとソース配線Ｓとの近傍には画素電極ＰＥが配置されなくなり、開口領域を大きくすることが困難である。

これに対し、画素電極ＰＥを８角形状とすると、ゲート配線Ｇの上層において画素電極ＰＥが除去されているため容量Ｃｇｓを小さくすることができるとともに、画素電極ＰＥをゲート配線Ｇおよびソース配線Ｓの近傍まで延ばして開口領域を大きくすることができる。

さらに、本実施形態では、補助容量線Ｃがソース配線Ｓに沿って、ソース配線Ｓと半導体層ＳＣとの間に延びている。このように補助容量線Ｃをソース配線Ｓと半導体層ＳＣとの間に配置することで、半導体層ＳＣとソース配線Ｓとの間に生じる寄生容量、すなわち、ソース配線Ｓと画素電極ＰＥとの間のカップリング容量を小さくすることができ、ソース配線Ｓの電位変動が画素電位に影響することを軽減することができる。さらに、ソース配線Ｓに沿って配置された補助容量線Ｃと半導体層ＳＣとの間で形成される容量により補助容量を増大することができる。この結果、第１方向Ｘに延びた補助容量線Ｃの第２方向Ｙにおける幅を小さくし、開口領域を大きくすることもできる。

また、本実施形態では、補助容量線Ｃおよび半導体層ＳＣは、ソース配線Ｓに沿った上方向（補助容量線Ｃからスイッチング素子ＳＷの逆方向）にも延びている。このことにより、ソース配線Ｓに沿った領域において形成する補助容量を更に増大することができる。

液晶表示パネルＬＰＮは、アレイ基板ＡＲ及び対向基板ＣＴ間の隙間を一定に保つために複数の柱状スペーサＳＳを備えている。柱状スペーサＳＳをアレイ基板ＡＲ上にフォトリソグラフィ法により形成する場合、開口部ＡＰを避けて柱状スペーサＳＳを配置出来るため、良好な表示品位を得ることができる。

このとき、柱状スペーサＳＳを配置する領域については、セルギャップの均一性を保つため、アレイ基板ＡＲ及び対向基板ＣＴともに安定した平坦度を確保できる領域を選び、画素ＰＸ内の同一位置に配置することが望ましい。この為、柱状スペーサＳＳは、開口部ＡＰに重ならないように配置される。また安定した平坦度確保の為、アレイ基板ＡＲのコンタクトホールＣＨ１〜ＣＨ３周辺を避けて配置される。

さらに、ブラックマトリクスＢＭと対向する位置に柱状スペーサＳＳを配置することにより、２枚の基板間の距離を一定に保つと共に柱状スペーサＳＳを配置することによる開口率の低下を抑制して高輝度化を実現するとともに、柱状スペーサＳＳの選択的配置と高さの精度向上によるセルギャップ均一化に寄与してきたものである。

そこで、本実施形態の液晶表示装置では、柱状スペーサＳＳは、ソース配線Ｓとゲート配線Ｇとの交点付近に配置されている。柱状スペーサＳＳの直下には下地層ＥＢが配置されている。下地層ＥＢは画素電極ＰＥと同層に配置され、画素電極ＰＥと同じ材料で形成されている。下地層ＥＢは、画素電極ＰＥと距離を置いて配置された島状のパタンである。柱状スペーサＳＳの直下にＩＴＯ等の下地層ＥＢを配置することにより、柱状スペーサＳＳがアレイ基板ＡＲから剥がれることを回避することができる。

図５は、一実施形態の液晶表示装置において、画素電極ＰＥおよび下地層ＥＢの配置パタンの一例について説明するための図である。

本実施形態では、柱状スペーサＳＳは、第１方向Ｘに並んだ複数のソース配線Ｓの２列置きに配置されている。すなわち、柱状スペーサＳＳは所定の色画素間に配置されたソース配線Ｓ上に配置されている。なお、柱状スペーサＳＳは、所定の色画素間において、ソース配線Ｓとゲート配線Ｇとが交差した位置すべてに配置される必要はなく、アクティブエリアＡＣＴにおいて柱状スペーサＳＳの位置が偏らないように配置される。

画素電極ＰＥは、下地層ＥＢと電気的に接続しないように配置されているため、下地層ＥＢの周囲では画素電極ＰＥが大きく切り欠かれる。したがって、柱状スペーサＳＳの周囲に配置される画素電極ＰＥは他の画素電極ＰＥと異なる形状となる。

スイッチング素子ＳＷの下層には遮光層ＬＣが配置されている。本実施形態では、スイッチング素子ＳＷは、ソース配線Ｓとゲート配線Ｇとが交差した位置およびその近傍に配置されるため、遮光層ＬＣはソース配線Ｓとゲート配線Ｇとが交差した位置の下層に配置されている。

図６は、一実施形態の液晶表示装置において、遮光層ＬＣの配置位置パタンの一例について説明するための図である。

遮光層ＬＣは、ソース配線Ｓとゲート配線Ｇとが交差した位置およびその近傍に配置されている。また、柱状スペーサＳＳの下層に配置される遮光層ＬＣは他の遮光層よりも大きく形成されている。柱状スペーサＳＳを配置すると、その周囲の液晶分子の配向状態が乱れることがある。そのため、柱状スペーサＳＳの下層には遮光層ＬＣを配置して、表示品位が劣化することを回避している。本実施形態では、スイッチング素子ＳＷの下層に配置する遮光層ＬＣと柱状スペーサＳＳの下層に配置する遮光層ＬＣとを共用とし、柱状スペーサＳＳの周囲を遮光できるように他の遮光層ＬＣよりも大きくしている。すなわち、下地層ＥＢの下層に配置された遮光層ＬＣは他の遮光層ＬＣよりも大きい。

上記のように、柱状スペーサＳＳの下層の遮光層ＬＣのみを大きくすることにより、画素ＰＸの開口領域を十分確保することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

また、上記実施形態では、共通電極ＣＥの除去部は十字状の例で説明したが、ゲート配線Ｇと平行な除去部が無くソース配線Ｓに平行な除去部のみの構造でも良く、すなわち、共通電極ＣＥの除去部はＩ字状であっても良い。

また、柱状スペーサＳＳは対向基板ＣＴ上に形成しても良く、この場合には、柱状スペーサＳＳと対向するアレイ基板ＡＲ上の遮光層ＬＣを他の遮光層ＬＣよりも大きくしている。このため、柱状スペーサ近傍で液晶分子の配向状態が乱れた生じた場合にも遮光層ＬＣで遮光されているため、上述の実施形態と同様に表示品位が劣化することを回避している。

また、上記実施形態では、垂直配向モードを採用した液晶表示装置を例に説明したが、他の液晶配向モード（例えば、ＥＣＢモードやＦＦＳモード等）を採用した液晶表示装置であっても、上記の実施形態と同様に柱状スペーサを配置することにより同様の効果を得ることができる。

ＬＰＮ…液晶表示パネル、ＡＲ…アレイ基板、ＣＴ…対向基板、ＬＱ…液晶層、ＡＣＴ…アクティブエリア、ＰＸ…画素、Ｇ…ゲート配線、Ｃ…補助容量線、Ｓ…ソース配線、Ｘ…第１方向、Ｙ…第２方向、Ｚ…第３方向（法線方向）、ＳＷ…スイッチング素子、ＰＥ…画素電極、ＣＥ…共通電極、ＳＣ…半導体層（ドレイン配線）、ＢＭ…ブラックマトリクス、ＣＦ…カラーフィルタ、ＯＣ…オーバーコート層、ＡＰ…開口部、ＣＦＲ…赤色着色層、ＣＦＢ…青色着色層、ＣＦＧ…緑色着色層、ＣＥＡ…除去部（スリット）、ＬＣ…遮光層、ＳＳ…柱状スペーサ、ＥＢ…下地層、ＰＸＲ…赤色画素、ＰＸＧ…緑色画素、ＰＸＢ…青色画素、４…バックライト。

Claims (3)

1. マトリクス状に配置された画素電極と、前記画素電極が配列した列に沿って延びたソース配線と、前記画素電極が配列した行に沿って延びたゲート配線および補助容量線と、前記ソース配線と前記ゲート配線とが交差する位置近傍に配置されたスイッチング素子と、を備えたアレイ基板と、
   前記画素電極と対向して配置された対向基板と、
   前記アレイ基板と前記対向基板との間に保持された液晶層と、を備え、
   前記列方向に隣接した前記画素電極は、前記スイッチング素子を介して互いに異なるソース配線と電気的に接続され、
   前記画素電極は８角形状であって、
   前記スイッチング素子は、前記ソース配線の下層において前記ゲート配線と交差して前記補助容量線の下層まで延びたドレイン配線を備え、
   前記補助容量線は、前記ソース配線に沿って前記ソース配線と前記ドレイン配線との間に延びている液晶表示装置。
2. 前記アレイ基板と前記対向基板との間において、前記ゲート配線と前記ソース配線とが交差した位置に配置されたスペーサを備え、
   前記アレイ基板は、前記ゲート配線と前記ソース配線とが交差した位置の下層に配置された遮光層を更に備え、
   前記スペーサの配置された領域の前記遮光層は、その他の前記遮光層よりも大きい請求項１記載の液晶表示装置。
3. 前記行方向における一方側の前記ソース配線と前記スイッチング素子を介して電気的に接続した前記画素電極は、前記一方側のソース配線よりも前記行方向における他方側の前記ソース配線の近くに配置されている請求項１又は請求項２記載の液晶表示装置。

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