JP2015004945A - 表示装置及びその駆動方法、並びに、制御パルス生成装置 - Google Patents
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Abstract
【課題】画素毎の発光期間及びタイミングを最適化した表示装置を提供する。【解決手段】発光部10、及び、発光強度信号の電位に応じた時間だけ発光部10を発光させる駆動回路11から構成された画素1が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列されて成る表示装置であって、画素群は第1の方向に沿ってP個の画素ブロックに分割され、第1番目の画素ブロックに属する画素1を構成する発光部10から、第P番目の画素ブロックに属する画素1を構成する発光部10まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素1を構成する発光部10を発光させているとき、残りの画素ブロックに属する画素1を構成する発光部10を発光させない。【選択図】 図1
Description
本開示は、表示装置及びその駆動方法、並びに、制御パルス生成装置に関する。
発光素子として発光ダイオード(LED)を用いた発光ダイオード表示装置の開発が、鋭意、進められている。発光ダイオード表示装置においては、赤色発光ダイオードから成る発光部が赤色発光副画素(サブピクセル)として機能し、緑色発光ダイオードから成る発光部が緑色発光副画素として機能し、青色発光ダイオードから成る発光部が青色発光副画素として機能し、これらの3種類の副画素の発光状態によってカラー画像を表示する。例えば、対角40インチのフルHD(High Definition)高精細フルカラー表示装置においては、画面の水平方向の画素数が1920、画面の垂直方向の画素数が1080である。従って、この場合、実装する発光ダイオードの個数は、1920×1080×(1画素を構成するのに要する赤色発光ダイオード、緑色発光ダイオード、青色発光ダイオードの3種類の発光ダイオードの個数)であり、約600万個となる。
有機エレクトロルミネッセンス素子(以下、単に、有機EL素子と略称する)を発光部として用いた有機エレクトロルミネッセンス表示装置(以下、単に、有機EL表示装置と略称する)においては、発光部を駆動する駆動回路として、発光デューティ固定の可変定電流駆動法が広く使用されており、また、発光ばらつき軽減の観点から、PWM駆動の有機EL表示装置が、例えば、特開2003−223136に開示されている。この特許公開公報に開示された有機EL表示装置の駆動方法においては、1フレーム期間の初めの第1の期間に、全画素内の電流駆動型発光素子の発光を停止させた状態で、全画素に映像信号電圧を書き込み、1フレーム期間の第1の期間に続く第2の期間に、各画素に書き込まれた映像信号電圧により決定される少なくとも1回の発光期間内に、全画素の電流駆動型発光素子を一斉に発光させる。
ところで、発光ダイオードにおいては、駆動電流量の増加によってスペクトル波長にブルーシフトが生じ、発光波長が変化してしまう。従って、可変定電流駆動では、単色色度点が輝度(駆動電流量)によって変化してしまうといった難点がある。このような問題を回避するためには、発光ダイオードをPWM駆動法に基づき駆動する必要がある。そして、PWM駆動法においては、画素毎の発光期間が十分に確保できるように、発光期間や発光のタイミング、画像データの書き込みのタイミングを適切に定める必要がある。
従って、本開示の目的は、画素毎の発光期間及びタイミングを最適化した表示装置及びその駆動方法、並びに、係る表示装置での使用に適した制御パルス生成装置を提供することにある。
上記の目的を達成するための本開示の第1の態様に係る表示装置は、
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された画素群を有する表示装置であって、
画素群は第1の方向に沿ってP個の画素ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えており、
第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように構成されている。
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された画素群を有する表示装置であって、
画素群は第1の方向に沿ってP個の画素ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えており、
第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように構成されている。
上記の目的を達成するための本開示の第2の態様に係る表示装置は、
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された画素群を有する表示装置であって、
画素群は第1の方向に沿ってP個の画素ブロック集合体に分割されており、
第p番目(但し、1≦p≦P)の画素ブロック集合体は、第1の方向に沿ってQp個の画素ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えており、
第1番目の画素ブロック集合体の第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロック集合体の第QP番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように構成されている。
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された画素群を有する表示装置であって、
画素群は第1の方向に沿ってP個の画素ブロック集合体に分割されており、
第p番目(但し、1≦p≦P)の画素ブロック集合体は、第1の方向に沿ってQp個の画素ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えており、
第1番目の画素ブロック集合体の第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロック集合体の第QP番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように構成されている。
上記の目的を達成するための本開示の第3の態様に係る表示装置は、
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、画素群は第1の方向に沿ってP個の画素ブロックに分割されている表示装置であって、
第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように構成されている。
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、画素群は第1の方向に沿ってP個の画素ブロックに分割されている表示装置であって、
第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように構成されている。
上記の目的を達成するための本開示の第4の態様に係る表示装置は、
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、
画素群は第1の方向に沿ってP個の画素ブロック集合体に分割されており、
第p番目(但し、1≦p≦P)の画素ブロック集合体は、第1の方向に沿ってQp個の画素ブロックに分割されている表示装置であって、
第1番目の画素ブロック集合体の第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロック集合体の第QP番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように構成されている。
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、
画素群は第1の方向に沿ってP個の画素ブロック集合体に分割されており、
第p番目(但し、1≦p≦P)の画素ブロック集合体は、第1の方向に沿ってQp個の画素ブロックに分割されている表示装置であって、
第1番目の画素ブロック集合体の第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロック集合体の第QP番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように構成されている。
上記の目的を達成するための本開示の第1の態様に係る制御パルス生成装置は、発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、画素群は第1の方向に沿ってP個の画素ブロックに分割されている表示装置における駆動回路を制御するための、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を備えた制御パルス生成装置であって、
制御パルス生成回路は、第1番目の画素ブロックに属する画素を構成する駆動回路から、第P番目の画素ブロックに属する画素を構成する駆動回路まで、画素ブロック毎に、順次、一斉に制御パルスを供給し、且つ、一部の画素ブロックに属する画素を構成する駆動回路に制御パルスを供給しているとき、残りの画素ブロックに属する画素を構成する駆動回路に制御パルスを供給しない。
制御パルス生成回路は、第1番目の画素ブロックに属する画素を構成する駆動回路から、第P番目の画素ブロックに属する画素を構成する駆動回路まで、画素ブロック毎に、順次、一斉に制御パルスを供給し、且つ、一部の画素ブロックに属する画素を構成する駆動回路に制御パルスを供給しているとき、残りの画素ブロックに属する画素を構成する駆動回路に制御パルスを供給しない。
上記の目的を達成するための本開示の第2の態様に係る制御パルス生成装置は、
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された画素群を有し、
画素群は第1の方向に沿ってP個の画素ブロック集合体に分割されており、
各画素ブロック集合体は、制御パルス生成回路を備えており、
第p番目(但し、1≦p≦P)の画素ブロック集合体に配された制御パルス生成回路は、第1の方向に沿ってQp個の画素ブロックに分割されている表示装置における駆動回路を制御するために、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成装置であって、
各画素ブロック集合体に属する制御パルス生成回路は、第1番目の画素ブロック集合体の第1番目の画素ブロックに属する画素を構成する駆動回路から、第P番目の画素ブロック集合体の第QP番目の画素ブロックに属する画素を構成する駆動回路まで、画素ブロック毎に、順次、一斉に制御パルスを供給し、且つ、一部の画素ブロックに属する画素を構成する駆動回路に制御パルスを供給しているとき、残りの画素ブロックに属する画素を構成する駆動回路に制御パルスを供給しない。尚、制御パルス生成回路は、制御パルス発生部と出力部との間に容量素子を備えており、更に、容量素子と出力部の間に、スイッチを介して、制御パルス生成回路に共通な直流電源が接続されている形態とすることができる。また、P個の制御パルス生成回路によって生成される制御パルスの位相は、ずれている(位相差がある)ことが好ましい。
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された画素群を有し、
画素群は第1の方向に沿ってP個の画素ブロック集合体に分割されており、
各画素ブロック集合体は、制御パルス生成回路を備えており、
第p番目(但し、1≦p≦P)の画素ブロック集合体に配された制御パルス生成回路は、第1の方向に沿ってQp個の画素ブロックに分割されている表示装置における駆動回路を制御するために、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成装置であって、
各画素ブロック集合体に属する制御パルス生成回路は、第1番目の画素ブロック集合体の第1番目の画素ブロックに属する画素を構成する駆動回路から、第P番目の画素ブロック集合体の第QP番目の画素ブロックに属する画素を構成する駆動回路まで、画素ブロック毎に、順次、一斉に制御パルスを供給し、且つ、一部の画素ブロックに属する画素を構成する駆動回路に制御パルスを供給しているとき、残りの画素ブロックに属する画素を構成する駆動回路に制御パルスを供給しない。尚、制御パルス生成回路は、制御パルス発生部と出力部との間に容量素子を備えており、更に、容量素子と出力部の間に、スイッチを介して、制御パルス生成回路に共通な直流電源が接続されている形態とすることができる。また、P個の制御パルス生成回路によって生成される制御パルスの位相は、ずれている(位相差がある)ことが好ましい。
上記の目的を達成するための本開示の第1の態様に係る表示装置の駆動方法は、
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された画素群を有し、
画素群は第1の方向に沿ってP個の画素ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えている表示装置の駆動方法であって、
第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない。
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された画素群を有し、
画素群は第1の方向に沿ってP個の画素ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えている表示装置の駆動方法であって、
第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない。
上記の目的を達成するための本開示の第2の態様に係る表示装置の駆動方法は、
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された画素群を有する表示装置であって、
画素群は第1の方向に沿ってP個の画素ブロック集合体に分割されており、
第p番目(但し、1≦p≦P)の画素ブロック集合体は、第1の方向に沿ってQp個の画素ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えている表示装置の駆動方法であって、
第1番目の画素ブロック集合体の第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロック集合体の第QP番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない。
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された画素群を有する表示装置であって、
画素群は第1の方向に沿ってP個の画素ブロック集合体に分割されており、
第p番目(但し、1≦p≦P)の画素ブロック集合体は、第1の方向に沿ってQp個の画素ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えている表示装置の駆動方法であって、
第1番目の画素ブロック集合体の第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロック集合体の第QP番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない。
上記の目的を達成するための本開示の第3の態様に係る表示装置の駆動方法は、
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、画素群は第1の方向に沿ってP個の画素ブロックに分割されている表示装置の駆動方法であって、
第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない。
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、画素群は第1の方向に沿ってP個の画素ブロックに分割されている表示装置の駆動方法であって、
第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない。
上記の目的を達成するための本開示の第4の態様に係る表示装置の駆動方法は、
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、
画素群は第1の方向に沿ってP個の画素ブロック集合体に分割されており、
第p番目(但し、1≦p≦P)の画素ブロック集合体は、第1の方向に沿ってQp個の画素ブロックに分割されている表示装置の駆動方法であって、
第1番目の画素ブロック集合体の第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロック集合体の第QP番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない。
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、
画素群は第1の方向に沿ってP個の画素ブロック集合体に分割されており、
第p番目(但し、1≦p≦P)の画素ブロック集合体は、第1の方向に沿ってQp個の画素ブロックに分割されている表示装置の駆動方法であって、
第1番目の画素ブロック集合体の第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロック集合体の第QP番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない。
本開示の第1の態様あるいは第3の態様に係る表示装置あるいはその駆動方法にあっては、画素群は第1の方向に沿ってP個の画素ブロックに分割され、第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない。また、本開示の第1の態様に係る制御パルス生成装置にあっては、画素を構成する発光部がこのように動作するように制御パルスを駆動回路に供給する。本開示の第2の態様あるいは第4の態様に係る表示装置あるいはその駆動方法にあっては、画素群は第1の方向に沿ってP個の画素ブロック集合体に分割されており、第p番目(但し、1≦p≦P)の画素ブロック集合体は、第1の方向に沿ってQp個の画素ブロックに分割されており、第1番目の画素ブロック集合体の第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロック集合体の第QP番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない。また、本開示の第2の態様に係る制御パルス生成装置にあっては、画素を構成する発光部がこのように動作するように制御パルスを駆動回路に供給する。従って、PWM駆動法に基づく表示装置の駆動において、発光期間を長くすることが可能となり、発光効率の向上を図ることができる。
以下、図面を参照して、実施例に基づき本開示を説明するが、本開示は実施例に限定されるものではなく、実施例における種々の数値や材料は例示である。尚、説明は、以下の順序で行う。
1.本開示の第1の態様〜第4の態様に係る表示装置及びその駆動方法、並びに、本開示の第1の態様〜第2の態様に係る制御パルス生成装置、全般に関する説明
2.実施例1(本開示の第1の態様及び第3の態様(第3Aの態様)に係る表示装置及びその駆動方法)
3.実施例2(実施例1の変形)
4.実施例3(実施例1〜実施例2の変形)
5.実施例4(実施例1〜実施例2の別の変形)
6.実施例5(実施例3及び実施例4の変形)
7.実施例6(実施例5の変形)
8.実施例7(本開示の第2の態様及び第4の態様(第4Aの態様)に係る表示装置及びその駆動方法)
9.実施例8(実施例1〜実施例6の変形、本開示の第3Bの態様に係る表示装置及びその駆動方法)
10.実施例9(実施例7の変形、本開示の第4Bの態様に係る表示装置及びその駆動方法)、その他
1.本開示の第1の態様〜第4の態様に係る表示装置及びその駆動方法、並びに、本開示の第1の態様〜第2の態様に係る制御パルス生成装置、全般に関する説明
2.実施例1(本開示の第1の態様及び第3の態様(第3Aの態様)に係る表示装置及びその駆動方法)
3.実施例2(実施例1の変形)
4.実施例3(実施例1〜実施例2の変形)
5.実施例4(実施例1〜実施例2の別の変形)
6.実施例5(実施例3及び実施例4の変形)
7.実施例6(実施例5の変形)
8.実施例7(本開示の第2の態様及び第4の態様(第4Aの態様)に係る表示装置及びその駆動方法)
9.実施例8(実施例1〜実施例6の変形、本開示の第3Bの態様に係る表示装置及びその駆動方法)
10.実施例9(実施例7の変形、本開示の第4Bの態様に係る表示装置及びその駆動方法)、その他
[本開示の第1の態様〜第4の態様に係る表示装置及びその駆動方法、並びに、本開示の第1の態様〜第2の態様に係る制御パルス生成装置、全般に関する説明]
本開示の第1の態様に係る表示装置及び本開示の第1の態様に係る表示装置の駆動方法を、以下、総称して、単に、『本開示の第1の態様』と呼ぶ場合があるし、本開示の第2の態様に係る表示装置及び本開示の第2の態様に係る表示装置の駆動方法を、以下、総称して、単に、『本開示の第2の態様』と呼ぶ場合があるし、本開示の第3の態様に係る表示装置及び本開示の第3の態様に係る表示装置の駆動方法を、以下、総称して、単に、『本開示の第3の態様』と呼ぶ場合があるし、本開示の第4の態様に係る表示装置及び本開示の第4の態様に係る表示装置の駆動方法を、以下、総称して、単に、『本開示の第4の態様』と呼ぶ場合がある。また、複数の画素が第1の方向及び第2の方向に2次元マトリクス状に配列されているが、第1の方向に沿って配列された画素群を『列方向画素群』と呼ぶ場合があるし、第2の方向に沿って配列された画素群を『行方向画素群』と呼ぶ場合がある。第1の方向を表示装置における垂直方向とし、第2の方向を表示装置における水平方向とした場合、列方向画素群とは垂直方向に配列された画素群を意味し、行方向画素群とは水平方向に配列された画素群を意味する。画素ブロックの駆動の順番は本質的に任意であるし、各画素ブロックを構成する画素の数は同じであってもよいし、異なっていてもよい。
本開示の第1の態様に係る表示装置及び本開示の第1の態様に係る表示装置の駆動方法を、以下、総称して、単に、『本開示の第1の態様』と呼ぶ場合があるし、本開示の第2の態様に係る表示装置及び本開示の第2の態様に係る表示装置の駆動方法を、以下、総称して、単に、『本開示の第2の態様』と呼ぶ場合があるし、本開示の第3の態様に係る表示装置及び本開示の第3の態様に係る表示装置の駆動方法を、以下、総称して、単に、『本開示の第3の態様』と呼ぶ場合があるし、本開示の第4の態様に係る表示装置及び本開示の第4の態様に係る表示装置の駆動方法を、以下、総称して、単に、『本開示の第4の態様』と呼ぶ場合がある。また、複数の画素が第1の方向及び第2の方向に2次元マトリクス状に配列されているが、第1の方向に沿って配列された画素群を『列方向画素群』と呼ぶ場合があるし、第2の方向に沿って配列された画素群を『行方向画素群』と呼ぶ場合がある。第1の方向を表示装置における垂直方向とし、第2の方向を表示装置における水平方向とした場合、列方向画素群とは垂直方向に配列された画素群を意味し、行方向画素群とは水平方向に配列された画素群を意味する。画素ブロックの駆動の順番は本質的に任意であるし、各画素ブロックを構成する画素の数は同じであってもよいし、異なっていてもよい。
本開示の第1の態様に係る表示装置にあっては、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を1つ備えている形態とすることができる。そして、このような形態を採用することで、一連の制御パルスにばらつきが生じることがなく、正確に発光部の発光の制御を行うことができる。あるいは又、本開示の第1の態様にあっては、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を、複数、備えている形態とすることができる。そして、このような形態を採用することで、Pの値として、より大きな値を採用することができる。尚、複数の制御パルス生成回路によって生成される制御パルスの形状は、出来る限り同形であることが好ましく、また、複数の制御パルス生成回路によって生成される制御パルスの位相は、ずれている(位相差がある)ことが好ましい。尚、本開示の第1の態様に係る表示装置のこれらの好ましい形態を、便宜上、『本開示の第1Aの態様に係る表示装置』と呼ぶ場合がある。また、本開示の第2の態様に係る表示装置にあっては、各画素ブロック集合体は、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を1つ備えている形態とすることができる。尚、本開示の第2の態様に係る表示装置のこの好ましい形態を、便宜上、『本開示の第2Aの態様に係る表示装置』と呼ぶ場合がある。
本開示の第3の態様〜第4の態様に係る表示装置にあっては、駆動回路に供給される鋸波形の電圧変化を有する複数の制御パルスと、信号電圧に基づく電位とに基づき、発光部が、複数回、発光する形態とすることができる。そして、このような形態を含む本開示の第3の態様係る表示装置にあっては、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を1つ備えている形態(尚、このような形態を、便宜上、『本開示の第3Aの態様に係る表示装置』と呼ぶ場合がある)とすることができ、また、このような形態を含む本開示の第4の態様係る表示装置にあっては、各画素ブロック集合体は、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を1つ備えている形態(尚、このような形態を、便宜上、『本開示の第4Aの態様に係る表示装置』と呼ぶ場合がある)とすることができ、更には、これらの形態にあっては、制御パルスは、電圧変化の波高値が同じである形態とすることができるし、制御パルスは電圧変化パターンが同じである形態とすることができる。
更には、以上に説明した好ましい形態を含む本開示の第3の態様〜第4の態様に係る表示装置にあっては、1つの制御パルスの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する形態とすることができ、更には、時間の経過と共に変化する制御パルスの電圧によってガンマ補正がなされる形態とすることができる。即ち、制御パルスの電圧は、時間をtとしたとき、以下の式(1−1)及び式(1−2)で表すことができ、γの値として「2.2」を例示することができる。ここで、V0は波高値の絶対値であり、T0は1つの制御パルスLCPの電圧変化開始から電圧変化終了までの時間長さであり、0≦(t/T0)≦0.5のとき、制御パルスの電圧は式(1−1)で表され、0.5≦(t/T0)≦1.0のとき、制御パルスの電圧は式(1−2)で表される。
あるいは又、本開示の第3の態様に係る表示装置にあっては、
駆動回路に供給される鋸波形の電圧変化を有する複数の制御パルスと、信号電圧に基づく電位とに基づき、発光部が、複数回、発光し、
複数の制御パルスは、電圧変化の波高値が異なる、少なくとも2種類の制御パルスから成り、
複数の制御パルスと同じ数の制御パルス生成回路を備えている形態とすることができる。尚、このような形態を、便宜上、『本開示の第3Bの態様に係る表示装置』と呼ぶ場合がある。
駆動回路に供給される鋸波形の電圧変化を有する複数の制御パルスと、信号電圧に基づく電位とに基づき、発光部が、複数回、発光し、
複数の制御パルスは、電圧変化の波高値が異なる、少なくとも2種類の制御パルスから成り、
複数の制御パルスと同じ数の制御パルス生成回路を備えている形態とすることができる。尚、このような形態を、便宜上、『本開示の第3Bの態様に係る表示装置』と呼ぶ場合がある。
あるいは又、本開示の第4の態様に係る表示装置にあっては、
駆動回路に供給される鋸波形の電圧変化を有する複数の制御パルスと、信号電圧に基づく電位とに基づき、発光部が、複数回、発光し、
複数の制御パルスは、電圧変化の波高値が異なる、少なくとも2種類の制御パルスから成り、
各画素ブロック集合体は、複数の制御パルスと同じ数の制御パルス生成回路を備えている形態とすることができる。尚、このような形態を、便宜上、『本開示の第4Bの態様に係る表示装置』と呼ぶ場合がある。
駆動回路に供給される鋸波形の電圧変化を有する複数の制御パルスと、信号電圧に基づく電位とに基づき、発光部が、複数回、発光し、
複数の制御パルスは、電圧変化の波高値が異なる、少なくとも2種類の制御パルスから成り、
各画素ブロック集合体は、複数の制御パルスと同じ数の制御パルス生成回路を備えている形態とすることができる。尚、このような形態を、便宜上、『本開示の第4Bの態様に係る表示装置』と呼ぶ場合がある。
そして又、本開示の第3Bの態様あるいは第4Bの態様に係る表示装置にあっては、少なくとも2種類の制御パルスは電圧変化パターンが異なる形態とすることができる。
更には、このような好ましい形態を含む本開示の第3Bの態様あるいは第4Bの態様に係る表示装置にあっては、発光部が発光する回数は、信号電圧に基づく電位に依存する形態とすることができ、更には、所定の信号電圧に基づく電位が所定の電位未満の場合と所定の電位以上の場合とで、発光部の発光する回数が異なる形態とすることができる。
更には、このような好ましい形態を含む本開示の第3Bの態様あるいは第4Bの態様に係る表示装置にあっては、電圧変化の波高値の絶対値が大きい制御パルスを第1制御パルス、電圧変化の波高値の絶対値が小さい制御パルスを第2制御パルスとしたとき、第2制御パルスにおける所定の電圧Vpdと等しい第1制御パルスにおける電圧において第1制御パルスの波形は不連続に変化する形態とすることができる。あるいは又、電圧変化の波高値の絶対値が大きい制御パルスを第1制御パルス、電圧変化の波高値の絶対値が小さい制御パルスを第2制御パルスとしたとき、第2制御パルスにおける所定の電圧Vpdの絶対値を超える第1制御パルス(より正確には、電圧の絶対値が所定の電圧Vpdの絶対値を超える第1制御パルス。以下においても同様)の電圧は上記の式(1−1)、式(1−2)に従い、所定の電圧Vpdの絶対値以下における第1制御パルスと第2制御パルス(より正確には、電圧の絶対値が所定の電圧Vpdの絶対値以下である第1制御パルス及び第2制御パルス。以下においても同様)とを合成した合成パルスの電圧も上記の式(1−1)、式(1−2)に従う形態とすることができ、この場合、所定の電圧Vpdの絶対値を超える第1制御パルスの電圧変化は第1の変化パターンであり;所定の電圧Vpdの絶対値以下における第1制御パルスの電圧変化は第2の変化パターンであり;所定の電圧Vpdの絶対値以下における第2制御パルスの電圧変化は第3の変化パターンである形態とすることができ、更には、第2の変化パターンと第3の変化パターンは等しく、あるいは又、第2の変化パターンと第3の変化パターンは異なる形態とすることができる。
更には、このような好ましい形態を含む本開示の第3Bの態様あるいは第4Bの態様に係る表示装置にあっては、電圧変化の波高値の絶対値が大きい制御パルスを第1制御パルス、電圧変化の波高値の絶対値が小さい制御パルスを第2制御パルスとしたとき、第1制御パルスの先端部の波形形状は、矩形形状又は丸みを帯びた形状である形態とすることができる。このような形態とすることで、第1制御パルスの先端部近傍の電圧と等しい電圧を有する信号電圧に基づく発光部の発光状態(発光時間)の安定化を図ることができる。
更には、このような好ましい形態を含む本開示の第3Bの態様あるいは第4Bの態様に係る表示装置にあっては、電圧変化の波高値の絶対値が大きい制御パルスを第1制御パルス、電圧変化の波高値の絶対値が小さい制御パルスを第2制御パルスとし、第2制御パルスにおける所定の電圧Vpdでの第2制御パルスの時間幅をT2、第2制御パルスにおける所定の電圧Vpdと等しい第1制御パルスにおける電圧での第1制御パルスの時間幅をT1としたとき、
20≦T1/T2≦100
を満足する形態とすることができ、この場合、T1の値は、限定するものではないが、5マイクロ秒乃至10マイクロ秒である形態とすることができる。
20≦T1/T2≦100
を満足する形態とすることができ、この場合、T1の値は、限定するものではないが、5マイクロ秒乃至10マイクロ秒である形態とすることができる。
更には、このような好ましい形態を含む本開示の第3Bの態様あるいは第4Bの態様に係る表示装置にあっては、電圧変化の波高値の絶対値が小さい制御パルスから順に駆動回路に供給される形態とすることができ、これによって、フリッカーの発生を効果的に防止することができる。
上記の好ましい形態を含む本開示の第1の態様〜第4の態様あるいは本開示の第1の態様、第2の態様に係る制御パルス生成装置にあっては、1表示フレームにおいて一連の複数の制御パルスを生成し、一の画素ブロックに属する画素を構成する発光部を発光させないとき、一連の複数の制御パルスの一部をマスクして、一の画素ブロックに属する画素を構成する駆動回路には制御パルスを供給しない形態とすることができる。
上記の好ましい形態を含む本開示の第1の態様〜第2の態様にあっては、複数の制御パルスに基づき、発光部が、複数回、発光する形態とすることができる。また、上記の好ましい形態を含む本開示の第1の態様あるいは第2の態様に係る制御パルス生成装置にあっては、複数の制御パルスに基づき、発光部を、複数回、発光させる形態とすることができる。尚、これらの形態にあっては、また、上記の好ましい形態を含む本開示の第3の態様〜第4の態様にあっては、複数の制御パルスの時間間隔は一定であることが好ましい。
上記の各種の好ましい形態を含む本開示の第1の態様〜第4の態様においては、1表示フレーム内における制御パルスの数よりも、1表示フレーム内における駆動回路に供給される制御パルスの数は少ない形態とすることができる。上記の各種の好ましい形態を含む本開示の第1の態様〜第2の態様に係る制御パルス生成装置にあっても、同様に、1表示フレーム内における制御パルスの数よりも、1表示フレーム内における駆動回路に供給される制御パルスの数は少ない形態とすることができる。上述したとおり、これらの形態は、1表示フレームにおいて一連の複数の制御パルスを生成し、一の画素ブロックに属する画素を構成する発光部を発光させないとき、一連の複数の制御パルスの一部をマスクして、一の画素ブロックに属する画素を構成する駆動回路には制御パルスを供給しないことで達成することができる。
更には、以上に説明した各種の好ましい形態を含む本開示の第1の態様〜第4の態様にあっては、1表示フレームにおいて、常に、いずれかの画素ブロックが発光している構成とすることができるし、あるいは又、1表示フレームにおいて、発光していない画素ブロックが存在する構成とすることができる。同様に、上記の各種の好ましい形態を含む本開示の第1の態様〜第2の態様に係る制御パルス生成装置にあっては、1表示フレームにおいて、常に、いずれかの画素ブロックを発光させている構成とすることができるし、あるいは又、1表示フレームにおいて、発光していない画素ブロックを存在させる構成とすることができる。
更には、以上に説明した各種の好ましい形態、構成を含む本開示の第1の態様〜第2の態様、本開示の第1の態様〜第2の態様に係る制御パルス生成装置において、1つの制御パルスの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する形態であることが好ましい。これによって、各画素ブロックに属する全画素を構成する発光部を、同じタイミングで発光させることができる。即ち、各画素ブロックに属する全画素を構成する発光部の発光の時間的重心を揃える(一致させる)ことができる。そして、この場合、時間の経過と共に変化する制御パルスの電圧によってガンマ補正がなされることが好ましく、これによって、表示装置の回路全体の簡素化を図ることができる。尚、制御パルスの電圧は上記の式(1−1)、式(1−2)に従う形態とすることが好ましい。
更には、以上に説明した各種の好ましい形態、構成を含む本開示の第1の態様〜第2の態様にあっては、制御パルスによってコンパレータ装置の作動/不作動が制御される形態とすることができる。具体的には、発光部を発光させる期間の前後のみ、コンパレータ装置を作動させれば、簡素な回路構成であるにも拘わらず、コンパレータ装置を流れる暗電流あるいは貫通電流を低減させることができる。
あるいは又、以上に説明した各種の好ましい形態、構成を含む本開示の第1の態様〜第2の態様において、コンパレータ装置は、
信号電圧が入力される信号書込みトランジスタ、
信号書込みトランジスタに接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
を有している形態とすることができる。
信号電圧が入力される信号書込みトランジスタ、
信号書込みトランジスタに接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
を有している形態とすることができる。
あるいは又、以上に説明した各種の好ましい形態、構成を含む本開示の第1の態様〜第2の態様において、コンパレータ装置は、
信号電圧が入力される信号書込みトランジスタ、
信号書込みトランジスタに接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、及び、
制御パルス線に接続された第1入力部、容量部に接続された第2入力部、及び、出力部を有するコンパレータ回路、
を備えており、
発光部駆動用トランジスタは、コンパレータ回路の出力部に接続され、容量部に保持された信号電圧に基づく電位と制御パルスの鋸波形の電圧との比較結果に基づくコンパレータ回路からの所定電圧の出力によって作動され、以て、電流供給線から発光部に電流を供給し、発光部を発光させる形態とすることができる。尚、このような構成のコンパレータ装置を、便宜上、『第1の構成のコンパレータ装置』と呼ぶ。そして、第1の構成のコンパレータ装置にあっては、制御パルスによってコンパレータ回路の作動/不作動が制御される形態とすることができる。
信号電圧が入力される信号書込みトランジスタ、
信号書込みトランジスタに接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、及び、
制御パルス線に接続された第1入力部、容量部に接続された第2入力部、及び、出力部を有するコンパレータ回路、
を備えており、
発光部駆動用トランジスタは、コンパレータ回路の出力部に接続され、容量部に保持された信号電圧に基づく電位と制御パルスの鋸波形の電圧との比較結果に基づくコンパレータ回路からの所定電圧の出力によって作動され、以て、電流供給線から発光部に電流を供給し、発光部を発光させる形態とすることができる。尚、このような構成のコンパレータ装置を、便宜上、『第1の構成のコンパレータ装置』と呼ぶ。そして、第1の構成のコンパレータ装置にあっては、制御パルスによってコンパレータ回路の作動/不作動が制御される形態とすることができる。
あるいは又、以上に説明した各種の好ましい形態、構成を含む本開示の第1の態様〜第2の態様において、コンパレータ装置は、
信号電圧が入力される信号書込みトランジスタ、
制御パルスが入力され、信号書込みトランジスタと逆相の信号でオン/オフ動作を行う制御パルス用トランジスタ、
インバータ回路、並びに、
信号書込みトランジスタ及び制御パルス用トランジスタに一端が接続され、他端がインバータ回路に接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
から成る比較部を備えている構成とすることができる。尚、このような構成のコンパレータ装置を、便宜上、『第2の構成のコンパレータ装置』と呼ぶ。
信号電圧が入力される信号書込みトランジスタ、
制御パルスが入力され、信号書込みトランジスタと逆相の信号でオン/オフ動作を行う制御パルス用トランジスタ、
インバータ回路、並びに、
信号書込みトランジスタ及び制御パルス用トランジスタに一端が接続され、他端がインバータ回路に接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
から成る比較部を備えている構成とすることができる。尚、このような構成のコンパレータ装置を、便宜上、『第2の構成のコンパレータ装置』と呼ぶ。
第2の構成のコンパレータ装置にあっては、制御パルスによって比較部の作動/不作動を制御する制御部を更に備えている構成とすることができる。そして、制御部は、インバータ回路に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン/オフ動作を行うスイッチ回路を有する構成とすることができるし、制御部は、スイッチ回路に対して並列に接続され、コンパレータ装置の作動期間でオン状態になる第2スイッチ回路を有する構成とすることができる。また、制御部は、インバータ回路に対して直列に接続された抵抗要素を有する構成とすることができるし、あるいは又、インバータ回路は、インバータが少なくとも2段縦続接続されて成る構成とすることができる。
あるいは又、以上に説明した各種の好ましい形態、構成を含む本開示の第1の態様〜第2の態様において、コンパレータ装置は、
信号電圧が入力される信号書込みトランジスタ、
信号書込みトランジスタに接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
信号書込みトランジスタからの信号電圧と制御パルスとを2入力とする差動回路、及び、
差動回路に定電流を供給する定電流源、
から成る比較部を備えている構成とすることができる。尚、このような構成のコンパレータ装置を、便宜上、『第3の構成のコンパレータ装置』と呼ぶ。
信号電圧が入力される信号書込みトランジスタ、
信号書込みトランジスタに接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
信号書込みトランジスタからの信号電圧と制御パルスとを2入力とする差動回路、及び、
差動回路に定電流を供給する定電流源、
から成る比較部を備えている構成とすることができる。尚、このような構成のコンパレータ装置を、便宜上、『第3の構成のコンパレータ装置』と呼ぶ。
第3の構成のコンパレータ装置にあっては、制御パルスによって比較部の作動/不作動を制御する制御部を更に備えている構成とすることができる。そして、制御部は、定電流源に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン/オフ動作を行うスイッチ回路を有する構成とすることができるし、制御部は、定電流源を構成するトランジスタのゲート電極に定電圧を与える定電圧回路に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン/オフ動作を行う第2スイッチ回路を有する構成とすることができる。
更には、上記の信号書込みトランジスタ及び容量部を有するコンパレータ装置(第1の構成のコンパレータ装置、第2の構成のコンパレータ装置及び第3の構成のコンパレータ装置)を備えた本開示の第1の態様〜第2の態様にあっては、各画素ブロックにおいて、第2の方向に配列された1列に属する全ての画素(行方向画素群)における信号書込みトランジスタは、一斉に作動状態となる構成とすることができる。そして、このような構成にあっては、各画素ブロックにおいて、行方向画素群における信号書込みトランジスタが一斉に作動状態となる動作が、第1の方向に配列された第1行目に属する全ての画素(第1行目の行方向画素群)における信号書込みトランジスタから最終行に属する全ての画素(最終行の行方向画素群)における信号書込みトランジスタまで、順次、行われる構成とすることができ、更には、各画素ブロックにおいて、行方向画素群における信号書込みトランジスタが一斉に作動状態となる動作が、第1行目の行方向画素群における信号書込みトランジスタから最終行の行方向画素群における信号書込みトランジスタまで、順次、行われた後、該画素ブロックに制御パルスが供給される構成とすることができる。尚、各画素ブロックにおいて、行方向画素群における信号書込みトランジスタが一斉に作動状態となる動作が、第1行目の行方向画素群における信号書込みトランジスタから最終行の行方向画素群における信号書込みトランジスタまで、順次、行われる期間を、『信号電圧書込み期間』と呼び、各画素ブロックに属する全画素を構成する発光部が一斉に発光している期間を、『画素ブロック発光期間』と呼ぶ場合がある。
また、以上に説明した各種の好ましい形態、構成を含む本開示の第3の態様〜第4の態様において、
駆動回路はコンパレータ装置を備えており、
制御パルス及び信号電圧が、コンパレータ装置に入力され、
制御パルスの鋸波形の電圧と信号電圧に基づく電位との比較結果に基づくコンパレータ装置の出力によって発光部が作動される形態とすることができる。そして、このような形態にあっては、制御パルスによってコンパレータ装置の作動/不作動が制御される形態とすることができ、これによって、簡素な回路構成であるにも拘わらず、コンパレータ装置を流れる暗電流あるいは貫通電流を低減させることができる。
駆動回路はコンパレータ装置を備えており、
制御パルス及び信号電圧が、コンパレータ装置に入力され、
制御パルスの鋸波形の電圧と信号電圧に基づく電位との比較結果に基づくコンパレータ装置の出力によって発光部が作動される形態とすることができる。そして、このような形態にあっては、制御パルスによってコンパレータ装置の作動/不作動が制御される形態とすることができ、これによって、簡素な回路構成であるにも拘わらず、コンパレータ装置を流れる暗電流あるいは貫通電流を低減させることができる。
また、以上に説明した各種の好ましい形態、構成を含む本開示の第3の態様〜第4の態様にあっては、各画素ブロックにおいて、行方向画素群における駆動回路は、一斉に作動状態となる構成とすることができる。そして、このような構成にあっては、各画素ブロックにおいて、行方向画素群における駆動回路が一斉に作動状態となる動作が、第1行目の行方向画素群における駆動回路から最終行の行方向画素群における駆動回路まで、順次、行われる構成とすることができる。そして、更には、各画素ブロックにおいて、行方向画素群における駆動回路が一斉に作動状態となる動作が、第1行目の行方向画素群における駆動回路から最終行の行方向画素群における駆動回路まで、順次、行われた後、制御パルス生成回路は、該画素ブロックに制御パルスを供給する構成とすることができる。
また、以上に説明した各種の好ましい形態、構成を含む本開示の第1の態様〜第2の態様に係る制御パルス生成装置にあっては、各画素ブロックにおいて、行方向画素群における駆動回路を、一斉に作動状態とする構成とすることができる。そして、このような構成にあっては、各画素ブロックにおいて、行方向画素群における駆動回路を一斉に作動状態とする動作を、第1行目の行方向画素群における駆動回路から最終行の行方向画素群における駆動回路まで、順次、行う構成とすることができる。そして、更には、各画素ブロックにおいて、行方向画素群における駆動回路を一斉に作動状態とする動作を、第1行目の行方向画素群における駆動回路から最終行の行方向画素群における駆動回路まで、順次、行った後、該画素ブロックに制御パルスを供給する構成とすることができる。
更には、以上に説明した各種の好ましい形態、構成を含む本開示の第1の態様〜第4の態様、本開示の第1の態様〜第2の態様に係る制御パルス生成装置において、発光部は発光ダイオード(LED)から構成されている形態とすることができる。発光ダイオードは、周知の構成、構造の発光ダイオードとすることができる。即ち、発光ダイオードの発光色に依って、最適な構成、構造を有し、適切な材料から作製された発光ダイオードを選択すればよい。発光ダイオードを発光部とする表示装置にあっては、赤色発光ダイオードから成る発光部が赤色発光副画素(サブピクセル)として機能し、緑色発光ダイオードから成る発光部が緑色発光副画素として機能し、青色発光ダイオードから成る発光部が青色発光副画素として機能し、これらの3種類の副画素によって1画素が構成され、これらの3種類の副画素の発光状態によってカラー画像を表示することができる。尚、本開示における『1画素』は、このような表示装置における「1副画素」に相当するので、このような表示装置における「1副画素」を、『1画素』と読み替えればよい。3種類の副画素によって1画素を構成する場合、3種類の副画素の配列として、デルタ配列、ストライプ配列、ダイアゴナル配列、レクタングル配列を挙げることができる。そして、発光ダイオードを、PWM駆動法に基づき、しかも、定電流駆動することで、発光ダイオードのスペクトル波長にブルーシフトが生じることを防止することができる。また、3つのパネルを準備し、第1のパネルを赤色発光ダイオードから成る発光部から構成し、第2のパネルを緑色発光ダイオードから成る発光部から構成し、第3のパネルを青色発光ダイオードから成る発光部から構成し、これらの3つのパネルからの光を、例えば、ダイクロイック・プリズムを用いて纏めるプロジェクタへ適用することもできる。
更には、以上に説明した各種の好ましい形態、構成を含む本開示の第1の態様〜第2の態様において、第2の方向に配列された1列に属する画素は、制御パルス線に接続されており、制御パルス線には、所定の間隔(所定の画素数毎に)で、ボルテージフォロワー回路(バッファ回路)が配設されている構成とすることができ、これによって、制御パルス線を伝送される制御パルスに波形鈍りが生じ難くなる。ここで、例えば、第2の方向に沿った1列に属する画素(行方向画素群における画素)の10乃至20に対して、1つのボルテージフォロワー回路を配設する構成を例示することができるが、このような構成に限定するものではない。
実施例1は、本開示の第1の態様及び第3の態様(具体的には、第3Aの態様)に係る表示装置及びその駆動方法に関し、更には、本開示の第1の態様に係る制御パルス生成装置に関する。実施例1の表示装置における発光部及び駆動回路から構成された画素1の等価回路図を図1Aに示し、実施例1の表示装置を構成する回路の概念図を図4に示す。図面の簡素化のため、図4あるいは後述する図5には3×5個の画素を図示している。また、実施例1の表示装置における画素ブロックへの複数の制御パルスの供給を模式的に図2に示す。更には、実施例1の表示装置における制御パルス生成装置の概念図を図6Aに示す。図2及び後述する図3、図9、図10、図11、図15、図25、図26においては、制御パルスの鋸波形を、便宜上、三角形で示している。
実施例1の表示装置、あるいは、実施例1の表示装置の駆動方法における表示装置は、本開示の第1の態様に係る表示装置あるいはその駆動方法に則って説明すると、
発光部10、及び、発光部10を駆動する駆動回路11から構成された画素(より具体的には、副画素であり、以下においても同様である)1が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された画素群を有し、画素群は第1の方向に沿ってP個の画素ブロックに分割されている表示装置である。尚、表示装置は、鋸波形の電圧変化を有する制御パルスLCPを生成する制御パルス生成回路103を1つ、備えている。
発光部10、及び、発光部10を駆動する駆動回路11から構成された画素(より具体的には、副画素であり、以下においても同様である)1が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された画素群を有し、画素群は第1の方向に沿ってP個の画素ブロックに分割されている表示装置である。尚、表示装置は、鋸波形の電圧変化を有する制御パルスLCPを生成する制御パルス生成回路103を1つ、備えている。
そして、各駆動回路11は、
(a)制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
(b)コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部10を発光させる発光部駆動用トランジスタTRDrv、
を備えている。尚、信号電圧VSigは、具体的には、画素における発光状態(輝度)を制御する映像信号電圧である。ここで、コンパレータ装置は、具体的には、制御パルス線PSL及びデータ線DTLに接続されており、制御パルス線PSLからの鋸波形の電圧変化を有する制御パルスLCPとデータ線DTLからの信号電圧(発光強度信号)VSigに基づく電位とを比較し、比較結果に基づく所定電圧を出力する。また、発光部駆動用トランジスタTRDrvは、コンパレータ装置からの所定電圧の出力によって作動され、以て、電流供給線CSLから発光部10に電流を供給し、発光部10を発光させる。
(a)制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
(b)コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部10を発光させる発光部駆動用トランジスタTRDrv、
を備えている。尚、信号電圧VSigは、具体的には、画素における発光状態(輝度)を制御する映像信号電圧である。ここで、コンパレータ装置は、具体的には、制御パルス線PSL及びデータ線DTLに接続されており、制御パルス線PSLからの鋸波形の電圧変化を有する制御パルスLCPとデータ線DTLからの信号電圧(発光強度信号)VSigに基づく電位とを比較し、比較結果に基づく所定電圧を出力する。また、発光部駆動用トランジスタTRDrvは、コンパレータ装置からの所定電圧の出力によって作動され、以て、電流供給線CSLから発光部10に電流を供給し、発光部10を発光させる。
より具体的には、実施例1におけるコンパレータ装置は、
信号電圧VSigが入力される信号書込みトランジスタTRSig、
信号書込みトランジスタTRSigに接続され、信号書込みトランジスタTRSigの作動に基づき、信号電圧VSigに基づく電位を保持する容量部C0、
を有している。そして、制御パルスLCPによってコンパレータ装置の作動/不作動が制御される。
信号電圧VSigが入力される信号書込みトランジスタTRSig、
信号書込みトランジスタTRSigに接続され、信号書込みトランジスタTRSigの作動に基づき、信号電圧VSigに基づく電位を保持する容量部C0、
を有している。そして、制御パルスLCPによってコンパレータ装置の作動/不作動が制御される。
あるいは又、実施例1におけるコンパレータ装置は、より具体的には、第1の構成のコンパレータ装置から構成されており、
信号電圧VSigが入力される信号書込みトランジスタTRSig、
信号書込みトランジスタTRSigに接続され、信号書込みトランジスタTRSigの作動に基づき、信号電圧VSigに基づく電位を保持する容量部C0、及び、
制御パルス線PSLに接続された第1入力部(非反転入力端子)、容量部C0に接続された第2入力部(反転入力端子)、及び、出力部を有するコンパレータ回路12、
を備えている。そして、発光部駆動用トランジスタTRDrvは、コンパレータ回路12の出力部に接続され、容量部C0に保持された信号電圧VSigに基づく電位と制御パルスLCPの鋸波形の電圧との比較結果に基づくコンパレータ回路12からの所定電圧(便宜上、『第1の所定電圧』と呼ぶ)の出力によって作動され、以て、電流供給線CSLから発光部10に電流を供給し、発光部10を発光させる。
信号電圧VSigが入力される信号書込みトランジスタTRSig、
信号書込みトランジスタTRSigに接続され、信号書込みトランジスタTRSigの作動に基づき、信号電圧VSigに基づく電位を保持する容量部C0、及び、
制御パルス線PSLに接続された第1入力部(非反転入力端子)、容量部C0に接続された第2入力部(反転入力端子)、及び、出力部を有するコンパレータ回路12、
を備えている。そして、発光部駆動用トランジスタTRDrvは、コンパレータ回路12の出力部に接続され、容量部C0に保持された信号電圧VSigに基づく電位と制御パルスLCPの鋸波形の電圧との比較結果に基づくコンパレータ回路12からの所定電圧(便宜上、『第1の所定電圧』と呼ぶ)の出力によって作動され、以て、電流供給線CSLから発光部10に電流を供給し、発光部10を発光させる。
また、実施例1の表示装置は、あるいは、実施例1の表示装置の駆動方法における表示装置は、本開示の第3の態様に係る表示装置あるいはその駆動方法に則って説明すると、発光部10、及び、信号電圧VSigに基づく電位に応じた時間だけ発光部10を発光させる駆動回路11から構成された画素1が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、画素群は第1の方向に沿ってP個の画素ブロックに分割されている表示装置である。そして、第1番目の画素ブロックに属する画素1を構成する発光部10から、第P番目の画素ブロックに属する画素1を構成する発光部10まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素1を構成する発光部10を発光させているとき、残りの画素ブロックに属する画素1を構成する発光部10を発光させないように構成されている。ここで、例えば、駆動回路11はコンパレータ装置を備えており、制御パルスLCP及び信号電圧VSigがコンパレータ装置に入力され、制御パルスLCPの鋸波形の電圧と信号電圧VSigに基づく電位との比較結果に基づくコンパレータ装置の出力によって発光部10が作動される。そして、制御パルスLCPによってコンパレータ装置の作動/不作動が制御される。尚、コンパレータ装置は、上述したように、コンパレータ回路12、信号書込みトランジスタTRSig、容量部C0を備えており、制御パルスLCPがコンパレータ回路12の第1入力部に入力され、信号電圧VSigがコンパレータ回路12の第2入力部に入力される。
駆動回路11を構成する信号書込みトランジスタTRSig及び発光部駆動用トランジスタTRDrvは、ゲート電極、チャネル形成領域及びソース/ドレイン電極から構成された、従来の電界効果トランジスタから成る。尚、信号書込みトランジスタTRSigはnチャネル型の電界効果トランジスタであり、発光部駆動用トランジスタTRDrvはpチャネル型の電界効果トランジスタであるが、このようなチャネル型に限定するものではない。
そして、信号書込みトランジスタTRSigのゲート電極は、走査線SCLを介して、表示装置に備えられた走査回路102に接続されている。また、信号書込みトランジスタTRSigの一方のソース/ドレイン電極は、データ線DTLを介して、表示装置に備えられた画像信号出力回路104に接続されている。更には、信号書込みトランジスタTRSigの他方のソース/ドレイン電極は、容量部C0の一端、及び、コンパレータ回路12の第2入力部(反転入力端子)に接続されている。
一方、発光部駆動用トランジスタTRDrvのゲート電極は、コンパレータ回路12の出力部に接続されている。また、発光部駆動用トランジスタTRDrvの一方のソース/ドレイン電極は、電流供給線CSLを介して、表示装置に備えられた定電流供給部101に接続されている。更には、発光部駆動用トランジスタTRDrvの他方のソース/ドレイン電極は、発光部10に接続されている。
容量部C0の他端は接地されている。また、発光部10は発光ダイオードから成る。尚、定電流供給部101、走査回路102、制御パルス生成回路103、画像信号出力回路104等は、表示装置に配設されていてもよいし、外部に配設されていてもよい。
例えば、画面の水平方向(第2の方向)の画素数が1920、画面の垂直方向(第1の方向)の画素数が1080であるフルHD高精細フルカラー表示装置を想定する。画素群は、第1の方向に沿ってP個の画素ブロックに分割されているが、P=6とする。すると、第1番目の画素ブロックには第1行目の画素群から第180行目の画素群が含まれ、第2番目の画素ブロックには第181行目の画素群から第360行目の画素群が含まれ、第3番目の画素ブロックには第361行目の画素群から第540行目の画素群が含まれ、第4番目の画素ブロックには第541行目の画素群から第720行目の画素群が含まれ、第5番目の画素ブロックには第721行目の画素群から第900行目の画素群が含まれ、第6番目の画素ブロックには第901行目の画素群から第1080行目の画素群が含まれる。
以下、第1番目の画素ブロックにおける各画素の動作を説明する。
[信号電圧書込み期間]
図1Bに示すように、走査線SCLを介して走査回路102から走査信号が信号書込みトランジスタTRSigのゲート電極に入力されると、信号書込みトランジスタTRSigはオン状態となる。これと同時に、あるいは、これに先立ち、データ線DTLを介して画像信号出力回路104から信号電圧(発光強度信号)VSigが出力される。その結果、容量部C0には、信号電圧VSigに基づく電荷が蓄積される。その後、走査信号の信号書込みトランジスタTRSigのゲート電極への入力が中止され、信号書込みトランジスタTRSigはオフ状態となる。容量部C0には、信号電圧VSigに基づく電位が保持される(a点の電位を参照)。尚、データ線DTLを介して、画像信号出力回路104から、先ず、「0」の信号電圧(黒表示の信号電圧)を送出し、次いで、画像信号出力回路104から信号電圧VSigを送出してもよい。
図1Bに示すように、走査線SCLを介して走査回路102から走査信号が信号書込みトランジスタTRSigのゲート電極に入力されると、信号書込みトランジスタTRSigはオン状態となる。これと同時に、あるいは、これに先立ち、データ線DTLを介して画像信号出力回路104から信号電圧(発光強度信号)VSigが出力される。その結果、容量部C0には、信号電圧VSigに基づく電荷が蓄積される。その後、走査信号の信号書込みトランジスタTRSigのゲート電極への入力が中止され、信号書込みトランジスタTRSigはオフ状態となる。容量部C0には、信号電圧VSigに基づく電位が保持される(a点の電位を参照)。尚、データ線DTLを介して、画像信号出力回路104から、先ず、「0」の信号電圧(黒表示の信号電圧)を送出し、次いで、画像信号出力回路104から信号電圧VSigを送出してもよい。
ここで、第1番目の画素ブロックにおいて、第2の方向に配列された1列に属する全ての画素(行方向画素群)における駆動回路11(具体的には、信号書込みトランジスタTRSig)を、一斉に作動状態とする。そして、第1番目の画素ブロックにおいて、第2の方向に配列された1列に属する全ての画素(行方向画素群)における駆動回路11(具体的には、信号書込みトランジスタTRSig)が一斉に作動状態となる動作が、第1の方向に配列された第1行目に属する全ての画素(第1行目の行方向画素群)における駆動回路11(具体的には、信号書込みトランジスタTRSig)から最終行(具体的には、第180行目)に属する全ての画素(最終行の行方向画素群)における駆動回路11(具体的には、信号書込みトランジスタTRSig)まで、順次、行われる。
[画素ブロック発光期間]
第1番目の画素ブロックにおいて、以上の動作が完了すると、制御パルス生成回路103から、第1番目の画素ブロックに制御パルスLCPが供給される。即ち、第1番目の画素ブロックにおける全画素1を構成する駆動回路11(具体的には、発光部駆動用トランジスタTRDrv)が一斉に作動状態となり、第1番目の画素ブロックに属する全画素1における発光部10が発光する。1つの制御パルスLCPの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する。尚、図1Bに示す例では、1つの制御パルスLCPの電圧は、時間の経過と共に、減少し、次いで、増加する。そして、時間の経過と共に変化する制御パルスLCPの電圧によってガンマ補正がなされる。即ち、制御パルスLCPの電圧は、上記の式(1−1)、式(1−2)に従う。尚、制御パルスLCPは、電圧変化の波高値が同じであるし、電圧変化パターンが同じである。
第1番目の画素ブロックにおいて、以上の動作が完了すると、制御パルス生成回路103から、第1番目の画素ブロックに制御パルスLCPが供給される。即ち、第1番目の画素ブロックにおける全画素1を構成する駆動回路11(具体的には、発光部駆動用トランジスタTRDrv)が一斉に作動状態となり、第1番目の画素ブロックに属する全画素1における発光部10が発光する。1つの制御パルスLCPの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する。尚、図1Bに示す例では、1つの制御パルスLCPの電圧は、時間の経過と共に、減少し、次いで、増加する。そして、時間の経過と共に変化する制御パルスLCPの電圧によってガンマ補正がなされる。即ち、制御パルスLCPの電圧は、上記の式(1−1)、式(1−2)に従う。尚、制御パルスLCPは、電圧変化の波高値が同じであるし、電圧変化パターンが同じである。
図1Bに示した例において、信号電圧書込み期間にあっては、制御パルスLCPの電圧は、例えば、3ボルト以上である。従って、信号電圧書込み期間にあっては、コンパレータ回路12は、出力部から第2の所定電圧(H)を出力するので、発光部駆動用トランジスタTRDrvはオフ状態にある。画素ブロック発光期間において、制御パルスLCPの電圧が下降し始め、a点の電位以下になると、コンパレータ回路12は、出力部から第1の所定電圧(L)を出力する。その結果、発光部駆動用トランジスタTRDrvはオン状態となり、電流供給線CSLから発光部10に電流が供給され、発光部10が発光する。制御パルスLCPの電圧は約1ボルトまで下降し、次いで、上昇に転じる。そして、制御パルスLCPの電圧がa点の電位を超えると、コンパレータ回路12は、出力部から第2の所定電圧(H)を出力する。その結果、発光部駆動用トランジスタTRDrvはオフ状態となり、電流供給線CSLから発光部10への電流の供給が遮断され、発光部10は発光を中止する。即ち、信号電圧(発光強度信号)VSigに基づく電位が制御パルスLCPの鋸波形を切り取る時間の間のみ、発光部10を発光させることができる。そして、このときの発光部10の輝度は、切り取られる時間の長短に依存する。
即ち、発光部10が発光する時間は、容量部C0に保持された電位(具体的には、a点の電位)と制御パルス生成回路103からの制御パルスLCPの電圧とに基づく。そして、時間の経過と共に変化する制御パルスLCPの鋸波形の電圧によってガンマ補正がなされる。即ち、制御パルスLCPの電圧は、上記の式(1−1)、式(1−2)に従うので、ガンマ補正のための回路を設けることは不要である。例えば、線形の鋸波形の電圧(三角波形)を有する制御パルスを用い、信号電圧VSigを線形の輝度信号に対して(1/γ)乗(=(1/2.2)乗)で変化させる方法も考えられるが、実際には低輝度で電圧変化が小さくなり過ぎ、特に、このような電圧変化をデジタル処理にて実現するためには、大きなビット数が必要とされ、有効な方法とは云えない。
実施例1にあっては、鋸波形の電圧変化を有する制御パルスLCPを生成する制御パルス生成回路103が1つ備えられている。制御パルスLCPの電圧の変化は、図1Bに模式的に示すように、低階調部(低電圧部分)が非常に急峻に変化しており、特にこの部分の制御パルス波形の波形品位に対して敏感である。従って、制御パルス生成回路において生成された制御パルスLCPのばらつきも考慮する必要がある。然るに、実施例1の表示装置にあっては、制御パルス生成回路103を1つしか備えていないので、制御パルス生成回路において生成された制御パルスLCPに、実質的に、ばらつきが生じることがない。即ち、表示装置全体を同一の制御パルス波形によって発光させることができるので、発光状態のばらつき発生を防止することができる。また、制御パルスLCPの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少するので、1つの画素ブロックに属する全画素(より具体的には、全副画素)を構成する発光部を、同じタイミングで発光させることができる。即ち、各画素ブロックに属する全画素を構成する発光部の発光の時間的重心を揃える(一致させる)ことができる。それ故、列方向画素群における発光の遅延に起因した、画像上の縦線(縦筋)発生を確実に防止することができる。
実施例1の表示装置あるいはその駆動方法にあっては、複数の制御パルスLCPに基づき、発光部10が、複数回、発光する。あるいは又、駆動回路11に供給される鋸波形の電圧変化を有する複数の制御パルスLCPと、信号電圧VSigに基づく電位とに基づき、発光部10が、複数回、発光する。あるいは又、制御パルス生成回路103にあっては、複数の制御パルスLCPに基づき、発光部10を、複数回、発光させる。複数の制御パルスLCPの時間間隔は一定である。具体的には、実施例1にあっては、画素ブロック発光期間において、4つの制御パルスLCPが、各画素ブロックを構成する全画素1に送られ、各画素1は、4回、発光する。
図2に模式的に示すように、実施例1の表示装置あるいはその駆動方法にあっては、1表示フレームにおいて、12個の制御パルスLCPが6つの画素ブロックへ供給される。そして、1表示フレーム内における制御パルスLCPの数よりも、1表示フレーム内における駆動回路11に供給される制御パルスLCPの数は少ない。あるいは又、制御パルス生成回路103にあっては、1表示フレーム内における制御パルスLCPの数よりも、1表示フレーム内における駆動回路11に供給される制御パルスLCPの数は少ない。具体的には、図2に示した例では、1表示フレーム内における制御パルスLCPの数は12であり、1表示フレーム内における駆動回路11に供給される制御パルスLCPの数は4である。隣接する画素ブロックにあっては、2つの制御パルスLCPが重なりあっている。即ち、2つの隣接する画素ブロックが同時に発光状態となる。また、第1番目の画素ブロックと最終番目の画素ブロックにあっても同時に発光状態となる。このような形態は、1表示フレームにおいて一連の複数の制御パルスLCPを生成し、一の画素ブロックに属する画素1を構成する発光部10を発光させないとき、一連の複数の制御パルスLCPの一部をマスクして、一の画素ブロックに属する画素1を構成する駆動回路11には制御パルスLCPを供給しないことで達成することができる。具体的には、例えば、マルチプレクサを用いて、1表示フレーム内における一連の制御パルスLCPから一部分(4つの連続した制御パルスLCP)を取り出し、駆動回路11に供給すればよい。
即ち、実施例1の制御パルス生成装置を構成する制御パルス生成回路103は、発光部10、及び、信号電圧VSigに基づく電位に応じた時間だけ発光部10を発光させる駆動回路11から構成された画素1が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、画素群は第1の方向に沿ってP個の画素ブロックに分割されている表示装置における駆動回路11を制御するための、鋸波形の電圧変化を有する制御パルスLCPを生成する制御パルス生成回路である。そして、制御パルス生成回路103は、第1番目の画素ブロックに属する画素1を構成する駆動回路11から、第P番目の画素ブロックに属する画素1を構成する駆動回路11まで、画素ブロック毎に、順次、一斉に制御パルスLCPを供給し、且つ、一部の画素ブロックに属する画素1を構成する駆動回路11に制御パルスLCPを供給しているとき、残りの画素ブロックに属する画素1を構成する駆動回路11に制御パルスLCPを供給しない。ここで、制御パルス生成回路103にあっては、1表示フレームにおいて一連の複数の制御パルスLCPを生成し、一の画素ブロックに属する画素1を構成する発光部10を発光させないとき、一連の複数の制御パルスLCPの一部をマスクして、一の画素ブロックに属する画素1を構成する駆動回路11には制御パルスLCPを供給しない。
より具体的には、図6Aに概念図を示すように、制御パルス生成回路103において、メモリ21に格納してある制御パルスの波形信号データをコントローラ22によって読み出し、読み出された波形信号データをD/Aコンバータ23に送り、D/Aコンバータ23において電圧に変換し、電圧をローパスフィルター24で積分することで、(1/γ)乗カーブを有する制御パルスを作成する。あるいは又、(1/γ)乗カーブを有する制御パルスを作成することができる波形信号データを、予め、メモリ21に格納しておき、波形信号データをコントローラ22によって読み出し、読み出された波形信号データをD/Aコンバータ23に送り、D/Aコンバータ23において電圧に変換し、電圧をローパスフィルター24を通過させることで、(1/γ)乗カーブを有する制御パルスを作成することもできる。そして、制御パルスをアンプリファイア25を介して、複数(実施例1にあっては6個)のマルチプレクサ26に分配し、コントローラ22の制御下、マルチプレクサ26によって、一連の制御パルスLCPにおいて必要とされる一部分だけを通し、その他の部分をマスクすることで、所望の制御パルス群(具体的には、4つの連続した制御パルスLCPから成る制御パルス群を6組)を作成する。尚、元となる鋸波形は1つであるので、制御パルス生成回路103における制御パルスLCPの生成におけるばらつき発生を確実に抑制することができる。
そして、以上に説明した信号電圧書込み期間及び画素ブロック発光期間における動作を、第1番目の画素ブロックから第6番目の画素ブロックまで、順次、実行する。即ち、図2に示すように、第1番目の画素ブロックに属する画素1を構成する発光部10から、第P番目の画素ブロックに属する画素1を構成する発光部10まで、画素ブロック毎に、順次、一斉に発光させる。しかも、一部の画素ブロックに属する画素1を構成する発光部10を発光させているとき、残りの画素ブロックに属する画素1を構成する発光部10を発光させない。尚、1表示フレームにおいて、常に、いずれかの画素ブロックが発光しており、あるいは又、いずれかの画素ブロックを発光させている。
ところで、1表示フレーム期間の初めの第1の期間に、全画素の発光を停止させた状態で、全画素に映像信号電圧を書き込み、第2の期間に、各画素に書き込まれた映像信号電圧により決定される少なくとも1回の発光期間内に、全画素の発光部を発光させるといった従来の駆動方法では、以下のような問題が生じる。即ち、映像信号は、1表示フレーム全ての時間に亙り、均等に送られて来る場合が多い。従って、テレビジョン受像システムにおいて、垂直ブランキング区間を第2の期間に充当させれば、全画素を同時に発光させる方法も考えられる。しかしながら、垂直ブランキング区間は、通常、1表示フレームの4%程度の時間長さである。それ故、発光効率が非常に低い表示装置となってしまう。また、1表示フレームに亙り送られてくる映像信号を第1の期間において全ての画素に書き込むためには、大きな信号バッファを用意する必要があるし、転送されてくる映像信号レート以上のスピードで各画素に映像信号を伝送するために、信号伝送回路の工夫が必要になる。更には、第2の期間において全画素を一斉に発光させるので、発光に要する電力が短時間に集中してしまい、電源設計が難しくなるという問題もある。
これに対して、実施例1にあっては、一部の画素ブロック(例えば、第1番目及び第2番目の画素ブロック)に属する画素を構成する発光部を発光させているとき、残りの画素ブロック(例えば、第3番目から第6番目の画素ブロック)に属する画素を構成する発光部を発光させないので、PWM駆動法に基づく表示装置の駆動において、発光期間を長くすることが可能となり、発光効率の向上を図ることができる。しかも、1表示フレームに亙り送られてくる映像信号を或る期間内に全ての画素に一斉に書き込む必要がないので、即ち、従来の表示装置と同様に、1表示フレームに亙り送られてくる映像信号を、行方向画素群毎に、順次、書き込めばよいので、大きな信号バッファを用意する必要がないし、転送されてくる映像信号レート以上のスピードで各画素に映像信号を伝送するための信号伝送回路の工夫も不要である。更には、画素の発光期間において、全画素を一斉に発光させるのではないので、即ち、例えば、第1番目及び第2番目の画素ブロックに属する画素を構成する発光部を発光させているとき、第3番目から第6番目の画素ブロックに属する画素を構成する発光部を発光させないので、発光に要する電力が短時間に集中することがなくなり、電源設計が容易となる。
図3に、実施例1の表示装置の変形例における画素ブロックへの複数の制御パルスLCPの供給を模式的に示すが、この例においては、P=5としている。即ち、第1番目の画素ブロックには第1行目の画素群から第216行目の画素群が含まれ、第2番目の画素ブロックには第217行目の画素群から第432行目の画素群が含まれ、第3番目の画素ブロックには第433行目の画素群から第648行目の画素群が含まれ、第4番目の画素ブロックには第649行目の画素群から第864行目の画素群が含まれ、第5番目の画素ブロックには第865行目の画素群から第1080行目の画素群が含まれる。
図3に示した例にあっても、画素ブロック発光期間において、4つの制御パルスLCPが、各画素ブロックを構成する全画素1に送られ、各画素1は、4回、発光する。1表示フレームにおいて、12個の制御パルスLCPが6つの画素ブロックへ供給される。そして、1表示フレーム内における制御パルスLCPの数よりも、1表示フレーム内における駆動回路11に供給される制御パルスLCPの数は少ない。具体的には、図3に示した例でも、1表示フレーム内における制御パルスLCPの数は12であり、1表示フレーム内における駆動回路11に供給される制御パルスLCPの数は4である。但し、図2に示した例と異なり、1表示フレームにおいて、発光していない画素ブロックが存在し、あるいは又、発光していない画素ブロックを存在させる。隣接する画素ブロックにあっては、3つの制御パルスLCPが重なりあっている。そして、5つの画素ブロックにおいて、最大、4つの画素ブロックにおける発光状態が重なり合う。このように、図2に示した例よりも多数の画素ブロックを同時に発光状態とするので、画像表示品質の一層の向上を図ることができる。
実施例2は、実施例1の変形である。ところで、制御パルスLCPは、長距離配線である制御パルス線PSLを伝送、伝達されるが、制御パルス線PSLには抵抗や容量、リアクタンス成分等のインピーダンスが存在するので、伝送距離が長いほど、波形鈍りが生じ易い。特に、制御パルスLCPは、図1Bに示した低電圧部分ほど、波形鈍りが生じ易く、制御パルス線PSLの制御パルス入力端から遠くに位置する画素ほど、低階調が黒潰れになるシェーディングが予想される。このような問題を回避するためには、インピーダンスの小さな制御パルス線PSLを設けることが有効な対策である。しかしながら、製造上、また、製造コストの面での制約が大きく、表示装置の画面サイズが大きくなるほど、このような対策は困難となる。
実施例2の表示装置にあっては、表示装置を構成する回路の概念図を図5に示すように、制御パルス線PSLには、所定の間隔(所定の画素数毎に)で、ボルテージフォロワー回路(バッファ回路)13が配設されている。尚、第2の方向に配列された1列に属する画素の全ては、制御パルス線PSLに接続されている。ボルテージフォロワー回路(バッファ回路)13の回路図を図6Bに示す。そして、このような構成にすることで、制御パルス線PSLを伝送される制御パルスLCPの波形整形が行われ、波形鈍りが生じ難くなる。即ち、制御パルス線PSLのインピーダンスによる鋸波形の劣化を最小限に抑えることができる。ここで、例えば、第2の方向に沿った1列に属する画素(行方向に配列された画素)の10乃至20に対して、1つのボルテージフォロワー回路13を配設すればよい。以上の点を除き、実施例2の表示装置の構成、構造は、実施例1において説明した表示装置と同様とすることができるので、詳細な説明は省略する。
実施例3は、実施例1〜実施例2の変形である。実施例3にあっては、コンパレータ装置は第2の構成のコンパレータ装置から構成されており、図7Aに等価回路図を示すチョッパー型コンパレータ装置から成る。
図7Aに示すように、チョッパー型コンパレータ装置は、信号書込みトランジスタTRSig、制御パルス用トランジスタTRLCP、容量部C1、及び、インバータ回路30から成る比較部を有しており、高電位側の電源Vddと低電位側の電源(実施例3では、グランドGND)とを作動電源としている。
信号書込みトランジスタTRSigは、前述したとおり、nチャネル型の電界効果トランジスタから成り、信号電圧(発光強度信号)VSigが入力される。制御パルス用トランジスタTRLCPは、信号書込みトランジスタTRSigと逆導電型のpチャネル型の電界効果トランジスタから成り、鋸波形の電圧変化を有する制御パルスLCPが入力される。
信号書込みトランジスタTRSig及び制御パルス用トランジスタTRLCPは、走査線SCLを通して走査回路102(図1Aを参照)から与えられる走査信号の論理(レベル)に応じてオン/オフ動作を行う。そして、信号書込みトランジスタTRSigと制御パルス用トランジスタTRLCPとは、上述したとおり、逆導電型のトランジスタから成るので、互いに逆相(逆論理)の信号でオン/オフ動作を行う。
容量部C1は、その一端が信号書込みトランジスタTRSig及び制御パルス用トランジスタTRLCPの各他端、即ち、nチャネル型の信号書込みトランジスタTRSigのソース電極、及び、pチャネル型の制御パルス用トランジスタTRLCPのドレイン電極に接続されている。そして、容量部C1は、信号書込みトランジスタTRSigの作動に基づき、信号電圧VSigに基づく電位を保持する。
インバータ回路30の入力端(入力ノード)は、容量部C1の他端に接続されている。そして、インバータ回路30は、インバータが例えば2段縦続接続された構成となっている。また、インバータ回路30の出力端(出力ノード)は、発光部駆動用トランジスタTRDrvのゲート電極に接続されている。
インバータ回路30の1段目は、CMOSインバータ31から構成されている。1段目のCMOSインバータ31は、ゲート電極が共通に接続され、高電位側の電源Vddと低電位側の電源GNDとの間に直列に接続されたpチャネル型の電界効果トランジスタTR11とnチャネル型の電界効果トランジスタTR12とから成る。1段目のCMOSインバータ31の入力端(入力ノード)と出力端(出力ノード)との間には、これらの入力端と出力端との間を選択的に短絡/開放する第1スイッチ部331として、例えば、nチャネル型の電界効果トランジスタTR10が配設されている。第1スイッチ部331は、走査線SCLを通して与えられる走査信号の論理(レベル)に応じてオン(短絡)/オフ(開放)動作を行う。
インバータ回路30の2段目は、CMOSインバータ32から構成されている。2段目のCMOSインバータ32は、ゲート電極が共通に接続され、高電位側の電源Vddと低電位側の電源GNDとの間に直列に接続されたpチャネル型の電界効果トランジスタTR15とnチャネル型の電界効果トランジスタTR16とから成る。
1段目のCMOSインバータ31の出力端と2段目のCMOSインバータ32の入力端との間には、これらの出力端と入力端との間を選択的に短絡/開放する第2スイッチ部332として、例えば、pチャネル型の電界効果トランジスタTR13が配設されている。第2スイッチ部332は、走査線SCLを通して与えられる走査信号の論理(レベル)に応じてオン(短絡)/オフ(開放)動作を行う。ここで、第1スイッチ部331と第2スイッチ部332とは、逆導電型のトランジスタから成り、互いに逆相(逆論理)の信号でオン/オフ動作を行う。
2段目のCMOSインバータ32の入力端と低電位側の電源GNDとの間には、2段目のCMOSインバータ32の入力端を選択的に接地する第3スイッチ部333として、例えば、nチャネル型の電界効果トランジスタTR14が配設されている。第3スイッチ部333は、走査線SCLを通して与えられる走査信号の論理(レベル)に応じてオン(接地)/オフ(開放)動作を行う。ここで、第2スイッチ部332と第3スイッチ部333とは、逆導電型のトランジスタから成り、互いに逆相(逆論理)の信号でオン/オフ動作を行う。
そして、2段目のCMOSインバータ32の出力端、即ち、インバータ回路30の出力端が、実施例3のチョッパー型コンパレータ装置の出力端となる。この出力端には、発光部駆動用トランジスタTRDrvのゲート電極が接続されている。発光部駆動用トランジスタTRDrvは、インバータ回路30から第1の所定電圧(L)が出力されたときオン状態となり、発光部10に電流を供給する。この発光部駆動用トランジスタTRDrvの駆動の下に、発光部10が発光する。
以上の構成のチョッパー型コンパレータ装置の動作について、図9のタイミング波形図を用いて説明する。尚、図9には、走査線SCLの電位(走査信号の電位)、制御パルスLCPの電位、データ線DTLの電位(信号電圧VSigの電位)、c点(容量部C1の一端)の電位、b点(容量部C1の他端)の電位、及び、発光部10の発光状態が示されている。ここでは、理解を容易にするために、或る1つの画素ブロックにおける或る1つの画素の動作について説明するものとする。また、図9には、1表示フレームにおいて、便宜上、1つの制御パルスLCPのみを図示する。
先ず、走査線SCLの電位が高レベルの期間では、信号書込みトランジスタTRSig、第1スイッチ部331及び第3スイッチ部333がオン状態となり、制御パルス用トランジスタTRLCP及び第2スイッチ部332がオフ状態となる。すると、信号書込みトランジスタTRSigによってデータ線DTLの電位(信号電圧VSigの電位)が取り込まれ、容量部C1に印加されるため、c点の電位がデータ線DTLの電位となる。また、第1スイッチ部331によって1段目のCMOSインバータ31の入力端と出力端との間が短絡されるため、b点の電位が1段目のCMOSインバータ31の閾値(反転レベル)、即ち、高電位側の電源Vddと低電位側の電源GNDの中間電位となる。これにより、容量部C1には、データ線DTLの電位、即ち、信号電圧VSigに基づく電位に応じた電荷が蓄積される。
次に、走査線SCLの電位が低レベルの期間では、信号書込みトランジスタTRSig、第1スイッチ部331、及び、第3スイッチ部333がオフ状態となり、制御パルス用トランジスタTRLCP及び第2スイッチ部332がオン状態となる。すると、制御パルス用トランジスタTRLCPによって制御パルスLCPの電位が取り込まれ、容量部C1に印加されるため、c点の電位が制御パルスLCPの電位となる。このとき、信号電圧VSigに基づく電位に応じた電荷が蓄積された容量部C1に対して、制御パルスLCPの電位が印加されることで、b点の電位、即ち、1段目のCMOSインバータ31の入力電圧が、信号電圧VSigに基づく電位と制御パルスLCPの電位との差電圧となる。
信号電圧VSigに基づく電位と制御パルスLCPの電位との差電圧は、1段目のCMOSインバータ31で反転され、第2スイッチ部332がオン状態にあることで、更に2段目のCMOSインバータ32で反転され、第1の所定電圧(L)として出力され、発光部駆動用トランジスタTRDrvのゲート電極に与えられる。そして、第1の所定電圧に基づく発光部駆動用トランジスタTRDrvの制御の下に発光部10の駆動が行われる。その結果、b点の電位が1段目のCMOSインバータ31の閾値である中間電位を下回る期間において、発光部10が発光状態となる。
実施例4も、実施例1〜実施例2の変形である。実施例4にあっては、コンパレータ装置は第3の構成のコンパレータ装置から構成されており、図8Aに等価回路図を示す差動型コンパレータ装置から成る。
図8Aに示すように、実施例4における差動型コンパレータ装置は、
信号電圧(発光強度信号)VSigが入力される信号書込みトランジスタTRSig、
信号書込みトランジスタTRSigに接続され、信号書込みトランジスタTRSigの作動に基づき、信号電圧VSigに基づく電位を保持する容量部C2、
信号書込みトランジスタTRSigからの信号電圧VSigと制御パルスLCPとを2入力とする差動回路41、及び、
差動回路41に定電流を供給する定電流源42、
から成る比較部を備えており、高電位側の電源Vddと低電位側の電源(実施例4では、グランドGND)とを作動電源としている。
信号電圧(発光強度信号)VSigが入力される信号書込みトランジスタTRSig、
信号書込みトランジスタTRSigに接続され、信号書込みトランジスタTRSigの作動に基づき、信号電圧VSigに基づく電位を保持する容量部C2、
信号書込みトランジスタTRSigからの信号電圧VSigと制御パルスLCPとを2入力とする差動回路41、及び、
差動回路41に定電流を供給する定電流源42、
から成る比較部を備えており、高電位側の電源Vddと低電位側の電源(実施例4では、グランドGND)とを作動電源としている。
差動回路41は、ソース電極が共通に接続されて差動動作を為す例えばpチャネル型電界効果トランジスタ(差動対トランジスタ)TR21,TR22、及び、能動負荷となるカレントミラー回路を構成する例えばnチャネル型電界効果トランジスタTR23,TR24から構成されている。
nチャネル型電界効果トランジスタTR23は、ドレイン電極及びゲート電極が共にpチャネル型電界効果トランジスタTR21のドレイン電極に接続され、ソース電極が低電位側の電源GNDに接続されている。nチャネル型電界効果トランジスタTR24は、ゲート電極がnチャネル型電界効果トランジスタTR23のゲート電極に接続され、ドレイン電極がpチャネル型電界効果トランジスタTR22のドレイン電極に接続され、ソース電極が低電位側の電源GNDに接続されている。
信号電圧VSigは、走査線SCLを通して走査回路102(図1Aを参照)から与えられる走査信号に応じて信号書込みトランジスタTRSigによって取り込まれる。ここでは、信号書込みトランジスタTRSigとして、pチャネル型電界効果トランジスタを用いている。信号書込みトランジスタTRSigによって取り込まれた信号電圧VSigに基づく電位は、容量部C2に保持される。
容量部C2は、pチャネル型電界効果トランジスタTR21のゲート電極と低電位側の電源GNDとの間に接続されている。そして、容量部C2に保持された信号電圧VSigに基づく電位が、pチャネル型電界効果トランジスタTR21のゲート電極に印加される。また、pチャネル型電界効果トランジスタTR22のゲート電極には、鋸波形の電圧変化を有する制御パルスLCPが印加される。
定電流源42は、例えばpチャネル型電界効果トランジスタTR27によって構成されている。pチャネル型電界効果トランジスタTR27のゲート電極に、定電圧回路43で生成される一定の電圧が印加されることで、定電流源42は差動回路41に対して定電流を供給する。定電圧回路43は、例えば、正電位側の電源Vddと低電位側の電源GNDとの間に直列に接続された、pチャネル型電界効果トランジスタTR31,TR32、及び、nチャネル型電界効果トランジスタTR33,TR34から成る。尚、pチャネル型電界効果トランジスタTR32,TR33,TR34は、ゲート電極とドレイン電極とが共通に接続されたダイオード接続構成となっている。
差動回路41において、pチャネル型電界効果トランジスタTR22のドレイン電極とnチャネル型電界効果トランジスタTR24のドレイン電極との共通接続点(ノード)が、出力端(出力ノード)となる。この出力端には、ソース接地回路44の入力端が接続されている。ソース接地回路44は、正電位側の電源Vddと低電位側の電源GNDとの間に直列に接続された、pチャネル型電界効果トランジスタTR25と、nチャネル型電界効果トランジスタTR26とから成り、電界効果トランジスタTR25のゲート電極には定電圧回路43から一定の電圧が印加され、電界効果トランジスタTR26のゲート電極が差動回路41の出力端に接続されている。
そして、pチャネル型電界効果トランジスタTR25のドレイン電極と、nチャネル型電界効果トランジスタTR26のドレイン電極との共通接続点(ノード)が、実施例4の差動型コンパレータ装置の出力端(出力ノード)となる。この出力端には、発光部駆動用トランジスタTRDrvのゲート電極が接続されている。発光部駆動用トランジスタTRDrvは、ソース接地回路44から第1の所定電圧(L)が出力されたときオン状態となり、発光部10に電流を供給する。この発光部駆動用トランジスタTRDrvの駆動の下に、発光部10が発光する。
実施例5は、実施例3及び実施例4の変形である。ところで、チョッパー型コンパレータ装置では、図10のタイミング波形図において、第3番目の表示フレームに示すように、白表示時にはb点の電位は常に、1段目のCMOSインバータ31の反転レベル(中間電位)の付近にある。そのため、コンパレータ装置を作動させる必要がないとき、即ち、制御パルスLCPの高レベル区間(鋸波形の電圧が閾値電圧を超える区間)で、1段目のCMOSインバータ31を構成する電界効果トランジスタTR11,TR12に貫通電流が流れる。尚、図10のタイミング波形図において、第1番目の表示フレームは、黒表示時の電位関係を表わしている。また、図10あるいは後述する図11には、走査線SCLの電位(走査信号の電位)、制御パルスLCPの電位、データ線DTLの電位(信号電圧VSigの電位)、c点(容量部C1の一端)の電位、b点(容量部C1の他端)の電位、貫通電流及び発光部10の発光状態が示されている。
この貫通電流については、チョッパー型コンパレータ装置に限らず、差動型コンパレータ装置に対しても云える問題である。即ち、差動型コンパレータ装置の場合、定電流源42を用いているため、常に貫通電流が流れることになる。
実施例5にあっては、制御パルスLCPによってコンパレータ装置の作動/不作動が制御される。そして、これによって、駆動回路11を流れる暗電流あるいは貫通電流を低減させることができる。具体的には、実施例5にあっては、コンパレータ装置として、図7Bに等価回路図を示すチョッパー型コンパレータ装置を用い、あるいは又、図8Bに等価回路図を示す差動型コンパレータ装置を用いる。
図7Bに示すように、実施例5のチョッパー型コンパレータ装置は、実施例3のチョッパー型コンパレータ装置の構成要素に加えて、制御パルスLCPによってコンパレータ装置の作動/不作動を制御する制御部35を有する。制御部35は、比較部、特に、インバータ回路30の作動/不作動を制御することによって、コンパレータ装置の作動/不作動を制御する。
制御部35は、インバータ回路30、より具体的には、1段目のCMOSインバータ31に対して直列に接続され、制御パルスLCPの鋸波形の電圧に応じてオン/オフ動作を行うスイッチ回路(便宜上、『第1スイッチ回路』と呼ぶ)として、例えば、pチャネル型電界効果トランジスタTR17を有している。pチャネル型電界効果トランジスタTR17は、コンパレータ装置を作動させる必要がないとき、即ち、制御パルスLCPの高レベル区間(鋸波形の電圧が閾値電圧を超える区間)で、オフ状態となり、1段目のCMOSインバータ31を高電位側の電源Vddから切り離すことで、コンパレータ装置を不作動とする。
ここで、制御パルスLCPの鋸波形の振幅は、信号電圧(発光強度信号)VSigの可変範囲内に収まっていればよく、その電位の絶対値には任意性がある。従って、図7Bに示した例では、制御パルスLCPの高レベル区間の電位がほぼ電源Vddの電位になるように設定し、制御パルスLCPの高レベル区間で、pチャネル型電界効果トランジスタTR17がオフ状態となることによって1段目のCMOSインバータ31を電源Vddから切り離すようにしている。
一方、制御パルスLCPの高レベル区間であっても、走査線SCLを通して与えられる走査信号が高レベルになるときには、コンパレータ装置を作動させる必要がある。そのため、制御部35は、pチャネル型電界効果トランジスタTR17に加えて、第2スイッチ回路として、例えば、pチャネル型電界効果トランジスタTR18を有している。pチャネル型電界効果トランジスタTR18は、第1スイッチ回路を構成するpチャネル型電界効果トランジスタTR17に対して並列に接続されている。pチャネル型電界効果トランジスタTR18のゲート電極には、インバータ14を介して走査信号が印加される。これにより、第2スイッチ回路を構成するpチャネル型電界効果トランジスタTR18は、走査信号が高レベルになるとオン状態となり、1段目のCMOSインバータ31を電源Vddに接続する。
上記の構成の実施例5のチョッパー型コンパレータ装置の動作について、図11のタイミング波形図を用いて、白表示時の第3番目の表示フレームに着目して説明する。
前述したように、白表示時にはb点の電位は常に、1段目のCMOSインバータ31の反転レベル(中間電位)の付近にある。これに対し、制御部35を構成する第1スイッチ回路(pチャネル型電界効果トランジスタTR17)は、制御パルスLCPの鋸波形の電圧が閾値電圧を超える区間でオフ状態となり、1段目のCMOSインバータ31を電源Vddから切り離し、コンパレータ装置を不作動とする。これによって、コンパレータ装置を作動させる必要がないときに、1段目のCMOSインバータ31に貫通電流が流れることを阻止することができる。因みに、コンパレータ装置を不作動としない場合には、図11に破線で示すように、1段目のCMOSインバータ31を構成する電界効果トランジスタTR11,TR12に貫通電流が流れる。
また、走査線SCLを通して与えられる走査信号が高レベルになるときには、インバータ14を介した走査信号の反転信号に応答して、制御部35を構成する第2スイッチ回路(pチャネル型電界効果トランジスタTR18)がオン状態になる。これにより、1段目のCMOSインバータ31が第2スイッチ回路(pチャネル型電界効果トランジスタTR18)を通して正電位側の電源Vddに接続されるため、コンパレータ装置が作動状態となる。その結果、制御パルスLCPの高レベル区間であっても、コンパレータ装置を作動させる必要があるときには、コンパレータ装置を確実に作動状態とすることができる。
コンパレータ装置として差動型コンパレータ装置を用いる場合にあっては、図8Bに示すように、差動回路41及び定電流源42を有する比較部の作動/不作動を制御パルスLCPによって制御する制御部45を有する。
制御部45は、定電流源42に対して直列に接続され、制御パルスLCPの鋸波形の電圧に応じてオン/オフ動作を行うスイッチ回路(制御部35を構成するスイッチ回路と区別するために、便宜上、『第3スイッチ回路』と呼ぶ)として、例えば、pチャネル型電界効果トランジスタTR28を有している。第3スイッチ回路を構成するpチャネル型電界効果トランジスタTR28は、コンパレータ装置を作動させる必要がないとき、即ち、制御パルスLCPの高レベル区間でオフ状態となり、差動回路41への電流供給経路を遮断する。
ここでは、第3スイッチ回路を構成するpチャネル型電界効果トランジスタTR28を定電流源42に対して差動回路41側に直列に挿入する構成を採っているが、定電流源42に対して電源Vdd側に直列に挿入する構成を採ることも可能である。
制御部45は、更に、定電流源42を構成するpチャネル型電界効果トランジスタTR27のゲート電極に定電圧を与える定電圧回路43に対して直列に接続され、制御パルスLCPの鋸波形の電圧に応じてオン/オフ動作を行う第2スイッチ回路(制御部35を構成する第2スイッチ回路と区別するために、便宜上、『第4スイッチ回路』と呼ぶ)として、例えば、pチャネル型電界効果トランジスタTR29を有している。第4スイッチ回路を構成するpチャネル型電界効果トランジスタTR29は、第3スイッチ回路を構成するpチャネル型電界効果トランジスタTR28と同様に、制御パルスLCPの高レベル区間でオフ状態となり、定電圧回路43の電流供給経路を遮断する。
このように、コンパレータ装置として差動型コンパレータ装置を用いる場合にあっても、制御パルスLCPの高レベル区間に、差動回路41への電流供給経路、及び、定電圧回路43の電流供給経路を遮断し、コンパレータ装置を不作動とすることで、貫通電流が流れることを確実に阻止することができる。
実施例6は、実施例5の変形である。実施例6にあっては、実施例5のチョッパー型コンパレータ装置において、インバータ回路30に対して直列に抵抗要素が接続される。そして、これによって、制御パルスの高レベル区間以外で流れる貫通電流を抑えることができるために、駆動回路11を流れる暗電流あるいは貫通電流を更に低減させることができる。具体的には、実施例6にあっては、コンパレータ装置として、図12に等価回路図を示すチョッパー型コンパレータ装置を用いる。
実施例6のチョッパー型コンパレータ装置にあっては、インバータ回路30に対して直列に接続される抵抗要素として、ゲート電極とドレイン電極とが共通に接続された、ダイオード接続構成の電界効果トランジスタが用いられている。抵抗要素としては、ダイオード接続構成の電界効果トランジスタの他、ダイオード素子や抵抗素子等を用いることもできる。
インバータ回路30において、1段目のCMOSインバータ31に対して、高電位側の電源Vdd側に、ダイオード接続構成のpチャネル型電界効果トランジスタTR41が直列に接続されており、低電位側の電源GND側に、ダイオード接続構成のnチャネル型電界効果トランジスタTR42,TR43が直列に接続されている。2段目のCMOSインバータ32に対しても、1段目と同様に、ダイオード接続構成のpチャネル型電界効果トランジスタTR44及びダイオード接続構成のnチャネル型電界効果トランジスタTR45,TR46が、それぞれ、直列に接続されている。
このように、実施例6のチョッパー型コンパレータ装置において、インバータ回路30に対して直列に抵抗要素を挿入し、回路の抵抗値を上げることで、実施例5の作用、効果に加えて、制御パルスの高レベル区間以外、特に、反転動作時に流れる貫通電流を抑えることができる。但し、回路の抵抗値を上げると、インバータ回路30の出力電圧が電源Vdd−電源GNDに振り切れなくなる懸念がある。
そこで、実施例6のチョッパー型コンパレータ装置にあっては、インバータ回路30について、2段目のCMOSインバータ32の後段に、例えば2段のCMOSインバータ36,37を追加した構成を採っている。3段目のCMOSインバータ36は、ゲート電極が共通に接続され、高電位側の電源Vddと低電位側の電源GNDとの間に直列に接続されたpチャネル型電界効果トランジスタTR51とnチャネル型電界効果トランジスタTR52とから成るCMOSインバータである。4段目のCMOSインバータ37も、ゲート電極が共通に接続され、高電位側の電源Vddと低電位側の電源GNDとの間に直列に接続されたpチャネル型電界効果トランジスタTR53とnチャネル型電界効果トランジスタTR54とから成るCMOSインバータである。
実施例6のチョッパー型コンパレータ装置にあっては、3段目、4段目のCMOSインバータ36,37に対しても、抵抗要素を直列に挿入することで、これらの3段目、4段目のCMOSインバータ36,37に流れる貫通電流を抑えるようにしている。具体的には、3段目のCMOSインバータ36に対して、低電位側の電源GND側に、ダイオード接続構成のnチャネル型電界効果トランジスタTR55,TR56が抵抗要素として直列に挿入されている。また、4段目のCMOSインバータ37に対しても、低電位側の電源GND側に、ダイオード接続構成のnチャネル型電界効果トランジスタTR57が抵抗要素として直列に挿入されている。
実施例7は、本開示の第2の態様及び第4の態様(具体的には、第4Aの態様)に係る表示装置及びその駆動方法に関し、更には、本開示の第2の態様に係る制御パルス生成装置に関する。実施例7の表示装置における発光部及び駆動回路から構成された画素1の等価回路図を、図13に示す。また、実施例7の表示装置を構成する回路の概念図を図14に示す。図面の簡素化のため、図14においては画素の図示を省略し、3つの画素ブロックを図示している。更には、実施例7の表示装置における画素ブロックへの複数の制御パルスの供給を模式的に図15に示し、実施例7の表示装置における制御パルス生成回路の概念図を図16に示す。
実施例7の表示装置、あるいは、実施例7の表示装置の駆動方法における表示装置は、本開示の第2の態様に係る表示装置あるいはその駆動方法に則って説明すると、発光部10、及び、発光部10を駆動する駆動回路11から構成された画素(より具体的には、副画素であり、以下においても同様である)1が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された画素群を有する表示装置である。そして、画素群は第1の方向に沿ってP個の画素ブロック集合体に分割されており、第p番目(但し、1≦p≦P)の画素ブロック集合体は、第1の方向に沿ってQp個の画素ブロックに分割されている。
そして、各駆動回路11は、
(a)制御パルスLCPと信号電圧VSigに基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
(b)コンパレータ装置からの所定電圧に応じて発光部10に電流を供給し、発光部10を発光させる発光部駆動用トランジスタTRDrv、
を備えている。尚、信号電圧VSigは、具体的には、画素1における発光状態(輝度)を制御する映像信号電圧である。コンパレータ装置は、具体的には、実施例1において説明したコンパレータ装置(第1の構成のコンパレータ装置)と同様の構成、構造を有する。
(a)制御パルスLCPと信号電圧VSigに基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
(b)コンパレータ装置からの所定電圧に応じて発光部10に電流を供給し、発光部10を発光させる発光部駆動用トランジスタTRDrv、
を備えている。尚、信号電圧VSigは、具体的には、画素1における発光状態(輝度)を制御する映像信号電圧である。コンパレータ装置は、具体的には、実施例1において説明したコンパレータ装置(第1の構成のコンパレータ装置)と同様の構成、構造を有する。
そして、第1番目の画素ブロック集合体の第1番目の画素ブロックに属する画素1を構成する発光部10から、第P番目の画素ブロック集合体の第QP番目の画素ブロックに属する画素1を構成する発光部10まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素1を構成する発光部10を発光させているとき、残りの画素ブロックに属する画素1を構成する発光部10を発光させないように構成されている。
また、実施例7の表示装置は、あるいは、実施例7の表示装置の駆動方法における表示装置は、本開示の第4の態様に係る表示装置あるいはその駆動方法に則って説明すると、
発光部10、及び、信号電圧VSigに基づく電位に応じた時間だけ発光部10を発光させる駆動回路11から構成された画素1が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、
画素群は第1の方向に沿ってP個の画素ブロック集合体に分割されており、
第p番目(但し、1≦p≦P)の画素ブロック集合体は、第1の方向に沿ってQp個の画素ブロックに分割されている表示装置である。ここで、例えば、駆動回路11は、実施例1において説明したと同様の構成、構造を有するコンパレータ装置を備えている。
発光部10、及び、信号電圧VSigに基づく電位に応じた時間だけ発光部10を発光させる駆動回路11から構成された画素1が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、
画素群は第1の方向に沿ってP個の画素ブロック集合体に分割されており、
第p番目(但し、1≦p≦P)の画素ブロック集合体は、第1の方向に沿ってQp個の画素ブロックに分割されている表示装置である。ここで、例えば、駆動回路11は、実施例1において説明したと同様の構成、構造を有するコンパレータ装置を備えている。
そして、第1番目の画素ブロック集合体の第1番目の画素ブロックに属する画素1を構成する発光部10から、第P番目の画素ブロック集合体の第QP番目の画素ブロックに属する画素1を構成する発光部10まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素1を構成する発光部10を発光させているとき、残りの画素ブロックに属する画素1を構成する発光部10を発光させないように構成されている。
例えば、画面の水平方向(第2の方向)の画素数が1920、画面の垂直方向(第1の方向)の画素数が1080であるフルHD高精細フルカラー表示装置を想定する。画素群は、第1の方向に沿ってP個の画素ブロック集合体に分割されているが、P=4とする。すると、第1番目の画素ブロック集合体には第1行目の画素群から第270行目の画素群が含まれ、第2番目の画素ブロック集合体には第271行目の画素群から第540行目の画素群が含まれ、第3番目の画素ブロック集合体には第541行目の画素群から第810行目の画素群が含まれ、第4番目の画素ブロック集合体には第811行目の画素群から第1080行目の画素群が含まれる。また、各画素ブロック集合体は、6つの画素ブロックから構成される。
第1画素ブロック集合体
第1画素ブロック 第 1行目の画素群〜第 45行目の画素群
第2画素ブロック 第 46行目の画素群〜第 90行目の画素群
第3画素ブロック 第 91行目の画素群〜第 135行目の画素群
第4画素ブロック 第 136行目の画素群〜第 180行目の画素群
第5画素ブロック 第 181行目の画素群〜第 225行目の画素群
第6画素ブロック 第 226行目の画素群〜第 270行目の画素群
第2画素ブロック集合体
第1画素ブロック 第 271行目の画素群〜第 315行目の画素群
第2画素ブロック 第 316行目の画素群〜第 360行目の画素群
第3画素ブロック 第 361行目の画素群〜第 405行目の画素群
第4画素ブロック 第 406行目の画素群〜第 450行目の画素群
第5画素ブロック 第 451行目の画素群〜第 495行目の画素群
第6画素ブロック 第 496行目の画素群〜第 540行目の画素群
第3画素ブロック集合体
第1画素ブロック 第 541行目の画素群〜第 585行目の画素群
第2画素ブロック 第 586行目の画素群〜第 630行目の画素群
第3画素ブロック 第 631行目の画素群〜第 675行目の画素群
第4画素ブロック 第 676行目の画素群〜第 720行目の画素群
第5画素ブロック 第 721行目の画素群〜第 765行目の画素群
第6画素ブロック 第 766行目の画素群〜第 810行目の画素群
第4画素ブロック集合体
第1画素ブロック 第 811行目の画素群〜第 855行目の画素群
第2画素ブロック 第 856行目の画素群〜第 900行目の画素群
第3画素ブロック 第 901行目の画素群〜第 945行目の画素群
第4画素ブロック 第 946行目の画素群〜第 990行目の画素群
第5画素ブロック 第 991行目の画素群〜第1035行目の画素群
第6画素ブロック 第1036行目の画素群〜第1080行目の画素群
第1画素ブロック 第 1行目の画素群〜第 45行目の画素群
第2画素ブロック 第 46行目の画素群〜第 90行目の画素群
第3画素ブロック 第 91行目の画素群〜第 135行目の画素群
第4画素ブロック 第 136行目の画素群〜第 180行目の画素群
第5画素ブロック 第 181行目の画素群〜第 225行目の画素群
第6画素ブロック 第 226行目の画素群〜第 270行目の画素群
第2画素ブロック集合体
第1画素ブロック 第 271行目の画素群〜第 315行目の画素群
第2画素ブロック 第 316行目の画素群〜第 360行目の画素群
第3画素ブロック 第 361行目の画素群〜第 405行目の画素群
第4画素ブロック 第 406行目の画素群〜第 450行目の画素群
第5画素ブロック 第 451行目の画素群〜第 495行目の画素群
第6画素ブロック 第 496行目の画素群〜第 540行目の画素群
第3画素ブロック集合体
第1画素ブロック 第 541行目の画素群〜第 585行目の画素群
第2画素ブロック 第 586行目の画素群〜第 630行目の画素群
第3画素ブロック 第 631行目の画素群〜第 675行目の画素群
第4画素ブロック 第 676行目の画素群〜第 720行目の画素群
第5画素ブロック 第 721行目の画素群〜第 765行目の画素群
第6画素ブロック 第 766行目の画素群〜第 810行目の画素群
第4画素ブロック集合体
第1画素ブロック 第 811行目の画素群〜第 855行目の画素群
第2画素ブロック 第 856行目の画素群〜第 900行目の画素群
第3画素ブロック 第 901行目の画素群〜第 945行目の画素群
第4画素ブロック 第 946行目の画素群〜第 990行目の画素群
第5画素ブロック 第 991行目の画素群〜第1035行目の画素群
第6画素ブロック 第1036行目の画素群〜第1080行目の画素群
実施例7にあっては、制御パルス生成回路704が、各画素ブロックに1つ備えられている。即ち、各画素ブロックは、鋸波形の電圧変化を有する制御パルスLCPを生成する制御パルス生成回路704を1つ、備えており、制御パルス生成回路704の集合体(具体的には、実施例7にあっては、4つの制御パルス生成回路704)から制御パルス生成装置703が構成される。
即ち、実施例7の制御パルス生成装置703は、
発光部10、及び、信号電圧VSigに基づく電位に応じた時間だけ発光部10を発光させる駆動回路11から構成された画素1が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された画素群を有し、
画素群は第1の方向に沿ってP個の画素ブロック集合体に分割されており、
各画素ブロック集合体は、制御パルス生成回路704を備えており、
第p番目(但し、1≦p≦P)の画素ブロック集合体に配された制御パルス生成回路704は、第1の方向に沿ってQp個の画素ブロックに分割されている表示装置における駆動回路11を制御するために、鋸波形の電圧変化を有する制御パルスLCPを生成する制御パルス生成回路である。そして、各画素ブロック集合体に属する制御パルス生成回路は、第1番目の画素ブロック集合体の第1番目の画素ブロックに属する画素1を構成する駆動回路11から、第P番目の画素ブロック集合体の第QP番目の画素ブロックに属する画素1を構成する駆動回路11まで、画素ブロック毎に、順次、一斉に制御パルスを供給し、且つ、一部の画素ブロックに属する画素1を構成する駆動回路11に制御パルスを供給しているとき、残りの画素ブロックに属する画素1を構成する駆動回路11に制御パルスを供給しない。ここで、制御パルス生成回路707にあっては、1表示フレームにおいて一連の複数の制御パルスLCPを生成し、一の画素ブロックに属する画素1を構成する発光部10を発光させないとき、一連の複数の制御パルスLCPの一部をマスクして、一の画素ブロックに属する画素1を構成する駆動回路11には制御パルスLCPを供給しない。
発光部10、及び、信号電圧VSigに基づく電位に応じた時間だけ発光部10を発光させる駆動回路11から構成された画素1が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された画素群を有し、
画素群は第1の方向に沿ってP個の画素ブロック集合体に分割されており、
各画素ブロック集合体は、制御パルス生成回路704を備えており、
第p番目(但し、1≦p≦P)の画素ブロック集合体に配された制御パルス生成回路704は、第1の方向に沿ってQp個の画素ブロックに分割されている表示装置における駆動回路11を制御するために、鋸波形の電圧変化を有する制御パルスLCPを生成する制御パルス生成回路である。そして、各画素ブロック集合体に属する制御パルス生成回路は、第1番目の画素ブロック集合体の第1番目の画素ブロックに属する画素1を構成する駆動回路11から、第P番目の画素ブロック集合体の第QP番目の画素ブロックに属する画素1を構成する駆動回路11まで、画素ブロック毎に、順次、一斉に制御パルスを供給し、且つ、一部の画素ブロックに属する画素1を構成する駆動回路11に制御パルスを供給しているとき、残りの画素ブロックに属する画素1を構成する駆動回路11に制御パルスを供給しない。ここで、制御パルス生成回路707にあっては、1表示フレームにおいて一連の複数の制御パルスLCPを生成し、一の画素ブロックに属する画素1を構成する発光部10を発光させないとき、一連の複数の制御パルスLCPの一部をマスクして、一の画素ブロックに属する画素1を構成する駆動回路11には制御パルスLCPを供給しない。
各画素ブロック集合体の各画素ブロックにおける各画素の動作(具体的には、[信号電圧書込み期間]、[画素ブロック発光期間])は、実質的に、実施例1において説明したと同様である。
実施例7の表示装置あるいはその駆動方法にあっては、複数の制御パルスLCPに基づき、発光部10が、複数回、発光する。あるいは又、駆動回路11に供給される鋸波形の電圧変化を有する複数の制御パルスLCPと、信号電圧VSigに基づく電位とに基づき、発光部10が、複数回、発光する。あるいは又、制御パルス生成回路704にあっては、複数の制御パルスLCPに基づき、発光部10を、複数回、発光させる。複数の制御パルスLCPの時間間隔は一定である。具体的には、実施例7にあっては、画素ブロック集合体発光期間において、2つの制御パルスLCPが、各画素ブロック集合体を構成する全画素1に送られ、各画素1は、2回、発光する。
図15に模式的に示すように、実施例7の表示装置あるいはその駆動方法にあっては、1表示フレームにおいて、6個の制御パルスLCPが1つの画素ブロック集合体において生成され、合計24個の制御パルスLCPが24の画素ブロックへ供給される。P個の制御パルス生成回路によって生成される制御パルスの位相は、ずれている(位相差がある)。尚、図15において、4つの制御パルス生成回路704のそれぞれからの制御パルスを「A」,「B」,「C」,「D」で示し、()内の数字の内、左側の数字は画素ブロック集合体の番号を意味し、右側の数字は画素ブロックの番号を意味する。即ち、(3,4)は、第3番目の画素ブロック集合体における第4番目の画素ブロックを指す。更には、各画素ブロックにおける下向きの三角形はその期間、画素が発光していることを意味する。そして、1表示フレーム内における制御パルスLCPの数よりも、1表示フレーム内における駆動回路11に供給される制御パルスLCPの数は少ない。あるいは又、制御パルス生成装置703にあっては、1表示フレーム内における制御パルスLCPの数よりも、1表示フレーム内における駆動回路11に供給される制御パルスLCPの数は少ない。具体的には、図15に示した例では、1表示フレーム内における制御パルスLCPの数は24であり、1表示フレーム内における駆動回路11に供給される制御パルスLCPの数は2である。2つの画素ブロックにおいて、制御パルスLCPが重なりあっている。即ち、2つの画素ブロックが同時に発光状態となる。1表示フレームにおいて、常に、いずれかの画素ブロックが発光しており、同時に、1表示フレームにおいて、発光していない画素ブロックが存在する。このような形態は、1表示フレームにおいて一連の複数の制御パルスLCPを生成し、一の画素ブロックに属する画素1を構成する発光部10を発光させないとき、一連の複数の制御パルスLCPの一部をマスクして、一の画素ブロックに属する画素1を構成する駆動回路11には制御パルスLCPを供給しないことで達成することができる。具体的には、例えば、マルチプレクサを用いて、1表示フレーム内における一連の制御パルスLCPから一部分(2つの連続した制御パルスLCP)を取り出し、駆動回路11に供給すればよい。
制御パルスLCPの電圧の変化は、図1Bに模式的に示したように、低階調部(低電圧部分)が非常に急峻に変化しており、特にこの部分の制御パルス波形の波形品位に対して敏感である。従って、制御パルス生成回路において生成された制御パルスLCPのばらつきも考慮する必要がある。実施例7の表示装置にあっては、各制御パルス生成回路704において、以下の方法に基づき、制御パルスLCPのばらつきの発生を抑制しているので、発光状態のばらつき発生を防止することができる。
より具体的には、図16に概念図を示すように、制御パルス生成回路704において、メモリ21に格納してある制御パルスの波形信号データをコントローラ22によって読み出し、読み出された波形信号データをD/Aコンバータ23に送り、D/Aコンバータ23において電圧に変換し、電圧をローパスフィルター24で積分することで、(1/γ)乗カーブを有する制御パルスを作成する。そして、制御パルスをアンプリファイア25を介して、複数(実施例7にあっては6個)のマルチプレクサ26に分配し、コントローラ22の制御下、マルチプレクサ26によって、一連の制御パルスLCPにおいて必要とされる一部分だけを通し、その他の部分をマスクすることで、所望の制御パルス群(具体的には、6つの連続した制御パルスLCPから成る制御パルス群を6組)を作成する。尚、後述するように、メモリ21やコントローラ22は、制御パルス生成装置703に配置してもよい。即ち、メモリ21やコントローラ22は1組とすることができる。
以上は、実施例1において説明した制御パルス生成回路103と同様である。実施例7において、制御パルス生成回路704は、制御パルス発生部と出力部との間に容量素子27を備えており、更に、容量素子27と出力部の間に、スイッチ28を介して、制御パルス生成回路704に共通な直流電源29が接続されている。即ち、制御パルス発生部(源信号発生器)と出力部との間に容量素子27を配することで、制御パルス発生部と出力部とを分離し(即ち、直流成分が伝達されず)、一の制御パルスLCPから次の制御パルスLCPまでの期間において、制御パルス生成回路704に共通な直流電源29によって容量素子27を充電することで、一の制御パルスLCPと次の制御パルスLCPとの間の直流電位差を無くすことができる。具体的には、アンプリファイア25とマルチプレクサ26との間に容量素子(コンデンサ)27が配されており、容量素子27とマルチプレクサ26との間に、スイッチ28を介して、制御パルス生成回路704に共通な直流電源29から電圧が供給される構成となっている。スイッチ28のオン/オフは、コントローラ22によって制御される。
図16に概念図を示し、以上に説明した実施例7の表示装置にあっては、各画素ブロック集合体は制御パルス生成回路704を備えており、各制御パルス生成回路704はメモリ21及びコントローラ22を備えているとしたが、メモリ21及びコントローラ22は、各制御パルス生成回路で共通化することもできる。このような制御パルス生成回路の概念図を図17に示す。尚、図17には、D/Aコンバータを2つ(D/Aコンバータ23−a,23−b)、ローパスフィルターを2つ(ローパスフィルター24−a,24−b)、アンプリファイアを2つ(アンプリファイア25−a,25−b)、容量素子を2つ(容量素子27−a,27−b)、スイッチを2つ(スイッチ28−a,28−b)、図示している。ここで、実際には、実施例7にあっては、制御パルス生成回路が4つ、備えられているので、4つの制御パルス生成回路に対して、1つのメモリ21及び1つのコントローラ22を共通化してもよいし、例えば、2つの制御パルス生成回路に対して、1つのメモリ21及び1つのコントローラ22を共通化してもよい。
そして、このような構成を採用することで、図18に模式図を示すように、たとえ、鋸波形の電圧変化を有する制御パルスLCPの電圧にオフセット(変動)が生じたとしても、制御パルス生成回路704に共通な直流電源29を用いることで、制御パルスLCPの電圧におけるオフセットを無くすことができる。即ち、一の制御パルスLCPと次の制御パルスLCPとの間の直流電位差を無くすことができ、それぞれの制御パルス生成回路704における制御パルスLCPの生成におけるばらつき発生を、効率良く、確実に抑制することができる。
しかも、制御パルス生成回路間における制御パルスLCPの生成におけるばらつき発生を、効率良く、確実に抑制することができる。即ち、複数の制御パルス生成回路704に共通な直流電源29によってそれぞれの制御パルス生成回路704を構成する容量素子27を充電することで、或る制御パルス生成回路704からの制御パルスLCPと、別の制御パルス生成回路704からの制御パルスLCPとの間の直流電位差(オフセット、DC誤差)を無くすことができる。具体的には、図19の中段に示すように、例えば、第1番目の画素ブロック集合体に配された第1番目の制御パルス生成回路を構成するアンプリファイア25−aからの出力と、第2番目の画素ブロック集合体に配された第2番目の制御パルス生成回路を構成するアンプリファイア25−bからの出力との間に、直流電位差(DC誤差)が存在しているとする。ここで、第1番目の画素ブロック集合体に配された第1番目の制御パルス生成回路を構成するスイッチ28−a、第2番目の画素ブロック集合体に配された第2番目の制御パルス生成回路を構成するスイッチ28−bを順次、オン状態とすることで(図19の上段参照)、図19の下段に示すように、第1番目の画素ブロック集合体に配された第1番目の制御パルス生成回路704からの制御パルスLCPと、第2番目の画素ブロック集合体に配された第2番目の制御パルス生成回路704からの制御パルスLCPとの間の直流電位差を無くすことができる。尚、図19においては、図面の表示が煩雑にならないように、複数の制御パルスLCPの発生に対して、1回のスイッチ28の動作を示したが、1回の制御パルスLCPの発生に対して、1回のスイッチ28の動作としてもよい。また、容量素子27の充電期間中(図19の下段においては、「A」,「B」で示す)、制御パルスをマスクすることで、容量素子27の充電期間中、制御パルスが画素ブロックに供給されることはない。
そして、信号電圧書込み期間及び画素ブロック発光期間における動作を、第1番目の画素ブロック集合体の第1番目の画素ブロックから第4番目の画素ブロック集合体の第6番目の画素ブロックまで、24個の画素ブロックにおいて、順次、実行する。即ち、図15に示すように、第1番目の画素ブロック集合体の第1番目の画素ブロックに属する画素1を構成する発光部10から、第P番目の画素ブロック集合体の第QP番目の画素ブロックに属する画素1を構成する発光部10まで、画素ブロック毎に、順次、一斉に発光させる。しかも、一部の画素ブロックに属する画素1を構成する発光部10を発光させているとき、残りの画素ブロックに属する画素1を構成する発光部10を発光させない。尚、1表示フレームにおいて、常に、いずれかの画素ブロックが発光している。
実施例7にあっては、一部の画素ブロック(例えば、第1番目の画素ブロック集合体の第2番目の画素ブロック及び第3番目の画素ブロック)に属する画素を構成する発光部10を発光させているとき、残りの画素ブロックに属する画素を構成する発光部10を発光させないので、PWM駆動法に基づく表示装置の駆動において、発光期間を長くすることが可能となり、発光効率の向上を図ることができる。しかも、1表示フレームに亙り送られてくる映像信号を或る期間内に全ての画素に一斉に書き込む必要がないので、即ち、従来の表示装置と同様に、1表示フレームに亙り送られてくる映像信号を、行方向画素群毎に、順次、書き込めばよいので、大きな信号バッファを用意する必要がないし、転送されてくる映像信号レート以上のスピードで各画素に映像信号を伝送するための信号伝送回路の工夫も不要である。更には、画素の発光期間において、全画素を一斉に発光させるのではないので、即ち、例えば、例えば、第1番目の画素ブロック集合体の第2番目の画素ブロック及び第3番目の画素ブロックに属する画素を構成する発光部10を発光させているとき、残りの画素ブロックに属する画素を構成する発光部10を発光させないので、発光に要する電力が短時間に集中することがなくなり、電源設計が容易となる。
実施例2〜実施例6において説明した各種の構成、構造を、実施例7に対して適用することができることは云うまでもない。
実施例1〜実施例7にあっては、制御パルスLCPの電圧変化の波高値は同じであるし、また、制御パルスLCPの電圧変化パターンは同じである。それ故、このような制御パルスLCPを用いる場合、最も明るい階調を表現する発光期間と、最も暗い階調を表現する発光期間との比率は、制御パルスLCPの電圧変化パターンによって一義的に決まってしまう。
実施例8は、実施例1〜実施例6の変形であり、本開示の第3Bの態様に係る表示装置及びその駆動方法に関する。実施例8の表示装置における発光部及び駆動回路から構成された画素1の等価回路図を図22に示し、1つの画素の動作を説明するための制御パルス等を示す模式図を図20A、図20Bに示し、制御パルスの一部分を拡大した模式図を図21A、図21Bに示す。
実施例8にあっては、駆動回路11に供給される鋸波形の電圧変化を有する複数の制御パルスLCPと、信号電圧VSigに基づく電位とに基づき、発光部10が、複数回、発光する点は、実施例1〜実施例6と同様である。しかしながら、実施例8にあっては、複数の制御パルスは、電圧変化の波高値が異なる、少なくとも2種類(実施例8にあっては、具体的には、2種類)の制御パルスLCP1,LCP2から成り、複数(具体的には、実施例8にあっては、2種類)の制御パルスLCP1,LCP2と同じ数(実施例8にあっては、具体的には、2つ)の制御パルス生成回路1031,1032を備えている(図22参照)。制御パルス生成回路1031,1032から駆動回路11への制御パルスLCP1,LCP2の送出は、コントローラ22の制御下、切替えスイッチ1033,1034によって切り替えられる。
そして、少なくとも2種類(実施例8にあっては、2種類)の制御パルスLCP1,LCP2は電圧変化パターンが異なる。更には、発光部10が発光する回数は、信号電圧VSigに基づく電位に依存する。また、所定の信号電圧に基づく電位が所定の電位未満の場合と所定の電位以上の場合とで、発光部10の発光する回数が異なる。
具体的には、2種類の制御パルスLCP1,LCP2の模式図を図20A、図20Bに示すように、各制御パルスLCP1,LCP2の電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する。ここで、電圧変化の波高値の絶対値|PH1|が大きい制御パルスを第1制御パルスLCP1とし、電圧変化の波高値の絶対値|PH2|が小さい制御パルスを第2制御パルスLCP2とする。図20Aに示すように、信号電圧VSigの絶対値|VSig|が、|PH2|を超え、|PH1|以下である場合には、第1制御パルスLCP1の制御下、発光部10は、合計、2回、発光する。一方、図20Bに示すように、信号電圧VSigの絶対値|VSig|が、|PH2|以下である場合には、第1制御パルスLCP1及び第2制御パルスLCP2の制御下、発光部10は、合計、4回、発光する。従って、最も明るい階調を表現する発光期間と、最も暗い階調を表現する発光期間との比率を、実施例1〜実施例6よりも大きくすることができる。尚、電圧変化の波高値の絶対値が小さい制御パルスから順に駆動回路11に供給される。図2、図3に示した奇数番目の制御パルスが第2制御パルスLCP2に相当し、偶数番目の制御パルスが第1制御パルスLCP1に相当する。
尚、実施例8にあっては、第2制御パルスLCP2における所定の電圧Vpdと等しい第1制御パルスLCP1における電圧において第1制御パルスLCP1の波形は不連続に変化する。具体的には、
|Vpd|=|PH2|
とした。具体的には、図21Aに模式図を示すように、信号電圧VSigの絶対値|VSig|が、|PH2|を超え、|PH1|以下である領域にあっては、第1制御パルスLCP1の電圧は、上記の式(1−1)、式(1−2)に従う。一方、信号電圧VSigの絶対値|VSig|が、|PH2|以下である領域にあっては、第1制御パルスLCP1の電圧と第2制御パルスLCP2の電圧の合計も、V0の値は異なるが、上記の式(1−1)、式(1−2)に従う。云い換えれば、第2制御パルスLCP2における所定の電圧Vpdの絶対値を超える第1制御パルスLCP1の電圧と、所定の電圧Vpdの絶対値以下における第1制御パルスLCP1と第2制御パルスLCP2とを合成した合成パルスの電圧の合計は、式(1−1)、式(1−2)に従う。こうして、時間の経過と共に変化する制御パルスLCP1,LCP2の電圧によってガンマ補正がなされる。後述する実施例9においても同様とすることができる。
|Vpd|=|PH2|
とした。具体的には、図21Aに模式図を示すように、信号電圧VSigの絶対値|VSig|が、|PH2|を超え、|PH1|以下である領域にあっては、第1制御パルスLCP1の電圧は、上記の式(1−1)、式(1−2)に従う。一方、信号電圧VSigの絶対値|VSig|が、|PH2|以下である領域にあっては、第1制御パルスLCP1の電圧と第2制御パルスLCP2の電圧の合計も、V0の値は異なるが、上記の式(1−1)、式(1−2)に従う。云い換えれば、第2制御パルスLCP2における所定の電圧Vpdの絶対値を超える第1制御パルスLCP1の電圧と、所定の電圧Vpdの絶対値以下における第1制御パルスLCP1と第2制御パルスLCP2とを合成した合成パルスの電圧の合計は、式(1−1)、式(1−2)に従う。こうして、時間の経過と共に変化する制御パルスLCP1,LCP2の電圧によってガンマ補正がなされる。後述する実施例9においても同様とすることができる。
ところで、前述したように、制御パルスLCPの電圧の変化は、図1Bに模式的に示すように、低階調部(低電圧部分)が非常に急峻に変化しており、特にこの部分の制御パルス波形の波形品位に対して敏感である。即ち、第2制御パルスLCP2における電圧変化パターンの先端部あるいはその近傍の電圧(電圧PH2あるいはその近傍の電圧)が、不安定となり易い場合がある。
このような場合、画像出力信号回路104に入力する、電圧PH2あるいはその近傍の電圧と等しい入力信号電圧VSigを、画像出力信号回路104において電圧変換し、電圧変換後の信号電圧(以下、便宜上、『出力信号電圧VSig』と呼ぶ場合がある)として駆動回路11に送出することが好ましい。入力信号電圧VSigと出力信号電圧VSigとの関係の一例を、図23Aに示し、この関係をグラフ化したものを図23Bに示す。尚、入力信号電圧VSig及び出力信号電圧VSigの値は、実際の電圧を示すものではない。また、入力信号電圧VSigの値が9乃至12の範囲において、第2制御パルスLCP2における電圧変化パターンの先端部が不安定となると想定している。図23Bにおいて、四角印のグラフは、出力信号電圧VSigを示し、菱形印のグラフは、入力信号電圧VSigを何ら変換しないで出力したときの出力信号電圧VSigを示す。入力信号電圧VSigと出力信号電圧VSigとの関係を各種の試験を行い決定し、テーブル化して、画像出力信号回路104に記憶させておけばよい。そして、画像出力信号回路104において、入力信号電圧VSigから、テーブル化された入力信号電圧VSigと出力信号電圧VSigとの関係に基づき出力信号電圧VSigを求めればよい。後述する実施例9においても同様とすることができる。
あるいは又、図21Bに模式図を示すように、第1制御パルスLCP1の先端部の波形形状を、矩形形状又は丸みを帯びた形状とすることが好ましい。第1制御パルスLCP1の先端部の波形形状をこのような形状とすることで、第1制御パルスLCP1の先端部近傍の電圧と等しい電圧を有する入力信号電圧VSigに基づく発光部の発光状態(発光時間)の安定化を図ることができる。ここで、第2制御パルスLCP2における所定の電圧Vpd(あるいはその近傍)での第2制御パルスの時間幅をT2、第2制御パルスにおける所定の電圧Vpdと等しい第1制御パルスにおける電圧での第1制御パルスの時間幅をT1としたとき、
20≦T1/T2≦100
を満足することが好ましく、また、限定するものではないが、T1の値は、5マイクロ秒乃至10マイクロ秒であることが好ましい。後述する実施例9においても同様とすることができる。
20≦T1/T2≦100
を満足することが好ましく、また、限定するものではないが、T1の値は、5マイクロ秒乃至10マイクロ秒であることが好ましい。後述する実施例9においても同様とすることができる。
そして、所定の電圧Vpdの絶対値を超える第1制御パルスLCP1の電圧変化は、第1の変化パターンであり、所定の電圧Vpdの絶対値以下における第1制御パルスLCP1の電圧変化は、第2の変化パターンであり、所定の電圧Vpdの絶対値以下における第2制御パルスLCP2の電圧変化は、第3の変化パターンである形態とすることもできる。ここで、第2の変化パターンの値と第3の変化パターンは等しい形態とすることができるし、第2の変化パターンと第3の変化パターンは異なる形態とすることもできる。前者の形態として、
第1の変化パターンにおける式(1−1)、式(1−2)のγの値
=第2の変化パターンにおける式(1−1)、式(1−2)のγの値
=第3の変化パターンにおける式(1−1)、式(1−2)のγの値
=2.2
を例示することができるし、後者の形態として、
第1の変化パターンにおける式(1−1)、式(1−2)のγの値
=第2の変化パターンにおける式(1−1)、式(1−2)のγの値
=2.2
第3の変化パターンにおける式(1−1)、式(1−2)のγの値=2.0
を例示することができる。また、所定の電圧Vpd近傍における第2制御パルスLCP2の電圧変化を、第3の変化パターンと異ならせる形態(例えば、第2制御パルスの先端部の電圧の絶対値を所定の電圧Vpdの絶対値よりも大きくする形態)とすることもできる。後述する実施例9においても同様とすることができる。
第1の変化パターンにおける式(1−1)、式(1−2)のγの値
=第2の変化パターンにおける式(1−1)、式(1−2)のγの値
=第3の変化パターンにおける式(1−1)、式(1−2)のγの値
=2.2
を例示することができるし、後者の形態として、
第1の変化パターンにおける式(1−1)、式(1−2)のγの値
=第2の変化パターンにおける式(1−1)、式(1−2)のγの値
=2.2
第3の変化パターンにおける式(1−1)、式(1−2)のγの値=2.0
を例示することができる。また、所定の電圧Vpd近傍における第2制御パルスLCP2の電圧変化を、第3の変化パターンと異ならせる形態(例えば、第2制御パルスの先端部の電圧の絶対値を所定の電圧Vpdの絶対値よりも大きくする形態)とすることもできる。後述する実施例9においても同様とすることができる。
第1の変化パターンにおける式(1−1)、式(1−2)のγの値
=第2の変化パターンにおける式(1−1)、式(1−2)のγの値
=2.2
第3の変化パターンにおける式(1−1)、式(1−2)のγの値=2.0
とした場合であっても、前述したと同様に、第2制御パルスLCP2における電圧変化パターンの先端部あるいはその近傍の電圧(電圧PH2あるいはその近傍の電圧)が、不安定となり易い場合がある。このような場合、電圧PH2あるいはその近傍の電圧と等しい入力信号電圧VSigを、画像出力信号回路104において電圧変換し、出力信号電圧VSigとして駆動回路11に送出することが好ましい。入力信号電圧VSigと出力信号電圧VSigとの関係の一例を、図24Aに示し、この関係をグラフ化したものを図24Bに示す。尚、入力信号電圧VSig及び出力信号電圧VSigの値は、実際の電圧を示すものではない。入力信号電圧VSigと出力信号電圧VSigとの関係を各種の試験を行い決定し、テーブル化して、画像出力信号回路104に記憶させておけばよい。そして、画像出力信号回路104において、入力信号電圧VSigから、テーブル化された入力信号電圧VSigと出力信号電圧VSigとの関係に基づき出力信号電圧VSigを求めればよい。図24Bにおいて、四角印のグラフは、出力信号電圧VSigを示し、菱形印のグラフは、入力信号電圧VSigを何ら変換しないで出力したときの出力信号電圧VSigを示す。
=第2の変化パターンにおける式(1−1)、式(1−2)のγの値
=2.2
第3の変化パターンにおける式(1−1)、式(1−2)のγの値=2.0
とした場合であっても、前述したと同様に、第2制御パルスLCP2における電圧変化パターンの先端部あるいはその近傍の電圧(電圧PH2あるいはその近傍の電圧)が、不安定となり易い場合がある。このような場合、電圧PH2あるいはその近傍の電圧と等しい入力信号電圧VSigを、画像出力信号回路104において電圧変換し、出力信号電圧VSigとして駆動回路11に送出することが好ましい。入力信号電圧VSigと出力信号電圧VSigとの関係の一例を、図24Aに示し、この関係をグラフ化したものを図24Bに示す。尚、入力信号電圧VSig及び出力信号電圧VSigの値は、実際の電圧を示すものではない。入力信号電圧VSigと出力信号電圧VSigとの関係を各種の試験を行い決定し、テーブル化して、画像出力信号回路104に記憶させておけばよい。そして、画像出力信号回路104において、入力信号電圧VSigから、テーブル化された入力信号電圧VSigと出力信号電圧VSigとの関係に基づき出力信号電圧VSigを求めればよい。図24Bにおいて、四角印のグラフは、出力信号電圧VSigを示し、菱形印のグラフは、入力信号電圧VSigを何ら変換しないで出力したときの出力信号電圧VSigを示す。
以上の点を除き、実施例8の表示装置及びその駆動方法は、実施例1〜実施例6と同様とすることができるので、詳細な説明は省略する。
実施例9は、実施例7の変形であり、本開示の第4Bの態様に係る表示装置及びその駆動方法に関する。実施例9にあっても、駆動回路11に供給される鋸波形の電圧変化を有する複数の制御パルスLCPと、信号電圧VSigに基づく電位とに基づき、発光部10が、複数回、発光する点は、実施例7と同様である。しかしながら、実施例9にあっては、複数の制御パルスは、電圧変化の波高値が異なる、少なくとも2種類(実施例9にあっては、具体的には、2種類)の制御パルスLCP1,LCP2から成り、各画素ブロック集合体は、複数(具体的には、実施例9にあっては、2種類)の制御パルスLCPと同じ数(実施例9にあっては、具体的には、2つ)の制御パルス生成回路を備えている。制御パルス生成回路から駆動回路11への制御パルスLCP1,LCP2の送出は、コントローラ22の制御下、切替えスイッチによって切り替えられる。
そして、実施例8と同様に、少なくとも2種類(実施例9にあっては、2種類)の制御パルスLCP1,LCP2は電圧変化パターンが異なる。更には、発光部10が発光する回数は、信号電圧VSigに基づく電位に依存する。所定の信号電圧に基づく電位が所定の電位未満の場合と所定の電位以上の場合とで、発光部10の発光する回数が異なる。具体的には、図20A、図20Bに示したと同様に、各制御パルスLCP1,LCP2の電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する。
そして、図15において、制御パルス生成回路のそれぞれからの制御パルスを「A」,「B」,「C」,「D」の系列で示したが、各系列の制御パルスにおける奇数番目の制御パルスが第2制御パルスLCP2に相当し、偶数番目の制御パルスが第1制御パルスLCP1に相当する。また、各系列(4つの画素ブロック集合体のそれぞれ)には、2つの制御パルス生成回路が備えられている。具体的には、図20Aに示したと同様に、信号電圧VSigの絶対値|VSig|が、|PH2|を超え、|PH1|以下である場合には、第1制御パルスLCP1の制御下、発光部10は、1回、発光する。一方、信号電圧VSigの絶対値|VSig|が、|PH2|以下である場合には、第1制御パルスLCP1及び第2制御パルスLCP2の制御下、発光部10は、合計、2回、発光する。従って、最も明るい階調を表現する発光期間と、最も暗い階調を表現する発光期間との比率を、実施例7よりも大きくすることができる。尚、電圧変化の波高値の絶対値が小さい制御パルスから順に駆動回路11に供給される。
以上の点を除き、実施例9の表示装置及びその駆動方法は、実施例7と同様とすることができるので、詳細な説明は省略する。
実施例9の変形例を、図25及び図26に示す。尚、これらの図25、図26は、図15に示したと同様の、実施例9の表示装置における画素ブロック集合体への複数の制御パルスの供給を模式的に示す図である。
ここで、図25にあっては、画素群は第1の方向に沿ってP=4個の画素ブロック集合体に分割されており、第p番目(但し、1≦p≦P)の画素ブロック集合体は、第1の方向に沿ってQp=6個の画素ブロックに分割されており、複数の制御パルスは、電圧変化の波高値が異なる、少なくとも2種類の、具体的には、4種類の制御パルスから成り、各画素ブロック集合体は、複数の制御パルスと同じ数の制御パルス生成回路を備えている。尚、制御パルス「d」は、電圧変化の波高値の絶対値が最も小さい制御パルスであり、制御パルス「c」は、電圧変化の波高値の絶対値が次に小さい制御パルスであり、制御パルス「b」は、電圧変化の波高値の絶対値が次に小さい制御パルスであり、制御パルス「a」は、電圧変化の波高値の絶対値が最も大きい制御パルスである。1フレーム期間において、制御パルス「d」、制御パルス「c」、制御パルス「b」、制御パルス「a」、制御パルス「d」、制御パルス「c」、制御パルス「b」、制御パルス「a」の並び順で、各制御パルスが制御部11に送出される。暗い階調で、制御パルス「a」のみで発光する場合であっても、発光の時間が大きくずれないため、フリッカー等の違和感を感じ難い。
また、図26にあっては、画素群は第1の方向に沿ってP=5個の画素ブロック集合体に分割されており、第p番目(但し、1≦p≦P)の画素ブロック集合体は、第1の方向に沿ってQp=4個の画素ブロックに分割されており、複数の制御パルスは、電圧変化の波高値が異なる、少なくとも2種類の、具体的には、4種類の制御パルスから成り、各画素ブロック集合体は、複数の制御パルスと同じ数の制御パルス生成回路を備えている。尚、制御パルス「D」は、電圧変化の波高値の絶対値が最も小さい制御パルスであり、制御パルス「C」は、電圧変化の波高値の絶対値が次に小さい制御パルスであり、制御パルス「B」は、電圧変化の波高値の絶対値が次に小さい制御パルスであり、制御パルス「A」は、電圧変化の波高値の絶対値が最も大きい制御パルスである。1フレーム期間において、制御パルス「D」、制御パルス「D」、制御パルス「C」、制御パルス「B」、制御パルス「D」、制御パルス「D」、制御パルス「C」、制御パルス「B」、制御パルス「A」の並び順で、各制御パルスが制御部11に送出される。このような場合にあっても、暗い階調で、制御パルス「a」のみで発光する場合であっても、発光の時間が大きくずれないため、フリッカー等の違和感を感じ難い。
以上、本開示を好ましい実施例に基づき説明したが、本開示はこれらの実施例に限定されるものではない。実施例において説明した表示装置の構成、構造、発光部や駆動回路、表示装置に備えられた各種の回路は例示であり、適宜、変更することができる。実施例においては、信号書込みトランジスタをnチャネル型とし、発光部駆動用トランジスタをpチャネル型としたが、トランジスタのチャネル形成領域の導電型はこれらに限定するものではないし、制御パルスの波形も、実施例において説明した波形に限定するものではない。また、実施例においては、スイッチ部やスイッチ回路としてnチャネル型のトランジスタ又はpチャネル型のトランジスタを用いるとしたが、スイッチ部やスイッチ回路として用いるトランジスタのチャネル形成領域の導電型は逆であってもよいし、あるいは又、nチャネル型のトランジスタとpチャネル型のトランジスタとを並列に接続して成るトランスファスイッチとすることも可能である。
実施例1〜実施例6においては、表示装置が1つの制御パルス生成回路を備えている形態を説明したが、制御パルス生成回路を、複数、備えていてもよい。そして、この場合、複数の制御パルス生成回路によって生成される制御パルスの形状を、出来る限り同形とすることが好ましく、また、複数の制御パルス生成回路によって生成される制御パルスの位相は、ずれている(位相差がある)ことが好ましい。具体的には、実施例7において説明した制御パルス生成回路を適用すればよい。これによって、画素ブロック集合体の数(P)を一層多くすることができ、画像表示品質のより一層の向上を図ることができる。また、制御パルス生成回路を制御パルス線の両端に設けてもよい。実施例においては、表示装置の画素の駆動回路を構成するコンパレータ装置に対して本開示の技術を適用するとしたが、これに限定するものではなく、本開示におけるコンパレータ装置は、鋸波形の電圧変化を有する制御パルスの鋸波形の電圧と信号電圧とを比較するコンパレータ装置(コンパレータ回路)、全般に対して適用することができるし、各種の電子機器に対して適用することもできる。ここで、電子機器として、照明装置、プロジェクター装置、ヘッドマウントディスプレイ(HMD)、ヘッドアップディスプレイ(HUD)、広告媒体、携帯電話、モバイル機器、ロボット、パーソナルコンピュータ、車載機器、各種家庭電気製品等を挙げることができる。尚、これらの電子機器への適用にあっては、本開示の表示装置及びその駆動方法並びに制御パルス生成装置における「画素」を『発光素子』と読み替え、「画素群」を『発光素子群』と読み替え、「画素ブロック」を『発光素子ブロック』と読み替えればよい。
実施例においては、Pの値を6、5あるいは4としたが、Pの値はこれらに限定されず、例えば、12、18、24、30・・・とすることができ、あるいは又、例えば6の倍数とすることができる。
尚、本開示は、以下のような構成を取ることもできる。
[A01]《表示装置・・・第1の態様》
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された画素群を有する表示装置であって、
画素群は第1の方向に沿ってP個の画素ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えており、
第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように構成された表示装置。
[A02]《表示装置・・・第2の態様》
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された画素群を有する表示装置であって、
画素群は第1の方向に沿ってP個の画素ブロック集合体に分割されており、
第p番目(但し、1≦p≦P)の画素ブロック集合体は、第1の方向に沿ってQp個の画素ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えており、
第1番目の画素ブロック集合体の第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロック集合体の第QP番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように構成された表示装置。
[A03]鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を1つ備えている[A01]に記載の表示装置。
[A04]各画素ブロック集合体は、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を1つ備えている[A02]に記載の表示装置。
[B01]複数の制御パルスに基づき、発光部が、複数回、発光する[A01]に記載の表示装置。
[B02]複数の制御パルスの時間間隔は一定である[B01]に記載の表示装置。
[B03]1表示フレーム内における制御パルスの数よりも、1表示フレーム内における駆動回路に供給される制御パルスの数は少ない[A01]乃至[B02]のいずれか1項に記載の表示装置。
[B04]1表示フレームにおいて、常に、いずれかの画素ブロックが発光している[A01]乃至[B03]のいずれか1項に記載の表示装置。
[B05]1表示フレームにおいて、発光していない画素ブロックが存在する[A01]乃至[B03]のいずれか1項に記載の表示装置。
[B06]1つの制御パルスの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する[A01]乃至[B05]のいずれか1項に記載の表示装置。
[B07]時間の経過と共に変化する制御パルスの電圧によってガンマ補正がなされる[B06]に記載の表示装置。
[B08]制御パルスの電圧は、時間をtとしたとき、以下の式(1−1)及び式(1−2)で表される[B07]に記載の表示装置。
ここで、V0は波高値の絶対値であり、T0は1つの制御パルスの電圧変化開始から電圧変化終了までの時間長さであり、0≦(t/T0)≦0.5のとき、制御パルスの電圧は式(1−1)で表され、0.5≦(t/T0)≦1.0のとき、制御パルスの電圧は式(1−2)で表される。
[B09]制御パルスによってコンパレータ装置の作動/不作動が制御される[A01]乃至[B08]のいずれか1項に記載の表示装置。
[B10]コンパレータ装置は、
信号電圧が入力される信号書込みトランジスタ、
信号書込みトランジスタに接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
を更に有している[A01]乃至[B08]のいずれか1項に記載の表示装置。
[B11]コンパレータ装置は、
信号電圧が入力される信号書込みトランジスタ、
信号書込みトランジスタに接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、及び、
制御パルス線に接続された第1入力部、容量部に接続された第2入力部、及び、出力部を有するコンパレータ回路、
を備えており、
発光部駆動用トランジスタは、コンパレータ回路の出力部に接続され、容量部に保持された信号電圧に基づく電位と制御パルスの鋸波形の電圧との比較結果に基づくコンパレータ回路からの所定電圧の出力によって作動され、以て、電流供給線から発光部に電流を供給し、発光部を発光させる[A01]乃至[B08]のいずれか1項に記載の表示装置。
[B12]制御パルスによってコンパレータ回路の作動/不作動が制御される[B10]又は[B11]に記載の表示装置。
[B13]コンパレータ装置は、
信号電圧が入力される信号書込みトランジスタ、
制御パルスが入力され、信号書込みトランジスタと逆相の信号でオン/オフ動作を行う制御パルス用トランジスタ、
インバータ回路、並びに、
信号書込みトランジスタ及び制御パルス用トランジスタに一端が接続され、他端がインバータ回路に接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
から成る比較部を備えている[A01]乃至[B08]のいずれか1項に記載の表示装置。
[B14]コンパレータ装置は、制御パルスによって比較部の作動/不作動を制御する制御部を更に備えている[B13]に記載の表示装置。
[B15]制御部は、インバータ回路に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン/オフ動作を行うスイッチ回路を有する[B14]に記載の表示装置。
[B16]制御部は、スイッチ回路に対して並列に接続され、コンパレータ装置の作動期間でオン状態になる第2スイッチ回路を有する[B15]に記載の表示装置。
[B17]制御部は、インバータ回路に対して直列に接続された抵抗要素を有する[B13]乃至[B16]のいずれか1項に記載の表示装置。
[B18]インバータ回路は、インバータが少なくとも2段縦続接続されて成る[B13]乃至[B17]のいずれか1項に記載の表示装置。
[B19]コンパレータ装置は、
信号電圧が入力される信号書込みトランジスタ、
信号書込みトランジスタに接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
信号書込みトランジスタからの信号電圧と制御パルスとを2入力とする差動回路、及び、
差動回路に定電流を供給する定電流源、
から成る比較部を備えている[A01]乃至[B08]のいずれか1項に記載の表示装置。
[B20]コンパレータ装置は、制御パルスによって比較部の作動/不作動を制御する制御部を更に備えている[B19]に記載の表示装置。
[B21]制御部は、定電流源に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン/オフ動作を行うスイッチ回路を有する[B20]に記載の表示装置。
[B22]制御部は、定電流源を構成するトランジスタのゲート電極に定電圧を与える定電圧回路に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン/オフ動作を行う第2スイッチ回路を有する[B21]に記載の表示装置。
[B23]各画素ブロックにおいて、第2の方向に配列された1列に属する全ての画素における信号書込みトランジスタは、一斉に作動状態となる[B10]乃至[B22]のいずれか1項に記載の表示装置。
[B24]各画素ブロックにおいて、第2の方向に配列された1列に属する全ての画素における信号書込みトランジスタが一斉に作動状態となる動作が、第1の方向に配列された第1行目に属する全ての画素における信号書込みトランジスタから最終行に属する全ての画素における信号書込みトランジスタまで、順次、行われる[B23]に記載の表示装置。
[B25]各画素ブロックにおいて、第2の方向に配列された1列に属する全ての画素における信号書込みトランジスタが一斉に作動状態となる動作が、第1の方向に配列された第1行目に属する全ての画素における信号書込みトランジスタから最終行に属する全ての画素における信号書込みトランジスタまで、順次、行われた後、該画素ブロックに制御パルスが供給される[B24]に記載の表示装置。
[B26]発光部は発光ダイオードから構成されている[A01]乃至[B25]のいずれか1項に記載の表示装置。
[B27]第2の方向に配列された1列に属する画素は、制御パルス線に接続されており、
制御パルス線には、所定の間隔で、ボルテージフォロワー回路(バッファ回路)が配設されている[A01]乃至[B26]のいずれか1項に記載の表示装置。
[C01]《表示装置・・・第3の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、画素群は第1の方向に沿ってP個の画素ブロックに分割されている表示装置であって、
第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように構成された表示装置。
[C02]《表示装置・・・第4の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、
画素群は第1の方向に沿ってP個の画素ブロック集合体に分割されており、
第p番目(但し、1≦p≦P)の画素ブロック集合体は、第1の方向に沿ってQp個の画素ブロックに分割されている表示装置であって、
第1番目の画素ブロック集合体の第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロック集合体の第QP番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように構成された表示装置。
[C03]駆動回路に供給される鋸波形の電圧変化を有する複数の制御パルスと、信号電圧に基づく電位とに基づき、発光部が、複数回、発光する[C01]又は[C02]に記載の表示装置。
[C04]鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を1つ備えている[C01]又は請求項[C03]に記載の表示装置。
[C05]各画素ブロック集合体は、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を1つ備えている[C02]又は[C03]に記載の表示装置。
[C06]制御パルスは、電圧変化の波高値が同じである[C04]又は[C05]に記載の表示装置。
[C07]1つの制御パルスの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する[C01]乃至[C06]のいずれか1項に記載の表示装置。
[C08]時間の経過と共に変化する制御パルスの電圧によってガンマ補正がなされる[C07]に記載の表示装置。
[C09]制御パルスの電圧は、時間をtとしたとき、以下の式(1−1)及び式(1−2)で表される[C08]に記載の表示装置。
ここで、V0は波高値の絶対値であり、T0は1つの制御パルスの電圧変化開始から電圧変化終了までの時間長さであり、0≦(t/T0)≦0.5のとき、制御パルスの電圧は式(1−1)で表され、0.5≦(t/T0)≦1.0のとき、制御パルスの電圧は式(1−2)で表される。
[C10]駆動回路に供給される鋸波形の電圧変化を有する複数の制御パルスと、信号電圧に基づく電位とに基づき、発光部が、複数回、発光し、
複数の制御パルスは、電圧変化の波高値が異なる、少なくとも2種類の制御パルスから成り、
複数の制御パルスと同じ数の制御パルス生成回路を備えている[C01]に記載の表示装置。
[C11]駆動回路に供給される鋸波形の電圧変化を有する複数の制御パルスと、信号電圧に基づく電位とに基づき、発光部が、複数回、発光し、
複数の制御パルスは、電圧変化の波高値が異なる、少なくとも2種類の制御パルスから成り、
各画素ブロック集合体は、複数の制御パルスと同じ数の制御パルス生成回路を備えている[C02]に記載の表示装置。
[C12]少なくとも2種類の制御パルスは電圧変化パターンが異なる[C10]又は[C11]に記載の表示装置。
[C13]発光部が発光する回数は、信号電圧に基づく電位に依存する[C10]乃至[C12]のいずれか1項に記載の表示装置。
[C14]所定の信号電圧に基づく電位が所定の電位未満の場合と所定の電位以上の場合とで、発光部の発光する回数が異なる[C13]に記載の表示装置。
[C15]電圧変化の波高値の絶対値が大きい制御パルスを第1制御パルス、電圧変化の波高値の絶対値が小さい制御パルスを第2制御パルスとしたとき、第2制御パルスにおける所定の電圧Vpdと等しい第1制御パルスにおける電圧において第1制御パルスの波形は不連続に変化する[C10]乃至[C14]のいずれか1項に記載の表示装置。
[C16]電圧変化の波高値の絶対値が大きい制御パルスを第1制御パルス、電圧変化の波高値の絶対値が小さい制御パルスを第2制御パルスとしたとき、第2制御パルスにおける所定の電圧Vpdの絶対値を超える第1制御パルスの電圧、及び、所定の電圧Vpdの絶対値以下における第1制御パルスと第2制御パルスとを合成した合成パルスの電圧は、以下の式(1−1)及び式(1−2)で表される[C10]乃至[C14]のいずれか1項に記載の表示装置。
ここで、V0は波高値の絶対値であり、T0は1つの制御パルスの電圧変化開始から電圧変化終了までの時間長さであり、0≦(t/T0)≦0.5のとき、制御パルスの電圧は式(1−1)で表され、0.5≦(t/T0)≦1.0のとき、制御パルスの電圧は式(1−2)で表される。
[C17]所定の電圧Vpdの絶対値を超える第1制御パルスの電圧変化は、第1の変化パターンであり、
所定の電圧Vpdの絶対値以下における第1制御パルスの電圧変化は、第2の変化パターンであり、
所定の電圧Vpdの絶対値以下における第2制御パルスの電圧変化は、第3の変化パターンである[C16]に記載の表示装置。
[C18]第2の変化パターンの値と第3の変化変化パターンの値は等しい[C17]に記載の表示装置。
[C19]第2の変化パターンと第3の変化パターンは異なる[C17]に記載の表示装置。
[C20]電圧変化の波高値の絶対値が大きい制御パルスを第1制御パルス、電圧変化の波高値の絶対値が小さい制御パルスを第2制御パルスとしたとき、第1制御パルスの先端部の波形形状は、矩形形状又は丸みを帯びた形状である[C10]乃至[C19]のいずれか1項に記載の表示装置。
[C21]電圧変化の波高値の絶対値が大きい制御パルスを第1制御パルス、電圧変化の波高値の絶対値が小さい制御パルスを第2制御パルスとし、第2制御パルスにおける所定の電圧Vpdでの第2制御パルスの時間幅をT2、第2制御パルスにおける所定の電圧Vpdと等しい第1制御パルスにおける電圧での第1制御パルスの時間幅をT1としたとき、
20≦T1/T2≦100
を満足する[C10]乃至[C20]のいずれか1項に記載の表示装置。
[C22]T1の値は、5マイクロ秒乃至10マイクロ秒である[C21]に記載の表示装置。
[C23]電圧変化の波高値の絶対値が小さい制御パルスから順に駆動回路に供給される[C10]乃至[C22]のいずれか1項に記載の表示装置。
[D01]複数の制御パルスの時間間隔は一定である[C01]乃至[C23]のいずれか1項に記載の表示装置。
[D02]1表示フレーム内における制御パルスの数よりも、1表示フレーム内における駆動回路に供給される制御パルスの数は少ない[C01]乃至[D01]のいずれか1項に記載の表示装置。
[D03]1表示フレームにおいて、常に、いずれかの画素ブロックが発光している[C01]乃至[D02]のいずれか1項に記載の表示装置。
[D04]1表示フレームにおいて、発光していない画素ブロックが存在する[C01]乃至[D03]のいずれか1項に記載の表示装置。
[D05]駆動回路はコンパレータ装置を備えており、
制御パルス及び信号電圧が、コンパレータ装置に入力され、
制御パルスの鋸波形の電圧と信号電圧に基づく電位との比較結果に基づくコンパレータ装置の出力によって発光部が作動される[C01]乃至[D04]のいずれか1項に記載の表示装置。
[D06]制御パルスによってコンパレータ装置の作動/不作動が制御される[D05]に記載の表示装置。
[D07]発光部は発光ダイオードから構成されている[C01]乃至[D06]のいずれか1項に記載の表示装置。
[E01]《表示装置の駆動方法・・・第1の態様》
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された画素群を有し、
画素群は第1の方向に沿ってP個の画素ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えている表示装置の駆動方法であって、
第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない表示装置の駆動方法。
[F01]《表示装置の駆動方法・・・第2の態様》
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された画素群を有する表示装置であって、
画素群は第1の方向に沿ってP個の画素ブロック集合体に分割されており、
第p番目(但し、1≦p≦P)の画素ブロック集合体は、第1の方向に沿ってQp個の画素ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えている表示装置の駆動方法であって、
第1番目の画素ブロック集合体の第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロック集合体の第QP番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない表示装置の駆動方法。
[G01]《表示装置の駆動方法・・・第3の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、画素群は第1の方向に沿ってP個の画素ブロックに分割されている表示装置の駆動方法であって、
第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない表示装置の駆動方法。
[H01]《表示装置の駆動方法・・・第4の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、
画素群は第1の方向に沿ってP個の画素ブロック集合体に分割されており、
第p番目(但し、1≦p≦P)の画素ブロック集合体は、第1の方向に沿ってQp個の画素ブロックに分割されている表示装置の駆動方法であって、
第1番目の画素ブロック集合体の第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロック集合体の第QP番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない表示装置の駆動方法。
[J01]《制御パルス生成装置・・・第1の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、画素群は第1の方向に沿ってP個の画素ブロックに分割されている表示装置における駆動回路を制御するための、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を備えた制御パルス生成装置であって、
制御パルス生成回路は、第1番目の画素ブロックに属する画素を構成する駆動回路から、第P番目の画素ブロックに属する画素を構成する駆動回路まで、画素ブロック毎に、順次、一斉に制御パルスを供給し、且つ、一部の画素ブロックに属する画素を構成する駆動回路に制御パルスを供給しているとき、残りの画素ブロックに属する画素を構成する駆動回路に制御パルスを供給しない制御パルス生成装置。
[J02]《制御パルス生成装置・・・第2の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された画素群を有し、
画素群は第1の方向に沿ってP個の画素ブロック集合体に分割されており、
各画素ブロック集合体は、制御パルス生成回路を備えており、
第p番目(但し、1≦p≦P)の画素ブロック集合体に配された制御パルス生成回路は、第1の方向に沿ってQp個の画素ブロックに分割されている表示装置における駆動回路を制御するために、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成装置であって、
各画素ブロック集合体に属する制御パルス生成回路は、第1番目の画素ブロック集合体の第1番目の画素ブロックに属する画素を構成する駆動回路から、第P番目の画素ブロック集合体の第QP番目の画素ブロックに属する画素を構成する駆動回路まで、画素ブロック毎に、順次、一斉に制御パルスを供給し、且つ、一部の画素ブロックに属する画素を構成する駆動回路に制御パルスを供給しているとき、残りの画素ブロックに属する画素を構成する駆動回路に制御パルスを供給しない制御パルス生成装置。
[J03]制御パルス生成回路は、制御パルス発生部と出力部との間に容量素子を備えており、更に、容量素子と出力部の間に、スイッチを介して、制御パルス生成回路に共通な直流電源が接続されている[J02]に記載の制御パルス生成装置。
[J04]P個の制御パルス生成回路によって生成される制御パルスの位相は、ずれている[J02]又は[J03]に記載の制御パルス生成装置。
[K01]1表示フレームにおいて一連の複数の制御パルスを生成し、一の画素ブロックに属する画素を構成する発光部を発光させないとき、一連の複数の制御パルスの一部をマスクして、一の画素ブロックに属する画素を構成する駆動回路には制御パルスを供給しない[J01]に記載の制御パルス生成装置。
[K02]複数の制御パルスに基づき、発光部を、複数回、発光させる[K01]に記載の制御パルス生成装置。
[K03]複数の制御パルスの時間間隔は一定である[K01]又は[K02]に記載の制御パルス生成装置。
[K04]1表示フレーム内における制御パルスの数よりも、1表示フレーム内における駆動回路に供給される制御パルスの数は少ない[K01]乃至[K03]のいずれか1項に記載の制御パルス生成装置。
[K05]1表示フレームにおいて、常に、いずれかの画素ブロックを発光させている[J01]乃至[K04]のいずれか1項に記載の制御パルス生成装置。
[K06]1表示フレームにおいて、発光していない画素ブロックを存在させる[J01]乃至[K05]のいずれか1項に記載の制御パルス生成装置。
[K07]1つの制御パルスの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する[J01]乃至[K06]のいずれか1項に記載の制御パルス生成装置。
[K08]時間の経過と共に変化する制御パルスの電圧によってガンマ補正がなされる[K07]に記載の制御パルス生成装置。
[K09]制御パルスの電圧は、時間をtとしたとき、以下の式(1−1)及び式(1−2)で表される[K08]に記載の制御パルス生成装置。
ここで、V0は波高値の絶対値であり、T0は1つの制御パルスの電圧変化開始から電圧変化終了までの時間長さであり、0≦(t/T0)≦0.5のとき、制御パルスの電圧は式(1−1)で表され、0.5≦(t/T0)≦1.0のとき、制御パルスの電圧は式(1−2)で表される。
[K10]各画素ブロックにおいて、第2の方向に配列された1列に属する全ての画素における駆動回路を、一斉に作動状態とする[J01]乃至[K09]のいずれか1項に記載の制御パルス生成装置。
[K11]各画素ブロックにおいて、第2の方向に配列された1列に属する全ての画素における駆動回路を一斉に作動状態とする動作を、第1の方向に配列された第1行目に属する全ての画素における駆動回路から最終行に属する全ての画素における駆動回路まで、順次、行う[K10]に記載の制御パルス生成装置。
[K12]各画素ブロックにおいて、第2の方向に配列された1列に属する全ての画素における駆動回路を一斉に作動状態とする動作を、第1の方向に配列された第1行目に属する全ての画素における駆動回路から最終行に属する全ての画素における駆動回路まで、順次、行った後、該画素ブロックに制御パルスを供給する[K11]に記載の制御パルス生成装置。
[K13]発光部は発光ダイオードから構成されている[J01]乃至[K12]のいずれか1項に記載の制御パルス生成装置。
[L01]《電子機器・・・第1の態様》
発光部、及び、発光部を駆動する駆動回路から構成された発光素子が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された発光素子群を有する電子機器であって、
発光素子群は第1の方向に沿ってP個の発光素子ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えており、
第1番目の発光素子ブロックに属する発光素子を構成する発光部から、第P番目の発光素子ブロックに属する発光素子を構成する発光部まで、発光素子ブロック毎に、順次、一斉に発光させ、且つ、一部の発光素子ブロックに属する発光素子を構成する発光部を発光させているとき、残りの発光素子ブロックに属する発光素子を構成する発光部を発光させないように構成された電子機器。
[L02]《電子機器・・・第2の態様》
発光部、及び、発光部を駆動する駆動回路から構成された発光素子が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された発光素子群を有する電子機器であって、
発光素子群は第1の方向に沿ってP個の発光素子ブロック集合体に分割されており、
第p番目(但し、1≦p≦P)の発光素子ブロック集合体は、第1の方向に沿ってQp個の発光素子ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えており、
第1番目の発光素子ブロック集合体の第1番目の発光素子ブロックに属する発光素子を構成する発光部から、第P番目の発光素子ブロック集合体の第QP番目の発光素子ブロックに属する発光素子を構成する発光部まで、発光素子ブロック毎に、順次、一斉に発光させ、且つ、一部の発光素子ブロックに属する発光素子を構成する発光部を発光させているとき、残りの発光素子ブロックに属する発光素子を構成する発光部を発光させないように構成された電子機器。
[L03]鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を1つ備えている[L01]に記載の電子機器。
[L04]各発光素子ブロック集合体は、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を1つ備えている[L02]に記載の電子機器。
[M01]複数の制御パルスに基づき、発光部が、複数回、発光する[L01]に記載の電子機器。
[M02]複数の制御パルスの時間間隔は一定である[M01]に記載の電子機器。
[M03]1表示フレーム内における制御パルスの数よりも、1表示フレーム内における駆動回路に供給される制御パルスの数は少ない[L01]乃至[M02]のいずれか1項に記載の電子機器。
[M04]1表示フレームにおいて、常に、いずれかの発光素子ブロックが発光している[L01]乃至[M03]のいずれか1項に記載の電子機器。
[M05]1表示フレームにおいて、発光していない発光素子ブロックが存在する[L01]乃至[M03]のいずれか1項に記載の電子機器。
[M06]1つの制御パルスの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する[L01]乃至[M05]のいずれか1項に記載の電子機器。
[M07]時間の経過と共に変化する制御パルスの電圧によってガンマ補正がなされる[M06]に記載の電子機器。
[M08]制御パルスの電圧は、時間をtとしたとき、以下の式(1−1)及び式(1−2)で表される[M07]に記載の電子機器。
ここで、V0は波高値の絶対値であり、T0は1つの制御パルスの電圧変化開始から電圧変化終了までの時間長さであり、0≦(t/T0)≦0.5のとき、制御パルスの電圧は式(1−1)で表され、0.5≦(t/T0)≦1.0のとき、制御パルスの電圧は式(1−2)で表される。
[M09]制御パルスによってコンパレータ装置の作動/不作動が制御される[L01]乃至[M08]のいずれか1項に記載の電子機器。
[M10]コンパレータ装置は、
信号電圧が入力される信号書込みトランジスタ、
信号書込みトランジスタに接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
を更に有している[L01]乃至[M08]のいずれか1項に記載の電子機器。
[M11]コンパレータ装置は、
信号電圧が入力される信号書込みトランジスタ、
信号書込みトランジスタに接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、及び、
制御パルス線に接続された第1入力部、容量部に接続された第2入力部、及び、出力部を有するコンパレータ回路、
を備えており、
発光部駆動用トランジスタは、コンパレータ回路の出力部に接続され、容量部に保持された信号電圧に基づく電位と制御パルスの鋸波形の電圧との比較結果に基づくコンパレータ回路からの所定電圧の出力によって作動され、以て、電流供給線から発光部に電流を供給し、発光部を発光させる[L01]乃至[M08]のいずれか1項に記載の電子機器。
[M12]制御パルスによってコンパレータ回路の作動/不作動が制御される[M10]又は[M11]に記載の電子機器。
[M13]コンパレータ装置は、
信号電圧が入力される信号書込みトランジスタ、
制御パルスが入力され、信号書込みトランジスタと逆相の信号でオン/オフ動作を行う制御パルス用トランジスタ、
インバータ回路、並びに、
信号書込みトランジスタ及び制御パルス用トランジスタに一端が接続され、他端がインバータ回路に接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
から成る比較部を備えている[L01]乃至[M08]のいずれか1項に記載の電子機器。
[M14]コンパレータ装置は、制御パルスによって比較部の作動/不作動を制御する制御部を更に備えている[M13]に記載の電子機器。
[M15]制御部は、インバータ回路に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン/オフ動作を行うスイッチ回路を有する[M14]に記載の電子機器。
[M16]制御部は、スイッチ回路に対して並列に接続され、コンパレータ装置の作動期間でオン状態になる第2スイッチ回路を有する[M15]に記載の電子機器。
[M17]制御部は、インバータ回路に対して直列に接続された抵抗要素を有する[M13]乃至[M16]のいずれか1項に記載の電子機器。
[M18]インバータ回路は、インバータが少なくとも2段縦続接続されて成る[M13]乃至[M17]のいずれか1項に記載の電子機器。
[M19]コンパレータ装置は、
信号電圧が入力される信号書込みトランジスタ、
信号書込みトランジスタに接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
信号書込みトランジスタからの信号電圧と制御パルスとを2入力とする差動回路、及び、
差動回路に定電流を供給する定電流源、
から成る比較部を備えている[L01]乃至[M08]のいずれか1項に記載の電子機器。
[M20]コンパレータ装置は、制御パルスによって比較部の作動/不作動を制御する制御部を更に備えている[M19]に記載の電子機器。
[M21]制御部は、定電流源に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン/オフ動作を行うスイッチ回路を有する[M20]に記載の電子機器。
[M22]制御部は、定電流源を構成するトランジスタのゲート電極に定電圧を与える定電圧回路に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン/オフ動作を行う第2スイッチ回路を有する[M21]に記載の電子機器。
[M23]各発光素子ブロックにおいて、第2の方向に配列された1列に属する全ての発光素子における信号書込みトランジスタは、一斉に作動状態となる[M10]乃至[M22]のいずれか1項に記載の電子機器。
[M24]各発光素子ブロックにおいて、第2の方向に配列された1列に属する全ての発光素子における信号書込みトランジスタが一斉に作動状態となる動作が、第1の方向に配列された第1行目に属する全ての発光素子における信号書込みトランジスタから最終行に属する全ての発光素子における信号書込みトランジスタまで、順次、行われる[M23]に記載の電子機器。
[M25]各発光素子ブロックにおいて、第2の方向に配列された1列に属する全ての発光素子における信号書込みトランジスタが一斉に作動状態となる動作が、第1の方向に配列された第1行目に属する全ての発光素子における信号書込みトランジスタから最終行に属する全ての発光素子における信号書込みトランジスタまで、順次、行われた後、該発光素子ブロックに制御パルスが供給される[M24]に記載の電子機器。
[M26]発光部は発光ダイオードから構成されている[L01]乃至[M25]のいずれか1項に記載の電子機器。
[M27]第2の方向に配列された1列に属する発光素子は、制御パルス線に接続されており、
制御パルス線には、所定の間隔で、ボルテージフォロワー回路(バッファ回路)が配設されている[L01]乃至[M26]のいずれか1項に記載の電子機器。
[N01]《電子機器・・・第3の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された発光素子が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、発光素子群は第1の方向に沿ってP個の発光素子ブロックに分割されている電子機器であって、
第1番目の発光素子ブロックに属する発光素子を構成する発光部から、第P番目の発光素子ブロックに属する発光素子を構成する発光部まで、発光素子ブロック毎に、順次、一斉に発光させ、且つ、一部の発光素子ブロックに属する発光素子を構成する発光部を発光させているとき、残りの発光素子ブロックに属する発光素子を構成する発光部を発光させないように構成された電子機器。
[N02]《電子機器・・・第4の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された発光素子が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、
発光素子群は第1の方向に沿ってP個の発光素子ブロック集合体に分割されており、
第p番目(但し、1≦p≦P)の発光素子ブロック集合体は、第1の方向に沿ってQp個の発光素子ブロックに分割されている電子機器であって、
第1番目の発光素子ブロック集合体の第1番目の発光素子ブロックに属する発光素子を構成する発光部から、第P番目の発光素子ブロック集合体の第QP番目の発光素子ブロックに属する発光素子を構成する発光部まで、発光素子ブロック毎に、順次、一斉に発光させ、且つ、一部の発光素子ブロックに属する発光素子を構成する発光部を発光させているとき、残りの発光素子ブロックに属する発光素子を構成する発光部を発光させないように構成された電子機器。
[N03]駆動回路に供給される鋸波形の電圧変化を有する複数の制御パルスと、信号電圧に基づく電位とに基づき、発光部が、複数回、発光する[N01]又は[N02]に記載の電子機器。
[N04]鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を1つ備えている[N01]又は請求項[N03]に記載の電子機器。
[N05]各発光素子ブロック集合体は、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を1つ備えている[N02]又は[N03]に記載の電子機器。
[N06]制御パルスは、電圧変化の波高値が同じである[N04]又は[N05]に記載の電子機器。
[N07]1つの制御パルスの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する[N01]乃至[N06]のいずれか1項に記載の電子機器。
[N08]時間の経過と共に変化する制御パルスの電圧によってガンマ補正がなされる[N07]に記載の電子機器。
[N09]制御パルスの電圧は、時間をtとしたとき、以下の式(1−1)及び式(1−2)で表される[N08]に記載の電子機器。
ここで、V0は波高値の絶対値であり、T0は1つの制御パルスの電圧変化開始から電圧変化終了までの時間長さであり、0≦(t/T0)≦0.5のとき、制御パルスの電圧は式(1−1)で表され、0.5≦(t/T0)≦1.0のとき、制御パルスの電圧は式(1−2)で表される。
[N10]駆動回路に供給される鋸波形の電圧変化を有する複数の制御パルスと、信号電圧に基づく電位とに基づき、発光部が、複数回、発光し、
複数の制御パルスは、電圧変化の波高値が異なる、少なくとも2種類の制御パルスから成り、
複数の制御パルスと同じ数の制御パルス生成回路を備えている[N01]に記載の電子機器。
[N11]駆動回路に供給される鋸波形の電圧変化を有する複数の制御パルスと、信号電圧に基づく電位とに基づき、発光部が、複数回、発光し、
複数の制御パルスは、電圧変化の波高値が異なる、少なくとも2種類の制御パルスから成り、
各発光素子ブロック集合体は、複数の制御パルスと同じ数の制御パルス生成回路を備えている[N02]に記載の電子機器。
[N12]少なくとも2種類の制御パルスは電圧変化パターンが異なる[N10]又は[N11]に記載の電子機器。
[N13]発光部が発光する回数は、信号電圧に基づく電位に依存する[N10]乃至[N12]のいずれか1項に記載の電子機器。
[N14]所定の信号電圧に基づく電位が所定の電位未満の場合と所定の電位以上の場合とで、発光部の発光する回数が異なる[N13]に記載の電子機器。
[N15]電圧変化の波高値の絶対値が大きい制御パルスを第1制御パルス、電圧変化の波高値の絶対値が小さい制御パルスを第2制御パルスとしたとき、第2制御パルスにおける所定の電圧Vpdと等しい第1制御パルスにおける電圧において第1制御パルスの波形は不連続に変化する[N10]乃至[N14]のいずれか1項に記載の電子機器。
[N16]電圧変化の波高値の絶対値が大きい制御パルスを第1制御パルス、電圧変化の波高値の絶対値が小さい制御パルスを第2制御パルスとしたとき、第2制御パルスにおける所定の電圧Vpdの絶対値を超える第1制御パルスの電圧、及び、所定の電圧Vpdの絶対値以下における第1制御パルスと第2制御パルスとを合成した合成パルスの電圧は、以下の式(1−1)及び式(1−2)で表される[N10]乃至[N14]のいずれか1項に記載の電子機器。
ここで、V0は波高値の絶対値であり、T0は1つの制御パルスの電圧変化開始から電圧変化終了までの時間長さであり、0≦(t/T0)≦0.5のとき、制御パルスの電圧は式(1−1)で表され、0.5≦(t/T0)≦1.0のとき、制御パルスの電圧は式(1−2)で表される。
[N17]所定の電圧Vpdの絶対値を超える第1制御パルスの電圧変化は、第1の変化パターンであり、
所定の電圧Vpdの絶対値以下における第1制御パルスの電圧変化は、第2の変化パターンであり、
所定の電圧Vpdの絶対値以下における第2制御パルスの電圧変化は、第3の変化パターンである[N16]に記載の電子機器。
[N18]第2の変化パターンの値と第3の変化変化パターンの値は等しい[N17]に記載の電子機器。
[N19]第2の変化パターンと第3の変化パターンは異なる[N17]に記載の電子機器。
[N20]電圧変化の波高値の絶対値が大きい制御パルスを第1制御パルス、電圧変化の波高値の絶対値が小さい制御パルスを第2制御パルスとしたとき、第1制御パルスの先端部の波形形状は、矩形形状又は丸みを帯びた形状である[N10]乃至[N19]のいずれか1項に記載の電子機器。
[N21]電圧変化の波高値の絶対値が大きい制御パルスを第1制御パルス、電圧変化の波高値の絶対値が小さい制御パルスを第2制御パルスとし、第2制御パルスにおける所定の電圧Vpdでの第2制御パルスの時間幅をT2、第2制御パルスにおける所定の電圧Vpdと等しい第1制御パルスにおける電圧での第1制御パルスの時間幅をT1としたとき、
20≦T1/T2≦100
を満足する[N10]乃至[N20]のいずれか1項に記載の電子機器。
[N22]T1の値は、5マイクロ秒乃至10マイクロ秒である[N21]に記載の電子機器。
[N23]電圧変化の波高値の絶対値が小さい制御パルスから順に駆動回路に供給される[N10]乃至[N22]のいずれか1項に記載の電子機器。
[P01]複数の制御パルスの時間間隔は一定である[N01]乃至[N23]のいずれか1項に記載の電子機器。
[P02]1表示フレーム内における制御パルスの数よりも、1表示フレーム内における駆動回路に供給される制御パルスの数は少ない[N01]乃至[P01]のいずれか1項に記載の電子機器。
[P03]1表示フレームにおいて、常に、いずれかの発光素子ブロックが発光している[N01]乃至[P02]のいずれか1項に記載の電子機器。
[P04]1表示フレームにおいて、発光していない発光素子ブロックが存在する[N01]乃至[P03]のいずれか1項に記載の電子機器。
[P05]駆動回路はコンパレータ装置を備えており、
制御パルス及び信号電圧が、コンパレータ装置に入力され、
制御パルスの鋸波形の電圧と信号電圧に基づく電位との比較結果に基づくコンパレータ装置の出力によって発光部が作動される[N01]乃至[P04]のいずれか1項に記載の電子機器。
[P06]制御パルスによってコンパレータ装置の作動/不作動が制御される[P05]に記載の電子機器。
[P07]発光部は発光ダイオードから構成されている[N01]乃至[P06]のいずれか1項に記載の電子機器。
[Q01]《電子機器の駆動方法・・・第1の態様》
発光部、及び、発光部を駆動する駆動回路から構成された発光素子が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された発光素子群を有し、
発光素子群は第1の方向に沿ってP個の発光素子ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えている電子機器の駆動方法であって、
第1番目の発光素子ブロックに属する発光素子を構成する発光部から、第P番目の発光素子ブロックに属する発光素子を構成する発光部まで、発光素子ブロック毎に、順次、一斉に発光させ、且つ、一部の発光素子ブロックに属する発光素子を構成する発光部を発光させているとき、残りの発光素子ブロックに属する発光素子を構成する発光部を発光させない電子機器の駆動方法。
[R01]《電子機器の駆動方法・・・第2の態様》
発光部、及び、発光部を駆動する駆動回路から構成された発光素子が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された発光素子群を有する電子機器であって、
発光素子群は第1の方向に沿ってP個の発光素子ブロック集合体に分割されており、
第p番目(但し、1≦p≦P)の発光素子ブロック集合体は、第1の方向に沿ってQp個の発光素子ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えている電子機器の駆動方法であって、
第1番目の発光素子ブロック集合体の第1番目の発光素子ブロックに属する発光素子を構成する発光部から、第P番目の発光素子ブロック集合体の第QP番目の発光素子ブロックに属する発光素子を構成する発光部まで、発光素子ブロック毎に、順次、一斉に発光させ、且つ、一部の発光素子ブロックに属する発光素子を構成する発光部を発光させているとき、残りの発光素子ブロックに属する発光素子を構成する発光部を発光させない電子機器の駆動方法。
[S01]《電子機器の駆動方法・・・第3の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された発光素子が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、発光素子群は第1の方向に沿ってP個の発光素子ブロックに分割されている電子機器の駆動方法であって、
第1番目の発光素子ブロックに属する発光素子を構成する発光部から、第P番目の発光素子ブロックに属する発光素子を構成する発光部まで、発光素子ブロック毎に、順次、一斉に発光させ、且つ、一部の発光素子ブロックに属する発光素子を構成する発光部を発光させているとき、残りの発光素子ブロックに属する発光素子を構成する発光部を発光させない電子機器の駆動方法。
[T01]《電子機器の駆動方法・・・第4の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された発光素子が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、
発光素子群は第1の方向に沿ってP個の発光素子ブロック集合体に分割されており、
第p番目(但し、1≦p≦P)の発光素子ブロック集合体は、第1の方向に沿ってQp個の発光素子ブロックに分割されている電子機器の駆動方法であって、
第1番目の発光素子ブロック集合体の第1番目の発光素子ブロックに属する発光素子を構成する発光部から、第P番目の発光素子ブロック集合体の第QP番目の発光素子ブロックに属する発光素子を構成する発光部まで、発光素子ブロック毎に、順次、一斉に発光させ、且つ、一部の発光素子ブロックに属する発光素子を構成する発光部を発光させているとき、残りの発光素子ブロックに属する発光素子を構成する発光部を発光させない電子機器の駆動方法。
[U01]《制御パルス生成装置・・・第1の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された発光素子が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、発光素子群は第1の方向に沿ってP個の発光素子ブロックに分割されている電子機器における駆動回路を制御するための、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を備えた制御パルス生成装置であって、
制御パルス生成回路は、第1番目の発光素子ブロックに属する発光素子を構成する駆動回路から、第P番目の発光素子ブロックに属する発光素子を構成する駆動回路まで、発光素子ブロック毎に、順次、一斉に制御パルスを供給し、且つ、一部の発光素子ブロックに属する発光素子を構成する駆動回路に制御パルスを供給しているとき、残りの発光素子ブロックに属する発光素子を構成する駆動回路に制御パルスを供給しない制御パルス生成装置。
[U02]《制御パルス生成装置・・・第2の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された発光素子が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された発光素子群を有し、
発光素子群は第1の方向に沿ってP個の発光素子ブロック集合体に分割されており、
各発光素子ブロック集合体は、制御パルス生成回路を備えており、
第p番目(但し、1≦p≦P)の発光素子ブロック集合体に配された制御パルス生成回路は、第1の方向に沿ってQp個の発光素子ブロックに分割されている電子機器における駆動回路を制御するために、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成装置であって、
各発光素子ブロック集合体に属する制御パルス生成回路は、第1番目の発光素子ブロック集合体の第1番目の発光素子ブロックに属する発光素子を構成する駆動回路から、第P番目の発光素子ブロック集合体の第QP番目の発光素子ブロックに属する発光素子を構成する駆動回路まで、発光素子ブロック毎に、順次、一斉に制御パルスを供給し、且つ、一部の発光素子ブロックに属する発光素子を構成する駆動回路に制御パルスを供給しているとき、残りの発光素子ブロックに属する発光素子を構成する駆動回路に制御パルスを供給しない制御パルス生成装置。
[U03]制御パルス生成回路は、制御パルス発生部と出力部との間に容量素子を備えており、更に、容量素子と出力部の間に、スイッチを介して、制御パルス生成回路に共通な直流電源が接続されている[U02]に記載の制御パルス生成装置。
[U04]P個の制御パルス生成回路によって生成される制御パルスの位相は、ずれている[U02]又は[U03]に記載の制御パルス生成装置。
[V01]1表示フレームにおいて一連の複数の制御パルスを生成し、一の発光素子ブロックに属する発光素子を構成する発光部を発光させないとき、一連の複数の制御パルスの一部をマスクして、一の発光素子ブロックに属する発光素子を構成する駆動回路には制御パルスを供給しない[U01]に記載の制御パルス生成装置。
[V02]複数の制御パルスに基づき、発光部を、複数回、発光させる[V01]に記載の制御パルス生成装置。
[V03]複数の制御パルスの時間間隔は一定である[V01]又は[V02]に記載の制御パルス生成装置。
[V04]1表示フレーム内における制御パルスの数よりも、1表示フレーム内における駆動回路に供給される制御パルスの数は少ない[V01]乃至[V03]のいずれか1項に記載の制御パルス生成装置。
[V05]1表示フレームにおいて、常に、いずれかの発光素子ブロックを発光させている[U01]乃至[V04]のいずれか1項に記載の制御パルス生成装置。
[V06]1表示フレームにおいて、発光していない発光素子ブロックを存在させる[U01]乃至[V05]のいずれか1項に記載の制御パルス生成装置。
[V07]1つの制御パルスの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する[U01]乃至[V06]のいずれか1項に記載の制御パルス生成装置。
[V08]時間の経過と共に変化する制御パルスの電圧によってガンマ補正がなされる[V07]に記載の制御パルス生成装置。
[V09]制御パルスの電圧は、時間をtとしたとき、以下の式(1−1)及び式(1−2)で表される[V08]に記載の制御パルス生成装置。
ここで、V0は波高値の絶対値であり、T0は1つの制御パルスの電圧変化開始から電圧変化終了までの時間長さであり、0≦(t/T0)≦0.5のとき、制御パルスの電圧は式(1−1)で表され、0.5≦(t/T0)≦1.0のとき、制御パルスの電圧は式(1−2)で表される。
[V10]各発光素子ブロックにおいて、第2の方向に配列された1列に属する全ての発光素子における駆動回路を、一斉に作動状態とする[U01]乃至[V09]のいずれか1項に記載の制御パルス生成装置。
[V11]各発光素子ブロックにおいて、第2の方向に配列された1列に属する全ての発光素子における駆動回路を一斉に作動状態とする動作を、第1の方向に配列された第1行目に属する全ての発光素子における駆動回路から最終行に属する全ての発光素子における駆動回路まで、順次、行う[V10]に記載の制御パルス生成装置。
[V12]各発光素子ブロックにおいて、第2の方向に配列された1列に属する全ての発光素子における駆動回路を一斉に作動状態とする動作を、第1の方向に配列された第1行目に属する全ての発光素子における駆動回路から最終行に属する全ての発光素子における駆動回路まで、順次、行った後、該発光素子ブロックに制御パルスを供給する[V11]に記載の制御パルス生成装置。
[V13]発光部は発光ダイオードから構成されている[U01]乃至[V12]のいずれか1項に記載の制御パルス生成装置。
[A01]《表示装置・・・第1の態様》
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された画素群を有する表示装置であって、
画素群は第1の方向に沿ってP個の画素ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えており、
第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように構成された表示装置。
[A02]《表示装置・・・第2の態様》
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された画素群を有する表示装置であって、
画素群は第1の方向に沿ってP個の画素ブロック集合体に分割されており、
第p番目(但し、1≦p≦P)の画素ブロック集合体は、第1の方向に沿ってQp個の画素ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えており、
第1番目の画素ブロック集合体の第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロック集合体の第QP番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように構成された表示装置。
[A03]鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を1つ備えている[A01]に記載の表示装置。
[A04]各画素ブロック集合体は、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を1つ備えている[A02]に記載の表示装置。
[B01]複数の制御パルスに基づき、発光部が、複数回、発光する[A01]に記載の表示装置。
[B02]複数の制御パルスの時間間隔は一定である[B01]に記載の表示装置。
[B03]1表示フレーム内における制御パルスの数よりも、1表示フレーム内における駆動回路に供給される制御パルスの数は少ない[A01]乃至[B02]のいずれか1項に記載の表示装置。
[B04]1表示フレームにおいて、常に、いずれかの画素ブロックが発光している[A01]乃至[B03]のいずれか1項に記載の表示装置。
[B05]1表示フレームにおいて、発光していない画素ブロックが存在する[A01]乃至[B03]のいずれか1項に記載の表示装置。
[B06]1つの制御パルスの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する[A01]乃至[B05]のいずれか1項に記載の表示装置。
[B07]時間の経過と共に変化する制御パルスの電圧によってガンマ補正がなされる[B06]に記載の表示装置。
[B08]制御パルスの電圧は、時間をtとしたとき、以下の式(1−1)及び式(1−2)で表される[B07]に記載の表示装置。
ここで、V0は波高値の絶対値であり、T0は1つの制御パルスの電圧変化開始から電圧変化終了までの時間長さであり、0≦(t/T0)≦0.5のとき、制御パルスの電圧は式(1−1)で表され、0.5≦(t/T0)≦1.0のとき、制御パルスの電圧は式(1−2)で表される。
[B09]制御パルスによってコンパレータ装置の作動/不作動が制御される[A01]乃至[B08]のいずれか1項に記載の表示装置。
[B10]コンパレータ装置は、
信号電圧が入力される信号書込みトランジスタ、
信号書込みトランジスタに接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
を更に有している[A01]乃至[B08]のいずれか1項に記載の表示装置。
[B11]コンパレータ装置は、
信号電圧が入力される信号書込みトランジスタ、
信号書込みトランジスタに接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、及び、
制御パルス線に接続された第1入力部、容量部に接続された第2入力部、及び、出力部を有するコンパレータ回路、
を備えており、
発光部駆動用トランジスタは、コンパレータ回路の出力部に接続され、容量部に保持された信号電圧に基づく電位と制御パルスの鋸波形の電圧との比較結果に基づくコンパレータ回路からの所定電圧の出力によって作動され、以て、電流供給線から発光部に電流を供給し、発光部を発光させる[A01]乃至[B08]のいずれか1項に記載の表示装置。
[B12]制御パルスによってコンパレータ回路の作動/不作動が制御される[B10]又は[B11]に記載の表示装置。
[B13]コンパレータ装置は、
信号電圧が入力される信号書込みトランジスタ、
制御パルスが入力され、信号書込みトランジスタと逆相の信号でオン/オフ動作を行う制御パルス用トランジスタ、
インバータ回路、並びに、
信号書込みトランジスタ及び制御パルス用トランジスタに一端が接続され、他端がインバータ回路に接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
から成る比較部を備えている[A01]乃至[B08]のいずれか1項に記載の表示装置。
[B14]コンパレータ装置は、制御パルスによって比較部の作動/不作動を制御する制御部を更に備えている[B13]に記載の表示装置。
[B15]制御部は、インバータ回路に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン/オフ動作を行うスイッチ回路を有する[B14]に記載の表示装置。
[B16]制御部は、スイッチ回路に対して並列に接続され、コンパレータ装置の作動期間でオン状態になる第2スイッチ回路を有する[B15]に記載の表示装置。
[B17]制御部は、インバータ回路に対して直列に接続された抵抗要素を有する[B13]乃至[B16]のいずれか1項に記載の表示装置。
[B18]インバータ回路は、インバータが少なくとも2段縦続接続されて成る[B13]乃至[B17]のいずれか1項に記載の表示装置。
[B19]コンパレータ装置は、
信号電圧が入力される信号書込みトランジスタ、
信号書込みトランジスタに接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
信号書込みトランジスタからの信号電圧と制御パルスとを2入力とする差動回路、及び、
差動回路に定電流を供給する定電流源、
から成る比較部を備えている[A01]乃至[B08]のいずれか1項に記載の表示装置。
[B20]コンパレータ装置は、制御パルスによって比較部の作動/不作動を制御する制御部を更に備えている[B19]に記載の表示装置。
[B21]制御部は、定電流源に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン/オフ動作を行うスイッチ回路を有する[B20]に記載の表示装置。
[B22]制御部は、定電流源を構成するトランジスタのゲート電極に定電圧を与える定電圧回路に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン/オフ動作を行う第2スイッチ回路を有する[B21]に記載の表示装置。
[B23]各画素ブロックにおいて、第2の方向に配列された1列に属する全ての画素における信号書込みトランジスタは、一斉に作動状態となる[B10]乃至[B22]のいずれか1項に記載の表示装置。
[B24]各画素ブロックにおいて、第2の方向に配列された1列に属する全ての画素における信号書込みトランジスタが一斉に作動状態となる動作が、第1の方向に配列された第1行目に属する全ての画素における信号書込みトランジスタから最終行に属する全ての画素における信号書込みトランジスタまで、順次、行われる[B23]に記載の表示装置。
[B25]各画素ブロックにおいて、第2の方向に配列された1列に属する全ての画素における信号書込みトランジスタが一斉に作動状態となる動作が、第1の方向に配列された第1行目に属する全ての画素における信号書込みトランジスタから最終行に属する全ての画素における信号書込みトランジスタまで、順次、行われた後、該画素ブロックに制御パルスが供給される[B24]に記載の表示装置。
[B26]発光部は発光ダイオードから構成されている[A01]乃至[B25]のいずれか1項に記載の表示装置。
[B27]第2の方向に配列された1列に属する画素は、制御パルス線に接続されており、
制御パルス線には、所定の間隔で、ボルテージフォロワー回路(バッファ回路)が配設されている[A01]乃至[B26]のいずれか1項に記載の表示装置。
[C01]《表示装置・・・第3の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、画素群は第1の方向に沿ってP個の画素ブロックに分割されている表示装置であって、
第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように構成された表示装置。
[C02]《表示装置・・・第4の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、
画素群は第1の方向に沿ってP個の画素ブロック集合体に分割されており、
第p番目(但し、1≦p≦P)の画素ブロック集合体は、第1の方向に沿ってQp個の画素ブロックに分割されている表示装置であって、
第1番目の画素ブロック集合体の第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロック集合体の第QP番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように構成された表示装置。
[C03]駆動回路に供給される鋸波形の電圧変化を有する複数の制御パルスと、信号電圧に基づく電位とに基づき、発光部が、複数回、発光する[C01]又は[C02]に記載の表示装置。
[C04]鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を1つ備えている[C01]又は請求項[C03]に記載の表示装置。
[C05]各画素ブロック集合体は、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を1つ備えている[C02]又は[C03]に記載の表示装置。
[C06]制御パルスは、電圧変化の波高値が同じである[C04]又は[C05]に記載の表示装置。
[C07]1つの制御パルスの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する[C01]乃至[C06]のいずれか1項に記載の表示装置。
[C08]時間の経過と共に変化する制御パルスの電圧によってガンマ補正がなされる[C07]に記載の表示装置。
[C09]制御パルスの電圧は、時間をtとしたとき、以下の式(1−1)及び式(1−2)で表される[C08]に記載の表示装置。
ここで、V0は波高値の絶対値であり、T0は1つの制御パルスの電圧変化開始から電圧変化終了までの時間長さであり、0≦(t/T0)≦0.5のとき、制御パルスの電圧は式(1−1)で表され、0.5≦(t/T0)≦1.0のとき、制御パルスの電圧は式(1−2)で表される。
[C10]駆動回路に供給される鋸波形の電圧変化を有する複数の制御パルスと、信号電圧に基づく電位とに基づき、発光部が、複数回、発光し、
複数の制御パルスは、電圧変化の波高値が異なる、少なくとも2種類の制御パルスから成り、
複数の制御パルスと同じ数の制御パルス生成回路を備えている[C01]に記載の表示装置。
[C11]駆動回路に供給される鋸波形の電圧変化を有する複数の制御パルスと、信号電圧に基づく電位とに基づき、発光部が、複数回、発光し、
複数の制御パルスは、電圧変化の波高値が異なる、少なくとも2種類の制御パルスから成り、
各画素ブロック集合体は、複数の制御パルスと同じ数の制御パルス生成回路を備えている[C02]に記載の表示装置。
[C12]少なくとも2種類の制御パルスは電圧変化パターンが異なる[C10]又は[C11]に記載の表示装置。
[C13]発光部が発光する回数は、信号電圧に基づく電位に依存する[C10]乃至[C12]のいずれか1項に記載の表示装置。
[C14]所定の信号電圧に基づく電位が所定の電位未満の場合と所定の電位以上の場合とで、発光部の発光する回数が異なる[C13]に記載の表示装置。
[C15]電圧変化の波高値の絶対値が大きい制御パルスを第1制御パルス、電圧変化の波高値の絶対値が小さい制御パルスを第2制御パルスとしたとき、第2制御パルスにおける所定の電圧Vpdと等しい第1制御パルスにおける電圧において第1制御パルスの波形は不連続に変化する[C10]乃至[C14]のいずれか1項に記載の表示装置。
[C16]電圧変化の波高値の絶対値が大きい制御パルスを第1制御パルス、電圧変化の波高値の絶対値が小さい制御パルスを第2制御パルスとしたとき、第2制御パルスにおける所定の電圧Vpdの絶対値を超える第1制御パルスの電圧、及び、所定の電圧Vpdの絶対値以下における第1制御パルスと第2制御パルスとを合成した合成パルスの電圧は、以下の式(1−1)及び式(1−2)で表される[C10]乃至[C14]のいずれか1項に記載の表示装置。
ここで、V0は波高値の絶対値であり、T0は1つの制御パルスの電圧変化開始から電圧変化終了までの時間長さであり、0≦(t/T0)≦0.5のとき、制御パルスの電圧は式(1−1)で表され、0.5≦(t/T0)≦1.0のとき、制御パルスの電圧は式(1−2)で表される。
[C17]所定の電圧Vpdの絶対値を超える第1制御パルスの電圧変化は、第1の変化パターンであり、
所定の電圧Vpdの絶対値以下における第1制御パルスの電圧変化は、第2の変化パターンであり、
所定の電圧Vpdの絶対値以下における第2制御パルスの電圧変化は、第3の変化パターンである[C16]に記載の表示装置。
[C18]第2の変化パターンの値と第3の変化変化パターンの値は等しい[C17]に記載の表示装置。
[C19]第2の変化パターンと第3の変化パターンは異なる[C17]に記載の表示装置。
[C20]電圧変化の波高値の絶対値が大きい制御パルスを第1制御パルス、電圧変化の波高値の絶対値が小さい制御パルスを第2制御パルスとしたとき、第1制御パルスの先端部の波形形状は、矩形形状又は丸みを帯びた形状である[C10]乃至[C19]のいずれか1項に記載の表示装置。
[C21]電圧変化の波高値の絶対値が大きい制御パルスを第1制御パルス、電圧変化の波高値の絶対値が小さい制御パルスを第2制御パルスとし、第2制御パルスにおける所定の電圧Vpdでの第2制御パルスの時間幅をT2、第2制御パルスにおける所定の電圧Vpdと等しい第1制御パルスにおける電圧での第1制御パルスの時間幅をT1としたとき、
20≦T1/T2≦100
を満足する[C10]乃至[C20]のいずれか1項に記載の表示装置。
[C22]T1の値は、5マイクロ秒乃至10マイクロ秒である[C21]に記載の表示装置。
[C23]電圧変化の波高値の絶対値が小さい制御パルスから順に駆動回路に供給される[C10]乃至[C22]のいずれか1項に記載の表示装置。
[D01]複数の制御パルスの時間間隔は一定である[C01]乃至[C23]のいずれか1項に記載の表示装置。
[D02]1表示フレーム内における制御パルスの数よりも、1表示フレーム内における駆動回路に供給される制御パルスの数は少ない[C01]乃至[D01]のいずれか1項に記載の表示装置。
[D03]1表示フレームにおいて、常に、いずれかの画素ブロックが発光している[C01]乃至[D02]のいずれか1項に記載の表示装置。
[D04]1表示フレームにおいて、発光していない画素ブロックが存在する[C01]乃至[D03]のいずれか1項に記載の表示装置。
[D05]駆動回路はコンパレータ装置を備えており、
制御パルス及び信号電圧が、コンパレータ装置に入力され、
制御パルスの鋸波形の電圧と信号電圧に基づく電位との比較結果に基づくコンパレータ装置の出力によって発光部が作動される[C01]乃至[D04]のいずれか1項に記載の表示装置。
[D06]制御パルスによってコンパレータ装置の作動/不作動が制御される[D05]に記載の表示装置。
[D07]発光部は発光ダイオードから構成されている[C01]乃至[D06]のいずれか1項に記載の表示装置。
[E01]《表示装置の駆動方法・・・第1の態様》
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された画素群を有し、
画素群は第1の方向に沿ってP個の画素ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えている表示装置の駆動方法であって、
第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない表示装置の駆動方法。
[F01]《表示装置の駆動方法・・・第2の態様》
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された画素群を有する表示装置であって、
画素群は第1の方向に沿ってP個の画素ブロック集合体に分割されており、
第p番目(但し、1≦p≦P)の画素ブロック集合体は、第1の方向に沿ってQp個の画素ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えている表示装置の駆動方法であって、
第1番目の画素ブロック集合体の第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロック集合体の第QP番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない表示装置の駆動方法。
[G01]《表示装置の駆動方法・・・第3の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、画素群は第1の方向に沿ってP個の画素ブロックに分割されている表示装置の駆動方法であって、
第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない表示装置の駆動方法。
[H01]《表示装置の駆動方法・・・第4の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、
画素群は第1の方向に沿ってP個の画素ブロック集合体に分割されており、
第p番目(但し、1≦p≦P)の画素ブロック集合体は、第1の方向に沿ってQp個の画素ブロックに分割されている表示装置の駆動方法であって、
第1番目の画素ブロック集合体の第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロック集合体の第QP番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない表示装置の駆動方法。
[J01]《制御パルス生成装置・・・第1の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、画素群は第1の方向に沿ってP個の画素ブロックに分割されている表示装置における駆動回路を制御するための、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を備えた制御パルス生成装置であって、
制御パルス生成回路は、第1番目の画素ブロックに属する画素を構成する駆動回路から、第P番目の画素ブロックに属する画素を構成する駆動回路まで、画素ブロック毎に、順次、一斉に制御パルスを供給し、且つ、一部の画素ブロックに属する画素を構成する駆動回路に制御パルスを供給しているとき、残りの画素ブロックに属する画素を構成する駆動回路に制御パルスを供給しない制御パルス生成装置。
[J02]《制御パルス生成装置・・・第2の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された画素群を有し、
画素群は第1の方向に沿ってP個の画素ブロック集合体に分割されており、
各画素ブロック集合体は、制御パルス生成回路を備えており、
第p番目(但し、1≦p≦P)の画素ブロック集合体に配された制御パルス生成回路は、第1の方向に沿ってQp個の画素ブロックに分割されている表示装置における駆動回路を制御するために、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成装置であって、
各画素ブロック集合体に属する制御パルス生成回路は、第1番目の画素ブロック集合体の第1番目の画素ブロックに属する画素を構成する駆動回路から、第P番目の画素ブロック集合体の第QP番目の画素ブロックに属する画素を構成する駆動回路まで、画素ブロック毎に、順次、一斉に制御パルスを供給し、且つ、一部の画素ブロックに属する画素を構成する駆動回路に制御パルスを供給しているとき、残りの画素ブロックに属する画素を構成する駆動回路に制御パルスを供給しない制御パルス生成装置。
[J03]制御パルス生成回路は、制御パルス発生部と出力部との間に容量素子を備えており、更に、容量素子と出力部の間に、スイッチを介して、制御パルス生成回路に共通な直流電源が接続されている[J02]に記載の制御パルス生成装置。
[J04]P個の制御パルス生成回路によって生成される制御パルスの位相は、ずれている[J02]又は[J03]に記載の制御パルス生成装置。
[K01]1表示フレームにおいて一連の複数の制御パルスを生成し、一の画素ブロックに属する画素を構成する発光部を発光させないとき、一連の複数の制御パルスの一部をマスクして、一の画素ブロックに属する画素を構成する駆動回路には制御パルスを供給しない[J01]に記載の制御パルス生成装置。
[K02]複数の制御パルスに基づき、発光部を、複数回、発光させる[K01]に記載の制御パルス生成装置。
[K03]複数の制御パルスの時間間隔は一定である[K01]又は[K02]に記載の制御パルス生成装置。
[K04]1表示フレーム内における制御パルスの数よりも、1表示フレーム内における駆動回路に供給される制御パルスの数は少ない[K01]乃至[K03]のいずれか1項に記載の制御パルス生成装置。
[K05]1表示フレームにおいて、常に、いずれかの画素ブロックを発光させている[J01]乃至[K04]のいずれか1項に記載の制御パルス生成装置。
[K06]1表示フレームにおいて、発光していない画素ブロックを存在させる[J01]乃至[K05]のいずれか1項に記載の制御パルス生成装置。
[K07]1つの制御パルスの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する[J01]乃至[K06]のいずれか1項に記載の制御パルス生成装置。
[K08]時間の経過と共に変化する制御パルスの電圧によってガンマ補正がなされる[K07]に記載の制御パルス生成装置。
[K09]制御パルスの電圧は、時間をtとしたとき、以下の式(1−1)及び式(1−2)で表される[K08]に記載の制御パルス生成装置。
ここで、V0は波高値の絶対値であり、T0は1つの制御パルスの電圧変化開始から電圧変化終了までの時間長さであり、0≦(t/T0)≦0.5のとき、制御パルスの電圧は式(1−1)で表され、0.5≦(t/T0)≦1.0のとき、制御パルスの電圧は式(1−2)で表される。
[K10]各画素ブロックにおいて、第2の方向に配列された1列に属する全ての画素における駆動回路を、一斉に作動状態とする[J01]乃至[K09]のいずれか1項に記載の制御パルス生成装置。
[K11]各画素ブロックにおいて、第2の方向に配列された1列に属する全ての画素における駆動回路を一斉に作動状態とする動作を、第1の方向に配列された第1行目に属する全ての画素における駆動回路から最終行に属する全ての画素における駆動回路まで、順次、行う[K10]に記載の制御パルス生成装置。
[K12]各画素ブロックにおいて、第2の方向に配列された1列に属する全ての画素における駆動回路を一斉に作動状態とする動作を、第1の方向に配列された第1行目に属する全ての画素における駆動回路から最終行に属する全ての画素における駆動回路まで、順次、行った後、該画素ブロックに制御パルスを供給する[K11]に記載の制御パルス生成装置。
[K13]発光部は発光ダイオードから構成されている[J01]乃至[K12]のいずれか1項に記載の制御パルス生成装置。
[L01]《電子機器・・・第1の態様》
発光部、及び、発光部を駆動する駆動回路から構成された発光素子が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された発光素子群を有する電子機器であって、
発光素子群は第1の方向に沿ってP個の発光素子ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えており、
第1番目の発光素子ブロックに属する発光素子を構成する発光部から、第P番目の発光素子ブロックに属する発光素子を構成する発光部まで、発光素子ブロック毎に、順次、一斉に発光させ、且つ、一部の発光素子ブロックに属する発光素子を構成する発光部を発光させているとき、残りの発光素子ブロックに属する発光素子を構成する発光部を発光させないように構成された電子機器。
[L02]《電子機器・・・第2の態様》
発光部、及び、発光部を駆動する駆動回路から構成された発光素子が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された発光素子群を有する電子機器であって、
発光素子群は第1の方向に沿ってP個の発光素子ブロック集合体に分割されており、
第p番目(但し、1≦p≦P)の発光素子ブロック集合体は、第1の方向に沿ってQp個の発光素子ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えており、
第1番目の発光素子ブロック集合体の第1番目の発光素子ブロックに属する発光素子を構成する発光部から、第P番目の発光素子ブロック集合体の第QP番目の発光素子ブロックに属する発光素子を構成する発光部まで、発光素子ブロック毎に、順次、一斉に発光させ、且つ、一部の発光素子ブロックに属する発光素子を構成する発光部を発光させているとき、残りの発光素子ブロックに属する発光素子を構成する発光部を発光させないように構成された電子機器。
[L03]鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を1つ備えている[L01]に記載の電子機器。
[L04]各発光素子ブロック集合体は、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を1つ備えている[L02]に記載の電子機器。
[M01]複数の制御パルスに基づき、発光部が、複数回、発光する[L01]に記載の電子機器。
[M02]複数の制御パルスの時間間隔は一定である[M01]に記載の電子機器。
[M03]1表示フレーム内における制御パルスの数よりも、1表示フレーム内における駆動回路に供給される制御パルスの数は少ない[L01]乃至[M02]のいずれか1項に記載の電子機器。
[M04]1表示フレームにおいて、常に、いずれかの発光素子ブロックが発光している[L01]乃至[M03]のいずれか1項に記載の電子機器。
[M05]1表示フレームにおいて、発光していない発光素子ブロックが存在する[L01]乃至[M03]のいずれか1項に記載の電子機器。
[M06]1つの制御パルスの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する[L01]乃至[M05]のいずれか1項に記載の電子機器。
[M07]時間の経過と共に変化する制御パルスの電圧によってガンマ補正がなされる[M06]に記載の電子機器。
[M08]制御パルスの電圧は、時間をtとしたとき、以下の式(1−1)及び式(1−2)で表される[M07]に記載の電子機器。
ここで、V0は波高値の絶対値であり、T0は1つの制御パルスの電圧変化開始から電圧変化終了までの時間長さであり、0≦(t/T0)≦0.5のとき、制御パルスの電圧は式(1−1)で表され、0.5≦(t/T0)≦1.0のとき、制御パルスの電圧は式(1−2)で表される。
[M09]制御パルスによってコンパレータ装置の作動/不作動が制御される[L01]乃至[M08]のいずれか1項に記載の電子機器。
[M10]コンパレータ装置は、
信号電圧が入力される信号書込みトランジスタ、
信号書込みトランジスタに接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
を更に有している[L01]乃至[M08]のいずれか1項に記載の電子機器。
[M11]コンパレータ装置は、
信号電圧が入力される信号書込みトランジスタ、
信号書込みトランジスタに接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、及び、
制御パルス線に接続された第1入力部、容量部に接続された第2入力部、及び、出力部を有するコンパレータ回路、
を備えており、
発光部駆動用トランジスタは、コンパレータ回路の出力部に接続され、容量部に保持された信号電圧に基づく電位と制御パルスの鋸波形の電圧との比較結果に基づくコンパレータ回路からの所定電圧の出力によって作動され、以て、電流供給線から発光部に電流を供給し、発光部を発光させる[L01]乃至[M08]のいずれか1項に記載の電子機器。
[M12]制御パルスによってコンパレータ回路の作動/不作動が制御される[M10]又は[M11]に記載の電子機器。
[M13]コンパレータ装置は、
信号電圧が入力される信号書込みトランジスタ、
制御パルスが入力され、信号書込みトランジスタと逆相の信号でオン/オフ動作を行う制御パルス用トランジスタ、
インバータ回路、並びに、
信号書込みトランジスタ及び制御パルス用トランジスタに一端が接続され、他端がインバータ回路に接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
から成る比較部を備えている[L01]乃至[M08]のいずれか1項に記載の電子機器。
[M14]コンパレータ装置は、制御パルスによって比較部の作動/不作動を制御する制御部を更に備えている[M13]に記載の電子機器。
[M15]制御部は、インバータ回路に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン/オフ動作を行うスイッチ回路を有する[M14]に記載の電子機器。
[M16]制御部は、スイッチ回路に対して並列に接続され、コンパレータ装置の作動期間でオン状態になる第2スイッチ回路を有する[M15]に記載の電子機器。
[M17]制御部は、インバータ回路に対して直列に接続された抵抗要素を有する[M13]乃至[M16]のいずれか1項に記載の電子機器。
[M18]インバータ回路は、インバータが少なくとも2段縦続接続されて成る[M13]乃至[M17]のいずれか1項に記載の電子機器。
[M19]コンパレータ装置は、
信号電圧が入力される信号書込みトランジスタ、
信号書込みトランジスタに接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
信号書込みトランジスタからの信号電圧と制御パルスとを2入力とする差動回路、及び、
差動回路に定電流を供給する定電流源、
から成る比較部を備えている[L01]乃至[M08]のいずれか1項に記載の電子機器。
[M20]コンパレータ装置は、制御パルスによって比較部の作動/不作動を制御する制御部を更に備えている[M19]に記載の電子機器。
[M21]制御部は、定電流源に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン/オフ動作を行うスイッチ回路を有する[M20]に記載の電子機器。
[M22]制御部は、定電流源を構成するトランジスタのゲート電極に定電圧を与える定電圧回路に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン/オフ動作を行う第2スイッチ回路を有する[M21]に記載の電子機器。
[M23]各発光素子ブロックにおいて、第2の方向に配列された1列に属する全ての発光素子における信号書込みトランジスタは、一斉に作動状態となる[M10]乃至[M22]のいずれか1項に記載の電子機器。
[M24]各発光素子ブロックにおいて、第2の方向に配列された1列に属する全ての発光素子における信号書込みトランジスタが一斉に作動状態となる動作が、第1の方向に配列された第1行目に属する全ての発光素子における信号書込みトランジスタから最終行に属する全ての発光素子における信号書込みトランジスタまで、順次、行われる[M23]に記載の電子機器。
[M25]各発光素子ブロックにおいて、第2の方向に配列された1列に属する全ての発光素子における信号書込みトランジスタが一斉に作動状態となる動作が、第1の方向に配列された第1行目に属する全ての発光素子における信号書込みトランジスタから最終行に属する全ての発光素子における信号書込みトランジスタまで、順次、行われた後、該発光素子ブロックに制御パルスが供給される[M24]に記載の電子機器。
[M26]発光部は発光ダイオードから構成されている[L01]乃至[M25]のいずれか1項に記載の電子機器。
[M27]第2の方向に配列された1列に属する発光素子は、制御パルス線に接続されており、
制御パルス線には、所定の間隔で、ボルテージフォロワー回路(バッファ回路)が配設されている[L01]乃至[M26]のいずれか1項に記載の電子機器。
[N01]《電子機器・・・第3の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された発光素子が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、発光素子群は第1の方向に沿ってP個の発光素子ブロックに分割されている電子機器であって、
第1番目の発光素子ブロックに属する発光素子を構成する発光部から、第P番目の発光素子ブロックに属する発光素子を構成する発光部まで、発光素子ブロック毎に、順次、一斉に発光させ、且つ、一部の発光素子ブロックに属する発光素子を構成する発光部を発光させているとき、残りの発光素子ブロックに属する発光素子を構成する発光部を発光させないように構成された電子機器。
[N02]《電子機器・・・第4の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された発光素子が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、
発光素子群は第1の方向に沿ってP個の発光素子ブロック集合体に分割されており、
第p番目(但し、1≦p≦P)の発光素子ブロック集合体は、第1の方向に沿ってQp個の発光素子ブロックに分割されている電子機器であって、
第1番目の発光素子ブロック集合体の第1番目の発光素子ブロックに属する発光素子を構成する発光部から、第P番目の発光素子ブロック集合体の第QP番目の発光素子ブロックに属する発光素子を構成する発光部まで、発光素子ブロック毎に、順次、一斉に発光させ、且つ、一部の発光素子ブロックに属する発光素子を構成する発光部を発光させているとき、残りの発光素子ブロックに属する発光素子を構成する発光部を発光させないように構成された電子機器。
[N03]駆動回路に供給される鋸波形の電圧変化を有する複数の制御パルスと、信号電圧に基づく電位とに基づき、発光部が、複数回、発光する[N01]又は[N02]に記載の電子機器。
[N04]鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を1つ備えている[N01]又は請求項[N03]に記載の電子機器。
[N05]各発光素子ブロック集合体は、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を1つ備えている[N02]又は[N03]に記載の電子機器。
[N06]制御パルスは、電圧変化の波高値が同じである[N04]又は[N05]に記載の電子機器。
[N07]1つの制御パルスの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する[N01]乃至[N06]のいずれか1項に記載の電子機器。
[N08]時間の経過と共に変化する制御パルスの電圧によってガンマ補正がなされる[N07]に記載の電子機器。
[N09]制御パルスの電圧は、時間をtとしたとき、以下の式(1−1)及び式(1−2)で表される[N08]に記載の電子機器。
ここで、V0は波高値の絶対値であり、T0は1つの制御パルスの電圧変化開始から電圧変化終了までの時間長さであり、0≦(t/T0)≦0.5のとき、制御パルスの電圧は式(1−1)で表され、0.5≦(t/T0)≦1.0のとき、制御パルスの電圧は式(1−2)で表される。
[N10]駆動回路に供給される鋸波形の電圧変化を有する複数の制御パルスと、信号電圧に基づく電位とに基づき、発光部が、複数回、発光し、
複数の制御パルスは、電圧変化の波高値が異なる、少なくとも2種類の制御パルスから成り、
複数の制御パルスと同じ数の制御パルス生成回路を備えている[N01]に記載の電子機器。
[N11]駆動回路に供給される鋸波形の電圧変化を有する複数の制御パルスと、信号電圧に基づく電位とに基づき、発光部が、複数回、発光し、
複数の制御パルスは、電圧変化の波高値が異なる、少なくとも2種類の制御パルスから成り、
各発光素子ブロック集合体は、複数の制御パルスと同じ数の制御パルス生成回路を備えている[N02]に記載の電子機器。
[N12]少なくとも2種類の制御パルスは電圧変化パターンが異なる[N10]又は[N11]に記載の電子機器。
[N13]発光部が発光する回数は、信号電圧に基づく電位に依存する[N10]乃至[N12]のいずれか1項に記載の電子機器。
[N14]所定の信号電圧に基づく電位が所定の電位未満の場合と所定の電位以上の場合とで、発光部の発光する回数が異なる[N13]に記載の電子機器。
[N15]電圧変化の波高値の絶対値が大きい制御パルスを第1制御パルス、電圧変化の波高値の絶対値が小さい制御パルスを第2制御パルスとしたとき、第2制御パルスにおける所定の電圧Vpdと等しい第1制御パルスにおける電圧において第1制御パルスの波形は不連続に変化する[N10]乃至[N14]のいずれか1項に記載の電子機器。
[N16]電圧変化の波高値の絶対値が大きい制御パルスを第1制御パルス、電圧変化の波高値の絶対値が小さい制御パルスを第2制御パルスとしたとき、第2制御パルスにおける所定の電圧Vpdの絶対値を超える第1制御パルスの電圧、及び、所定の電圧Vpdの絶対値以下における第1制御パルスと第2制御パルスとを合成した合成パルスの電圧は、以下の式(1−1)及び式(1−2)で表される[N10]乃至[N14]のいずれか1項に記載の電子機器。
ここで、V0は波高値の絶対値であり、T0は1つの制御パルスの電圧変化開始から電圧変化終了までの時間長さであり、0≦(t/T0)≦0.5のとき、制御パルスの電圧は式(1−1)で表され、0.5≦(t/T0)≦1.0のとき、制御パルスの電圧は式(1−2)で表される。
[N17]所定の電圧Vpdの絶対値を超える第1制御パルスの電圧変化は、第1の変化パターンであり、
所定の電圧Vpdの絶対値以下における第1制御パルスの電圧変化は、第2の変化パターンであり、
所定の電圧Vpdの絶対値以下における第2制御パルスの電圧変化は、第3の変化パターンである[N16]に記載の電子機器。
[N18]第2の変化パターンの値と第3の変化変化パターンの値は等しい[N17]に記載の電子機器。
[N19]第2の変化パターンと第3の変化パターンは異なる[N17]に記載の電子機器。
[N20]電圧変化の波高値の絶対値が大きい制御パルスを第1制御パルス、電圧変化の波高値の絶対値が小さい制御パルスを第2制御パルスとしたとき、第1制御パルスの先端部の波形形状は、矩形形状又は丸みを帯びた形状である[N10]乃至[N19]のいずれか1項に記載の電子機器。
[N21]電圧変化の波高値の絶対値が大きい制御パルスを第1制御パルス、電圧変化の波高値の絶対値が小さい制御パルスを第2制御パルスとし、第2制御パルスにおける所定の電圧Vpdでの第2制御パルスの時間幅をT2、第2制御パルスにおける所定の電圧Vpdと等しい第1制御パルスにおける電圧での第1制御パルスの時間幅をT1としたとき、
20≦T1/T2≦100
を満足する[N10]乃至[N20]のいずれか1項に記載の電子機器。
[N22]T1の値は、5マイクロ秒乃至10マイクロ秒である[N21]に記載の電子機器。
[N23]電圧変化の波高値の絶対値が小さい制御パルスから順に駆動回路に供給される[N10]乃至[N22]のいずれか1項に記載の電子機器。
[P01]複数の制御パルスの時間間隔は一定である[N01]乃至[N23]のいずれか1項に記載の電子機器。
[P02]1表示フレーム内における制御パルスの数よりも、1表示フレーム内における駆動回路に供給される制御パルスの数は少ない[N01]乃至[P01]のいずれか1項に記載の電子機器。
[P03]1表示フレームにおいて、常に、いずれかの発光素子ブロックが発光している[N01]乃至[P02]のいずれか1項に記載の電子機器。
[P04]1表示フレームにおいて、発光していない発光素子ブロックが存在する[N01]乃至[P03]のいずれか1項に記載の電子機器。
[P05]駆動回路はコンパレータ装置を備えており、
制御パルス及び信号電圧が、コンパレータ装置に入力され、
制御パルスの鋸波形の電圧と信号電圧に基づく電位との比較結果に基づくコンパレータ装置の出力によって発光部が作動される[N01]乃至[P04]のいずれか1項に記載の電子機器。
[P06]制御パルスによってコンパレータ装置の作動/不作動が制御される[P05]に記載の電子機器。
[P07]発光部は発光ダイオードから構成されている[N01]乃至[P06]のいずれか1項に記載の電子機器。
[Q01]《電子機器の駆動方法・・・第1の態様》
発光部、及び、発光部を駆動する駆動回路から構成された発光素子が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された発光素子群を有し、
発光素子群は第1の方向に沿ってP個の発光素子ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えている電子機器の駆動方法であって、
第1番目の発光素子ブロックに属する発光素子を構成する発光部から、第P番目の発光素子ブロックに属する発光素子を構成する発光部まで、発光素子ブロック毎に、順次、一斉に発光させ、且つ、一部の発光素子ブロックに属する発光素子を構成する発光部を発光させているとき、残りの発光素子ブロックに属する発光素子を構成する発光部を発光させない電子機器の駆動方法。
[R01]《電子機器の駆動方法・・・第2の態様》
発光部、及び、発光部を駆動する駆動回路から構成された発光素子が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された発光素子群を有する電子機器であって、
発光素子群は第1の方向に沿ってP個の発光素子ブロック集合体に分割されており、
第p番目(但し、1≦p≦P)の発光素子ブロック集合体は、第1の方向に沿ってQp個の発光素子ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えている電子機器の駆動方法であって、
第1番目の発光素子ブロック集合体の第1番目の発光素子ブロックに属する発光素子を構成する発光部から、第P番目の発光素子ブロック集合体の第QP番目の発光素子ブロックに属する発光素子を構成する発光部まで、発光素子ブロック毎に、順次、一斉に発光させ、且つ、一部の発光素子ブロックに属する発光素子を構成する発光部を発光させているとき、残りの発光素子ブロックに属する発光素子を構成する発光部を発光させない電子機器の駆動方法。
[S01]《電子機器の駆動方法・・・第3の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された発光素子が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、発光素子群は第1の方向に沿ってP個の発光素子ブロックに分割されている電子機器の駆動方法であって、
第1番目の発光素子ブロックに属する発光素子を構成する発光部から、第P番目の発光素子ブロックに属する発光素子を構成する発光部まで、発光素子ブロック毎に、順次、一斉に発光させ、且つ、一部の発光素子ブロックに属する発光素子を構成する発光部を発光させているとき、残りの発光素子ブロックに属する発光素子を構成する発光部を発光させない電子機器の駆動方法。
[T01]《電子機器の駆動方法・・・第4の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された発光素子が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、
発光素子群は第1の方向に沿ってP個の発光素子ブロック集合体に分割されており、
第p番目(但し、1≦p≦P)の発光素子ブロック集合体は、第1の方向に沿ってQp個の発光素子ブロックに分割されている電子機器の駆動方法であって、
第1番目の発光素子ブロック集合体の第1番目の発光素子ブロックに属する発光素子を構成する発光部から、第P番目の発光素子ブロック集合体の第QP番目の発光素子ブロックに属する発光素子を構成する発光部まで、発光素子ブロック毎に、順次、一斉に発光させ、且つ、一部の発光素子ブロックに属する発光素子を構成する発光部を発光させているとき、残りの発光素子ブロックに属する発光素子を構成する発光部を発光させない電子機器の駆動方法。
[U01]《制御パルス生成装置・・・第1の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された発光素子が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、発光素子群は第1の方向に沿ってP個の発光素子ブロックに分割されている電子機器における駆動回路を制御するための、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を備えた制御パルス生成装置であって、
制御パルス生成回路は、第1番目の発光素子ブロックに属する発光素子を構成する駆動回路から、第P番目の発光素子ブロックに属する発光素子を構成する駆動回路まで、発光素子ブロック毎に、順次、一斉に制御パルスを供給し、且つ、一部の発光素子ブロックに属する発光素子を構成する駆動回路に制御パルスを供給しているとき、残りの発光素子ブロックに属する発光素子を構成する駆動回路に制御パルスを供給しない制御パルス生成装置。
[U02]《制御パルス生成装置・・・第2の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された発光素子が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された発光素子群を有し、
発光素子群は第1の方向に沿ってP個の発光素子ブロック集合体に分割されており、
各発光素子ブロック集合体は、制御パルス生成回路を備えており、
第p番目(但し、1≦p≦P)の発光素子ブロック集合体に配された制御パルス生成回路は、第1の方向に沿ってQp個の発光素子ブロックに分割されている電子機器における駆動回路を制御するために、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成装置であって、
各発光素子ブロック集合体に属する制御パルス生成回路は、第1番目の発光素子ブロック集合体の第1番目の発光素子ブロックに属する発光素子を構成する駆動回路から、第P番目の発光素子ブロック集合体の第QP番目の発光素子ブロックに属する発光素子を構成する駆動回路まで、発光素子ブロック毎に、順次、一斉に制御パルスを供給し、且つ、一部の発光素子ブロックに属する発光素子を構成する駆動回路に制御パルスを供給しているとき、残りの発光素子ブロックに属する発光素子を構成する駆動回路に制御パルスを供給しない制御パルス生成装置。
[U03]制御パルス生成回路は、制御パルス発生部と出力部との間に容量素子を備えており、更に、容量素子と出力部の間に、スイッチを介して、制御パルス生成回路に共通な直流電源が接続されている[U02]に記載の制御パルス生成装置。
[U04]P個の制御パルス生成回路によって生成される制御パルスの位相は、ずれている[U02]又は[U03]に記載の制御パルス生成装置。
[V01]1表示フレームにおいて一連の複数の制御パルスを生成し、一の発光素子ブロックに属する発光素子を構成する発光部を発光させないとき、一連の複数の制御パルスの一部をマスクして、一の発光素子ブロックに属する発光素子を構成する駆動回路には制御パルスを供給しない[U01]に記載の制御パルス生成装置。
[V02]複数の制御パルスに基づき、発光部を、複数回、発光させる[V01]に記載の制御パルス生成装置。
[V03]複数の制御パルスの時間間隔は一定である[V01]又は[V02]に記載の制御パルス生成装置。
[V04]1表示フレーム内における制御パルスの数よりも、1表示フレーム内における駆動回路に供給される制御パルスの数は少ない[V01]乃至[V03]のいずれか1項に記載の制御パルス生成装置。
[V05]1表示フレームにおいて、常に、いずれかの発光素子ブロックを発光させている[U01]乃至[V04]のいずれか1項に記載の制御パルス生成装置。
[V06]1表示フレームにおいて、発光していない発光素子ブロックを存在させる[U01]乃至[V05]のいずれか1項に記載の制御パルス生成装置。
[V07]1つの制御パルスの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する[U01]乃至[V06]のいずれか1項に記載の制御パルス生成装置。
[V08]時間の経過と共に変化する制御パルスの電圧によってガンマ補正がなされる[V07]に記載の制御パルス生成装置。
[V09]制御パルスの電圧は、時間をtとしたとき、以下の式(1−1)及び式(1−2)で表される[V08]に記載の制御パルス生成装置。
ここで、V0は波高値の絶対値であり、T0は1つの制御パルスの電圧変化開始から電圧変化終了までの時間長さであり、0≦(t/T0)≦0.5のとき、制御パルスの電圧は式(1−1)で表され、0.5≦(t/T0)≦1.0のとき、制御パルスの電圧は式(1−2)で表される。
[V10]各発光素子ブロックにおいて、第2の方向に配列された1列に属する全ての発光素子における駆動回路を、一斉に作動状態とする[U01]乃至[V09]のいずれか1項に記載の制御パルス生成装置。
[V11]各発光素子ブロックにおいて、第2の方向に配列された1列に属する全ての発光素子における駆動回路を一斉に作動状態とする動作を、第1の方向に配列された第1行目に属する全ての発光素子における駆動回路から最終行に属する全ての発光素子における駆動回路まで、順次、行う[V10]に記載の制御パルス生成装置。
[V12]各発光素子ブロックにおいて、第2の方向に配列された1列に属する全ての発光素子における駆動回路を一斉に作動状態とする動作を、第1の方向に配列された第1行目に属する全ての発光素子における駆動回路から最終行に属する全ての発光素子における駆動回路まで、順次、行った後、該発光素子ブロックに制御パルスを供給する[V11]に記載の制御パルス生成装置。
[V13]発光部は発光ダイオードから構成されている[U01]乃至[V12]のいずれか1項に記載の制御パルス生成装置。
1・・・画素(副画素)、10・・・発光部(発光ダイオード)、11・・・駆動回路、12・・・コンパレータ回路、13・・・ボルテージフォロワー回路(バッファ回路)、14・・・インバータ、21・・・メモリ、22・・・コントローラ、23・・・D/Aコンバータ、24・・・ローパスフィルター、25・・・アンプリファイア、26・・・マルチプレクサ、30・・・インバータ回路、31,32,36,37・・・CMOSインバータ、331・・・第1スイッチ部、332・・・第2スイッチ部、333・・・第3スイッチ部、35,45・・・制御部、41・・・差動回路、42・・・定電流源、43・・・定電圧回路、44・・・ソース接地回路、101・・・定電流供給部、102・・・走査回路、103,1031,1032・・・制御パルス生成回路、1033,1034・・・切替えスイッチ、104・・・画像信号出力回路、703・・・制御パルス生成装置、704・・・制御パルス生成回路、27・・・容量素子(コンデンサ)、28・・・スイッチ、29・・・直流電源、DTL・・・データ線、CSL・・・電流供給線、SCL・・・走査線、PSL・・・制御パルス線、TRSig・・・信号書込みトランジスタ、TRDrv・・・発光部駆動用トランジスタ、TRLCP・・・制御パルス用トランジスタ、TR17・・・スイッチ回路(第2スイッチ回路)、TR18・・・第2スイッチ回路、TR28・・・スイッチ回路(第3スイッチ回路)、TR29・・・第2スイッチ回路(第4スイッチ回路)、TR3,TR10,TR11,TR12,TR13,TR14,TR15,TR16,TR21,TR22,TR23,TR24,TR25,TR26,TR27,TR31,TR32,TR33,TR34,TR41,TR42,TR43,TR44,TR45,TR46,TR51,TR52,TR53,TR54,TR55,TR56,TR57・・・電界効果トランジスタ、C0,C1,C2・・・容量部、Vdd・・・電源、VSig・・・信号電圧(発光強度信号)、LCP,LCP1,LCP2・・・制御パルス
Claims (20)
- 発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された画素群を有する表示装置であって、
画素群は第1の方向に沿ってP個の画素ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えており、
第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように構成された表示装置。 - 発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された画素群を有する表示装置であって、
画素群は第1の方向に沿ってP個の画素ブロック集合体に分割されており、
第p番目(但し、1≦p≦P)の画素ブロック集合体は、第1の方向に沿ってQp個の画素ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えており、
第1番目の画素ブロック集合体の第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロック集合体の第QP番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように構成された表示装置。 - 複数の制御パルスに基づき、発光部が、複数回、発光する請求項1又は請求項2に記載の表示装置。
- 1表示フレーム内における制御パルスの数よりも、1表示フレーム内における駆動回路に供給される制御パルスの数は少ない請求項1又は請求項2に記載の表示装置。
- 1表示フレームにおいて、常に、いずれかの画素ブロックが発光している請求項1又は請求項2に記載の表示装置。
- 1表示フレームにおいて、発光していない画素ブロックが存在する請求項1又は請求項2に記載の表示装置。
- 1つの制御パルスの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する請求項1又は請求項2に記載の表示装置。
- コンパレータ装置は、
信号電圧が入力される信号書込みトランジスタ、
信号書込みトランジスタに接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
を有している請求項1又は請求項2に記載の表示装置。 - 発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、画素群は第1の方向に沿ってP個の画素ブロックに分割されている表示装置であって、
第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように構成された表示装置。 - 発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、
画素群は第1の方向に沿ってP個の画素ブロック集合体に分割されており、
第p番目(但し、1≦p≦P)の画素ブロック集合体は、第1の方向に沿ってQp個の画素ブロックに分割されている表示装置であって、
第1番目の画素ブロック集合体の第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロック集合体の第QP番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように構成された表示装置。 - 駆動回路に供給される鋸波形の電圧変化を有する複数の制御パルスと、信号電圧に基づく電位とに基づき、発光部が、複数回、発光する請求項9又は請求項10に記載の表示装置。
- 駆動回路に供給される鋸波形の電圧変化を有する複数の制御パルスと、信号電圧に基づく電位とに基づき、発光部が、複数回、発光し、
複数の制御パルスは、電圧変化の波高値が異なる、少なくとも2種類の制御パルスから成り、
複数の制御パルスと同じ数の制御パルス生成回路を備えている請求項9に記載の表示装置。 - 駆動回路に供給される鋸波形の電圧変化を有する複数の制御パルスと、信号電圧に基づく電位とに基づき、発光部が、複数回、発光し、
複数の制御パルスは、電圧変化の波高値が異なる、少なくとも2種類の制御パルスから成り、
各画素ブロック集合体は、複数の制御パルスと同じ数の制御パルス生成回路を備えている請求項10に記載の表示装置。 - 発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、画素群は第1の方向に沿ってP個の画素ブロックに分割されている表示装置における駆動回路を制御するための、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を備えた制御パルス生成装置であって、
制御パルス生成回路は、第1番目の画素ブロックに属する画素を構成する駆動回路から、第P番目の画素ブロックに属する画素を構成する駆動回路まで、画素ブロック毎に、順次、一斉に制御パルスを供給し、且つ、一部の画素ブロックに属する画素を構成する駆動回路に制御パルスを供給しているとき、残りの画素ブロックに属する画素を構成する駆動回路に制御パルスを供給しない制御パルス生成装置。 - 1表示フレームにおいて一連の複数の制御パルスを生成し、一の画素ブロックに属する画素を構成する発光部を発光させないとき、一連の複数の制御パルスの一部をマスクして、一の画素ブロックに属する画素を構成する駆動回路には制御パルスを供給しない請求項14に記載の制御パルス生成回路。
- 発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された画素群を有し、
画素群は第1の方向に沿ってP個の画素ブロック集合体に分割されており、
各画素ブロック集合体は、制御パルス生成回路を備えており、
第p番目(但し、1≦p≦P)の画素ブロック集合体に配された制御パルス生成回路は、第1の方向に沿ってQp個の画素ブロックに分割されている表示装置における駆動回路を制御するために、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成装置であって、
各画素ブロック集合体に属する制御パルス生成回路は、第1番目の画素ブロック集合体の第1番目の画素ブロックに属する画素を構成する駆動回路から、第P番目の画素ブロック集合体の第QP番目の画素ブロックに属する画素を構成する駆動回路まで、画素ブロック毎に、順次、一斉に制御パルスを供給し、且つ、一部の画素ブロックに属する画素を構成する駆動回路に制御パルスを供給しているとき、残りの画素ブロックに属する画素を構成する駆動回路に制御パルスを供給しない制御パルス生成装置。 - 発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された画素群を有し、
画素群は第1の方向に沿ってP個の画素ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えている表示装置の駆動方法であって、
第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない表示装置の駆動方法。 - 発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列された画素群を有する表示装置であって、
画素群は第1の方向に沿ってP個の画素ブロック集合体に分割されており、
第p番目(但し、1≦p≦P)の画素ブロック集合体は、第1の方向に沿ってQp個の画素ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えている表示装置の駆動方法であって、
第1番目の画素ブロック集合体の第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロック集合体の第QP番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない表示装置の駆動方法。 - 発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、画素群は第1の方向に沿ってP個の画素ブロックに分割されている表示装置の駆動方法であって、
第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない表示装置の駆動方法。 - 発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第1の方向及び第2の方向に2次元マトリクス状に配列され、
画素群は第1の方向に沿ってP個の画素ブロック集合体に分割されており、
第p番目(但し、1≦p≦P)の画素ブロック集合体は、第1の方向に沿ってQp個の画素ブロックに分割されている表示装置の駆動方法であって、
第1番目の画素ブロック集合体の第1番目の画素ブロックに属する画素を構成する発光部から、第P番目の画素ブロック集合体の第QP番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない表示装置の駆動方法。
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