CN1901007A

CN1901007A - 集成型有源OLED的全p沟道P－SiTFT屏上驱动电路

Info

Publication number: CN1901007A
Application number: CNA2006100169655A
Authority: CN
Inventors: 司玉娟; 丁媛媛; 赵毅; 徐艳蕾; 徐小舟; 朱承基; 刘式墉
Original assignee: Jilin University
Current assignee: Jilin University
Priority date: 2006-06-23
Filing date: 2006-06-23
Publication date: 2007-01-24

Abstract

本发明涉及一种驱动集成型有源OLED显示屏发光的屏上驱动电路结构，该结构由行驱动器、列驱动器、像素驱动电路阵列构成，所有单元电路均由全P沟道P－Si TFT构成。行驱动器产生基本行信号R和行驱动信号RD，用所产生的具有特定波形的行驱动信号RD逐行开启OLED像素驱动电路阵列中的开关TFT管；列驱动器产生基本列信号C和列驱动信号CD，用所产生的具有特定波形的列驱动信号CD开启对应BLOCK中的所有传输门，使来自于数据线的数据信号Vdata1～VdataY通过该BLOCK中的传输门传送到像素驱动电路阵列中的相应的数据线上，从而驱动有源OLED显示屏发光。本发明所述产品具有成品率高、成本低、能够大幅减少外接引线、降低***驱动电路复杂性的特点。

Description

集成型有源OLED的全p沟道P-Si TFT屏上驱动电路

技术领域

本发明属于电致发光驱动技术领域，具体的说，涉及一种驱动有源OLED显示屏发光的集成型屏上驱动电路结构，并且该电路结构由全P沟道P-Si TFT制作。

背景技术

OLED是一种新兴的平板显示器件，由于其超轻薄、高亮度、广视角、自发光、响应速度快、高清晰、低能耗、低温和抗震性能优异、制造成本低、可以制成可弯曲的显示屏等优点，使其具有广阔的应用前景。

按照驱动方式的不同OLED显示屏可分为无源驱动(Passive Matrix OLED，PMOLED)和有源驱动(Active Matrix OLED，AMOLED)两种。PMOLED显示屏的像素没有单元驱动电路，是通过对OLED上、下电极所形成的矩阵扫描来完成显示驱动。在无源驱动方式中，OLED器件的工作信号是占空比很小的脉冲，随着显示屏中像素数目的增多，为使OLED显示屏达到足够的亮度，无源矩阵的驱动中需要瞬间高电流和电压，由此产生一系列问题，如器件工作寿命下降、显示屏的平均功耗增加，因为此时发光器件工作在低效率区段；同时导致引线上的电压损耗也增加等。无源矩阵很难实现高亮度和高分辨率，故PMOLED局限于低于240行的4英寸的显示屏。目前无源矩阵(PM)单色低信息含量的OLED显示屏已进入应用领域。而在AMOLED显示屏中，每个像素单元都带有由存储电容和薄膜晶体管(Thin Film Transistor，TFT)组成的单元驱动电路。尽管这样会使AMOLED显示屏的制作工艺复杂，制作成本提高，但在有源驱动方式中，发光元件在整帧的时间内都处于工作状态，这样可以解决无源OLED显示屏所遇到的上述问题，使OLED处于低电流(或低电压)工作，显示屏可以获得更高的工作效率和亮度，也有利于提高OLED显示屏的寿命。

目前AMOLED显示屏的驱动电路，主要有两种解决方案，一种是利用非晶硅(a-Si：Amorphous silicon)TFT技术，另外一种是多晶硅(p-Si：ploy-crystalSilicon)TFT技术。a-Si TFT具有工艺简单、成熟、价格低、易于制成较大面积和TFT制备成品率高等优点。但是，a-Si TFT由于迁移率小，在相同器件尺寸时提供的电流小，并且只有N沟道器件。而p-Si TFT由于其迁移率高，响应速度快，图像数据写入时间短，易于实现大面积的视频显示，并且p-Si TFT可采用N沟道和P沟道两种结构，当像素驱动电路中的驱动管为P沟道p-Si TFT时，OLED可采用性能较好的常规结构器件(底电极出光)与之配合，而a-Si TFT只有N沟道器件，当OLED采用常规结构器件时存在问题，需采用性能尚待改进的上电极出光型OLED。使用p-Si TFT可将部分***驱动电路集成于显示屏的衬底上，大大减少外接引线，降低***驱动电路的复杂性。因此，目前国际上采用p-Si TFT已经成为了大尺寸AMOLED研究和开发的一种趋势，也成为当前OLED领域的热点之一。

目前，集成于显示屏衬底上的行驱动器、列驱动器以及像素驱动电路，通常是利用互补式多晶硅TFT技术制备的。但是，传统的制作互补式TFT的步骤是制作a-Si TFT的2倍，是制作P沟道P-Si TFT的1.3倍。互补式TFT制作工艺的复杂性，导致成品率下降。并且，N沟道TFT的耐热性能以及稳定性能都没有P沟道TFT好。如果能将整个屏上驱动电路部分都采用P沟道P-Si TFT制作，将使TFT的制作工艺大为简化，成本也降低并且有利于显示屏成品率的提高。

发明内容

本发明的目的是提供一种用于集成型有源OLED显示屏的屏上驱动电路结构，其能将部分***驱动电路集成在显示屏衬底上，而且能使TFT的制作工艺大为简化，降低成本，提高成品率，其能够大幅减少外接引线，降低***驱动电路的复杂性。

本发明所述的显示屏驱动电路包括行驱动器、列驱动器、像素驱动电路阵列，整个屏上驱动电路都是由全P沟道的P-Si(Poly-Silicon)TFT(Thin Film Transistor)构成，其是通过下述方法和电路实现的：

行驱动器由行移位寄存器和行缓冲器构成，它能产生具有特定波形的行驱动信号RD，为像素驱动电路提供行选通信号，逐行开启OLED像素驱动电路阵列中的开关TFT管；

每个行移位寄存器单元由6个P沟道P-Si TFT构成，在基本时钟信号CLKH1～CLKH6以及起始信号VSTH的作用下产生基本行信号R；其中，CLKH1～CLKH6是一种脉冲信号，幅度为-10V～+10V，占空比为1/4(本文中出现的占空比均定义为信号的低电平时间比信号周期)，频率由显示屏的分辨率M×N×3以及显示屏的刷新频率F决定，大小为

CLKH1，CLKH2，CLKH3，CLKH4的低电平脉冲依次延迟时间，CLKH5比CLKH3提前一个周期 CLKH6比CLKH4提前一个周期

VSTH是一种脉冲信号，幅度为-10V～+10V，占空比1/M，频率与显示屏刷新频率F相等，当其在该帧时间内的低电平结束时，时钟信号CLKH1开始该帧时间内的第一次低电平；经过行移位寄存器单元得到的基本行信号R是一种脉冲信号，幅度为-10V～+10V，占空比为1/M，频率与显示屏的刷新频率F相同，R1在该帧时间内的低电平与时钟信号CLKH1在该帧时间内的第一次低电平同时出现，低电平持续时间与时钟信号CLKH1的低电平持续时间相同，以后每一级移位寄存器的输出相对于前一级的输出均延迟一个低电平时间。

后一行的移位寄存器单元与前一行的移位寄存器单元的输出端相连，每行的移位寄存器单元在VSTH信号、两个时钟信号及一个直流正电源信号VDDH的控制下，依次移位VSTH信号，并输出负脉冲信号。

每个行移位寄存器均接有行缓冲器，每个行缓冲器均由四个级联的反相器构成，第一级反相器的输入是行移位寄存器产生的基本行信号R，第一级反相器的输出作为第二级反相器的输入，第二级反相器的输出作为第三级反相器的输入，第三级反相器的输出作为第四级反相器的输入；每一级反相器单元均由4个P沟道的P-Si TFT管构成，在输入信号以及外加电压信号的控制下工作。

将所述各级基本行信号R通过四个级联的反相器后，生成具有特定波形的行驱动信号RD，RD也是一种脉冲信号，幅度为-10V～+10V，频率与显示屏的刷新频率F相等，同基本行信号R的波形一致。

列驱动器由列移位寄存器、列缓冲器及传输门构成。每个列移位寄存器均接有列缓冲器，每个列移位寄存器单元均由6个P沟道P-Si TFT构成，在基本时钟信号CLKL1～CLKL6以及起始信号VSTL的作用下产生基本列信号C；其中，CLKL1～CLKL6是一种脉冲信号，幅度为-10V～+10V，占空比为1/4，频率由显示屏的分辨率M×N×3、刷新频率F以及分块的数目X决定，大小为

其中，N必须能够被X整除，并且X是4的倍数，X与行数M无关。CLKL1，CLKL2，CLKL3，CLKL4的低电平脉冲依次延迟

时间，CLKL5比CLKL3提前一个周期

CLKL6比CLKL4提前一个周期

VSTL是一种脉冲信号，幅度为-10V～+10V，占空比为1/X，频率由显示屏的分辨率M×N×3以及刷新频率F决定，大小为F·M，当其在该行时间内的低电平结束时，时钟信号CLKL1开始该行时间内的第一次低电平；经过列移位寄存器单元得到的基本列信号C是一种脉冲信号，幅度为-10V～+10V，频率由显示屏刷新频率F以及行数M决定，大小为F·M，其在该行时间内的低电平与时钟信号CLKL1在该行时间内的第一次低电平同时出现，低电平持续时间与时钟信号CLKL1的低电平持续时间相同，每一级移位寄存器的输出相对于前一级的输出均延迟一个低电平时间。

后一个BLOCK的列移位寄存器单元与前一个BLOCK的列移位寄存器单元的输出端相连，每个BLOCK的列移位寄存器单元在VSTL信号、两个时钟信号及一个直流正电源信号VDDL的控制下，依次移位VSTL信号，并输出负脉冲信号。

列缓冲器同样由四个级联的反相器构成，第一级反相器的输入是列移位寄存器产生的基本列信号C，第一级反相器的输出作为第二级反相器的输入，第二级反相器的输出作为第三级反相器的输入，第三级反相器的输出作为第四级反相器的输入；每一级反相器单元均由4个P沟道的P-Si TFT管构成，在输入信号以及外加电压信号的控制下工作。

将所述各级基本列信号C通过四个级联的反相器后，生成具有特定波形的列驱动信号CD，CD也是一种脉冲信号，幅度为-10V～+10V，频率由显示屏刷新频率F以及行数M决定，大小为F·M。

缓冲器的作用是改善移位寄存器输出波形，提高电路的驱动能力，形成行驱动信号RD和列驱动信号CD。

每个像素驱动电路均由2个P沟道P-Si TFT M1和M2、存储电容C、发光器件OLED构成，其中，RDQ是行选通信号(Q是整数，1≤Q≤M，M代表显示屏的行数，Q代表M行中的第Q行)；DA_B是经过第A个BLOCK内的第B个传输门获得的数据信号(X是列驱动电路中总的BLOCK数，即分块数；Y是每个BLOCK内传输门的个数，X×Y＝3×N，N是显示屏的列数；A是整数，1≤A≤X，代表X个BLOCK中的第A个；B为整数，1≤B≤Y，代表每个BLOCK中的第B个传输门)。

当行扫描信号RDQ为低电平时，该行内所有像素驱动电路中的开关管M1导通。此时，在外部程序控制下，产生CDA信号，在CDA信号的控制下，第A个BLOCK中的所有Y个传输门同时开启。外部数据信号Vdata B就会通过该BLOCK中的第B个传输门，输出到像素驱动电路的数据线上，即数据信号DA_B，从而与行驱动信号RDQ一起，驱动第Q行、第[Y×(A-1)+B]列的像素驱动电路中的OLED工作。

数据信号DA_B通过开关管M1给存储电容C充电，同时驱动OLED发光；当RDQ变为高电平时，对应行的所有像素驱动电路中的开关管M1关闭，但是由于电容C没有放电通路，因此继续维持OLED发光，直到下一次行选通信号到来。

本专利电路的特征在于：所述电路结构集成于显示屏的衬底上，由全P沟道P-Si TFT构成，能够有效的减少***引线，降低***驱动电路的复杂性，简化TFT的制作工艺，降低成本，提高成品率。

可以理解，上述有关本发明的概述以及下面的详细描述是用于举例和说明，并试图提供对于权利要求所保护发明的更进一步的解释。

附图说明

图1：有源OLED显示屏屏上驱动电路整体结构示意图；

图2：实施例1对应的有源OLED显示屏屏上驱动电路原理图；

图3：实施例1对应的行驱动器原理图；

图4：实施例1对应的列驱动器原理图；

图5：实施例1对应的移位寄存器原理图；

图6(a)：实施例1对应的行移位寄存器时钟信号及输出信号波形图；

图6(b)：实施例1对应的列移位寄存器时钟信号及输出信号波形图；

图7(a)：实施例1对应的缓冲器(4级反相器)原理图；

图7(b)：实施例1对应的脉冲电压源VDDH1/VDDL1波形图；

图8：实施例1对应的像素驱动电路原理图。

具体实施方式

实施例1：

该实施例对应图1中的Y＝24，X＝40，M＝240，N＝320，从而X×Y＝N×3＝960。

以分辨率QVGA(240×320×3)、刷新频率60Hz的有源OLED显示屏为例，说明有源OLED显示屏屏上驱动电路的工作原理。

基于该发明的上述实例，有源OLED显示屏屏上驱动电路原理图如图2所示，主要包括三个部分：行驱动器、列驱动器、像素驱动电路阵列。

外部时钟信号发生器产生如图6(a)所示的VSTH信号，该信号为脉冲信号，幅值为-10V～+10V，频率为60Hz，占空比为1/240；外部时钟信号发生器产生如图6(a)所示的基本行时钟信号CLKH1～CLKH6，它们均为脉冲信号，幅值为-10V～+10V，频率为3.6KHz，占空比为1/4。其中，CLKH1，CLKH2，CLKH3，CLKH4的低电平脉冲依次延迟1/4个周期，即69.44μs，CLKH5比CLKH3提前一个周期(277.76μs)，CLKH6比CLKH4提前一个周期(277.76μs)。行移位寄存器在上述起始信号VSTH和时钟信号CLKH1～CLKH6的控制下，依次生成各行的基本行信号(R1、R2……R240)，它们是幅值为-10V～+10V、频率为60Hz、占空比为1/240的脉冲信号，波形如图6(a)所示。这些基本行信号分别通过与之对应的四级反相器F1～F4，产生具有特定波形的行驱动信号(RD1、RD2、……RD240)，它们是幅值为-10V～+10V、频率为60Hz、占空比为1/240的脉冲信号，基本行信号经过缓冲电路后，波形得到改善，提高了驱动能力。行驱动信号RD1～RD240分别与第1行～第240行的所有像素驱动电路中的行扫描信号相连，为像素驱动电路中的开关管TFT提供开启信号。

当行驱动器选通某一行像素后，列驱动器开始工作。列驱动器采取分块(BLOCK)处理的方法，将数据线分成40个BLOCK(BLOCK1～BLOCK40，对应图1中的X＝40，对应技术方案中1≤A≤40)，每个BLOCK同时为24个子像素传送数据，并且各个BLOCK共用24根数据线(Vdata1～Vdata24)。外部时钟信号发生器产生如图6(b)所示的VSTL信号，该信号为脉冲信号，幅值为-10V～+10V，频率为14.4KHz，占空比为1/40；外部时钟信号发生器产生如图6(b)所示的基本列时钟信号CLKL1～CLKL6，它们均为脉冲信号，幅值为-10V～+10V，频率为144KHz，占空比为1/4。其中，CLKL1，CLKL2，CLKL3，CLKL4的低电平脉冲依次延迟1/4个周期，即1.736μs，CLKL5比CLKL3提前一个周期(6.944μs)，CLKL6比CLKL4提前一个周期(6.944μs)。列移位寄存器在上述起始信号VSTL和时钟信号CLKL1～CLKL6的控制下，依次生成各BLOCK的基本列信号C1～C40，它们是具有幅值为-10V～+10V的脉冲信号，占空比为1/40，频率为14.4KHz，这些基本列信号分别通过与之对应的四级反相器F1～F4，产生具有特定波形的列驱动信号CD1～CD40，波形同C1～C40，如图6(b)所示，它是幅值为-10V～10V、频率为14.4KHz、占空比为1/40的脉冲信号。

CD1～CD40分别与BLOCK1～BLOCK40中的24个传输门的控制端相连，当对应于第A个BLOCK内的CD信号为低电平时，该BLOCK中的24个传输门全部同时打开，来自外部数据存储器的数据信号VdataB(1≤B≤24)通过对应的传输门，在该行、该BLOCK对应像素驱动电路的数据线上的数据信号DA_B与该行驱动信号一起驱动该有源OLED显示屏的第[24×(A-1)+B]列按照所给的数据电压发光。

当24个外部数据线Vdata1～Vdata24全部通过该BLOCK的24个传输门，在像素驱动电路的数据线上的数据信号DA₁～DA₂₄就与该行驱动信号一起驱动该行的第[24×(A-1)+1～24×(A-1)+24]列像素单元工作。

图2中，VDD为18V的直流电压；GND为0电位；VSSL为-10V的直流电压，VDDL为10V的直流电压；VDDL1为脉冲电压，波形如图7(b)所示；VSSH为-10V的直流电压；VDDH为10V的直流电压；VDDH1为脉冲电压，波形如图7(b)所示。

图3是本发明中的行驱动器原理图，它由D1～D240组成的240位移位寄存器以及240组缓冲器构成，而每一组的缓冲器均是由四级反相器F1～F4组成。行驱动器在起始信号VSTH、时钟信号CLKH1～CLKH6以及电压信号的控制下，产生具有特定波形的行驱动信号RD1～RD240，波形同R1～R240，如图6(a)所示。每级移位寄存器D1、D2、D3……D240的输出分别经过对应的4级反相器F1～F4之后，保证原有信号的极性，但是增大了电路的驱动能力。相关波形图如图6(a)所示。相邻行驱动信号之间，后一个行驱动信号总是比前一个行驱动信号延迟一个低电平时间(69.44μs)，图3中有关电压描述如下：VSSH为-10V直流电压，VDDH为10V直流电压，GND为0电位，VDDH1为脉冲电压(如图7(b)所示)。

图4是本发明中列驱动器原理图，它由D1～D40组成的40位移位寄存器、40组四级反相器F1～F4组成的缓冲器、40组T1～T24组成的960个传输门构成。列驱动器将数据信号分成40个块，以块内并行、块间串行的方式给OLED像素驱动电路阵列传送数据，有效的减少***引线，驱动有源OLED显示屏发光。具体的步骤是：当某行像素被选通后，列驱动器开始工作，列驱动器在起始信号VSTL、时钟信号CLKL1～CLKL6以及电压信号的控制下，产生具有特定波形的列驱动信号CD1～CD40，控制信号CD1～CD40分别为BLOCK1～BLOCK40中的24个传输门提供开启控制信号，24个数据Vdata1～Vdata24同时经过同一BLOCK内部的24个传输门并行的送入到OLED显示屏的相应的像素驱动电路的DA₁～DA₂₄，(A是1～40的整数，代表40个BLOCK中的一个)上，各个BLOCK共用这24个数据线，从而减少了***引线的数目，提高了集成度。当下一行被选通时，列驱动器重复上述过程，直到最后一行选通，完成一帧数据的传送及显示。图4中有关电压描述如下：VSSL为-10V的直流电压，VDDL为10V的直流电压，GND为0电位，VDDL1为脉冲电压(如图7(b)所示)。

图5是本发明中涉及的移位寄存器电路原理图，它是构成本发明中的行驱动器、列驱动器的关键电路之一。如图5所示，每个移位寄存器单元由6个P沟道P-Si TFT构成。该结构受如图6所示的输入激励信号VSTH/VSTL(行驱动器的移位寄存器使用VSTH，列驱动器的移位寄存器VSTL)以及6个时钟信号控制(行驱动器的移位寄存器使用CLKH1～CLKH6，列驱动器的移位寄存器CLKL1～CLKL6)。以行驱动器中的移位寄存器的第一级移位单元(D1)为例，说明具体的工作原理及过程：当VSTH信号变为低电平、CLKH1和CLKH3为高电平的时候，P1管导通，Q点被充电，导致P5管导通，P5管的栅源电容开始充电。同时P4管也导通，将Qb点的电位拉到高电平，导致P2、P6管截止，此时CLKH1信号还是高电平，第一级输出R1为高电平。当VSTH信号变为高电平，CLKH3为高电平，CLKH1变为低电平时，P1管截止，但是由于栅源电容的存在，使得P5管继续维持在导通状态，此时CLKH1信号为低电平，使得第一级输出R1为低电平。下一个时钟周期VSTH和CLKH3仍然为高电平，此时P5管继续维持导通，CLKH1也变为高电平，R1为高电平。P5管一直维持导通到CLKH3信号变为低电平，此时P3管导通，Qb点被充电，P2管和P6管也随之导通，P5管截止，使得第一级输出R1保持高电平，此后，在未出现新的激励信号VSTH之前，P5管将始终工作在截止状态，输出端通过P6管与VDDHVDDL持高电平，一直到新的激励信号VSTH到来。后一级移位单元以前一级移位单元的输出为激励信号，工作原理相同。

移位寄存器输出信号R1、R2……R240的波形如图6(a)所示。在这里，值得指出的是第5、6个移位单元。由外部时钟信号发生器产生CLKH5，加在第5个移位单元上。当CLKH5第一次出现低电平时，激励信号还没有到来，保证了第五级输出保持高电平，直到第四级输出激励信号到来为止。由外部时钟信号发生器产生CLKH6，加在第6个移位单元上，原理与第5单元相同。

图6是本发明中的移位寄存器所加的时钟信号及输出信号波形图。对于图5所示的移位寄存器，除了前四个移位单元外，以4个移位单元为一组，所加的时钟信号依次为CLKH5/1(CLKL5/1)、CLKH6/2(CLKL6/2)、CLKH1/3(CLKL1/3)、CLKH2/4(CLKL2/4)，以此重复进行。

图7(a)是本发明中涉及的缓冲器电路原理图，它是构成本发明中的行驱动器、列驱动器的重要单元，由4个反相器构成。

行缓冲器的每个反相器单元受2个电源信号VDDH/VDDH1、VSSH以及1个输入信号控制，对第一级反相器施加第一电源信号VDDH1和第二直流负电源信号VSSH；向第二至第四级反相器施加第二直流负电源信号VSSH和第三直流正电源信号VDDH。

列缓冲器的每个反相器单元受2个电源信号VDDL/VDDL1、VSSL以及1个输入信号控制，对第一级反相器施加第一电源信号VDDL1和第二直流负电源信号VSSL；向第二至第四级反相器施加第二直流负电源信号VSSL和第三直流正电源信号VDDL。

4级反相器的输出与输入同相，但可改善输出波形，提高驱动能力。第一级反相器的输入是行移位寄存器产生的基本行信号R1～R240或者列移位寄存器产生的基本列信号C1～C40，第一级反相器的输出作为第二级反相器的输入，第二级反相器的输出作为第三级反相器的输入，第三级反相器的输出作为第四级反相器的输入。每一级反相器单元由4个P沟道的P-Si TFT管构成。

在输入信号以及3个外加电压信号的控制下工作。其中，VSSH/VSSL为一10V直流电压信号，VDDH/VDDL为+10V直流电压信号，VDDH1/VDDL1为脉冲电压(波形如图7(b)所示)。

以行驱动器中的第一组缓冲器的第一级反相器单元为例，说明反相器的工作原理，当输入R1为低电平的时候，T1管导通，T2管截止。T4管的漏源连接在一起，相当于一个电容。T4管在T1管导通的时候充电，电压为此时的输出电压。这时通过T1管的电流仅仅是T2管的漏电电流，十分小的漏电电流通过高导通的T1，使反相器的输出电压OUT1十分接近VDDH1。当输入为高电平的时候，T1管截止，由于T4管的电容效应，此时T2管栅极电压将低于VSSH，VSSH是-10V直流电压，这将使T2管完全导通，使输出十分接近VSSH。该缓冲器由4级反相器构成，向第一级反相器单元施加如图7(b)所示的第一电源信号VDDH1/VDDL1，幅值如图7(b)所示，初始电压值为18V持续1us，然后保持12V不变。目的是在初始输入为高电平的情况下，在低电平到来时使T1管能完全导通，达到很好的反相效果。向其它各级反相器施加第二直流电源信号VDDH/VDDL，VDDH/VDDL是10V的直流电压。

如图8所示，每个像素驱动电路均由2个P沟道P-Si TFT、1个存储电容C、1个发光器件OLED构成。其中，RDQ是行选通信号(Q是整数，1≤Q≤240)；DA_B是经过第A(1≤A≤40)个BLOCK内的第B个(1≤B≤24)传输门获得的数据信号。以第一行第一个BLOCK中的第一个像素为例说明：当行扫描信号RD1为低电平时，第一行所有像素驱动电路中的开关管M1导通，在CD1的控制下，第一个BLOCK中的24个传输门同时开启。数据D1₁通过第一个BLOCK中的传输门T1输出到像素驱动电路的数据线上，该数据信号D1₁通过开关管M1给存储电容C充电，同时驱动OLED发光；当RD1变为高电平时，第一行的所有像素驱动电路中的开关管M1关闭，但是由于电容C没有放电通路，因此继续维持OLED发光，直到下一次行选通信号到来。

本发明不局限于上述特定的实施例，本发明应当这样理解，在不脱离所属权利要求限定的本发明精神和范围的前提下，本领域技术人员可以设想出许多其他的替换、修改及变更，其都应包括在本发明的范围之内。

Claims

1、一种集成型有源OLED屏上驱动电路，由行驱动器、列驱动器、像素驱动电路阵列构成，其特征在于：

(1)整个屏上驱动电路都是由全P沟道的P-Si TFT构成；

(2)行驱动器产生基本行信号R和具有特定波形的行驱动信号RD，用所产生的具有特定波形的行驱动信号RD逐行开启OLED像素驱动电路阵列中的开关TFT管；

(3)列驱动器产生基本列信号C和具有特定波形的列驱动信号CD，用所产生的具有特定波形的列驱动信号CD开启对应BLOCK中的所有传输门，使来自于数据线的数据信号Vdata1～VdataY通过该BLOCK中的传输门传送到像素驱动电路阵列中的相应的数据线上，进而驱动有源OLED显示屏发光。

2、如权利要求1所述的集成型有源OLED屏上驱动电路，其特征在于：行驱动器由行移位寄存器和行缓冲器构成。

3、如权利要求2所述的集成型有源OLED屏上驱动电路，其特征在于：

(1)每个行移位寄存器单元由6个P沟道P-Si TFT构成，在基本时钟信号CLKH1～CLKH6以及起始信号VSTH的作用下产生基本行信号R；CLKH1～CLKH6是一种脉冲信号，幅度为-10V～+10V，占空比为1/4，频率由显示屏的分辨率M×N×3、刷新频率F Hz决定，大小为

(2)CLKH1、CLKH2、CLKH3、CLKH4的低电平脉冲依次延迟

CLKH5比CLKH3提前一个周期

CLKH6比CLKH4提前一个周期

VSTH是一种脉冲信号，幅度为-10V～+10V，占空比为1/M，频率与显示屏刷新频率F相等，当其在该帧时间内的低电平结束时，时钟信号CLKH1开始该帧时间内的第一次低电平；

(3)经过行移位寄存器单元得到的基本行信号R是一种脉冲信号，幅度为-10V～+10V，占空比为1/M，频率与显示屏的刷新频率F相同，R1的低电平与时钟信号CLKH1在该帧时间内的第一次低电平同时出现，低电平持续时间与时钟信号CLKH1的低电平持续时间相同，每一级移位寄存器的输出相对于前一级的输出均延迟一个低电平时间。

(4)每个行缓冲器由四个级联的反相器构成，第一级反相器的输入是行移位寄存器产生的基本行信号R，第一级反相器的输出作为第二级反相器的输入，第二级反相器的输出作为第三级反相器的输入，第三级反相器的输出作为第四级反相器的输入；

(5)将所述各级基本行信号R通过四个级联的反相器后，生成具有特定波形的行驱动信号RD，RD也是一种脉冲信号，幅度为-10V～+10V，频率与显示屏的刷新频率F相等，同基本行信号R的波形一致。

4、如权利要求3所述的集成型有源OLED屏上驱动电路，其特征在于：行缓冲器的每一级反相器单元均由4个P沟道的P-Si TFT管构成，在输入信号以及2个外加电压信号的控制下工作；对第一级反相器施加第一电源信号VDDH1和第二直流负电源信号VSSH，向第二至第四级反相器施加第二直流负电源信号VSSH和第三直流正电源信号VDDH；VSSH为-10V直流电压信号；VDDH为+10V直流电压信号；VDDH1初始电压值为18V，持续1us后保持12V不变。

5、如权利要求1所述的集成型有源OLED屏上驱动电路，其特征在于：列驱动器由列移位寄存器、列缓冲器及传输门构成，每个列移位寄存器均接有列缓冲器。

6、如权利要求5所述的集成型有源OLED屏上驱动电路，其特征在于：

(1)每个列移位寄存器单元均由6个P沟道P-Si TFT构成，在基本时钟信号CLKL1～CLKL6以及起始信号VSTL的作用下产生基本列信号C；其中，CLKL1～CLKL6是一种脉冲信号，幅度为-10V～+10V，占空比为1/4，频率由显示屏的分辨率M×N×3、刷新频率F以及分块的数目X决定，大小为

其中，N必须能够被X整除，并且X是4的倍数；

(2)CLKL1、CLKL2、CLKL3、CLKL4的低电平脉冲依次延迟

时间，CLKL5比CLKL3提前一个周期

CLKL6比CLKL4提前一个周期 VSTL是一种脉冲信号，幅度为-10V～+10V，占空比为1/X，频率由显示屏的分辨率M×N×3以及刷新频率F决定，大小为F·M，当其在该行时间内的低电平结束时，时钟信号CLKL1开始该行时间内的第一次低电平；

(3)经过列移位寄存器单元得到的基本列信号C是一种脉冲信号，幅度为-10V～+10V，频率由显示屏刷新频率F以及行数M决定，大小为F·M，C1的低电平与时钟信号CLKL1在该行时间内的第一次低电平同时出现，低电平持续时间与时钟信号CLKL1的低电平持续时间相同，每一级移位寄存器的输出相对于前一级的输出均延迟一个低电平时间；

(4)列缓冲器同样由四个级联的反相器构成，第一级反相器的输入是列移位寄存器产生的基本列信号C，第一级反相器的输出作为第二级反相器的输入，第二级反相器的输出作为第三级反相器的输入，第三级反相器的输出作为第四级反相器的输入；

(5)将所述各级基本列信号C通过四个级联的反相器后，生成具有特定波形的列驱动信号CD，CD也是一种脉冲信号，幅度为一10V～+10V，频率由显示屏刷新频率F以及行数M决定，大小为F·M。

7、如权利要求6所述的集成型有源OLED屏上驱动电路，其特征在于：列缓冲器的每一级反相器单元均由4个P沟道的P-Si TFT管构成，在输入信号以及2个外加电压信号的控制下工作；对第一级反相器施加第一电源信号VDDL1和第二直流负电源信号VSSL，向第二至第四级反相器施加第二直流负电源信号VSSL和第三直流正电源信号VDDL；VSSL为-10V直流电压信号；VDDL+10V直流电压信号；VDDL1初始电压值为18V，持续1us后保持12V不变。

8、如权利要求1所述的集成型有源OLED屏上驱动电路，其特征在于：每个像素驱动电路均由2个P沟道P-Si TFT、存储电容C、发光器件OLED构成；当行扫描信号RDQ为低电平时，该行内所有像素驱动电路中的开关管M1导通，在CDA信号的控制下，第A个BLOCK中的Y个传输门同时开启，外部数据信号Vdata B通过第A个BLOCK的第B个传输门，输出到像素驱动电路的数据线上，即数据信号DA_B，从而与行驱动信号RDQ一起，驱动第Q行、第[Y×(A-1)+B]列的像素驱动电路中的OLED工作。

9、如权利要求3所述的集成型有源OLED屏上驱动电路，其特征在于：后一行的移位寄存器单元与前一行的移位寄存器单元的输出端相连，每行的移位寄存器在VSTH信号、两个时钟信号及一个直流正电源信号VDDH的控制下，依次移位VSTH信号，并输出负脉冲信号；除了前四个移位单元外，以4个移位单元为一组，所加的时钟信号依次为CLKH5/1、CLKH6/2、CLKH1/3、CLKH2/4，以此重复进行。

10、如权利要求6所述的集成型有源OLED屏上驱动电路，其特征在于：后一个BLOCK的列移位寄存器单元与前一个BLOCK的列移位寄存器单元的输出端相连，每个BLOCK的列移位寄存器在VSTL信号、两个时钟信号及一个直流正电源信号VDDL的控制下，依次移位VSTL信号，并输出负脉冲信号；除了前四个移位单元外，以4个移位单元为一组，所加的时钟信号依次为CLKL5/1、CLKL6/2、CLKL1/3、CLKL2/4，以此重复进行。