JP2014533000A - 低誘電率配線層に基板貫通ビアのパターンを形成するための低誘電率誘電体保護スペーサ - Google Patents
低誘電率配線層に基板貫通ビアのパターンを形成するための低誘電率誘電体保護スペーサ Download PDFInfo
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Abstract
低誘電率配線層に基板貫通ビア（ＴＳＶ）のパターンを形成するための低誘電率誘電体保護スペーサが提供される。低誘電率誘電体保護スペーサを形成する方法は、低誘電率誘電体相互接続層にエッチングによってビア開口部を形成することを含む。ビア開口部内および低誘電率誘電体相互接続層上に保護層を堆積させる。ビア開口部の底部および低誘電率誘電体相互接続層の水平面から保護層の少なくとも一部をエッチングによって除去する。このエッチングによって、ビア開口部の側壁上に保護側壁スペーサを残す。ビア開口部の底部および半導体基板にエッチングによって基板貫通ビアを形成する。基板貫通ビアに導電材料を充填する。
Description
関連出願の相互参照
本願は、２０１１年１１月９日に出願されたＲＡＭＡＣＨＡＮＤＲＡＮらの名義の米国仮出願第６１／５５７，８４２号の利益を主張するものである。
本願は、２０１１年１１月９日に出願されたＲＡＭＡＣＨＡＮＤＲＡＮらの名義の米国仮出願第６１／５５７，８４２号の利益を主張するものである。
本開示は概して、集積回路（ＩＣ）に関する。より詳細には、本開示は、低誘電率配線層に基板貫通ビア（ＴＳＶ）のパターンを形成するための低誘電率誘電体保護スペーサに関する。
ＴＳＶ（基板貫通ビア（シリコン貫通ビアとも呼ばれる））は、シリコン基板、サファイア基板、またはその他の種類の基板などの基板をエッチングすることによって形成することができる。このエッチングによって、低誘電率ＩＭＤ（金属間誘電体）層および導電（たとえば、金属）層などの、基板上の材料も貫通される。
低誘電率ＩＭＤをエッチングする際、エッチング剤と低誘電率ＩＭＤ層との間の相互作用によってＴＳＶの低誘電率界面が電気的に劣化するとともに機械的に劣化する恐れがある。エッチングプロセスでは、ＩＭＤ側壁が顕著な鋸歯形状になるとともに、低誘電率側壁材料が損傷する恐れがある。このことは、複数の低誘電率相互接続層にエッチングによって最終的なＴＳＶを形成するときに見られることがある（以下に詳述する図３を参照されたい）。
したがって、ＴＳＶは相互接続膜を劣化させ、非理想的なＴＳＶ形状を生じるので、ライナ堆積および充填を含むその後のＴＳＶ製造ステップが困難になるとともに、ＴＳＶ歩留まりが低減し完全性が低下する可能性がある。従来、エッチング損傷および側壁の粗さに関する問題は、ライナ状分離プロセスおよびＴＳＶ充填プロセスを改善することによって解消されている。
本開示の一態様によって、低誘電率配線層に基板貫通ビア（ＴＳＶ）のパターンを形成するための低誘電率誘電体保護スペーサについて説明する。低誘電率誘電体保護スペーサを形成する方法は、低誘電率誘電体相互接続層にエッチングによってビア開口部を形成することを含む。ビア開口部内および低誘電率誘電体相互接続層上に保護層を堆積させる。ビア開口部の底部および低誘電率誘電体相互接続層の水平面から保護層の少なくとも一部をエッチングによって除去する。このエッチングによって、ビア開口部の側壁上に保護側壁スペーサを残す。ビア開口部の底部および半導体基板にエッチングによって基板貫通ビアを形成する。基板貫通ビアに導電材料を充填する。
本開示のさらなる態様では、低誘電率誘電体保護スペーサを含む半導体ダイについて説明する。半導体ダイは半導体基板を含む。半導体基板は、半導体基板の表面上に低誘電率誘電体相互接続層を含む。半導体ダイは、少なくとも１つの基板貫通ビアも含む。一構成では、基板貫通ビアは低誘電率誘電体相互接続層および半導体基板を貫通して延びる。半導体ダイは、基板貫通ビアと低誘電率誘電体相互接続層との間に保護スペーサをさらに含む。
本開示の別の態様では、半導体ダイは、低誘電率誘電体相互接続層を保護するための手段を含む。半導体ダイは半導体基板を含む。半導体基板は、半導体基板の表面上に低誘電率誘電体相互接続層を含む。半導体ダイは、少なくとも１つの基板貫通ビアも含む。一構成では、基板貫通ビアは低誘電率誘電体相互接続層および半導体基板を貫通して延びる。半導体ダイは、基板貫通ビアと低誘電率誘電体相互接続層との間に配設された低誘電率誘電体相互接続層を保護するための手段をさらに含む。
上記は、以下の詳細な説明がよりよく理解され得るように、本開示の特徴および技術的な利点を、かなり大まかに概説したものである。本開示のさらなる特徴および利点について以下で説明する。本開示と同じ目的を実行するための他の構造を修正または設計するための基礎として、本開示が容易に利用され得ることを当業者は諒解されたい。そのような等価な構成は、添付の特許請求の範囲に記載される本開示の教示から逸脱しないことも当業者は認識されたい。機構と動作方法の両方に関して本開示の特性であると考えられる新規の特徴は、添付の図面と併せて考慮されれば、さらなる目的および利点とともに、以下の説明からよりよく理解されるだろう。しかしながら、図面の各々は例示および説明のみを目的として提供され、本開示の範囲を規定するものとして意図されないことを明確に理解されたい。
本開示のより完全な理解のために、ここで、添付の図面と併せて以下の説明を参照する。
本開示の様々な態様は、低誘電率ＩＭＤ（金属間誘電体）層にエッチングによってＴＳＶ（基板貫通ビア）を形成することによって生じるエッチング損傷および側壁の粗さに関する問題を軽減するための技術を提供する。本開示の一態様によれば、低誘電率配線層に基板貫通ビア（ＴＳＶ）のパターンを形成するための低誘電率誘電体保護スペーサが提供される。半導体ダイの一構成において、保護側壁スペーサは低誘電率相互接続モジュール側壁をエッチング損傷から保護し、一方、側壁表面を平滑化する。平滑な側壁表面が得られるので、エッチング後処理の条件が改善される。さらなる構成では、ＴＳＶと任意の周囲の材料との間の保護側壁スペーサによって提供される酸化物緩衝体がさらなる応力除去を可能にする。さらに、保護側壁スペーサは、様々な種類の膜に、膜がＴＳＶエッチングによって損傷するかどうかとは無関係に、ＴＳＶのパターンを形成するのを可能にし得る。
図１は、本開示の一態様による、バックエンドオブライン（ＢＥＯＬ）相互接続層１３６、１３８、および１４０を有する低誘電率相互接続モジュール１３０を含む集積回路（ＩＣ）パッケージ１００を示す断面図である。典型的には、ＩＣパッケージ１００は、シャロートレンチアイソレーション（ＳＴＩ）領域１５０を含む基板（たとえば、シリコンウェハ）１０２を含む。この構成では、ＳＴＩ領域１５０は半金属または他の同様の材料である。ＳＴＩ領域１５０の上方に、フロントエンドオブライン（ＦＥＯＬ）相互接続層１１０を含む層間誘電体（ＩＬＤ）層１２０が位置している。ＩＬＤ１２０は、デバイス（たとえば、トランジスタ）１１２〜１１６および導電線（ビア）１２１〜１２８を、デバイスに影響を与えることがあるその後の処理ステップから保護し、一方、トランジスタとルーティング層との間の電気絶縁ももたらすことができる。この構成では、ＩＬＤ層１２０は、導電線１２１〜１２８の間の短絡を防止するために酸化ケイ素または他の同様の材料で形成された接触ＩＬＤである。代替構成では、ＩＬＤ層１２０は低誘電率誘電体または他の同様の材料である。ＩＬＤ１２０の上方に低誘電率相互接続層（モジュール）１３０が位置している。
図１に示すように、低誘電率相互接続モジュール１３０は、低誘電率金属間誘電体（ＩＭＤ）層内に形成されたＢＥＯＬ層１３６、１３８、および１４０を含む。典型的には、低誘電率相互接続モジュール１３０は、導電線と分離（たとえば、エッチング停止）層１３４とを有する第１のＢＥＯＬ相互接続層１３６を含む。低誘電率相互接続モジュール１３０は、ビア１４３および１４７〜１４９と、導電線１４４および１４６と、分離（たとえば、エッチング停止）層１３２とを含む第２のＢＥＯＬ相互接続層１３８をさらに含む。低誘電率相互接続モジュール１３０は、研磨停止層１６０によって覆われた、ビア１４１と導電線１４２とを含む第３のＢＥＯＬ相互接続層１４０をさらに含む。この構成では、第１のＢＥＯＬ相互接続層１３６の導電線、第２のＢＥＯＬ相互接続層１３８の導電線１４４および１４６、第３のＢＥＯＬ相互接続層１４０の導電線１４２、ならびにビア１４１、１４３、１４７、および１４９は銅または他の同様の導電材料で形成される。さらに、研磨停止層１６０は、炭化ケイ素、窒化ケイ素、または他の同様の保護材料で形成されてよい。低誘電率金属間誘電体は、ガラス、炭素／窒素／フッ素をドープされた多孔性の酸化物と無孔の酸化物の両方、ポリマー、スピンオンガラス、および他の同様の無機絶縁体などの材料を含んでよい。
図２は、本開示の一態様による、スペーサ層およびＴＳＶ（基板貫通ビア）用の拡大されたＴＳＶ開口部２７２を設けるためのフォトレジスト層２７０を含む、図１のＩＣパッケージ２００を例示する断面図を示す。ＴＳＶ開口部２７２が拡大されているので、以下により詳しく説明する保護層が補償される。図２に示すように、低誘電率相互接続モジュール１３０の表面上に研磨停止層１６０を堆積させた後、リソグラフィプロセスによって、実際の最終的なＴＳＶ（図７および図８参照）よりもわずかに大きいＴＳＶ（基板貫通ビア）開口部２７２を画定する。この構成では、ＴＳＶ形状のサイズは０．２５マイクロメートル（μｍ）〜２０マイクロメートル程度である。この方法を適用できる代表的な技術は１３０ｎｍのノードから５ｎｍのノードまでである。
図３は、本開示の一態様による、低誘電率相互接続モジュール１３０の側壁３７４の鋸歯形状を示す、図２のＩＣパッケージ３００を例示する断面図を示す。典型的には、フォトレジスト層３７０に従って低誘電率相互接続モジュール１３０をエッチングしてビア開口部３７２を形成すると、図３に示すように低誘電率相互接続モジュール１３０の側壁３７４が削られ損傷する恐れがある。
図４は、本開示の一態様による、ＴＳＶの低誘電率界面の電気的劣化および機械的劣化を示す、図３のＩＣパッケージ４００を例示する断面図を示す。図４では、フォトレジスト層３７０層は除去されている。
ＴＳＶ（基板貫通ビア）を掘削するために使用されるＴＳＶ（たとえば、ボッシュ）エッチングと相互接続層モジュール１３０の低誘電率ＩＭＤ層との間の相互作用によって、低誘電率相互接続モジュール１３０とＴＳＶとの間の低誘電率界面が電気的に劣化するとともに機械的に劣化する恐れがあることに留意されたい。このプロセスによって、ビア開口部４７２内の低誘電率相互接続モジュール１３０の側壁４７４が顕著な鋸歯形状になりかつ損傷を受ける。したがって、ビア開口部４７２によって形成されるＴＳＶは、劣化した相互接続膜の影響を受ける。非理想的なＴＳＶ形状を生じるので、ライナ堆積および充填を含むその後のＴＳＶ処理が困難になるとともに、ＴＳＶ歩留まりが低減し完全性が低下する可能性がある。
図５は、本開示の一態様による、堆積した保護層を含む、図４のＩＣパッケージ５００を示す断面図である。本明細書において説明するように、（たとえば、低濃度の酸素を含む）低誘電率材料を腐食させることもまたは損傷することもない薬剤から成るエッチングプロセスを低誘電率適合エッチングプロセスと呼ぶことがある。この構成では、低誘電率適合エッチングプロセスによって低誘電率相互接続モジュール１３０の低誘電率ＭＩＤ層をエッチングする。エッチングが（エンドポイント信号によって示されるかまたは選択性の高いエッチングによって補助されることによって）接触ＩＬＤ１２０またはＳＴＩ層１５０の硬い酸化ケイ素に到達した後、ＩＣパッケージ５００全体に保護誘電体層５２０を堆積させる。保護誘電体層５２０は、非フッ素化シリカガラス（ＵＳＧ）、オルトケイ酸テトラエチル（ＴＥＯＳ）、酸化ケイ素、窒化ケイ素、有機膜、または絶縁体膜を形成するための他の同様の前駆体の層として形成されてよい。
図５にさらに示すように、保護誘電体層５２０の指向性エッチング５８０を行う。この構成では、指向性エッチング５８０は指向性反応性イオンエッチング（ＲＩＥ）プロセスであってよい。典型的には、指向性ＲＩＥプロセスは、低誘電率側壁５７４を覆う保護スペーサを形成し、一方、水平面、たとえば研磨停止層１６０およびＩＬＤ１２０上に膜を残さない。図６に示す構成では、保護を向上させるために研磨停止層１６０の水平面上に少量の保護膜を残す。
図６は、本開示の一態様による、エッチングされた側壁保護スペーサ層６２０を含む、図５のＩＣパッケージ６００を例示する断面図を示す。典型的には、側壁保護スペーサ６２０は低誘電率相互接続モジュール１３０を保護する。さらに、側壁保護スペーサ６２０は側壁６７４の任意のトポグラフィを平滑化する働きもする。図６に示す構成では、場合によっては、角部６７６および６７８の保護を向上させるために研磨停止層１６０の水平面上に少量の保護膜を残す。低誘電率側壁表面６７４が覆われ保護された後、図７に示すように基板１０２にビア開口部を形成する。
図７は、本開示の一態様による、基板貫通エッチングの後の、図６のＩＣパッケージ７００を例示する断面図を示す。低誘電率側壁表面７７４が保護側壁スペーサ７２０によって覆われ保護された後、ボッシュエッチングなどのエッチングによってＴＳＶ開口部７０８を形成するが、この場合、低誘電率相互接続モジュール１３０に対するこのエッチングの影響についての注意は最低限で済む。この構成では、保護側壁スペーサ７２０によって、ＴＳＶ開口部のサイズがリソグラフィによって画定される寸法７０４から最終的なエッチング直径７０６に縮小する。エッチングが完了した後、図８に示すように、ＴＳＶライナ／充填／ＣＭＰ（化学機械的研磨）プロセスを行ってよい。
図８は、本開示の一態様による、ライナ分離層８５０と側壁保護スペーサ層８２０とを有する基板貫通ビア８９０を含む、図７のＩＣパッケージ８００を例示する断面図を示す。典型的には、低誘電率相互接続モジュール１３０に埋め込まれたＴＳＶ８９０の部分は、その部分と低誘電率相互接続モジュール１３０との間に酸化物緩衝層（保護側壁スペーサ）８２０を有する。酸化物緩衝層８２０はまた、たとえばＴＳＶ８９０の膨張によって生じるＴＳＶ８９０と低誘電率相互接続モジュール１３０との間の応力をさらに除去する。この構成では、ＴＳＶ８９０の側壁を囲む半金属ライナ分離層８５０を形成する。次いで、ＴＳＶに銅または他の同様な導電材料を充填する。
図８はＴＳＶ８９０の形成を最終ステップとして示しているが、ＴＳＶ８９０を形成した後に追加の導電層を形成してよい。したがって、側壁保護スペーサ８２０を使用すると低誘電率相互接続モジュール側壁をエッチング損傷から保護することができ、一方、側壁表面を平滑化するとエッチング後処理の条件を向上させることができる。さらに、ＴＳＶ８９０と任意の周囲の材料との間の側壁保護スペーサ８２０によって提供される酸化物緩衝体がさらなる応力除去を可能にする。最後に、側壁保護スペーサ８２０は、任意の種類の膜に、膜がＴＳＶエッチングによって損傷するかどうかとは無関係に、ＴＳＶ８９０のパターンを形成することを可能にし得る。
一構成では、ＩＣパッケージ８００は、貫通ビアと低誘電率誘電体相互接続層との間に配設された低誘電率誘電体相互接続層を保護するための手段を含む。一態様では、保護手段は、保護手段によって提唱される機能を実行するように構成された、図８の側壁保護スペーサ層８２０であってよい。別の態様では、上記の手段は、上記の手段によって提唱される機能を実行するように構成されたデバイスまたは任意の層であってよい。
図９は、本開示の一態様による、低誘電率配線層に基板貫通ビア（ＴＳＶ）のパターンを形成するための低誘電率誘電体保護スペーサを形成するための方法９００を示すブロック図である。ブロック９１０において、たとえば図２〜図４に示すように、低誘電率誘電体相互接続層にエッチングによってビア開口部２７２／３７２／４７２を形成する。ブロック９１２において、たとえば図５に示すように、ビア開口部内および低誘電率誘電体相互接続層上に保護誘電体層５２０を堆積させる。ブロック９１４において、ビア開口部の底部および低誘電率誘電体相互接続層の水平面から保護層をエッチングによって除去する。たとえば、図６に示すように、保護層をエッチングしてビア開口部の側壁６７４上に側壁保護スペーサ６２０を残す。ブロック９１６において、図７に示すように、保護側壁スペーサで覆われたビア開口部の底部および半導体基板にエッチングによって基板貫通ビアを形成する。ブロック９１８において、たとえば図８に示すように基板貫通ビア８９０を充填する。
図１０は、本開示の一実施形態が有利に使用され得る例示的なワイヤレス通信システム１０００を示すブロック図である。例示のために、図１０は、３つの遠隔ユニット１０２０、１０３０および１０５０、ならびに２つの基地局１０４０を示す。ワイヤレス通信システムがこれよりも多くの遠隔ユニットおよび基地局を有してもよいことが認識されるだろう。遠隔ユニット１０２０、１０３０、および１０５０は、開示する低誘電率誘電体保護スペーサを含むＩＣデバイス１０２５Ａ、１０２５Ｃ、および１０２５Ｂを含む。ＩＣを含む任意のデバイスは、基地局、スイッチングデバイス、およびネットワーク機器を含む、本明細書で開示される低誘電率誘電体保護スペーサも含み得ることが認識されるだろう。図１０は、基地局１０４０から遠隔ユニット１０２０、１０３０および１０５０への順方向リンク信号１０８０、ならびに遠隔ユニット１０２０、１０３０および１０５０から基地局１０４０への逆方向リンク信号１０９０を示す。
図１０では、遠隔ユニット１０２０は携帯電話として示され、遠隔ユニット１０３０はポータブルコンピュータとして示され、遠隔ユニット１０５０はワイヤレスローカルループシステム内の固定ロケーション遠隔ユニットとして示される。たとえば、遠隔ユニットは、携帯電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、ＧＰＳ対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、メータ読取り機器などの固定ロケーションデータユニット、またはデータもしくはコンピュータ命令の記憶もしくは取り出しを行う任意の他のデバイス、またはそれらの任意の組合せであり得る。図１０は、本開示の教示による遠隔ユニットを示すが、本開示は、これらの示された例示的なユニットには限定されない。本開示の態様は、開示された低誘電率誘電体保護スペーサを含む任意のデバイスにおいて好適に使用され得る。
設計／製造プロセスのファームウェアおよび／またはソフトウェア実装形態の場合、これらの方法は、本明細書で説明する機能を実行するモジュール（たとえば、プロシージャ、関数など）によって実装されてもよい。本明細書で説明する方法を実装する際に、命令を有形に具現化する任意の機械可読媒体が使用され得る。たとえば、ソフトウェアコードはメモリに記憶され、プロセッサユニットにより実行され得る。メモリは、プロセッサユニット内に実装されてよく、またはプロセッサユニットの外部に実装されてよい。本明細書で使用される場合、「メモリ」という用語は、長期メモリ、短期メモリ、揮発性メモリ、不揮発性メモリ、または他のメモリのいずれかの種類を指し、メモリのいかなる特定の種類またはいかなる特定の数にも、あるいはメモリが記憶される媒体のいかなる特定の種類にも限定されない。
本開示およびその利点について詳細に説明したが、添付の特許請求の範囲によって規定される本開示の技術から逸脱することなく、本明細書において様々な変更、代用および改変が行われ得ることを理解されたい。たとえば、「上」および「下」などの関係語が、基板または電子デバイスに関して使用される。もちろん、基板または電子デバイスが逆転した場合には、上は下に、下は上になる。さらに、横向きの場合、上および下は、基板または電子デバイスの側面を指すことがある。さらに、本出願の範囲は、本明細書で説明したプロセス、機械、製造、物質組成、手段、方法、およびステップの特定の実施形態に限定されるものではない。当業者が本開示から容易に諒解するように、本明細書で説明した対応する実施形態と実質的に同じ機能を実行するか、または実質的に同じ結果を実現する、現存するまたは今後開発されるプロセス、機械、製造、物質組成、手段、方法、またはステップが、本開示に従って利用され得る。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造、物質組成、手段、方法、またはステップをその範囲内に含むものとする。
１００ 集積回路（ＩＣ）パッケージ
１１０ フロントエンドオブライン（ＦＥＯＬ）相互接続層
１１２〜１１６ デバイス
１２０ 層間誘電体（ＩＬＤ）層
１２１〜１２８ 導電線
１３０ 低誘電率相互接続モジュール
１３４ 分離層
１３６、１３８、１４０ バックエンドオブライン（ＢＥＯＬ）相互接続層
１４１、１４３、１４７〜１４９ ビア
１４２、１４４、１４６ 導電線
１５０ シャロートレンチアイソレーション（ＳＴＩ）領域
１６０ 研磨停止層
２７０ フォトレジスト層
２７２ ＴＳＶ開口部
３００ ＩＣパッケージ
３７０ フォトレジスト層
３７２ ビア開口部
３７４ 側壁
４００ ＩＣパッケージ
４７２ ビア開口部
４７４ 側壁
５００ ＩＣパッケージ
５２０ 保護誘電体層
５７４ 低誘電率側壁
５８０ 指向性エッチング
６２０ エッチングされた側壁保護スペーサ層
６７４ 側壁
６７６ 角部
７００ ＩＣパッケージ
７０４ 寸法
７０６ 最終的なエッチング直径
７２０ 保護側壁スペーサ
７７４ 低誘電率側壁表面
８００ ＩＣパッケージ
８２０ 側壁保護スペーサ層
８５０ 線状分離層
８９０ 基板貫通ビア
１０２０、１０３０、１０５０ 遠隔ユニット
１０２５Ａ、１０２５Ｃ、１０２５Ｂ ＩＣデバイス
１０４０ 基地局
１０９０ 逆方向リンク信号
１１０ フロントエンドオブライン（ＦＥＯＬ）相互接続層
１１２〜１１６ デバイス
１２０ 層間誘電体（ＩＬＤ）層
１２１〜１２８ 導電線
１３０ 低誘電率相互接続モジュール
１３４ 分離層
１３６、１３８、１４０ バックエンドオブライン（ＢＥＯＬ）相互接続層
１４１、１４３、１４７〜１４９ ビア
１４２、１４４、１４６ 導電線
１５０ シャロートレンチアイソレーション（ＳＴＩ）領域
１６０ 研磨停止層
２７０ フォトレジスト層
２７２ ＴＳＶ開口部
３００ ＩＣパッケージ
３７０ フォトレジスト層
３７２ ビア開口部
３７４ 側壁
４００ ＩＣパッケージ
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４７４ 側壁
５００ ＩＣパッケージ
５２０ 保護誘電体層
５７４ 低誘電率側壁
５８０ 指向性エッチング
６２０ エッチングされた側壁保護スペーサ層
６７４ 側壁
６７６ 角部
７００ ＩＣパッケージ
７０４ 寸法
７０６ 最終的なエッチング直径
７２０ 保護側壁スペーサ
７７４ 低誘電率側壁表面
８００ ＩＣパッケージ
８２０ 側壁保護スペーサ層
８５０ 線状分離層
８９０ 基板貫通ビア
１０２０、１０３０、１０５０ 遠隔ユニット
１０２５Ａ、１０２５Ｃ、１０２５Ｂ ＩＣデバイス
１０４０ 基地局
１０９０ 逆方向リンク信号
Claims (22)
- 低誘電率誘電体相互接続層にエッチングによってビア開口部を形成するステップと、
前記ビア開口部内および前記低誘電率誘電体相互接続層上に保護層を堆積させるステップと、
前記ビア開口部の底部および前記低誘電率誘電体相互接続層の水平面から前記保護層の少なくとも一部をエッチングによって除去するステップであって、前記エッチングによって前記ビア開口部の側壁上に保護側壁スペーサを残すステップと、
前記ビア開口部の底部および半導体基板にエッチングによって基板貫通ビアを形成するステップと、
前記基板貫通ビアを充填するステップと
を含む方法。 - 前記低誘電率誘電体相互接続層は少なくとも１つの低誘電率金属間誘電体（ＩＭＤ）層を備える、請求項１に記載の方法。
- 前記保護層は、非フッ素化シリカガラス（ＵＳＧ）、オルトケイ酸テトラエチル（ＴＥＯＳ）、酸化ケイ素、および有機膜からなる群から選択される材料から形成される、請求項１に記載の方法。
- 前記保護層の少なくとも前記一部をエッチングするステップは、指向性反応性イオンエッチング（ＲＩＥ）を実行して前記低誘電率誘電体相互接続層の水平部分から前記保護層を除去するステップを含む、請求項１に記載の方法。
- 前記保護層を堆積させるステップは、前記低誘電率誘電体相互接続層の上面上に前記保護層を形成するステップを含む、請求項１に記載の方法。
- 有機保護層が前記基板貫通ビアの側壁を覆うように前記保護層をリフローさせるステップをさらに含む、請求項５に記載の方法。
- 前記基板貫通ビアを半導体ダイ内に組み込むステップと、
音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータの少なくとも１つに、前記半導体ダイを組み込むステップと
をさらに含む、請求項１に記載の方法。 - 半導体基板と、
前記半導体基板上の低誘電率誘電体相互接続層と、
前記低誘電率誘電体相互接続層および前記半導体基板を貫通して延びる少なくとも１つの基板貫通ビアと、
前記少なくとも１つの基板貫通ビアと前記低誘電率誘電体相互接続層との間の保護スペーサと
を備える半導体ダイ。 - 前記低誘電率誘電体相互接続層は少なくとも１つの低誘電率金属間誘電体（ＩＭＤ）層を備える、請求項８に記載の半導体ダイ。
- 前記保護スペーサは、非フッ素化シリカガラス（ＵＳＧ）、オルトケイ酸テトラエチル（ＴＥＯＳ）、酸化ケイ素、および有機膜からなる群から選択される材料で構成される、請求項８に記載の半導体ダイ。
- 前記保護スペーサは、前記低誘電率誘電体相互接続層の水平部分上に位置する、請求項８に記載の半導体ダイ。
- 前記半導体基板内のシャロートレンチアイソレーション（ＳＴＩ）領域と、
前記半導体基板の表面および前記ＳＴＩ領域上に位置し、上面上に前記低誘電率誘電体相互接続層が配設される層間誘電体（ＩＬＤ）層と
をさらに備える、請求項８に記載の半導体ダイ。 - 音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータの少なくとも１つに組み込まれる、請求項８に記載の半導体ダイ。
- 半導体基板と、
前記半導体基板上の低誘電率誘電体相互接続層と、
前記低誘電率誘電体相互接続層および前記半導体基板を貫通して延びる少なくとも１つの貫通ビアと、
前記少なくとも１つの貫通ビアと低誘電率誘電体相互接続層との間に配設された前記低誘電率誘電体相互接続層を保護するための手段と
を備える半導体ダイ。 - 前記低誘電率誘電体相互接続層は少なくとも１つの低誘電率金属間誘電体（ＩＭＤ）層を備える、請求項１４に記載の半導体ダイ。
- 前記低誘電率誘電体相互接続層を保護するための前記手段は、非フッ素化シリカガラス（ＵＳＧ）、オルトケイ酸テトラエチル（ＴＥＯＳ）、酸化ケイ素、および有機膜からなる群から選択される材料で構成される、請求項１４に記載の半導体ダイ。
- 前記低誘電率誘電体相互接続層を保護するための前記手段は、前記低誘電率誘電体相互接続層の水平部分上に形成される、請求項１４に記載の半導体ダイ。
- 前記半導体基板内に形成されたシャロートレンチアイソレーション（ＳＴＩ）領域と、
前記半導体基板の表面および前記ＳＴＩ領域上に形成され、上面上に前記低誘電率誘電体相互接続層が形成される層間誘電体（ＩＬＤ）層と
をさらに備える、請求項１４に記載の半導体ダイ。 - 音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータの少なくとも１つに組み込まれる、請求項１４に記載の半導体ダイ。
- 低誘電率誘電体相互接続層にエッチングによってビア開口部を形成するステップと、
前記ビア開口部内および前記低誘電率誘電体相互接続層上に保護層を堆積させるステップと、
前記ビア開口部の底部および前記低誘電率誘電体相互接続層の水平面から前記保護層をエッチングによって除去するステップであって、前記エッチングによって前記ビア開口部の側壁上に保護側壁スペーサを残すステップと、
前記保護側壁スペーサで覆われたビア開口部の底部および半導体基板にエッチングによって基板貫通ビアを形成するステップと、
前記基板貫通ビアを充填するステップと
を含む方法。 - 前記基板貫通ビアを半導体ダイ内に組み込むステップをさらに備える、請求項２０に記載の方法。
- 音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータの少なくとも１つに前記半導体ダイを組み込むステップをさらに含む、請求項２１に記載の方法。
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| US10170396B2 (en) * | 2014-02-14 | 2019-01-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Through via structure extending to metallization layer |
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| US10269559B2 (en) * | 2017-09-13 | 2019-04-23 | Lam Research Corporation | Dielectric gapfill of high aspect ratio features utilizing a sacrificial etch cap layer |
| US10535636B2 (en) * | 2017-11-15 | 2020-01-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrating passive devices in package structures |
| US10734234B2 (en) * | 2017-12-18 | 2020-08-04 | International Business Machines Corporation | Metal cut patterning and etching to minimize interlayer dielectric layer loss |
| US10734278B2 (en) * | 2018-06-15 | 2020-08-04 | Tokyo Electron Limited | Method of protecting low-K layers |
| US10784143B2 (en) | 2019-01-31 | 2020-09-22 | Globalfoundries Inc. | Trench isolation preservation during transistor fabrication |
| US10832950B2 (en) | 2019-02-07 | 2020-11-10 | International Business Machines Corporation | Interconnect with high quality ultra-low-k dielectric |
| US11532579B2 (en) * | 2020-07-13 | 2022-12-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Passivation structure with increased thickness for metal pads |
| KR20220010852A (ko) | 2020-07-20 | 2022-01-27 | 삼성전자주식회사 | 반도체 장치 및 반도체 장치의 제조 방법 |
| US11715704B2 (en) * | 2021-04-14 | 2023-08-01 | Micron Technology, Inc. | Scribe structure for memory device |
| US11769736B2 (en) | 2021-04-14 | 2023-09-26 | Micron Technology, Inc. | Scribe structure for memory device |
| US11600578B2 (en) | 2021-04-22 | 2023-03-07 | Micron Technology, Inc. | Scribe structure for memory device |
| US20230061392A1 (en) * | 2021-09-02 | 2023-03-02 | Applied Materials, Inc. | Method of ultra thinning of wafer |
| CN115000005A (zh) * | 2022-05-27 | 2022-09-02 | 华进半导体封装先导技术研发中心有限公司 | 一种保护low-k介质的有源芯片硅通孔制作方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004228320A (ja) * | 2003-01-22 | 2004-08-12 | Toshiba Corp | 半導体装置 |
| JP2004356617A (ja) * | 2003-05-06 | 2004-12-16 | Seiko Epson Corp | 半導体装置の製造方法、半導体装置、半導体デバイス、電子機器 |
| JP2005243993A (ja) * | 2004-02-27 | 2005-09-08 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法 |
| US20070029611A1 (en) * | 2005-08-02 | 2007-02-08 | Texas Instruments Incorporated | Integrated circuit having a top side wafer contact and a method of manufacture therefor |
| US20070045858A1 (en) * | 2005-09-01 | 2007-03-01 | Micron Technology, Inc. | Microfeature workpieces and methods for forming interconnects in microfeature workpieces |
| US20080150089A1 (en) * | 2006-11-06 | 2008-06-26 | Yong-Chai Kwon | Semiconductor device having through vias and method of manufacturing the same |
| JP2011119432A (ja) * | 2009-12-03 | 2011-06-16 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| US20110260297A1 (en) * | 2010-04-27 | 2011-10-27 | Shian-Jyh Lin | Through-substrate via and fabrication method thereof |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6509267B1 (en) * | 2001-06-20 | 2003-01-21 | Advanced Micro Devices, Inc. | Method of forming low resistance barrier on low k interconnect with electrolessly plated copper seed layer |
| US7081407B2 (en) | 2003-12-16 | 2006-07-25 | Lam Research Corporation | Method of preventing damage to porous low-k materials during resist stripping |
| US7169698B2 (en) | 2004-01-14 | 2007-01-30 | International Business Machines Corporation | Sacrificial inorganic polymer intermetal dielectric damascene wire and via liner |
| US7205226B1 (en) | 2005-02-24 | 2007-04-17 | Lam Research Corporation | Sacrificial layer for protection during trench etch |
| US7812459B2 (en) * | 2006-12-19 | 2010-10-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Three-dimensional integrated circuits with protection layers |
| JP5282419B2 (ja) | 2007-04-18 | 2013-09-04 | ソニー株式会社 | 半導体装置及びその製造方法 |
| US7781332B2 (en) | 2007-09-19 | 2010-08-24 | International Business Machines Corporation | Methods to mitigate plasma damage in organosilicate dielectrics using a protective sidewall spacer |
| US20090087992A1 (en) | 2007-09-28 | 2009-04-02 | Chartered Semiconductor Manufacturing Ltd. | Method of minimizing via sidewall damages during dual damascene trench reactive ion etching in a via first scheme |
| US7968460B2 (en) | 2008-06-19 | 2011-06-28 | Micron Technology, Inc. | Semiconductor with through-substrate interconnect |
| US7923369B2 (en) | 2008-11-25 | 2011-04-12 | Freescale Semiconductor, Inc. | Through-via and method of forming |
| US8501587B2 (en) | 2009-01-13 | 2013-08-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stacked integrated chips and methods of fabrication thereof |
| KR20120030782A (ko) * | 2010-09-20 | 2012-03-29 | 삼성전자주식회사 | 저유전 물질을 이용한 쓰루 실리콘 비아(ｔｓｖ) 형성방법 |
| US8803322B2 (en) * | 2011-10-13 | 2014-08-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Through substrate via structures and methods of forming the same |
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Patent Citations (10)
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|---|---|---|---|---|
| JP2004228320A (ja) * | 2003-01-22 | 2004-08-12 | Toshiba Corp | 半導体装置 |
| US20040262767A1 (en) * | 2003-01-22 | 2004-12-30 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2004356617A (ja) * | 2003-05-06 | 2004-12-16 | Seiko Epson Corp | 半導体装置の製造方法、半導体装置、半導体デバイス、電子機器 |
| US20050001326A1 (en) * | 2003-05-06 | 2005-01-06 | Seiko Epson Corporation | Semiconductor device, stacked semiconductor device, methods of manufacturing the same, circuit board, and electronic instrument |
| JP2005243993A (ja) * | 2004-02-27 | 2005-09-08 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法 |
| US20070029611A1 (en) * | 2005-08-02 | 2007-02-08 | Texas Instruments Incorporated | Integrated circuit having a top side wafer contact and a method of manufacture therefor |
| US20070045858A1 (en) * | 2005-09-01 | 2007-03-01 | Micron Technology, Inc. | Microfeature workpieces and methods for forming interconnects in microfeature workpieces |
| US20080150089A1 (en) * | 2006-11-06 | 2008-06-26 | Yong-Chai Kwon | Semiconductor device having through vias and method of manufacturing the same |
| JP2011119432A (ja) * | 2009-12-03 | 2011-06-16 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| US20110260297A1 (en) * | 2010-04-27 | 2011-10-27 | Shian-Jyh Lin | Through-substrate via and fabrication method thereof |
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