JP2014232896A - Multilayer ceramic capacitor - Google Patents
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Abstract
Description
本発明は、積層セラミックコンデンサに関し、ＢａとＴｉとを含むペロブスカイト型化合物を含有する複数の誘電体セラミック層と、誘電体セラミック層を介して積層された複数の内部電極とを有するセラミック積層体（コンデンサ本体）を具備する積層セラミックコンデンサに関する。 The present invention relates to a multilayer ceramic capacitor, a ceramic multilayer body having a plurality of dielectric ceramic layers containing a perovskite type compound containing Ba and Ti, and a plurality of internal electrodes laminated via the dielectric ceramic layers ( The present invention relates to a multilayer ceramic capacitor having a capacitor body.
近年、電子機器の小型・軽量化にともない、小型で、大容量を取得することが可能な積層セラミックコンデンサが広く用いられている。この積層セラミックコンデンサは、例えば、複数の誘電体層と、誘電体層間の複数の界面に配設された複数の内部電極とを有する積層体の外表面に、上記内部電極と導通するように外部電極が配設された構造を有するものが広く知られている。 In recent years, with the reduction in size and weight of electronic devices, multilayer ceramic capacitors that are small in size and capable of acquiring a large capacity are widely used. For example, the multilayer ceramic capacitor is externally connected to the outer surface of a multilayer body having a plurality of dielectric layers and a plurality of internal electrodes disposed at a plurality of interfaces between the dielectric layers so as to be electrically connected to the internal electrodes. Those having a structure in which electrodes are arranged are widely known.
そして、このような積層セラミックコンデンサとしては、図９に示すように、複数の誘電体層（誘電体セラミック層）１１１と、誘電体層１１１間の複数の界面に配設された複数の内部電極１１２とを有するセラミック積層体（コンデンサ本体）１１０と、セラミック積層体１１０の両端面に、交互に逆側の端面に引き出された内部電極１１２と導通するように配設された一対の外部電極１１３ａ，１１３ｂとを備えた積層セラミックコンデンサが提案されている。 As such a multilayer ceramic capacitor, as shown in FIG. 9, a plurality of dielectric layers (dielectric ceramic layers) 111 and a plurality of internal electrodes arranged at a plurality of interfaces between the dielectric layers 111 112 and a pair of external electrodes 113a disposed on both end faces of the ceramic laminate 110 so as to be electrically connected to the internal electrodes 112 drawn alternately on the opposite end faces. , 113b have been proposed.
そして、特許文献１では、誘電体層として、誘電体層は、ＢａＴｉＯ3 １００モル部ＣａＺｒＯ3 １〜７モル部ＮｉＯ ０．５〜１．５モル部ＭｎＯ ０．１〜０．３モル部Ｒｅ2 Ｏ3 ０．２〜０．７モル部からなる組成物が用いられており、比誘電率の温度変化の少ない誘電体層を備えた、小型で大容量のコンデンサが得られるとされている。 Then, Patent Document 1, as the dielectric layer, the dielectric layer, BaTiO 3 100 parts by mole CaZrO 3 1 to 7 parts by mole NiO 0.5 to 1.5 molar parts MnO 0.1 to 0.3 mole part Re A composition comprising 0.2 to 0.7 mole parts of 2 O 3 is used, and it is said that a small-sized and large-capacitance capacitor having a dielectric layer with little change in temperature of relative permittivity can be obtained. .
しかしながら、上述のような構造を有する特許文献１の積層セラミックコンデンサの場合、内部電極と誘電体層の隙間、特に、積層方向において最外層の内部電極の外側に位置する最外誘電体層と、上述の最外層内部電極との隙間から、セラミック積層体（コンデンサ本体）の内部に水分が浸入して、特性が劣化するという問題点がある。 However, in the case of the multilayer ceramic capacitor of Patent Document 1 having the above-described structure, a gap between the internal electrode and the dielectric layer, in particular, an outermost dielectric layer positioned outside the outermost internal electrode in the stacking direction; There is a problem in that the characteristics deteriorate due to moisture entering the inside of the ceramic laminate (capacitor body) from the gap with the inner electrode of the outermost layer described above.
本発明は、上記課題を解決するものであり、セラミック積層体（コンデンサ本体）への水分の浸入を抑制、防止することが可能で、信頼性の高い積層セラミックコンデンサを提供することを目的とする。 The present invention solves the above-described problems, and an object of the present invention is to provide a highly reliable multilayer ceramic capacitor that can suppress and prevent moisture from entering a ceramic multilayer body (capacitor body). .
上記課題を解決するため、本発明の積層セラミックコンデンサは、
複数の誘電体セラミック層と、前記誘電体セラミック層を介して積層された複数の内部電極とを備えるセラミック積層体と、前記内部電極と導通するように前記セラミック積層体に配設された外部電極とを備えた積層セラミックコンデンサであって、
前記誘電体セラミック層はＢａとＴｉとを含むペロブスカイト型化合物を含有し、
積層された前記複数の内部電極のうち、積層方向の最も外側に位置する最外層内部電極と、その外側に位置する最外誘電体セラミック層との境界には、ＭｇとＭｎとを含有する境界層が形成されており、
前記境界の６９％以上に前記境界層が存在しているとともに、
前記最外層内部電極の連続性が６０％以上であること
を特徴としている。
In order to solve the above problems, the multilayer ceramic capacitor of the present invention is
A ceramic laminate comprising a plurality of dielectric ceramic layers and a plurality of internal electrodes laminated via the dielectric ceramic layers, and an external electrode disposed in the ceramic laminate so as to be electrically connected to the internal electrodes A multilayer ceramic capacitor comprising:
The dielectric ceramic layer contains a perovskite type compound containing Ba and Ti,
Among the plurality of stacked internal electrodes, the boundary between the outermost layer internal electrode positioned on the outermost side in the stacking direction and the outermost dielectric ceramic layer positioned on the outer side includes a boundary containing Mg and Mn A layer is formed,
The boundary layer exists in 69% or more of the boundary,
The continuity of the outermost layer internal electrode is 60% or more.
また、本発明の積層セラミックコンデンサにおいては、前記最外層内部電極の、前記連続性が途切れている領域である欠損部の３９％以上にＳｉを含む偏析物が存在することが好ましい。 In the multilayer ceramic capacitor of the present invention, it is preferable that segregated material containing Si is present in 39% or more of the defect portion of the outermost layer internal electrode where the continuity is interrupted.
最外層内部電極の、前記連続性が途切れている領域である欠損部の３９％以上にＳｉを含む偏析物を存在させることにより、さらに耐湿性を向上させることが可能になる。
なお、欠損部の３９％以上にＳｉを含む偏析物を存在させるとは、積層セラミックコンデンサの、積層方向に沿う方向の断面をみた場合における、全内部電極欠損箇所数に対する、Ｓｉが存在している内部電極欠損箇所数の割合を３９％以上にすることを意味する。
The presence of a segregated material containing Si in 39% or more of the defect portion, which is the region where the continuity is interrupted, of the outermost layer internal electrode makes it possible to further improve the moisture resistance.
It should be noted that the presence of segregated material containing Si in 39% or more of the defective portions means that Si is present with respect to the total number of internal electrode defective portions when the cross section in the direction along the stacking direction of the multilayer ceramic capacitor is viewed. This means that the ratio of the number of missing internal electrodes is 39% or more.
また、前記内部電極の平均厚みが０．４μｍ以下であることが好ましい。 The average thickness of the internal electrodes is preferably 0.4 μm or less.
また、上記構成とすることにより、耐熱性に優れた（サーマル試験での不良発生の少ない）、信頼性の高い積層セラミックコンデンサを得ることができる。内部電極の平均厚みを０．４μｍ以下とすることにより耐熱性を向上させることが可能になるのは、熱膨張率の大きい内部電極の体積を低下させることで、誘電体セラミック層にクラックが発生することが抑制、防止されることによると推測される。 In addition, with the above-described configuration, it is possible to obtain a highly reliable multilayer ceramic capacitor having excellent heat resistance (low occurrence of defects in a thermal test). The heat resistance can be improved by setting the average thickness of the internal electrode to 0.4 μm or less. By reducing the volume of the internal electrode having a large coefficient of thermal expansion, cracks are generated in the dielectric ceramic layer. It is speculated that this is suppressed and prevented.
また、前記誘電体セラミック層の平均厚みが０．５μｍ以下であることが好ましい。 The average thickness of the dielectric ceramic layer is preferably 0.5 μm or less.
誘電体セラミック層の平均厚みを０．５μｍ以下にして高容量化を図った積層セラミックコンデンサの場合、特に耐湿性が重要になるが、そのような場合に本発明を適用することにより、高い信頼性を備えた積層セラミックコンデンサを得ることが可能になり、特に有意義である。 In the case of a multilayer ceramic capacitor in which the average thickness of the dielectric ceramic layer is 0.5 μm or less to increase the capacity, moisture resistance is particularly important. In such a case, by applying the present invention, high reliability can be obtained. It is possible to obtain a multilayer ceramic capacitor having the characteristics, which is particularly significant.
本発明の積層セラミックコンデンサは、ＢａとＴｉとを含むペロブスカイト型化合物を含有する誘電体セラミック層を備えた積層セラミックコンデンサにおいて、積層方向の最も外側に位置する最外層内部電極と、その外側に位置する最外誘電体セラミック層との境界には、ＭｇとＭｎとを含有する境界層が形成され、かつ、境界の６９％以上に境界層が存在するようにしているので、最外層の内部電極と、最外誘電体セラミック層との隙間から水分が浸入することを抑制、防止して、耐湿性を向上させることがことができる。 The multilayer ceramic capacitor of the present invention is a multilayer ceramic capacitor having a dielectric ceramic layer containing a perovskite type compound containing Ba and Ti, and an outermost layer internal electrode positioned on the outermost side in the stacking direction, The boundary layer containing Mg and Mn is formed at the boundary with the outermost dielectric ceramic layer, and the boundary layer exists at 69% or more of the boundary. In addition, moisture can be suppressed and prevented from entering through a gap between the outermost dielectric ceramic layer and moisture resistance can be improved.
なお、境界の６９％以上に境界層が存在するとは、積層セラミックコンデンサの、積層方向に沿う方向の断面をみた場合における、境界層の長さの合計の、ボイドやＳｉの偏析などで、内部電極が欠損している部分を除いた内部電極の長さに対する割合が６９％以上であることを意味する。詳しくは、以下の実施形態において説明する。 Note that the existence of a boundary layer at 69% or more of the boundary means that the total length of the boundary layer when the cross section in the direction of the multilayer ceramic capacitor is viewed is void or Si segregation. It means that the ratio to the length of the internal electrode excluding the portion where the electrode is missing is 69% or more. Details will be described in the following embodiments.
その結果、耐湿性に優れたコンデンサ本体（セラミック積層体）を備えた、信頼性の高い積層セラミックコンデンサを提供することが可能になる。 As a result, it is possible to provide a highly reliable multilayer ceramic capacitor having a capacitor body (ceramic multilayer body) having excellent moisture resistance.
以下に本発明の実施形態を示して、本発明の特徴とするところをさらに詳しく説明する。 Embodiments of the present invention will be described below to describe the features of the present invention in more detail.
［実施形態］
＜試料の作製＞
まず、誘電体セラミック原料を得るために、純度９９重量％以上のＢａＣＯ3、ＴｉＯ2の各粉末をＢａ：Ｔｉ＝１：１の割合で調合した。次に、この調合粉末をボールミルで湿式混合し、均一に分散させた後、乾燥処理を施して調整粉末を得た。得られた調整粉末を１０００℃で仮焼し、平均粒径１５０ｎｍの主成分粉末ＢａＴｉＯ3を得た。
[Embodiment]
<Preparation of sample>
First, in order to obtain a dielectric ceramic raw material, BaCO 3 and TiO 2 powders having a purity of 99% by weight or more were prepared at a ratio of Ba: Ti = 1: 1. Next, this blended powder was wet-mixed with a ball mill and uniformly dispersed, and then subjected to a drying treatment to obtain an adjusted powder. The obtained adjusted powder was calcined at 1000 ° C. to obtain a main component powder BaTiO 3 having an average particle diameter of 150 nm.
他方、副成分として、ＭｇＯ、Ａｌ2Ｏ3、Ｖ2Ｏ5、ＭｎＯ2、Ｄｙ2Ｏ3、ＳｉＯ2の各粉末を準備した。次に、ＭｇＯ、Ａｌ2Ｏ3、Ｖ2Ｏ5、ＭｎＯ2、Ｄｙ2Ｏ3、ＳｉＯ2の各粉末を、Ｔｉ１００モル部に対するＭｇ、Ａｌ、Ｖ、Ｍｎ、Ｄｙ、Ｓｉの含有量が所定量（Ｍｇ１．３モル部、Ａｌ０．５モル部、Ｖ０．１モル部、Ｍｎ０．１モル部、Ｄｙ１．０モル部、Ｓｉ１．５モル部）となるように秤量し、前記主成分粉末に添加することにより、混合粉末を得た。この混合粉末をボールミルで湿式混合し、均一に分散させた後、乾燥処理を施して、誘電体セラミック原料を得た。 On the other hand, MgO, Al 2 O 3 , V 2 O 5 , MnO 2 , Dy 2 O 3 and SiO 2 powders were prepared as subcomponents. Next, the MgO, Al 2 O 3 , V 2 O 5 , MnO 2 , Dy 2 O 3 , and SiO 2 powders have a content of Mg, Al, V, Mn, Dy, and Si with respect to 100 mol parts of Ti. Weighed so as to be a certain amount (Mg 1.3 mol part, Al 0.5 mol part, V 0.1 mol part, Mn 0.1 mol part, Dy 1.0 mol part, Si 1.5 mol part). By adding, a mixed powder was obtained. This mixed powder was wet-mixed with a ball mill and uniformly dispersed, and then subjected to a drying treatment to obtain a dielectric ceramic raw material.
ところで、図１は、この実施形態において積層セラミックコンデンサを製造する場合の、内部電極パターン２が形成されたセラミックグリーンシート１と内部電極パターンが形成されていない外層用セラミックグリーンシート３とを積層することにより形成される、焼成後にコンデンサ本体（セラミック積層体）１０となる積層体の分解図である。 In the meantime, FIG. 1 shows a case where a multilayer ceramic capacitor is manufactured in this embodiment, and a ceramic green sheet 1 on which the internal electrode pattern 2 is formed and an outer layer ceramic green sheet 3 on which the internal electrode pattern is not formed are stacked. It is an exploded view of the laminated body which becomes the capacitor | condenser main body (ceramic laminated body) 10 after baking formed by this.
外層用セラミックグリーンシート３に用いる誘電体セラミック原料については、Ｓｉ含有量が、セラミックグリーンシート１に用いる誘電体セラミック原料のＳｉ含有量１．５モル部に対して、表１Ａ、表１Ｂの「Ｓｉ外層／内層比」に示す倍率になるように多くＳｉＯ2を添加した。すなわち、例えば、表１Ａ、表１Ｂの試料番号８の試料の場合、１．５×１．２＝１．８モル部となるように、外層用セラミックグリーンシート３に用いる誘電体セラミック原料には、セラミックグリーンシート１に用いる誘電体セラミック原料よりもＳｉＯ2を多く添加した。 Regarding the dielectric ceramic raw material used for the ceramic green sheet 3 for the outer layer, the Si content is 1.5 parts by mol of the Si content of the dielectric ceramic raw material used for the ceramic green sheet 1 in Tables 1A and 1B. A large amount of SiO 2 was added so as to obtain a magnification indicated by “Si outer layer / inner layer ratio”. That is, for example, in the case of the sample No. 8 in Table 1A and Table 1B, the dielectric ceramic raw material used for the outer layer ceramic green sheet 3 is 1.5 × 1.2 = 1.8 mol parts. More SiO 2 was added than the dielectric ceramic raw material used for the ceramic green sheet 1.
ただし、この実施形態で作製する表１Ａ、表１Ｂの試料番号１〜１８の試料のうち、本発明の要件を満たさない比較例の試料である、試料番号１の試料に関しては、外層用セラミックグリーンシート３に用いる誘電体セラミック原料と、セラミックグリーンシート１に用いる誘電体セラミック原料のＳｉＯ2の割合は同じとした。 However, among the samples of Sample Nos. 1 to 18 of Table 1A and Table 1B produced in this embodiment, the sample of Sample No. 1, which is a sample of a comparative example that does not satisfy the requirements of the present invention, is the ceramic green for the outer layer. The dielectric ceramic raw material used for the sheet 3 and the dielectric ceramic raw material used for the ceramic green sheet 1 had the same SiO 2 ratio.
また、本発明の要件を満たさない比較例の試料である、試料番号２の試料の場合、最下層の内部電極パターン２（２ａ）が印刷されるセラミックグリーンシート１（１ａ）に用いる誘電体セラミック原料、および、外層用セラミックグリーンシート３に用いる誘電体セラミック原料にはＭｇＯを添加していない（Ｍｇ含有量は０モル部）。
これは、Ｍｇを含有した境界層が最外層の内部電極に接触しない試料を得るためである。
Moreover, in the case of the sample of the sample number 2 which is a sample of the comparative example which does not satisfy the requirements of the present invention, the dielectric ceramic used for the ceramic green sheet 1 (1a) on which the lowermost internal electrode pattern 2 (2a) is printed MgO is not added to the raw material and the dielectric ceramic raw material used for the ceramic green sheet 3 for the outer layer (Mg content is 0 mol part).
This is for obtaining a sample in which the boundary layer containing Mg does not come into contact with the outermost internal electrode.
また、本発明の要件を満たさない比較例の試料である、試料番号３の試料の場合、最下層の内部電極パターン２（２ａ）が印刷されるセラミックグリーンシート１（１ａ）に用いる誘電体セラミック原料、および、外層用セラミックグリーンシート３に用いる誘電体セラミック原料にはＭｎＯ2を添加していない（Ｍｎ含有量は０モル部）。
これは、Ｍｎを含有した境界層が最外層の内部電極に接触しない試料を得るためである。
Moreover, in the case of the sample of the sample number 3 which is a sample of the comparative example which does not satisfy the requirements of the present invention, the dielectric ceramic used for the ceramic green sheet 1 (1a) on which the lowermost internal electrode pattern 2 (2a) is printed MnO 2 is not added to the raw material and the dielectric ceramic raw material used for the ceramic green sheet 3 for the outer layer (Mn content is 0 mol part).
This is to obtain a sample in which the boundary layer containing Mn does not come into contact with the outermost internal electrode.
次に、上述のようにして作製した誘電体セラミック原料に、ポリビニルブチラール系バインダ、可塑剤および有機溶剤としてのエタノールを加え、これらをボールミルにより湿式混合してセラミックスラリーを作製した。そして、このセラミックスラリーをリップ方式によりシート成形し、矩形のセラミックグリーンシートを得た。 Next, a polyvinyl butyral binder, a plasticizer, and ethanol as an organic solvent were added to the dielectric ceramic raw material prepared as described above, and these were wet mixed by a ball mill to prepare a ceramic slurry. And this ceramic slurry was sheet-formed by a lip method to obtain a rectangular ceramic green sheet.
また、平均粒径２００ｎｍのＮｉ粉末（ただし、表１Ａ、表１Ｂの試料番号１３〜１８の試料の場合は８０ｎｍ）を準備した。また、エチルセルロースをテルピネオールに溶解させた有機ビヒクルを準備した。そして、準備したＮｉ粉末を有機ビヒクル中に３本ロールミルを使って分散させ、内部電極形成用の導電性ペーストを作製した。 Further, Ni powder having an average particle diameter of 200 nm (however, in the case of samples Nos. 13 to 18 in Tables 1A and 1B, 80 nm) was prepared. In addition, an organic vehicle in which ethylcellulose was dissolved in terpineol was prepared. And the prepared Ni powder was disperse | distributed in the organic vehicle using the 3 roll mill, and the electroconductive paste for internal electrode formation was produced.
そして、上記のセラミックグリーンシート上に、上述のようにして作製したＮｉを導電成分とする導電性ペーストをスクリーン印刷し、内部電極となるべき導電性ペースト膜（内部電極パターン）を形成した。次に、内部電極パターンが形成されたセラミックグリーンシートを、内部電極パターンの引き出されている側が互い違いになるように３００層積層し、その積層方向両側に内部電極パターンが形成されていないセラミックグリーンシートを積層して、コンデンサ本体（セラミック積層体）となるべき未焼成の積層体を得た。
なお、内部電極の導電成分は特に限定されるものではないが、導電成分の主成分として、ＮｉやＮｉ合金などが好ましい。
Then, a conductive paste containing Ni as a conductive component produced as described above was screen-printed on the ceramic green sheet to form a conductive paste film (internal electrode pattern) to be an internal electrode. Next, 300 layers of the ceramic green sheets on which the internal electrode patterns are formed are laminated so that the sides from which the internal electrode patterns are drawn are staggered, and the ceramic green sheets on which the internal electrode patterns are not formed on both sides of the lamination direction Was laminated to obtain an unfired laminated body to be a capacitor main body (ceramic laminated body).
The conductive component of the internal electrode is not particularly limited, but Ni, Ni alloy, or the like is preferable as the main component of the conductive component.
得られた積層体をＮ2雰囲気中において３５０℃の温度で３時間加熱し、バインダを燃焼させた後、昇温速度１００℃／ｍｉｎ、最高温度１２００℃で１０分キープし、表１Ａ、表１Ｂに示す酸素分圧のＨ2−Ｎ2−Ｈ2Ｏガスからなる還元性雰囲気の条件で焼成した。これにより、焼結済みのセラミック積層体であるコンデンサ本体を得た。 The obtained laminate was heated in a N 2 atmosphere at a temperature of 350 ° C. for 3 hours to burn the binder, and then kept at a rate of temperature increase of 100 ° C./min and a maximum temperature of 1200 ° C. for 10 minutes. Firing was performed under conditions of a reducing atmosphere composed of H 2 —N 2 —H 2 O gas having an oxygen partial pressure shown in 1B. As a result, a capacitor body which is a sintered ceramic laminate was obtained.
次に、コンデンサ本体の両端面に、ガラスフリットを含有するＣｕペーストを塗布し、Ｎ2雰囲気中において８００℃の温度で焼き付け、内部電極と電気的に接続された外部電極を形成して、積層セラミックコンデンサ（表１Ａ、表１Ｂの試料番号１〜１８の試料）を得た。 Next, a Cu paste containing glass frit is applied to both end faces of the capacitor body, and baked at a temperature of 800 ° C. in an N 2 atmosphere to form an external electrode electrically connected to the internal electrode. Ceramic capacitors (samples 1 to 18 in Tables 1A and 1B) were obtained.
この積層セラミックコンデンサは、図２および図３に示すように、積層されている複数の誘電体層（誘電体セラミック層）１１と、誘電体層１１間の複数の界面に配設されている複数の内部電極１２とを有するセラミック積層体（コンデンサ本体）１０と、セラミック積層体１０の両端面に、交互に逆側の端面に引き出された内部電極１２と導通するように配設された一対の外部電極１３ａ，１３ｂとを備えた構造を有している。 As shown in FIGS. 2 and 3, the multilayer ceramic capacitor includes a plurality of laminated dielectric layers (dielectric ceramic layers) 11 and a plurality of layers disposed at a plurality of interfaces between the dielectric layers 11. A pair of ceramic laminates (capacitor main bodies) 10 having internal electrodes 12 and a pair of conductor laminates 10 disposed on both end faces of the ceramic laminate 10 so as to be electrically connected to the internal electrodes 12 drawn alternately on the opposite end faces. It has a structure provided with external electrodes 13a and 13b.
得られた積層セラミックコンデンサの外形寸法（外部電極を含む）は、長さＬ＝１．０ｍｍ、幅Ｗ＝０．５ｍｍ、高さＴ＝０．５ｍｍであった。 The outer dimensions (including external electrodes) of the obtained multilayer ceramic capacitor were length L = 1.0 mm, width W = 0.5 mm, and height T = 0.5 mm.
また、内部電極に挟まれた誘電体層の平均厚み、および、内部電極の平均厚みを表１Ａ、表１Ｂに示す。 Tables 1A and 1B show the average thickness of the dielectric layers sandwiched between the internal electrodes and the average thickness of the internal electrodes.
＜評価＞
［１］各試料の解析
（１）内部電極の平均厚み、および、誘電体層の平均厚み
（１−１）内部電極の平均厚み
得られた積層セラミックコンデンサ（試料）について、以下の手順で観察を行った。
<Evaluation>
[1] Analysis of each sample (1) Average thickness of internal electrode and average thickness of dielectric layer (1-1) Average thickness of internal electrode Observation of the obtained multilayer ceramic capacitor (sample) by the following procedure Went.
まず、試料の長さ方向（Ｌ方向）と厚み方向（Ｔ方向）により規定される面（ＬＴ面）が露出するような態様で、各試料の周囲を樹脂で固めた。 First, the periphery of each sample was hardened with resin in such a manner that a surface (LT surface) defined by the length direction (L direction) and the thickness direction (T direction) of the sample was exposed.
そして、研磨機により、試料のＬＴ側面を研磨した。このとき、試料の幅方向（Ｗ方向）の１／２程度の深さまで研磨を行い、研磨面であるＬＴ面（ＬＴ研磨端面）を露出させた。そして、研磨による内部電極のダレをなくすために、研磨終了後、イオンミリングにより研磨表面を加工した。 And the LT side surface of the sample was grind | polished with the grinder. At this time, polishing was performed to a depth of about ½ of the width direction (W direction) of the sample to expose the LT surface (LT polished end surface) as a polished surface. In order to eliminate sagging of the internal electrode due to polishing, the polished surface was processed by ion milling after polishing.
研磨した試料について、内部電極の厚みを測定した。内部電極の厚みを測定するにあたっては、まず、図４に示すように、試料のＬＴ研磨端面のＬ方向の１／２程度の位置において、内部電極１２とほぼ直交する直線Ｌ１を引く（想定する）。次に、表１Ａ、表１Ｂの各試料について、それぞれ３個のサンプルを用い、試料の内部電極１２が積層されている領域をＴ方向に３等分に分割し、上部領域、中間領域、下部領域の３つの領域に分割した。 For the polished sample, the thickness of the internal electrode was measured. In measuring the thickness of the internal electrode, first, as shown in FIG. 4, a straight line L1 substantially perpendicular to the internal electrode 12 is drawn at a position of about 1/2 of the L polished end surface of the sample in the L direction (assumed). ). Next, for each sample in Table 1A and Table 1B, three samples were used, and the region where the internal electrode 12 of the sample was laminated was divided into three equal parts in the T direction, and the upper region, middle region, lower portion The area was divided into three areas.
そして、各領域において、最外の内部電極１２（１２ａ）を除いて、上記の直線Ｌ１と直交する位置の内部電極１２の厚みを、それぞれ無作為に５層ずつ測定して、その平均値を求めた。なお、内部電極の厚みは、走査型電子顕微鏡を用いて測定した。 And in each area | region, except the outermost internal electrode 12 (12a), the thickness of the internal electrode 12 of the position orthogonal to said straight line L1 is measured for every 5 layers at random, and the average value is obtained. Asked. The thickness of the internal electrode was measured using a scanning electron microscope.
したがって、表１Ａ、表１Ｂには、試料数３個×３つの領域×５層＝４５箇所における内部電極の厚みの平均値が、内部電極の平均厚みとして示されている。
ただし、内部電極が欠落しているなどの理由で測定できない部分は測定対象から除いた。
Therefore, in Table 1A and Table 1B, the average value of the thickness of the internal electrodes in the number of samples 3 × 3 regions × 5 layers = 45 locations is shown as the average thickness of the internal electrodes.
However, parts that could not be measured due to a lack of internal electrodes were excluded from the measurement target.
（１−２）誘電体層の平均厚み
また、上述の図４の上部領域、中間領域、下部領域の３つの領域において、上記の直線Ｌ１と直交する位置の誘電体層１１の厚みをそれぞれ無作為に５層ずつ測定して、その平均値を求めた。なお、誘電体層の厚みは、走査型電子顕微鏡を用いて測定した。
(1-2) Average Thickness of Dielectric Layer Further, in the three regions of the upper region, the middle region, and the lower region in FIG. 4 described above, the thickness of the dielectric layer 11 at a position orthogonal to the straight line L1 is not set. Five layers were measured for the purpose, and the average value was obtained. The thickness of the dielectric layer was measured using a scanning electron microscope.
したがって、表１Ａ、表１Ｂには、試料数３個×３つの領域×５層＝４５箇所における誘電体層の厚みの平均値が、平均誘電体層厚として表に示されている。 Therefore, in Tables 1A and 1B, the average value of the thickness of the dielectric layer in the number of samples 3 × 3 regions × 5 layers = 45 locations is shown in the table as the average dielectric layer thickness.
ただし、積層方向の最も外側に位置する最外層の内部電極１２（１２ａ）の外側に位置する最外誘電体層、および、内部電極が欠損していることにより２層以上の誘電体層が繋がって観察されるなどの理由により測定できない部分は測定対象から除いた。 However, the outermost dielectric layer located outside the outermost internal electrode 12 (12a) located on the outermost side in the stacking direction, and the two or more dielectric layers connected by the lack of the internal electrode. Parts that could not be measured due to reasons such as being observed were excluded from the measurement target.
（２）境界層、内部電極の連続性およびＳｉ偏析物存在割合の確認
（２−１）境界層の確認など
まず、試料の幅方向（Ｗ方向）と厚み方向（Ｔ方向）とで囲まれた側面（ＷＴ面）が露出するような態様で、各試料の周囲を樹脂で固めた。
(2) Confirmation of boundary layer, continuity of internal electrode and Si segregated substance existing ratio (2-1) Confirmation of boundary layer First, surrounded by the width direction (W direction) and the thickness direction (T direction) of the sample The periphery of each sample was hardened with resin in such a manner that the side surface (WT surface) was exposed.
それから、研磨機により、各試料のＷＴ面を研磨し、各試料の長さ（Ｌ）方向の１／２程度の深さまで研磨を行った。そして、研磨による内部電極のダレをなくすために、研磨終了後に、イオンミリングにより、研磨表面を加工した。 Then, the WT surface of each sample was polished by a polishing machine and polished to a depth of about ½ of the length (L) direction of each sample. In order to eliminate sagging of the internal electrode due to polishing, the polished surface was processed by ion milling after the polishing was completed.
次に、図５に示すように、試料のＷＴ研磨端面のＷ方向の１／２程度の位置において、内部電極１２とほぼ直交する直線Ｌ２を引く（想定する）。 Next, as shown in FIG. 5, a straight line L <b> 2 that is substantially orthogonal to the internal electrode 12 is drawn (assumed) at a position about ½ of the WT polishing end face of the sample in the W direction.
そして、図５に示す、「最外層内部電極」１２ａと、その外側の「最外誘電体層」１１ａの境界部分と上記の直線Ｌ２とが直交する上下２箇所の領域（境界層）である上側境界領域１５ａと下側境界領域１５ｂとを、走査型電子顕微鏡を用いて倍率１万倍で観察した。この実施形態では、観察視野の幅を１０μｍとした。 In addition, FIG. 5 shows two upper and lower regions (boundary layers) in which the boundary portion between the “outermost layer internal electrode” 12a and the outermost “outermost dielectric layer” 11a intersects the straight line L2. The upper boundary region 15a and the lower boundary region 15b were observed at a magnification of 10,000 using a scanning electron microscope. In this embodiment, the width of the observation visual field is 10 μm.
ここで、上述の上側境界領域１５ａと下側境界領域１５ｂについての観察は、表１Ａ、表１Ｂの各試料において、それぞれ６個のサンプルについて、上記の上下２箇所の領域で観察を行った。したがって、表１Ａ、表１Ｂには、試料数６個×２つの領域＝１２箇所で観察を行った結果が示されている。 Here, the above-described upper boundary region 15a and lower boundary region 15b were observed in the above-described two upper and lower regions for six samples in each sample of Table 1A and Table 1B. Therefore, Table 1A and Table 1B show the results of observations with 6 samples × 2 regions = 12 locations.
なお、境界層の観察は、ＦＥ−ＷＤＸにて行った。図６に、表１Ｂの試料番号１６の試料の、上側境界領域１５ａについてのＦＥ−ＷＤＸの反射電子像を示し、図７に、同じく試料番号１６の試料の、図６に反射電子像を示した領域におけるＭｇのマッピング画像を示す。 The boundary layer was observed with FE-WDX. FIG. 6 shows a reflected electron image of FE-WDX for the upper boundary region 15a of the sample of sample number 16 in Table 1B. FIG. 7 shows a reflected electron image of the sample of sample number 16 in FIG. 2 shows a mapping image of Mg in the region.
図６および図７より、上側境界領域１５ａの、最外層内部電極１１ａとその外側に位置する最外誘電体層１２ａとの境界に、Ｍｇが存在していることがわかる。 6 and 7, it can be seen that Mg is present at the boundary between the outermost layer internal electrode 11a and the outermost dielectric layer 12a located outside the upper boundary region 15a.
また、特にマッピング画像は示さないが、同様の方法で、上側境界領域１５ａの、最外層内部電極１２ａと最外誘電体層１１ａとの境界には、Ｍｎが存在していることも確認されている。 Further, although a mapping image is not particularly shown, it has been confirmed that Mn exists at the boundary between the outermost layer internal electrode 12a and the outermost dielectric layer 11a in the upper boundary region 15a by the same method. Yes.
なお、本実施形態においては、境界層中におけるＭｇ含有量に対するＭｎ含有量のモル比Ｍｎ／Ｍｇは特に限定されるものではないが、Ｍｎ／Ｍｇ＝０．００５〜０．７の範囲にあることが特に好ましい。これら含有量は、例えば、以下の方法で測定される。まず、試料の幅方向（Ｗ方向）の１／２程度、境界層の厚み方向の１／２程度の位置にある測定箇所を境界層中から無作為に２０箇所選定する。各測定箇所における境界層を薄片加工した後、ＳＴＥＭによって組成を分析する。ＳＴＥＭは、日本電子社製「ＪＥＭ−２２００ＦＳ」が用いられ、加速電圧は２００ｋＶとされる。検出器ＥＤＳは、日本電子社製「ＪＥＤ−２３００Ｔ」が用いられ、６０ｍｍ2口径のＳＤＤ検出器を用い、ＥＤＳシステムは、サーモフィッシャーサイエンティフィック社製「Noran System 7」が用いられる。また、薄片試料の厚みは約１００ｎｍとされる。各測定箇所においてＭｎ／Ｍｇの値が算出され、それらの平均値が求められる。 In the present embodiment, the molar ratio Mn / Mg of the Mn content to the Mg content in the boundary layer is not particularly limited, but is in the range of Mn / Mg = 0.005 to 0.7. It is particularly preferred. These contents are measured, for example, by the following method. First, 20 measurement points at about 1/2 of the width direction (W direction) of the sample and about 1/2 of the thickness direction of the boundary layer are randomly selected from the boundary layer. After thinning the boundary layer at each measurement location, the composition is analyzed by STEM. As the STEM, “JEM-2200FS” manufactured by JEOL Ltd. is used, and the acceleration voltage is 200 kV. “JED-2300T” manufactured by JEOL Ltd. is used as the detector EDS, an SDD detector having a diameter of 60 mm 2 is used, and “Noran System 7” manufactured by Thermo Fisher Scientific is used as the EDS system. Further, the thickness of the thin sample is about 100 nm. The value of Mn / Mg is calculated at each measurement location, and the average value is obtained.
また、図８は、同じく試料番号１６の試料の、図６に反射電子像を示した領域における、ＦＥ−ＷＤＸでのＳｉのマッピング画像を示す。図８より、最外層内部電極１２ａの、連続性が途切れている領域である欠損部に、Ｓｉを含む偏析物が存在することがわかる。 Further, FIG. 8 shows a mapping image of Si on FE-WDX in the region where the reflected electron image is shown in FIG. From FIG. 8, it can be seen that a segregated material containing Si exists in the defect portion of the outermost layer internal electrode 12a, which is a region where continuity is interrupted.
また、境界層が存在する割合（％）は、Ｍｇ、Ｍｎが存在する境界層の長さの合計と、ボイドやＳｉの偏析などで、最外層内部電極が欠損している部分を除いた最外層内部電極の長さから、以下の式（１）により求めた。
境界層の存在割合（％）＝（Ｍｇ、Ｍｎが存在する境界層の長さの合計）／（最外層内部電極の長さ（ただし、ボイドやＳｉの偏析などで、最外層内部電極が欠損している部分は除く）×１００ ……（１）
ただし、境界層が存在する割合は、上述の１２か所について調べた値の平均値である。
In addition, the ratio (%) at which the boundary layer exists is the maximum of the boundary layer where Mg and Mn exist, and the portion where the outermost layer internal electrode is missing due to segregation of voids and Si. It calculated | required by the following formula | equation (1) from the length of the outer layer internal electrode.
Boundary layer existence ratio (%) = (total length of boundary layer where Mg and Mn exist) / (length of outermost layer internal electrode (however, the outermost layer internal electrode is lost due to segregation of voids or Si, etc.) (Excluding the part that does) × 100 ...... (1)
However, the ratio of the presence of the boundary layer is an average value of the values obtained from the above-mentioned 12 locations.
なお、本実施形態においては、Ｎｉを導電成分とする最外層内部電極中に、最外誘電体層中のＭｇ成分およびＭｎ成分が拡散したことが主な要因となり、ＭｇとＭｎとを含有する境界層が形成されたものと推測される。この場合、境界層中における、Ｎｉ含有量に対するＭｇとＭｎの合計含有量のモル比（Ｍｇ＋Ｍｎ）／Ｎｉは特に限定されるものではないが、（Ｍｇ＋Ｍｎ）／Ｎｉ＝０．１〜０．８の範囲にあることが特に好ましい。これら含有量は、例えば、先に述べた「Ｍｎ／Ｍｇ」の値を算出する際と同様にして求められる。 In the present embodiment, the Mg and Mn components in the outermost dielectric layer are mainly diffused in the outermost layer internal electrode having Ni as a conductive component, and contain Mg and Mn. It is presumed that a boundary layer was formed. In this case, the molar ratio (Mg + Mn) / Ni of the total content of Mg and Mn to the Ni content in the boundary layer is not particularly limited, but (Mg + Mn) /Ni=0.1 to 0.8 It is especially preferable that it is in the range. These contents are obtained, for example, in the same manner as when calculating the value of “Mn / Mg” described above.
（２−２）内部電極の連続性
また、内部電極の連続性（％）は、ボイドやＳｉの偏析などで内部電極が欠損している部分の長さの合計と、観察視野の幅（内部電極の長さ）から、以下の式（２）により求めた。
内部電極の連続性（％）＝｛１−（ボイドやＳｉの偏析などで内部電極が欠損している部分の長さの合計）／（内部電極の長さ＝観察視野の幅）｝×１００ ……（２）
ただし、内部電極の連続性は、上述の１２か所について調べた値の平均値である。
(2-2) Continuity of internal electrode Also, the continuity (%) of the internal electrode is the sum of the length of the portion where the internal electrode is lost due to segregation of voids or Si, and the width of the observation field (internal It calculated | required by the following formula | equation (2) from the length of the electrode.
Continuity of internal electrode (%) = {1− (total length of portions where internal electrode is missing due to segregation of voids or Si) / (length of internal electrode = width of observation field)} × 100 (2)
However, the continuity of the internal electrode is an average value of the values examined at the above-mentioned 12 locations.
（２−３）Ｓｉ偏析物存在割合
また、全内部電極欠損箇所数に対するＳｉが存在している内部電極欠損箇所数の関係から、下記の式（３）により境界層におけるＳｉ偏析物存在割合（％）を求めた
Ｓｉ偏析物存在割合（％）＝（Ｓｉが存在している内部電極欠損箇所数／全内部電極欠損箇所数）×１００ ……（３）
ただし、Ｓｉ偏析物存在割合は、上述の１２か所について調べた値の平均値である。
(2-3) Si segregated material existence ratio Moreover, from the relationship of the number of internal electrode defect | deletion locations in which Si exists with respect to the total number of internal electrode defect | deletion locations, Si segregated substance presence rate in a boundary layer by following formula (3) ( %) Si segregated material presence ratio (%) = (number of internal electrode defects where Si is present / total number of internal electrode defects) × 100 (3)
However, the Si segregated substance existence ratio is an average value of the values obtained by examining the above-mentioned 12 places.
なお、Ｓｉ偏析物中におけるＳｉの含有量は特に限定されるものではないが、偏析物中における酸素を除く成分含有量に対するＳｉ含有量のモル比が平均で０．３〜１の範囲にあることが特に好ましい。これら含有量は、例えば、以下の方法で測定される。まず、試料の幅方向（Ｗ方向）の１／２程度の位置にある最外層内部電極の欠損部に存在するＳｉ偏析物を無作為に２０箇個選定する。各Ｓｉ偏析物を薄片加工した後、ＳＴＥＭによって組成を分析する。ＳＴＥＭは、日本電子社製「ＪＥＭ−２２００ＦＳ」が用いられ、加速電圧は２００ｋＶとされる。検出器ＥＤＳは、日本電子社製「ＪＥＤ−２３００Ｔ」が用いられ、６０ｍｍ２口径のＳＤＤ検出器を用い、ＥＤＳシステムは、サーモフィッシャーサイエンティフィック社製「Noran System 7」が用いられる。また、薄片試料の厚みは約１００ｎｍとされる。各Ｓｉ偏析物において、偏析物中における酸素を除く成分含有量に対するＳｉ含有量のモル比の値が算出され、それらの平均値が求められる。
また、Ｓｉ偏析物中におけるＳｉの存在形態は特に限定されるものではないが、例えば、Ｓｉ酸化物などとして存在する。
Although the Si content in the Si segregated material is not particularly limited, the molar ratio of the Si content to the component content excluding oxygen in the segregated material is in the range of 0.3 to 1 on average. It is particularly preferred. These contents are measured, for example, by the following method. First, 20 pieces of Si segregated substances present in the defect portion of the outermost layer internal electrode located at about a half of the width direction (W direction) of the sample are selected at random. Each Si segregated material is processed into a thin piece, and then the composition is analyzed by STEM. As the STEM, “JEM-2200FS” manufactured by JEOL Ltd. is used, and the acceleration voltage is 200 kV. “JED-2300T” manufactured by JEOL Ltd. is used as the detector EDS, an SDD detector having a diameter of 60 mm is used, and “Noran System 7” manufactured by Thermo Fisher Scientific is used as the EDS system. Further, the thickness of the thin sample is about 100 nm. In each Si segregated material, the value of the molar ratio of the Si content to the component content excluding oxygen in the segregated material is calculated, and the average value thereof is obtained.
In addition, the existence form of Si in the Si segregated material is not particularly limited, but exists as, for example, Si oxide.
［２］特性の評価
（１）耐湿負荷試験
表１Ａ、表１Ｂの試料番号１〜１８の各試料について、次の２つの異なる条件で耐湿負荷試験（２種類の耐湿負荷試験）を行った。
また、試料番号１５〜１８の試料について、耐熱性を評価するために以下のサーマル試験を行った。以下に説明を行う。
[2] Evaluation of characteristics (1) Humidity resistance load test The moisture resistance load tests (two types of moisture resistance load tests) were performed on the samples Nos. 1 to 18 in Tables 1A and 1B under the following two different conditions.
In addition, the following thermal tests were performed on samples Nos. 15 to 18 in order to evaluate heat resistance. A description will be given below.
（１−１）第１の耐湿負荷試験
表１Ａ、表１Ｂの試料番号１〜１８の各試料１５００個について、８５℃、８５％ＲＨ、４Ｖ、１００ｈの条件で第１の耐湿負荷試験を行った。
そして、試験後に、室温における絶縁抵抗を測定し、１ＭΩ以下となったものを不良と判定した。
その結果を表１Ａ、表１Ｂに併せて示す。なお、表１Ａ、表１Ｂでは、試料数Ａ（１５００個）に対して不良（耐湿不良）の発生した試料の数Ｂの割合（Ｂ／Ａ）を示す。
(1-1) First moisture resistance load test A first moisture resistance load test was performed on 1500 samples of sample numbers 1 to 18 in Tables 1A and 1B under the conditions of 85 ° C, 85% RH, 4V, and 100h. It was.
Then, after the test, the insulation resistance at room temperature was measured, and those having a value of 1 MΩ or less were determined to be defective.
The results are also shown in Table 1A and Table 1B. In Tables 1A and 1B, the ratio (B / A) of the number B of defective samples with respect to the number of samples A (1500 pieces) is generated.
（１−２）第２の耐湿負荷試験
表１Ａ、表１Ｂの試料番号７〜１８の各試料について、８５℃、８５％ＲＨ、６．３Ｖ、１００ｈの条件で第２の耐湿負荷試験を行った。
そして、試験後に、室温における絶縁抵抗を測定し、１ＭΩ以下となったものを不良と判定した。
その結果を表１Ａ、表１Ｂに併せて示す。なお、表１Ａ、表１Ｂでは、試料数Ａ（１５００個）に対して不良（耐湿不良）の発生した試料の数Ｂの割合（Ｂ／Ａ）を示す。
(1-2) Second moisture resistance load test Each sample of sample numbers 7 to 18 in Tables 1A and 1B is subjected to a second moisture resistance load test under the conditions of 85 ° C, 85% RH, 6.3V, and 100h. It was.
Then, after the test, the insulation resistance at room temperature was measured, and those having a value of 1 MΩ or less were determined to be defective.
The results are also shown in Table 1A and Table 1B. In Tables 1A and 1B, the ratio (B / A) of the number B of defective samples with respect to the number of samples A (1500 pieces) is generated.
（２）サーマル試験
試料番号１５〜１８の試料について、耐湿性を評価するため、サーマル試験を行った。試験は、それぞれ５０個のサンプルを、３２５℃に加熱したはんだ槽に３分間浸漬することにより行った。試験後の各試料を、樹脂で固めた後、研磨しながら、顕微鏡によってクラックの発生の有無を調べた。その結果を表１Ｂに併せて示す。
(2) Thermal test A thermal test was performed on samples Nos. 15 to 18 in order to evaluate moisture resistance. The test was performed by immersing 50 samples each in a solder bath heated to 325 ° C. for 3 minutes. Each sample after the test was hardened with a resin and then examined for occurrence of cracks with a microscope while polishing. The results are also shown in Table 1B.
なお、表１Ｂで、サーマル試験の結果として、試料数Ａ（５０個）に対して不良（耐湿不良）の発生した試料の数Ｂの割合（Ｂ／Ａ）を示しているが、試料番号１５〜１８の試料はいずれも不良の発生が認められなかったことから、表１Ｂでは、サーマル試験の結果が、いずれも０／５０となっている。 In Table 1B, as a result of the thermal test, the ratio (B / A) of the number B of defective samples (B / A) to the number of samples A (50) is shown. Since no occurrence of defects was observed in any of the samples -18, in Table 1B, the thermal test results are all 0/50.
表１Ａに示すように、境界層の存在割合と、内部電極の連続性のいずれかが本発明の要件を満たさない、試料番号１〜６の試料の場合、いずれも、第１の耐湿負荷試験で、不良が大量に発生し、信頼性が確保できないことがわかった。なお、第１の耐湿負荷試験で結果の悪かった試料番号１〜６の試料については、第２の耐湿負荷試験を実施しなかった。 As shown in Table 1A, in the case of samples Nos. 1 to 6 in which either the existence ratio of the boundary layer or the continuity of the internal electrodes does not satisfy the requirements of the present invention, the first moisture resistance load test As a result, it was found that many defects occurred and reliability could not be ensured. In addition, the 2nd moisture resistance load test was not implemented about the sample of the sample numbers 1-6 with a bad result in the 1st moisture resistance load test.
これに対し、境界層の存在割合と、内部電極の連続性が本発明の要件を満たす、表１Ａ、表１Ｂの試料番号７〜１８の試料の場合、いずれも、耐湿負荷試験の結果が良好であることが確認された。 On the other hand, in the case of the samples of Sample Nos. 7 to 18 in Table 1A and Table 1B in which the existence ratio of the boundary layer and the continuity of the internal electrodes satisfy the requirements of the present invention, the results of the moisture resistance load test are both good It was confirmed that.
また、内部電極の厚みが０．２〜０．４μｍの範囲にある試料番号１５〜１８の試料については、サーマル試験においてもクラックの発生が認められなかった。 Moreover, about the sample of sample numbers 15-18 in which the thickness of an internal electrode is the range of 0.2-0.4 micrometer, generation | occurrence | production of the crack was not recognized also in the thermal test.
なお、本発明の要件を備えた試料番号７〜１８の試料においても、連続性が途切れている領域である欠損部にＳｉを含む偏析物が存在している割合が３９％以上の試料の場合、特に耐湿性の良好な積層セラミックコンデンサが得られることが確認された。 Note that, in the samples Nos. 7 to 18 having the requirements of the present invention, the ratio of the segregated material containing Si in the defect portion, which is a region where continuity is interrupted, is 39% or more. It was confirmed that a multilayer ceramic capacitor having particularly good moisture resistance was obtained.
一方、連続性が途切れている領域である欠損部にＳｉを含む偏析物が存在している割合が３９％未満の、試料番号７，８，１３，１５，１７の試料の場合には、第２の耐湿負荷試験の結果、耐湿性が少し低下する傾向が認められた。 On the other hand, in the case of samples Nos. 7, 8, 13, 15, and 17 in which the ratio of the segregated material containing Si in the defect portion, which is a region where the continuity is interrupted, is less than 39%, As a result of the moisture resistance load test of No. 2, there was a tendency that the moisture resistance slightly decreased.
したがって、この点において、本発明では、連続性が途切れている領域である欠損部にＳｉを含む偏析物が存在している割合が３９％以上とすることがより好ましい。 Therefore, in this respect, in the present invention, it is more preferable that the ratio of the segregated material containing Si in the defect portion which is a region where continuity is interrupted is 39% or more.
なお、本発明は上記実施形態に限定されるものではなく、発明の範囲内において種々の応用、変形を加えることが可能である。 In addition, this invention is not limited to the said embodiment, A various application and deformation | transformation are possible within the scope of the invention.
１ セラミックグリーンシート
１ａ 最下層の内部電極パターンが印刷されるセラミックグリーンシート
２ 内部電極パターン
２ａ 最下層の内部電極パターン
３ 外層用セラミックグリーンシート
１０ コンデンサ本体（セラミック積層体）
１１ 誘電体層（誘電体セラミック層）
１１ａ 最外誘電体層
１２ 内部電極
１２ａ 最外層内部電極
１３ａ，１３ｂ 外部電極
１５ａ 上側境界領域
１５ｂ 下側境界領域
Ｌ 積層セラミックコンデンサの長さ
Ｔ 積層セラミックコンデンサの高さ
Ｗ 積層セラミックコンデンサの幅
DESCRIPTION OF SYMBOLS 1 Ceramic green sheet 1a Ceramic green sheet in which the lowermost internal electrode pattern is printed 2 Internal electrode pattern 2a Lowermost internal electrode pattern 3 Ceramic green sheet for outer layers 10 Capacitor body (ceramic laminate)
11 Dielectric layer (dielectric ceramic layer)
11a Outermost dielectric layer 12 Internal electrode 12a Outermost layer internal electrode 13a, 13b External electrode 15a Upper boundary region 15b Lower boundary region L Length of multilayer ceramic capacitor T Height of multilayer ceramic capacitor W Width of multilayer ceramic capacitor
Claims (5)
前記誘電体セラミック層はＢａとＴｉとを含むペロブスカイト型化合物を含有し、
積層された前記複数の内部電極のうち、積層方向の最も外側に位置する最外層内部電極と、その外側に位置する最外誘電体セラミック層との境界には、ＭｇとＭｎとを含有する境界層が形成されており、
前記境界における前記境界層の存在割合が６９％以上であるとともに、
前記最外層内部電極の連続性が６０％以上であること
を特徴とする積層セラミックコンデンサ。 A ceramic laminate comprising a plurality of dielectric ceramic layers and a plurality of internal electrodes laminated via the dielectric ceramic layers, and an external electrode disposed in the ceramic laminate so as to be electrically connected to the internal electrodes A multilayer ceramic capacitor comprising:
The dielectric ceramic layer contains a perovskite type compound containing Ba and Ti,
Among the plurality of stacked internal electrodes, the boundary between the outermost layer internal electrode positioned on the outermost side in the stacking direction and the outermost dielectric ceramic layer positioned on the outer side includes a boundary containing Mg and Mn A layer is formed,
The presence ratio of the boundary layer in the boundary is 69% or more,
The multilayer ceramic capacitor characterized in that the continuity of the outermost layer internal electrode is 60% or more.
（Ｍｇ、Ｍｎが存在する境界層の長さの合計）／（最外層内部電極の長さ（ただし、最外層内部電極が欠損している部分は除く）×１００
で表わされることを特徴とする請求項１〜４のいずれかに記載の積層セラミックコンデンサ。 The existence ratio of the boundary layer in the boundary is
(Total of length of boundary layer where Mg and Mn exist) / (Length of outermost layer internal electrode (excluding the portion where outermost layer internal electrode is missing) × 100
The multilayer ceramic capacitor according to claim 1, wherein the multilayer ceramic capacitor is represented by:
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|---|---|---|---|---|
| KR101551595B1 (en) | 2015-01-22 | 2015-09-15 | 가부시키가이샤 무라타 세이사쿠쇼 | Laminated ceramic condenser |
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2014
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