KR101535757B1 - Multi layer ceramic condenser - Google Patents

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Abstract

세라믹 적층체(콘덴서 본체)로의 수분의 침입을 억제, 방지하는 것이 가능하여, 신뢰성이 높은 적층 세라믹 콘덴서를 제공한다.
복수의 유전체층(유전체 세라믹층)(11)과, 유전체층을 개재하여 적층된 복수의 내부 전극(12)을 갖는 세라믹 적층체(콘덴서 본체)(10)를 구비한 적층 세라믹 콘덴서에 있어서, 유전체층은 Ba와 Ti를 포함하는 페로브스카이트형 화합물을 함유하고, 적층된 복수의 내부 전극 중, 적층 방향의 가장 외측에 위치하는 최외층 내부 전극(12a)과, 그 외측에 위치하는 최외 유전체층(11a) 사이에는, Mg와 Mn을 함유하는 경계층이 형성되어 있고, 경계의 69％ 이상으로 경계층이 존재하고 있음과 함께, 최외층 내부 전극의 연속성이 60％ 이상인 구성으로 한다.(EN) Provided is a multilayer ceramic capacitor which can suppress and prevent moisture from entering into a ceramic multilayer body (condenser body) and which is highly reliable.
In a multilayer ceramic capacitor including a multilayer ceramic body (capacitor body) 10 having a plurality of dielectric layers (dielectric ceramic layers) 11 and a plurality of internal electrodes 12 stacked with a dielectric layer interposed therebetween, And a perovskite-type compound containing Ti. Among the plurality of laminated internal electrodes, between the outermost layer internal electrode 12a located at the outermost position in the lamination direction and the outermost dielectric layer 11a located outside thereof , A boundary layer containing Mg and Mn is formed, a boundary layer exists at 69% or more of the boundary, and the continuity of the outermost layer internal electrode is 60% or more.

Description

적층 세라믹 콘덴서{MULTI LAYER CERAMIC CONDENSER}[0001] MULTILAYER CERAMIC CONDENSER [0002]

본 발명은, 적층 세라믹 콘덴서에 관한 것이며, Ba와 Ti를 포함하는 페로브스카이트형 화합물을 함유하는 복수의 유전체 세라믹층과, 유전체 세라믹층을 개재하여 적층된 복수의 내부 전극을 갖는 세라믹 적층체(콘덴서 본체)를 구비하는 적층 세라믹 콘덴서에 관한 것이다.The present invention relates to a multilayer ceramic capacitor, and more particularly, to a multilayer ceramic capacitor having a plurality of dielectric ceramic layers containing a perovskite type compound containing Ba and Ti and a plurality of internal electrodes stacked via a dielectric ceramic layer And a capacitor body).

최근들어 전자 기기의 소형·경량화에 수반하여, 소형에, 대용량을 취득하는 것이 가능한 적층 세라믹 콘덴서가 널리 사용되고 있다. 이 적층 세라믹 콘덴서는, 예를 들어 복수의 유전체층과, 유전체층간의 복수의 계면에 배치된 복수의 내부 전극을 갖는 적층체의 외표면에, 상기 내부 전극과 도통하도록 외부 전극이 배치된 구조를 갖는 것이 널리 알려져 있다.2. Description of the Related Art In recent years, multilayer ceramic capacitors capable of obtaining a large capacity with a small size and a light weight have been widely used. This multilayer ceramic capacitor has, for example, a structure in which external electrodes are disposed on the external surface of a multilayer body having a plurality of dielectric layers and a plurality of internal electrodes disposed at a plurality of interfaces between the dielectric layers, It is widely known.

그리고, 이러한 적층 세라믹 콘덴서로서는, 도 9에 도시한 바와 같이, 복수의 유전체층(유전체 세라믹층)(111)과, 유전체층(111) 사이의 복수의 계면에 배치된 복수의 내부 전극(112)을 갖는 세라믹 적층체(콘덴서 본체)(110)와, 세라믹 적층체(110)의 양 단부면에, 교대로 반대측의 단부면에 인출된 내부 전극(112)과 도통하도록 배치된 한 쌍의 외부 전극(113a, 113b)을 구비한 적층 세라믹 콘덴서가 제안되고 있다.9, the multilayer ceramic capacitor includes a plurality of dielectric layers (dielectric ceramic layers) 111 and a plurality of internal electrodes 112 disposed at a plurality of interfaces between the dielectric layers 111 And a pair of external electrodes 113a (113a, 113b) arranged so as to be electrically connected to the internal electrodes 112 drawn out to the opposite end surfaces of the ceramic laminated body 110 alternately at opposite end faces of the ceramic laminated body 110, And 113b are proposed as the multilayer ceramic capacitor.

그리고, 특허문헌 1에서는, 유전체층으로서, 유전체층은, BaTiO3 100몰부CaZrO3 1 내지 7몰부 NiO 0.5 내지 1.5몰부 MnO 0.1 내지 0.3몰부 Re2O3 0.2 내지 0.7몰부로 이루어지는 조성물이 사용되고 있으며, 비유전율의 온도 변화가 적은 유전체층을 구비한, 소형에 대용량인 콘덴서가 얻어진다고 되어 있다.In Patent Document 1, as the dielectric layer, the dielectric layer is made of BaTiO 3 100 molar part CaZrO 3 1 to 7 molar part NiO 0.5 to 1.5 mol part MnO 0.1 to 0.3 mol part Re 2 O 3 0.2 to 0.7 mol part is used and a small and large capacity condenser Is obtained.

그러나, 상술한 바와 같은 구조를 갖는 특허문헌 1의 적층 세라믹 콘덴서의 경우, 내부 전극과 유전체층의 간극, 특히, 적층 방향에 있어서 최외층의 내부 전극의 외측에 위치하는 최외 유전체층과, 상술한 최외층 내부 전극의 간극으로부터, 세라믹 적층체(콘덴서 본체)의 내부에 수분이 침입하여, 특성이 열화된다는 문제점이 있다.However, in the case of the multilayer ceramic capacitor of Patent Document 1 having the above-described structure, the gap between the internal electrode and the dielectric layer, particularly, the outermost dielectric layer positioned outside the outermost internal electrode in the stacking direction, There is a problem in that the moisture intrudes into the interior of the ceramic laminate (capacitor main body) from the gap of the internal electrode, deteriorating the characteristics.

일본 특허 공개(평) 06-260023호 공보Japanese Patent Application Laid-Open No. 06-260023

본 발명은, 상기 과제를 해결하는 것이며, 세라믹 적층체(콘덴서 본체)로의 수분의 침입을 억제, 방지하는 것이 가능하여, 신뢰성이 높은 적층 세라믹 콘덴서를 제공하는 것을 목적으로 한다.An object of the present invention is to solve the above problems and to provide a multilayer ceramic capacitor which is capable of suppressing and preventing the intrusion of moisture into the ceramic multilayer body (condenser body), thereby achieving high reliability.

상기 과제를 해결하기 위하여, 본 발명의 적층 세라믹 콘덴서는,In order to solve the above problems, the multilayer ceramic capacitor of the present invention comprises:

복수의 유전체 세라믹층과, 상기 유전체 세라믹층을 개재하여 적층된 복수의 내부 전극을 구비하는 세라믹 적층체와, 상기 내부 전극과 도통하도록 상기 세라믹 적층체에 배치된 외부 전극을 구비한 적층 세라믹 콘덴서이며, A multilayer ceramic capacitor comprising a ceramic multilayer body including a plurality of dielectric ceramic layers and a plurality of internal electrodes stacked with the dielectric ceramic layers interposed therebetween and external electrodes arranged in the ceramic multilayer body so as to be in communication with the internal electrodes ,

상기 유전체 세라믹층은 Ba와 Ti를 포함하는 페로브스카이트형 화합물을 함유하고, Wherein the dielectric ceramic layer contains a perovskite type compound containing Ba and Ti,

적층된 상기 복수의 내부 전극 중, 적층 방향의 가장 외측에 위치하는 최외층 내부 전극과, 그 외측에 위치하는 최외 유전체 세라믹층 사이에는, Mg와 Mn을 함유하는 경계층이 형성되어 있고, A boundary layer containing Mg and Mn is formed between the outermost layer inner electrode located at the outermost position in the stacking direction and the outermost dielectric ceramic layer located at the outer side among the plurality of laminated inner electrodes,

상기 경계의 69％ 이상으로 상기 경계층이 존재하고 있음과 함께,The boundary layer exists at 69% or more of the boundary,

상기 최외층 내부 전극의 연속성이 60％ 이상인 것을 특징으로 하고 있다.And the continuity of the outermost layer inner electrode is 60% or more.

또한, 본 발명의 적층 세라믹 콘덴서에 있어서는, 상기 최외층 내부 전극의, 상기 연속성이 끊긴 영역인 결손부의 39％ 이상으로 Si를 포함하는 편석물이 존재하는 것이 바람직하다.Further, in the multilayer ceramic capacitor of the present invention, it is preferable that a segregation containing Si is present in the outermost layer internal electrode of the outermost layer internal electrode at a ratio of 39% or more of the defect portion as the disconnection region.

최외층 내부 전극의, 상기 연속성이 끊긴 영역인 결손부의 39％ 이상으로 Si를 포함하는 편석물을 존재시킴으로써, 더욱 내습성을 향상시키는 것이 가능해진다.It is possible to further improve the moisture resistance of the outermost layer internal electrode by the presence of the segregation containing Si at 39% or more of the defect portion as the disconnected region.

또한, 결손부의 39％ 이상으로 Si를 포함하는 편석물을 존재시킨다는 것은, 적층 세라믹 콘덴서의, 적층 방향을 따르는 방향의 단면을 본 경우에 있어서의, 전체 내부 전극 결손 개소수에 대한, Si가 존재하고 있는 내부 전극 결손 개소수의 비율을 39％ 이상으로 하는 것을 의미한다.The presence of segregation containing Si at 39% or more of the defective portion means that the presence of Si exists in the multilayer ceramic capacitor with respect to the total number of internal electrode defects in the cross section along the stacking direction Means that the ratio of the number of internal electrode defective sites is 39% or more.

또한, 상기 내부 전극의 평균 두께가 0.4㎛ 이하인 것이 바람직하다.It is also preferable that the average thickness of the internal electrode is 0.4 mu m or less.

또한, 상기 구성으로 함으로써, 내열성이 우수한(서멀 시험에서의 불량 발생이 적음), 신뢰성이 높은 적층 세라믹 콘덴서를 얻을 수 있다. 내부 전극의 평균 두께를 0.4㎛ 이하로 함으로써 내열성을 향상시키는 것이 가능해지는 것은, 열팽창률이 큰 내부 전극의 체적을 저하시킴으로써, 유전체 세라믹층에 크랙이 발생하는 것이 억제, 방지되는 것에 의한다고 추측된다.With the above-described configuration, a multilayer ceramic capacitor having excellent heat resistance (less generation of defects in the thermal test) and high reliability can be obtained. The reason that the heat resistance can be improved by setting the average thickness of the internal electrode to 0.4 탆 or less is presumably because the volume of the internal electrode having a large coefficient of thermal expansion is lowered to suppress or prevent the generation of cracks in the dielectric ceramic layer .

또한, 상기 유전체 세라믹층의 평균 두께가 0.5㎛ 이하인 것이 바람직하다.It is also preferable that the average thickness of the dielectric ceramic layer is 0.5 占 퐉 or less.

유전체 세라믹층의 평균 두께를 0.5㎛ 이하로 하여 고용량화를 도모한 적층 세라믹 콘덴서의 경우, 특히 내습성이 중요해지지만, 그러한 경우에 본 발명을 적용함으로써, 높은 신뢰성을 구비한 적층 세라믹 콘덴서를 얻는 것이 가능해져, 특히 의미가 있다.In the case of a multilayer ceramic capacitor in which the average thickness of the dielectric ceramic layer is set to 0.5 μm or less and the capacity is increased, moisture resistance is particularly important. However, by applying the present invention in such a case, it is possible to obtain a multilayer ceramic capacitor with high reliability It makes sense, especially.

본 발명의 적층 세라믹 콘덴서는, Ba와 Ti를 포함하는 페로브스카이트형 화합물을 함유하는 유전체 세라믹층을 구비한 적층 세라믹 콘덴서에 있어서, 적층 방향의 가장 외측에 위치하는 최외층 내부 전극과, 그 외측에 위치하는 최외 유전체 세라믹층의 경계에는, Mg와 Mn을 함유하는 경계층이 형성되고, 또한, 경계의 69％ 이상으로 경계층이 존재하도록 하고 있으므로, 최외층의 내부 전극과, 최외 유전체 세라믹층의 간극으로부터 수분이 침입하는 것을 억제, 방지하여, 내습성을 향상시킬 수 있다.The multilayer ceramic capacitor of the present invention is a multilayer ceramic capacitor including a dielectric ceramic layer containing a perovskite type compound containing Ba and Ti, wherein the outermost layer internal electrode located on the outermost side in the lamination direction and the outermost internal electrode A boundary layer containing Mg and Mn is formed at the boundary of the outermost dielectric ceramic layer located in the outermost dielectric ceramic layer and the boundary layer is present at not less than 69% It is possible to prevent moisture from invading from the substrate and to improve moisture resistance.

또한, 경계의 69％ 이상으로 경계층이 존재한다는 것은, 적층 세라믹 콘덴서의, 적층 방향을 따르는 방향의 단면을 본 경우에 있어서의, 경계층의 길이의 합계, 간극이나 Si의 편석 등으로, 내부 전극이 결손되어 있는 부분을 제외한 내부 전극의 길이에 대한 비율이 69％ 이상인 것을 의미한다. 상세하게는, 이하의 실시 형태에서 설명한다.The existence of the boundary layer at 69% or more of the boundary means that the total length of the boundary layers, the gap or the segregation of Si, etc., when the cross section of the multilayer ceramic capacitor in the direction along the stacking direction is observed, Means that the ratio of the length of the internal electrode excluding the defective portion is 69% or more. Details will be described in the following embodiments.

그 결과, 내습성이 우수한 콘덴서 본체(세라믹 적층체)를 구비한, 신뢰성이 높은 적층 세라믹 콘덴서를 제공하는 것이 가능해진다.As a result, it is possible to provide a multilayer ceramic capacitor having a capacitor body (ceramic multilayer body) excellent in moisture resistance and high reliability.

도 1은 본 발명의 적층 세라믹 콘덴서의 제조 방법을 설명하기 위한 도면.
도 2는 본 발명의 실시 형태에 관한 적층 세라믹 콘덴서의 내부 구성을 도시하는 단면도.
도 3은 본 발명의 실시 형태에 관한 적층 세라믹 콘덴서의 구성을 도시하는 사시도.
도 4는 본 발명의 적층 세라믹 콘덴서의 내부 전극 및 유전체층의 두께를 측정하는 방법을 설명하기 위한 도면.
도 5는 본 발명의 적층 세라믹 콘덴서의, 최외층 내부 전극과, 최외 유전체층 사이의 경계층을 관찰하는 방법을 설명하는 도면.
도 6은 본 발명의 적층 세라믹 콘덴서의 상측 경계 영역에 관한 FE-WDX의 반사 전자상을 도시하는 도면.
도 7은 본 발명의 적층 세라믹 콘덴서의 상측 경계 영역에 관한 Mg의 맵핑 화상을 도시하는 도면.
도 8은 본 발명의 적층 세라믹 콘덴서의 상측 경계 영역에 관한 Si의 맵핑 화상을 도시하는 도면.
도 9는 종래의 적층 세라믹 콘덴서의 구성을 도시하는 도면.
도 10a 내지 10c는 도 5에 도시된 상부 경계 영역의 확대도.BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a view for explaining a method for producing a multilayer ceramic capacitor of the present invention. FIG.
2 is a sectional view showing an internal configuration of a multilayer ceramic capacitor according to an embodiment of the present invention.
3 is a perspective view showing a configuration of a multilayer ceramic capacitor according to an embodiment of the present invention.
4 is a view for explaining a method of measuring the thickness of the internal electrode and the dielectric layer of the multilayer ceramic capacitor of the present invention.
5 is a view for explaining a method of observing a boundary layer between an outermost layer inner electrode and an outermost dielectric layer in the multilayer ceramic capacitor of the present invention.
6 is a view showing a reflected electron image of the FE-WDX with respect to the upper boundary region of the multilayer ceramic capacitor of the present invention.
7 is a diagram showing a mapping image of Mg in the upper boundary region of the multilayer ceramic capacitor of the present invention.
8 is a diagram showing a mapping image of Si with respect to an upper boundary region of the multilayer ceramic capacitor of the present invention.
9 is a view showing a configuration of a conventional multilayer ceramic capacitor.
Figs. 10A to 10C are enlarged views of the upper boundary area shown in Fig. 5; Fig.

이하에 본 발명의 실시 형태를 나타내고, 본 발명의 특징으로 하는 바를 더욱 상세하게 설명한다.Hereinafter, embodiments of the present invention will be described, and the features of the present invention will be described in more detail.

[실시 형태] [Embodiment Mode]

<시료의 제작><Preparation of sample>

먼저, 유전체 세라믹 원료를 얻기 위하여, 순도 99중량％ 이상의 BaCO3, TiO2의 각 분말을 Ba:Ti=1:1의 비율로 조합했다. 이어서, 이 조합 분말을 볼 밀로 습식 혼합하고, 균일하게 분산시킨 후, 건조 처리를 실시하여 조정 분말을 얻었다. 얻어진 조정 분말을 1000℃에서 하소하여, 평균 입경 150㎚의 주성분 분말 BaTiO3을 얻었다.First, to obtain a dielectric ceramic raw material, BaCO 3 and TiO 2 powder having a purity of 99 wt% or more were combined at a ratio of Ba: Ti = 1: 1. Subsequently, the combination powder was wet-mixed with a ball mill, uniformly dispersed, and then subjected to a drying treatment to obtain a controlled powder. The obtained adjusted powder was calcined at 1000 캜 to obtain a main component powder of BaTiO 3 having an average particle diameter of 150 nm.

한편, 부성분으로서, MgO, Al2O3, V2O5, MnO2, Dy2O3, SiO2의 각 분말을 준비했다. 이어서, MgO, Al2O3, V2O5, MnO2, Dy2O3, SiO2의 각 분말을, Ti 100몰부에 대한 Mg, Al, V, Mn, Dy, Si의 함유량이 소정량(Mg 1.3몰부, Al 0.5몰부, V 0.1몰부, Mn 0.1몰부, Dy 1.0몰부, Si 1.5몰부)으로 되도록 칭량하고, 상기 주성분 분말에 첨가함으로써, 혼합 분말을 얻었다. 이 혼합 분말을 볼 밀로 습식 혼합하고, 균일하게 분산시킨 후, 건조 처리를 실시하여, 유전체 세라믹 원료를 얻었다.On the other hand, each powder of MgO, Al 2 O 3 , V 2 O 5 , MnO 2 , Dy 2 O 3 and SiO 2 was prepared as a subcomponent. Then, each powder of MgO, Al 2 O 3 , V 2 O 5 , MnO 2 , Dy 2 O 3 and SiO 2 is mixed with a predetermined amount of Mg, Al, V, Mn, (1.3 moles of Mg, 0.5 moles of Al, 0.1 moles of V, 0.1 moles of Mn, 1.0 moles of Dy and 1.5 moles of Si) and added to the main component powders to obtain mixed powders. The mixed powder was wet-mixed with a ball mill, uniformly dispersed, and then subjected to a drying treatment to obtain a dielectric ceramic raw material.

또한, 부성분의 첨가량은 특별히 한정되는 것은 아니나, Ti를 100몰부로 했을 때, 희토류 원소 R의 함유량 a몰부가 0.7≤a≤1.1, Mn의 함유량 b몰부가 0.07≤b≤0.18, Mg의 함유량 c몰부가 1.0≤c≤1.7, V의 함유량 d몰부가 0.07≤d≤0.18, Al의 함유량 e몰부가 0.26≤d≤0.52인 것이 특히 바람직하다. 이 경우, 신뢰성이 더욱 우수한 적층 세라믹 콘덴서가 얻어진다.The addition amount of the subcomponent is not particularly limited, but when the content of the rare earth element R is in the range of 0.7 mol? 1.1, the content of Mn is 0.07? B? 0.18, the content of Mg The molar fraction is 1.0? C? 1.7, the content d of V is 0.07? D? 0.18, and the content of Al is e mole fraction is 0.26? D? 0.52. In this case, a multilayer ceramic capacitor having more excellent reliability can be obtained.

그런데, 도 1은, 이 실시 형태에 있어서 적층 세라믹 콘덴서를 제조하는 경우의, 내부 전극 패턴(2)이 형성된 세라믹 그린 시트(1)와 내부 전극 패턴이 형성되어 있지 않은 외층용 세라믹 그린 시트(3)를 적층함으로써 형성되는, 소성 후에 콘덴서 본체(세라믹 적층체)(10)로 되는 적층체의 분해도이다.1 is a graph showing the relationship between the ceramic green sheet 1 in which the internal electrode pattern 2 is formed and the ceramic green sheet 3 for external layer in which the internal electrode pattern is not formed in the case of producing the multilayer ceramic capacitor in this embodiment (Ceramic laminated body) 10 after firing, which is formed by laminating the ceramic body 10 and the ceramic body 10 as shown in Fig.

외층용 세라믹 그린 시트(3)에 사용하는 유전체 세라믹 원료에 대해서는, Si 함유량이, 세라믹 그린 시트(1)에 사용하는 유전체 세라믹 원료의 Si 함유량 1.5몰부에 대하여, 표 1a, 1b의 「Si 외층/내층비」에 나타내는 배율로 되도록 SiO2를 많이 첨가했다. 즉, 예를 들어 표 1a, 1b의 시료 번호 8의 시료인 경우, 1.5×1.2=1.8몰부로 되도록, 외층용 세라믹 그린 시트(3)에 사용하는 유전체 세라믹 원료에는, 세라믹 그린 시트(1)에 사용하는 유전체 세라믹 원료보다도 SiO2를 많이 첨가했다.The dielectric ceramic raw material used for the outer layer ceramic green sheet 3 was evaluated as having a Si content of 1.5 parts by mol based on the Si content of the Si outer layer / It was added a lot of SiO 2 such that the magnification shown in my cheungbi ". That is, for example, in the case of the sample of the sample No. 8 of Tables 1a and 1b, the dielectric ceramic raw material used for the ceramic green sheet for outer layer 3 is set to 1.5 × 1.2 = 1.8 mol, SiO 2 was added more than the dielectric ceramic material used.

단, 이 실시 형태에 의해 제작하는 표 1a, 표 1b의 시료 번호 1 내지 18의 시료 중, 본 발명의 요건을 충족시키지 못하는 비교예의 시료인, 시료 번호 1의 시료에 관해서는, 외층용 세라믹 그린 시트(3)에 사용하는 유전체 세라믹 원료와, 세라믹 그린 시트(1)에 사용하는 유전체 세라믹 원료의 SiO2의 비율은 동일하게 했다.However, in the samples of Sample Nos. 1 to 18 of Tables 1a and 1b manufactured according to this embodiment, the sample of Sample No. 1, which is a sample of Comparative Example which does not satisfy the requirement of the present invention, the ratio of SiO 2 in the dielectric ceramic material for use in the dielectric ceramic material and ceramic green sheets (1) used for the seat (3) were the same.

또한, 본 발명의 요건을 충족시키지 못하는 비교예의 시료인, 시료 번호 2의 시료인 경우, 최하층의 내부 전극 패턴(2(2a))이 인쇄되는 세라믹 그린 시트(1(1a))에 사용하는 유전체 세라믹 원료 및 외층용 세라믹 그린 시트(3)에 사용하는 유전체 세라믹 원료에는 MgO를 첨가하고 있지 않다(Mg 함유량은 0몰부).In the case of the sample of the sample No. 2 which is a sample of the comparative example which does not satisfy the requirements of the present invention, the dielectric green sheet 1 (1a) used for the ceramic green sheet 1 (1a) on which the lowest internal electrode pattern 2 MgO is not added to the dielectric ceramic material used for the ceramic raw material and the outer ceramic green sheet 3 (the Mg content is 0 mole part).

이것은, Mg를 함유한 경계층이 최외층의 내부 전극에 접촉하지 않는 시료를 얻기 위해서이다.This is to obtain a sample in which the boundary layer containing Mg does not contact the inner electrode of the outermost layer.

또한, 본 발명의 요건을 충족시키지 못하는 비교예의 시료인, 시료 번호 3의 시료인 경우, 최하층의 내부 전극 패턴(2(2a))이 인쇄되는 세라믹 그린 시트(1(1a))에 사용하는 유전체 세라믹 원료 및 외층용 세라믹 그린 시트(3)에 사용하는 유전체 세라믹 원료에는 MnO2를 첨가하고 있지 않다(Mn 함유량은 0몰부).In the case of the sample of the comparative example which does not satisfy the requirement of the present invention and the sample of the sample No. 3, the dielectric substance (1) used for the ceramic green sheet 1 (1a) on which the lowest internal electrode pattern MnO 2 is not added to the dielectric ceramic raw material used for the ceramic raw material and the outer ceramic green sheet 3 (Mn content is 0 molar part).

이것은, Mn을 함유한 경계층이 최외층의 내부 전극에 접촉하지 않는 시료를 얻기 위해서이다.This is to obtain a sample in which the boundary layer containing Mn does not contact the inner electrode of the outermost layer.

이어서, 상술한 바와 같이 하여 제작한 유전체 세라믹 원료에, 폴리비닐부티랄계 바인더, 가소제 및 유기 용제로서의 에탄올을 첨가하고, 이들을 볼 밀에 의해 습식 혼합하여 세라믹 슬러리를 제작했다. 그리고, 이 세라믹 슬러리를 립 방식에 의해 시트 성형하여, 직사각형의 세라믹 그린 시트를 얻었다.Next, a polyvinyl butyral type binder, a plasticizer and ethanol as an organic solvent were added to the dielectric ceramic raw material prepared as described above, and these were wet-mixed by a ball mill to prepare a ceramic slurry. Then, this ceramic slurry was sheet-formed by a lapping method to obtain a rectangular ceramic green sheet.

또한, 평균 입경 200㎚의 Ni 분말(단, 표 1a, 표 1b의 시료 번호 13 내지 18의 시료인 경우에는 80㎚)을 준비했다. 또한, 에틸셀룰로오스를 테르피네올에 용해시킨 유기 비히클을 준비했다. 그리고, 준비한 Ni 분말을 유기 비히클 중에 3개 롤 밀을 사용하여 분산시켜, 내부 전극 형성용 도전성 페이스트를 제작했다.Further, an Ni powder having an average particle diameter of 200 nm (in the case of samples of sample Nos. 13 to 18 of Table 1a and Table 1, 80 nm) was prepared. An organic vehicle in which ethylcellulose was dissolved in terpineol was also prepared. Then, the prepared Ni powder was dispersed in an organic vehicle using a three roll mill to prepare a conductive paste for forming an internal electrode.

그리고, 상기한 세라믹 그린 시트 위에 상술한 바와 같이 하여 제작한 Ni를 도전 성분으로 하는 도전성 페이스트를 스크린 인쇄하여, 내부 전극이 되어야 할 도전성 페이스트막(내부 전극 패턴)을 형성했다. 이어서, 내부 전극 패턴이 형성된 세라믹 그린 시트를, 내부 전극 패턴의 인출되어 있는 측이 엇갈리게 300층 적층하고, 그 적층 방향 양측에 내부 전극 패턴이 형성되어 있지 않은 세라믹 그린 시트를 적층하여, 콘덴서 본체(세라믹 적층체)로 되어야 할 미소성의 적층체를 얻었다.Then, a conductive paste containing Ni as a conductive component prepared as described above was screen-printed on the above-mentioned ceramic green sheet to form a conductive paste film (internal electrode pattern) to be an internal electrode. Then, the ceramic green sheets on which the internal electrode patterns were formed were laminated in such a manner that the drawn-out side portions of the internal electrode patterns were stacked alternately in 300 layers, and ceramic green sheets without internal electrode patterns formed on both sides in the stacking direction were laminated, Ceramic laminate) was obtained.

또한, 내부 전극의 도전 성분은 특별히 한정되는 것은 아니나, 도전 성분의 주성분으로서, Ni나 Ni 합금 등이 바람직하다.The conductive component of the internal electrode is not particularly limited, but Ni, Ni alloy, or the like is preferable as the main component of the conductive component.

얻어진 적층체를 N2 분위기 중에 있어서 350℃의 온도에서 3시간 가열하고, 바인더를 연소시킨 후, 승온 속도 100℃/min, 최고 온도 1200℃에서 10분 유지하며, 표 1a, 표 1b에 나타내는 산소 분압의 H2-N2-H2O 가스를 포함하는 환원성 분위기의 조건에서 소성했다. 이에 의해, 소결 완료된 세라믹 적층체인 콘덴서 본체를 얻었다.In the obtained laminate in the N 2 atmosphere, and 3 hours heating at a temperature of 350 ℃, and then burn the binder, and held for 10 minutes at temperature raising rate of 100 ℃ / min, a maximum temperature of 1200 ℃, oxygen shown in Table 1a, Table 1b And fired under a reducing atmosphere containing H 2 -N 2 -H 2 O gas at a partial pressure. Thus, a capacitor main body as a sintered ceramic laminate was obtained.

이어서, 콘덴서 본체의 양 단부면에, 유리 프릿을 함유하는 Cu 페이스트를 도포하고, N2 분위기 중에 있어서 800℃의 온도에서 베이킹하고, 내부 전극과 전기적으로 접속된 외부 전극을 형성하여, 적층 세라믹 콘덴서(표 1a, 표 1b의 시료 번호 1 내지 18의 시료)를 얻었다.Then, on both end faces of the capacitor body, by applying a Cu paste containing glass frit and baking at a temperature of 800 ℃ in the N 2 atmosphere to form the external electrodes connected to internal electrodes, the multilayer ceramic capacitor (Samples of sample Nos. 1 to 18 in Tables 1a and 1b).

이 적층 세라믹 콘덴서는, 도 2 및 도 3에 도시한 바와 같이, 적층되어 있는 복수의 유전체층(유전체 세라믹층)(11)과, 유전체층(11) 사이의 복수의 계면에 배치되어 있는 복수의 내부 전극(12)을 갖는 세라믹 적층체(콘덴서 본체)(10)와, 세라믹 적층체(10)의 양 단부면에, 교대로 반대측의 단부면에 인출된 내부 전극(12)과 도통하도록 배치된 한 쌍의 외부 전극(13a, 13b)을 구비한 구조를 갖고 있다.2 and 3, the multilayer ceramic capacitor includes a plurality of laminated dielectric layers (dielectric ceramic layers) 11 and a plurality of internal electrodes 11 disposed at a plurality of interfaces between the dielectric layers 11, (Capacitor main body) 10 having a ceramic laminated body 10 and a pair of ceramic laminated bodies 10 arranged on the opposite end surfaces of the ceramic laminated body 10 in such a manner as to be electrically connected to the internal electrodes 12, And the external electrodes 13a and 13b of the electrodes 13a and 13b.

또한, 본 실시 형태에서는 모든 내부 전극이 교대로 반대측의 단부면에 인출되어 있지만, 유전체 세라믹층을 개재하여 인접하는 내부 전극끼리 동일한 측의 단부면에 인출되어 있는 부분이 있어도 좋다. 예를 들어, 적층 방향의 가장 외측에 위치하는 최외층 내부 전극은, 유전체 세라믹층을 개재하여 인접하는 내부 전극(이 접속된 것)과 동일한 외부 전극에 전기적으로 접속되어도 좋다.In this embodiment, all of the internal electrodes are alternately drawn to the opposite end surface, but adjacent internal electrodes may be drawn out to the same end surface through the dielectric ceramic layer. For example, the outermost layer inner electrode located at the outermost position in the stacking direction may be electrically connected to the same outer electrode as the adjacent inner electrodes (connected) via the dielectric ceramic layer.

얻어진 적층 세라믹 콘덴서의 외형 치수(외부 전극을 포함함)는, 길이 L=1.0㎜, 폭 W=0.5㎜, 높이 T=0.5㎜이었다.The external dimensions (including the external electrodes) of the obtained multilayer ceramic capacitor were: length L = 1.0 mm, width W = 0.5 mm, height T = 0.5 mm.

또한, 내부 전극에 끼워진 유전체층의 평균 두께 및 내부 전극의 평균 두께를 표 1a, 표 1b에 나타낸다.The average thickness of the dielectric layers sandwiched by the internal electrodes and the average thickness of the internal electrodes are shown in Tables 1a and 1b.

얻어진 적층 세라믹 콘덴서의 외부 전극과 최외층의 내부 전극의 외측에 위치하는 최외 유전체층을 제거한 후의 적층체를 산에 의해 용해 처리하여, ICP 발광 분광 분석(ICP Atomic Emission Spectroscopy)을 행했다. 그 결과, 내부 전극 성분의 Ni를 제외한 세라믹 적층체의 조성은, 유전체 세라믹 원료의 조합 조성과 일치하는 것이 확인되었다.The laminate obtained by removing the outer electrode of the obtained multilayer ceramic capacitor and the outermost dielectric layer located at the outer side of the inner electrode of the outermost layer was subjected to dissolution treatment with an acid to conduct ICP emission spectroscopy (ICP atomic emission spectroscopy). As a result, it was confirmed that the composition of the ceramic laminate excluding Ni of the internal electrode component coincided with the combination composition of the dielectric ceramic raw material.

[표 1a] [Table 1a]

Figure 112014111177153-pat00001
Figure 112014111177153-pat00001

[표 1b] [Table 1b]

Figure 112014111177153-pat00002
Figure 112014111177153-pat00002

<평가><Evaluation>

[1] 각 시료의 해석 [1] Analysis of each sample

(1) 내부 전극의 평균 두께 및 유전체층의 평균 두께 (1) average thickness of internal electrode and average thickness of dielectric layer

(1-1) 내부 전극의 평균 두께 (1-1) Average thickness of internal electrodes

얻어진 적층 세라믹 콘덴서(시료)에 대하여, 이하의 수순으로 관찰을 행했다.The obtained multilayer ceramic capacitor (sample) was observed in the following procedure.

먼저, 시료의 길이 방향(L 방향)과 두께 방향(T 방향)에 의해 규정되는 면(LT면)이 노출되는 형태로, 각 시료의 주위를 수지로 단단하게 하였다.First, the periphery of each sample was made of resin so that the surface (LT surface) defined by the longitudinal direction (L direction) and the thickness direction (T direction) of the sample was exposed.

그리고, 연마기에 의해, 시료의 LT 측면을 연마했다. 이때, 시료의 폭 방향(W 방향)의 1/2 정도의 깊이까지 연마를 행하여, 연마면인 LT면(LT 연마 단부면)을 노출시켰다. 그리고, 연마에 의한 내부 전극의 늘어짐을 없애기 위하여, 연마 종료 후, 이온 밀링에 의해 연마 표면을 가공했다.Then, the LT side surface of the sample was polished by a polishing machine. At this time, polishing was carried out to a depth of about 1/2 of the width direction (W direction) of the sample to expose the LT surface (LT abrasive end surface) which is the polishing surface. Then, in order to eliminate the sagging of the internal electrode by polishing, the polishing surface was processed by ion milling after the polishing.

연마된 시료에 대하여, 내부 전극의 두께를 측정했다. 내부 전극의 두께를 측정하는 데 있어서는, 먼저, 도 4에 도시한 바와 같이 시료의 LT 연마 단부면의 L 방향의 1/2 정도의 위치에 있어서, 내부 전극(12)과 거의 직교하는 직선 L1을 긋는다(상정함). 이어서, 표 1a, 표 1b의 각 시료에 대하여, 각각 3개의 샘플을 사용하여, 시료의 내부 전극(12)이 적층되어 있는 영역을 T 방향으로 3등분으로 분할하여, 상부 영역, 중간 영역, 하부 영역의 3개의 영역으로 분할했다.The thickness of the internal electrode was measured for the polished sample. In measuring the thickness of the internal electrode, first, as shown in Fig. 4, a straight line L1 which is almost perpendicular to the internal electrode 12 at a position of about 1/2 of the L direction of the LT polishing end face of the sample I draw (assume). Subsequently, for each of the samples shown in Tables 1a and 1b, three samples were used to divide the region where the internal electrodes 12 of the sample were stacked in triplets in the T direction, and the upper region, the middle region, And divided into three regions.

그리고, 각 영역에서, 최외의 내부 전극(12(12a))을 제외하고, 상기한 직선 L1과 직교하는 위치의 내부 전극(12)의 두께를, 각각 무작위로 5층씩 측정하여, 그 평균값을 구했다. 또한, 내부 전극의 두께는 주사형 전자 현미경을 사용하여 측정했다.Then, in each region, except for the outermost internal electrode 12 (12a), the thickness of the internal electrode 12 at a position orthogonal to the above-mentioned straight line L1 was measured randomly in five layers, and the average value was obtained . The thickness of the internal electrode was measured using a scanning electron microscope.

따라서, 표 1a, 표 1b에는, 시료수 3개×3개의 영역×5층=45개소에 있어서의 내부 전극의 두께의 평균값이, 내부 전극의 평균 두께로서 나타나 있다.Therefore, in Tables 1a and 1b, the average value of the thicknesses of the internal electrodes at the number of samples 3 × 3 regions × 5 layers = 45 is shown as the average thickness of the internal electrodes.

단, 내부 전극이 결락되어 있는 등의 이유로 측정할 수 없는 부분은 측정 대상으로부터 제외했다.However, the part which can not be measured due to the internal electrode being missing is excluded from the measurement object.

(1-2) 유전체층의 평균 두께 (1-2) Average thickness of dielectric layer

또한, 상술한 도 4의 상부 영역, 중간 영역, 하부 영역의 3개의 영역에서, 상기한 직선 L1과 직교하는 위치의 유전체층(11)의 두께를 각각 무작위로 5층씩 측정하여, 그 평균값을 구했다. 또한, 유전체층의 두께는, 주사형 전자 현미경을 사용하여 측정했다.The thickness of the dielectric layer 11 at a position orthogonal to the straight line L1 in the three regions of the upper region, the middle region, and the lower region in Fig. 4 was measured randomly five layers at a time, and the average value thereof was determined. The thickness of the dielectric layer was measured using a scanning electron microscope.

따라서, 표 1a, 표 1b에는, 시료수 3개×3개의 영역×5층=45개소에 있어서의 유전체층의 두께의 평균값이, 평균 유전체층 두께로서 표에 나타나 있다.Therefore, the average values of the thicknesses of the dielectric layers at the number of samples 3 x 3 areas x 5 layers = 45 places are shown in Tables 1a and 1b as the average dielectric layer thickness.

단, 적층 방향의 가장 외측에 위치하는 최외층의 내부 전극(12(12a))의 외측에 위치하는 최외 유전체층 및 내부 전극이 결손되어 있음으로써 2층 이상의 유전체층이 연결되어 관찰되는 등의 이유에 의해 측정할 수 없는 부분은 측정 대상으로부터 제외했다.However, because the outermost dielectric layer and the inner electrode located outside the outermost inner electrode 12 (12a) located on the outermost side in the stacking direction are defective, two or more dielectric layers are connected and observed The parts that can not be measured were excluded from the measurement target.

(2) 경계층, 최외층 내부 전극의 연속성 및 Si 편석물 존재 비율의 확인(2) Confirmation of the continuity of the boundary layer, the outermost layer internal electrode, and the existence ratio of Si segregation

(2-1) 경계층의 확인 등(2-1) Confirmation of boundary layer

먼저, 시료의 폭 방향(W 방향)과 두께 방향(T 방향)으로 둘러싸인 측면(WT면)이 노출되는 형태로, 각 시료의 주위를 수지로 단단하게 하였다.First, the periphery of each sample was made of resin so that the side (WT surface) surrounded by the width direction (W direction) and the thickness direction (T direction) of the sample was exposed.

그것으로부터, 연마기에 의해, 각 시료의 WT면을 연마하여, 각 시료의 길이 (L) 방향의 1/2 정도의 깊이까지 연마를 행했다. 그리고, 연마에 의한 내부 전극의 늘어짐을 없애기 위하여, 연마 종료 후에 이온 밀링에 의해 연마 표면을 가공했다.From this, the WT surface of each sample was polished by a polishing machine to a depth of about 1/2 of the length (L) direction of each sample. Then, in order to eliminate sagging of the internal electrode by polishing, the polished surface was processed by ion milling after the polishing.

이어서, 도 5에 도시한 바와 같이, 시료의 WT 연마 단부면의 W 방향의 1/2 정도의 위치에 있어서, 내부 전극(12)과 거의 직교하는 직선 L2를 긋는다(상정함).Next, as shown in Fig. 5, a straight line L2 which is almost orthogonal to the internal electrode 12 is drawn at a position of about 1/2 of the W direction of the WT polishing end face of the sample (assumed).

그리고, 도 5에 도시하는, 「최외층 내부 전극」(12a)과, 그 외측의 「최외 유전체층」(11a)의 경계 부분과 상기한 직선 L2가 직교하는 상하 2개소의 영역(경계층)인 상측 경계 영역(15a)과 하측 경계 영역(15b)을, 주사형 전자 현미경을 사용하여 배율 1만배로 관찰했다. 이 실시 형태에서는, 관찰 시야의 폭을 10㎛로 했다.The boundary between the "outermost layer internal electrode" 12a and the "outermost dielectric layer" 11a on the outside and the upper and lower two regions (boundary layer) in which the straight line L2 is perpendicular The boundary region 15a and the lower boundary region 15b were observed at a magnification of 10,000 times using a scanning electron microscope. In this embodiment, the width of the observation field of view is 10 mu m.

여기서, 상술한 상측 경계 영역(15a)과 하측 경계 영역(15b)에 관한 관찰은, 표 1a, 표 1b의 각 시료에 있어서, 각각 6개의 샘플에 대하여, 상기한 상하 2개소의 영역에서 관찰을 행했다. 따라서, 표 1a, 표 1b에는, 시료수 6개×2개의 영역=12개소에서 관찰을 행한 결과가 나타나 있다.The above-described observation of the upper boundary region 15a and the lower boundary region 15b is performed by observing in the above two upper and lower regions for six samples in each of the samples of Tables 1a and 1b I did. Hence, the results of observations are shown in Tables 1a and 1b at the number of samples 6 × 2 regions = 12.

또한, 경계층의 관찰은, FE-WDX에 의해 행했다. 도 6에, 표 1b의 시료 번호 16의 시료의, 상측 경계 영역(15a)에 관한 FE-WDX의 반사 전자상을 나타내고, 도 7에, 동일하게 시료 번호 16의 시료의, 도 6에 반사 전자상을 나타낸 영역에서의 Mg의 맵핑 화상을 나타낸다.The boundary layer was observed by FE-WDX. 6 shows the reflection electron image of the FE-WDX with respect to the upper boundary region 15a of the sample of the sample No. 16 of Table 1b. Fig. 7 shows the reflection electron image of the sample of the sample No. 16, Represents a mapped image of Mg in the region showing the image.

도 10a 내지 10c는 도 1b에 도시된 시료 번호 16의 상부 경계 영역(15a)의 확대 개략도이다.Figs. 10A to 10C are enlarged schematic views of the upper boundary region 15a of the sample number 16 shown in Fig. 1B.

도 6 및 도 7로부터, 상측 경계 영역(15a)의, 최외층 내부 전극(12a)과 그 외측에 위치하는 최외 유전체층(11a) 사이에 Mg가 존재하고 있는 것을 알 수 있다.6 and 7, it can be seen that Mg exists between the outermost layer internal electrode 12a of the upper boundary region 15a and the outermost dielectric layer 11a located outside the outermost layer internal electrode 12a.

또한, 특별히 맵핑 화상은 도시하지 않았지만, 마찬가지의 방법으로, 상측 경계 영역(15a)의, 최외층 내부 전극(12a)과 최외 유전체층(11a) 사이에는 Mn이 존재하고 있는 것도 확인되고 있다.It is also confirmed that Mn is present between the outermost layer internal electrode 12a and the outermost dielectric layer 11a in the upper boundary region 15a in the same manner, although not particularly the mapping image is shown.

또한, 본 실시 형태에 있어서는, 경계층 중에 있어서의 Mg 함유량에 대한 Mn 함유량의 몰비 Mn/Mg는 특별히 한정되는 것은 아니나, Mn/Mg=0.005 내지 0.7의 범위에 있는 것이 특히 바람직하다. 이 경우, 신뢰성이 더욱 우수한 적층 세라믹 콘덴서가 얻어진다. 이들 함유량은, 예를 들어 이하의 방법으로 측정된다. 먼저, 시료의 폭 방향(W 방향)의 1/2 정도, 경계층의 두께 방향의 1/2 정도의 위치에 있는 측정 개소를 경계층 중으로부터 무작위로 20개소 선정한다. 각 측정 개소에 있어서의 경계층을 박편 가공한 후, STEM에 의해 조성을 분석한다. STEM은, 니혼덴시사제 「JEM-2200FS」가 사용되고, 가속 전압은 200kV로 된다. 검출기 EDS는, 니혼덴시사제 「JED-2300T」가 사용되고, 60㎟ 구경의 SDD 검출기를 사용하고, EDS 시스템은, 서모 피셔 사이언티픽사제 「Noran System 7」이 사용된다. 또한, 박편 시료의 두께는 약 100㎚로 된다. 각 측정 개소에 있어서 Mn/Mg의 값이 산출되어, 그들의 평균값이 구해진다.In the present embodiment, the molar ratio Mn / Mg of the Mn content to the Mg content in the boundary layer is not particularly limited, but it is particularly preferable that Mn / Mg is in the range of 0.005 to 0.7. In this case, a multilayer ceramic capacitor having more excellent reliability can be obtained. These contents are measured, for example, by the following methods. First, 20 measurement points are selected at random from the boundary layer in a position approximately half of the width direction (W direction) of the sample and half of the thickness direction of the boundary layer. After the boundary layer at each measurement point is flaked, the composition is analyzed by STEM. In STEM, &quot; JEM-2200FS &quot; manufactured by Nihon Den-in Co., Ltd. is used, and the acceleration voltage is 200 kV. As the detector EDS, &quot; JED-2300T &quot; manufactured by Nihon Denshima is used, an SDD detector with a 60 mm square is used, and the EDS system uses the "Noran System 7" manufactured by Thermo Fisher Scientific. Further, the thickness of the thin flake sample is about 100 nm. At each measurement point, the values of Mn / Mg are calculated, and their average values are obtained.

또한, 도 8은 동일하게 시료 번호 16의 시료의, 도 6에 반사 전자상을 나타낸 영역에서의, FE-WDX에 의한 Si의 맵핑 화상을 도시한다. 도 8 및 도 10a 내지 도 10c로부터, 최외층 내부 전극(12a)의, 연속성이 끊긴 영역인 결손부에, Si를 포함하는 편석물이 존재하는 것을 알 수 있다.Fig. 8 also shows a mapping image of Si by FE-WDX in the region of the specimen No. 16 in which the reflection electron image is shown in Fig. 6 in the same manner. It can be seen from Figs. 8 and 10A to 10C that a segregation containing Si is present in the defective part of the outermost layer internal electrode 12a, which is a disconnected area.

또한, 경계층이 존재하는 비율(％)은, Mg, Mn이 존재하는 경계층의 길이의 합계와, 간극이나 Si의 편석 등으로, 최외층 내부 전극이 결손되어 있는 부분을 제외한 최외층 내부 전극의 길이로부터, 이하의 식 (1)에 의해 구했다. The ratio (%) in which the boundary layer exists is the sum of the lengths of the boundary layers in which Mg and Mn exist and the length of the outermost layer internal electrode excluding the portion where the outermost layer internal electrode is missing due to gaps or Si segregation (1). &Quot; (1) &quot;

경계층의 존재 비율(％)=(Mg, Mn이 존재하는 경계층의 길이의 합계)/(최외층 내부 전극의 길이(단, 간극이나 Si의 편석 등으로, 최외층 내부 전극이 결손되어 있는 부분은 제외함))×100......(1) (%) Of the boundary layer = (the sum of the lengths of the boundary layers in which Mg and Mn exist) / (the length of the outermost layer internal electrode (where a portion where the outermost layer internal electrode is missing due to gaps or segregation of Si, ) X 100 (1)

경계층이 존재하는 비율은 P1으로 표시되고, 식 P1=X1/X2x100에 의해 얻어지고, 여기서, X1은 경계층을 정의하는 불연속 부분들의 길이들 전체 모두를 나타내고, X2는 최외층 내부 전극(12a)를 정의하는 불연속 부분들의 길이들 전제 모두를 나타낸다. X1 및 X2는 경계층의 불연속 부분들과 최외층 내부 전극(12a)의 불연속 부분들간의 간극의 길이들을 포함하지 않는다는 것을 유의한다. 도 10a에 도시된 바와 같이, X1 = b1 + b2 + b3 + b4...bn 및 X2 = a1 + a2 + a3 + a4...an 이다.The ratio of the presence of the boundary layer is represented by P1 and is obtained by the equation P1 = X1 / X2x100, where X1 represents all the lengths of the discontinuous portions defining the boundary layer, and X2 represents the outermost internal electrode 12a The lengths of the discontinuities to be defined represent all premises. Note that X1 and X2 do not include the lengths of the gaps between the discontinuous portions of the boundary layer and the discontinuous portions of the outermost layer internal electrode 12a. As shown in Figure 10a, X1 = b1 + b2 + b3 + b4 ... b n , and X2 = a1 + a2 + a3 + a4 ... a n to be.

단, 경계층이 존재하는 비율은, 상술한 12개소에 대하여 조사한 값의 평균값이다.Note that the ratio of the presence of the boundary layer is an average value of the values examined for the above-mentioned 12 places.

또한, 본 실시 형태에 있어서는, Ni를 도전 성분으로 하는 최외층 내부 전극 중에, 최외 유전체층 중의 Mg 성분 및 Mn 성분이 확산된 것이 주된 요인으로 되어, Mg와 Mn을 함유하는 경계층이 형성된 것으로 추측된다. 이 경우, 경계층 중에 있어서의, Ni 함유량에 대한 Mg와 Mn의 합계 함유량의 몰비(Mg+Mn)/Ni는 특별히 한정되는 것은 아니나, (Mg+Mn)/Ni=0.1 내지 0.8의 범위에 있는 것이 특히 바람직하다. 이 경우, 신뢰성이 더욱 우수한 적층 세라믹 콘덴서가 얻어진다. 이들 함유량은, 예를 들어 앞서 설명한 「Mn/Mg」의 값을 산출할 때와 마찬가지로 하여 구해진다.Further, in the present embodiment, it is presumed that the Mg and Mn components in the outermost dielectric layer are mainly diffused into the outermost layer internal electrode having Ni as a conductive component, and that a boundary layer containing Mg and Mn is formed. In this case, the molar ratio (Mg + Mn) / Ni of the total content of Mg and Mn relative to the Ni content in the boundary layer is not particularly limited, but is preferably in the range of (Mg + Mn) / Ni = Particularly preferred. In this case, a multilayer ceramic capacitor having more excellent reliability can be obtained. These contents are obtained in the same manner as in the case of calculating the value of &quot; Mn / Mg &quot; described above, for example.

(2-2) 최외층 내부 전극의 연속성 (2-2) Continuity of inner electrode of outermost layer

또한, 최외층 내부 전극의 연속성(％)은, 간극이나 Si의 편석 등으로 내부 전극이 결손되어 있는 부분의 길이의 합계와, 관찰 시야의 폭(내부 전극의 길이)으로부터, 이하의 식 (2)에 의해 구했다.The continuity (%) of the outermost layer internal electrodes is calculated from the sum of the lengths of the portions where the internal electrodes are deficient due to gaps or Si segregation and the width of the observation field (the length of the internal electrodes) ).

더 구체적으로, 도 10b에 도시된 바와 같이, 최외층 내부 전극(12a)은 관측 필드의 상부 및 하부 측면들에 평행 또는 실질적으로 평행인 방향으로 연장하고, 최외층 내부 전극(12a)를 정의하는 불연속 부분들의 좌측 및 우측 최외층 단부 포인트들로부터의 치수 d1은 관측 필드의 상부 및 하부 측면들의 길이와 동일 또는 실질적으로 동일하다.More specifically, as shown in Fig. 10B, the outermost layer internal electrode 12a extends in a direction parallel or substantially parallel to the upper and lower sides of the observation field, and defines the outermost layer internal electrode 12a The dimension d1 from the left and right outermost end points of the discontinuities is equal to or substantially equal to the length of the upper and lower sides of the observation field.

최외층 내부 전극의 연속성(％)={1-(간극이나 Si의 편석 등으로 최외층 내부 전극이 결손되어 있는 부분의 길이의 합계)/(최외층 내부 전극의 길이=관찰 시야의 폭)}×100......(2)Continuity (%) of outermost layer inner electrode = {1- (sum of lengths of portions where the outermost layer inner electrodes are missing due to gaps or Si segregation) / (length of outermost layer inner electrodes = width of observation field) × 100 (2)

최외층 내부 전극들의 연속성은 P2로서 표시되고, 식 P2=(1-X3/X4)x100에 의해 얻어지고, 여기서, X3는, 최외층 내부 전극(12a)을 따라 위치하되 최외층 내부 전극(12a)은 존재하지 않으며 최외층 내부 전극을 정의하는 불연속 부분들 사이에 있는 부분들의 전체 길이(즉, 최외층 내부 전극(12a)을 따라 위치하는 간극들의 전체 길이)를 나타내고, X4는 최외층 내부 전극(12a)을 정의하는 불연속 부분들의 좌측 및 우측 최외층 단부 포인드들간의 치수이고, 이것은 또한 d1이다. 도 10b에 도시된 바와 같이, X3 = c1 + c2 + c3...cn 이고, X4=d1이다. The continuity of the outermost layer internal electrodes is denoted by P2 and is obtained by the formula P2 = (1-X3 / X4) x100 where X3 is the thickness of the outermost internal electrode 12a (I.e., the total length of the gaps located along the outermost layer internal electrode 12a), and X4 represents the total length of the portions between the discontinuous portions defining the outermost layer internal electrode Lt; / RTI &gt; is the dimension between the left and right outermost layer end points of the discontinuities defining the second layer 12a, which is also d1. As shown in Fig. 10B, X3 = c1 + c2 + c3 ... c n , and X4 = d1.

단, 최외층 내부 전극의 연속성은, 상술한 12개소에 대하여 조사한 값의 평균값이다.However, the continuity of the outermost layer internal electrodes is an average value of values irradiated at the above-mentioned 12 places.

(2-3) Si 편석물 존재 비율 (2-3) Existence rate of Si segregation

또한, 전체 최외층 내부 전극 결손 개소수에 대한 Si가 존재하고 있는 최외층 내부 전극 결손 개소수의 관계로부터, 다음의 식 (3)에 의해 경계층에 있어서의 Si 편석물 존재 비율(％)을 구했다.From the relationship between the number of the outermost layer internal electrode defective sites where Si exists in relation to the total number of outermost layer internal electrode defective sites, the existence ratio (%) of Si segregation in the boundary layer was obtained from the following equation (3) .

Si 편석물 존재 비율(％)=(Si가 존재하고 있는 최외층 내부 전극 결손 개소수/전체 최외층 내부 전극 결손 개소수)×100......(3) (%) = (Number of outermost layer internal electrode defective sites in which Si exists / number of defects in total outermost internal electrode layers) x 100 (3)

Si 함유 편석물의 비율은 P3로 표시되고, 식 P3 = N1/N2x100에 의해 얻어지고, 여기서, N1은 최외층 내부 전극(12a)이 존재하지 않는 (즉, 간극이 존재) 최외층 내부 전극(12a)을 따르는 위치들의 전체 수를 나타내고, S1은 간극에 존재하고, N2는 최외층 내부 전극(12a)이 존재하지 않는(즉, 간극이 존재) 최외층 내부 전극을 따르는 위치들의 전체 수를 나타낸다. 도 10c에 도시된 바와 같이, 예컨대, N1=2 이고, N2=5이다.The ratio of the Si-containing segregate is expressed by P3 and is obtained by the formula P3 = N1 / N2x100 where N1 is the outermost layer internal electrode 12a in which the outermost layer internal electrode 12a is not present 12a, S1 is in the gap, and N2 is the total number of positions along the outermost layer inner electrode where the outermost layer inner electrode 12a is not present (i.e., the gap exists) . As shown in Fig. 10C, for example, N1 = 2 and N2 = 5.

단, Si 편석물 존재 비율은, 상술한 12개소에 대하여 조사한 값의 평균값이다.Note that the presence ratio of Si segregation is an average value of the values examined for the above-mentioned 12 sites.

또한, Si 편석물 중에 있어서의 Si의 함유량은 특별히 한정되는 것은 아니나, 편석물 중에 있어서의 산소를 제외한 성분 함유량에 대한 Si 함유량의 몰비가 평균 0.3 내지 1의 범위에 있는 것이 특히 바람직하다. 이들 함유량은, 예를 들어 이하의 방법으로 측정된다. 먼저, 시료의 폭 방향(W 방향)의 1/2 정도의 위치에 있는 최외층 내부 전극의 결손부에 존재하는 Si 편석물을 무작위로 20개소 선정한다. 각 Si 편석물을 박편 가공한 후, STEM에 의해 조성을 분석한다. STEM은, 니혼덴시사제 「JEM-2200FS」가 사용되고, 가속 전압은 200kV로 된다. 검출기 EDS는, 니혼덴시사제 「JED-2300T」가 사용되고, 60㎟ 구경의 SDD 검출기를 사용하고, EDS 시스템은, 서모 피셔 사이언티픽사제 「Noran System 7」이 사용된다. 또한, 박편 시료의 두께는 약 100㎚로 된다. 각 Si 편석물에 있어서, 편석물 중에 있어서의 산소를 제외한 성분 함유량에 대한 Si 함유량의 몰비의 값이 산출되어, 그들의 평균값이 구해진다.The content of Si in the Si slab is not particularly limited, but it is particularly preferable that the molar ratio of the Si content to the content of the component excluding oxygen in the slab is 0.3 to 1 on average. These contents are measured, for example, by the following methods. At first, 20 pieces of Si segregation existing in the defected portion of the outermost layer internal electrode at a position about 1/2 of the width direction (W direction) of the sample are randomly selected. After each Si segregate is processed into flakes, the composition is analyzed by STEM. In STEM, &quot; JEM-2200FS &quot; manufactured by Nihon Den-in Co., Ltd. is used, and the acceleration voltage is 200 kV. As the detector EDS, &quot; JED-2300T &quot; manufactured by Nihon Denshima is used, an SDD detector with a 60 mm square is used, and the EDS system uses the "Noran System 7" manufactured by Thermo Fisher Scientific. Further, the thickness of the thin flake sample is about 100 nm. In each Si segregation, the value of the molar ratio of the Si content to the content of the component excluding oxygen in the segregation is calculated, and the average value thereof is obtained.

또한, Si 편석물 중에 있어서의 Si의 존재 형태는 특별히 한정되는 것은 아니지만, 예를 들어 Si 산화물 등으로서 존재한다.The presence of Si in the Si segregation is not particularly limited, but exists as, for example, Si oxide.

[2] 특성의 평가 [2] Evaluation of characteristics

(1) 내습 부하 시험 (1) Humidity load test

표 1a, 표 1b의 시료 번호 1 내지 18의 각 시료에 대하여, 다음 2개의 상이한 조건에서 내습 부하 시험(2종류의 내습 부하 시험)을 행했다.For each of the samples 1 to 18 of Tables 1a and 1b, an anti-humidity test (two types of anti-humidity test) was performed under the following two different conditions.

또한, 시료 번호 15 내지 18의 시료에 대하여, 내열성을 평가하기 위하여 이하의 서멀 시험을 행했다. 이하에 설명을 행한다.Further, for the samples of the sample Nos. 15 to 18, the following thermal test was carried out in order to evaluate the heat resistance. The following description is made.

(1-1) 제1 내습 부하 시험 (1-1) First Humidity Load Test

표 1a, 표 1b의 시료 번호 1 내지 18의 각 시료 1500개에 대하여, 85℃, 85％RH, 4V, 100h의 조건에서 제1 내습 부하 시험을 행했다.The first moisture resistance load test was performed on the 1500 samples of the samples Nos. 1 to 18 of Tables 1a and 1b under the conditions of 85 ° C, 85% RH, 4V, and 100h.

그리고, 시험 후에, 실온에 있어서의 절연 저항을 측정하여, 1MΩ 이하로 된 것을 불량으로 판정했다.Then, after the test, the insulation resistance at room temperature was measured, and it was judged that the insulation resistance was 1 M or less.

그 결과를 표 1a, 표 1b에 함께 나타낸다. 또한, 표 1a, 표 1b에서는, 시료 수 A(1500개)에 대하여 불량(내습 불량)이 발생한 시료의 수 B의 비율(B/A)을 나타낸다.The results are shown together in Tables 1a and 1b. In Tables 1a and 1b, the ratio (B / A) of the number B of samples (B / A) in which defects (moisture resistance failure) occurred with respect to the number of samples A (1,500).

(1-2) 제2 내습 부하 시험 (1-2) Second Humidity Load Test

표 1a, 표 1b의 시료 번호 7 내지 18의 각 시료에 대하여, 85℃, 85％RH, 6.3V, 100h의 조건에서 제2 내습 부하 시험을 행했다.For each of the samples Nos. 7 to 18 of Tables 1a and 1b, a second humidity resistance load test was performed under the conditions of 85 ° C, 85% RH, 6.3V, and 100h.

그리고, 시험 후에, 실온에 있어서의 절연 저항을 측정하여, 1MΩ 이하로 된 것을 불량으로 판정했다.Then, after the test, the insulation resistance at room temperature was measured, and it was judged that the insulation resistance was 1 M or less.

그 결과를 표 1a, 표 1b에 함께 나타낸다. 또한, 표 1a, 표 1b에서는, 시료수 A(1500개)에 대하여 불량(내습 불량)이 발생한 시료의 수 B의 비율(B/A)을 나타낸다.The results are shown together in Tables 1a and 1b. In Tables 1a and 1b, the ratio (B / A) of the number B of samples (B / A) in which defects (moisture resistance failure) occurred with respect to the number of samples A (1,500).

(2) 서멀 시험 (2) Thermal test

시료 번호 15 내지 18의 시료에 대하여, 내열성을 평가하기 위하여, 서멀 시험을 행했다. 시험은, 각각 50개의 샘플을, 325℃로 가열한 땜납조에 3분간 침지시킴으로써 행했다. 시험 후의 각 시료를, 수지로 단단하게 한 후, 연마하면서, 현미경에 의해 크랙의 발생 유무를 조사했다. 그 결과를 표 1b에 함께 나타낸다.For the samples of Sample Nos. 15 to 18, a thermal test was carried out in order to evaluate the heat resistance. The test was carried out by immersing 50 samples each in a solder bath heated to 325 캜 for 3 minutes. Each sample after the test was hardened with a resin and then polished, and the occurrence of cracks was examined by a microscope. The results are shown together in Table 1b.

또한, 표 1b에서, 서멀 시험의 결과로서, 시료수 A(50개)에 대하여 불량(내열 불량)이 발생한 시료의 수 B의 비율(B/A)을 나타내고 있지만, 시료 번호 15 내지 18의 시료는 모두 불량의 발생이 확인되지 않은 점에서, 표 1b에서는, 서멀 시험의 결과가, 모두 0/50으로 되어 있다.In Table 1b, the ratio (B / A) of the number B of samples (defective heat resistance) to the number of samples A (50 defects) is shown as the result of the thermal test. The results of the thermal test are all 0/50 in Table 1b.

표 1a에 나타낸 바와 같이, 경계층의 존재 비율과, 내부 전극의 연속성 중 어느 하나가 본 발명의 요건을 충족시키지 못하는, 시료 번호 1 내지 6의 시료인 경우, 모두, 제1 내습 부하 시험에서, 불량이 대량으로 발생하여, 신뢰성을 확보 가능하지 못하는 것을 알 수 있다. 또한, 제1 내습 부하 시험에서 결과가 나쁜 시료 번호 1 내지 6의 시료에 대해서는, 제2 내습 부하 시험을 실시하지 않았다.As shown in Table 1a, in the case of any of the samples 1 to 6 in which any one of the ratio of the boundary layer and the continuity of the internal electrodes does not satisfy the requirement of the present invention, in the first humidity resistance load test, Is generated in a large amount, and reliability can not be secured. The second moisture resistance load test was not performed on the samples of the sample numbers 1 to 6, the results of which were poor in the first moisture resistance load test.

이에 반하여, 경계층의 존재 비율과, 내부 전극의 연속성이 본 발명의 요건을 충족시키는, 표 1a, 표 1b의 시료 번호 7 내지 18의 시료인 경우, 모두, 내습 부하 시험의 결과가 양호한 것이 확인되었다.On the contrary, in the case where the existence ratio of the boundary layer and the continuity of the internal electrodes satisfy the requirements of the present invention and the samples Nos. 7 to 18 of Tables 1a and 1b, it was confirmed that the results of the moisture resistance load test were all good .

또한, 내부 전극의 두께가 0.2 내지 0.4㎛의 범위에 있는 시료 번호 15 내지 18의 시료에 대해서는, 서멀 시험에 있어서도 크랙의 발생이 확인되지 않았다.In addition, with respect to the samples of Sample Nos. 15 to 18 in which the thickness of the internal electrode was in the range of 0.2 to 0.4 占 퐉, generation of cracks was not observed in the thermal test.

또한, 본 발명의 요건을 구비한 시료 번호 7 내지 18의 시료에 있어서도, 연속성이 끊긴 영역인 결손부에 Si를 포함하는 편석물이 존재하고 있는 비율이 39％ 이상의 시료인 경우, 특히 내습성이 양호한 적층 세라믹 콘덴서가 얻어지는 것이 확인되었다.Further, even in the samples Nos. 7 to 18 having the requirements of the present invention, in the case where the proportion of the presence of Si-containing segregation in the defect portion as the disconnection region is 39% or more, It was confirmed that a good multilayer ceramic capacitor was obtained.

한편, 연속성이 끊긴 영역인 결손부에 Si를 포함하는 편석물이 존재하고 있는 비율이 39％ 미만인, 시료 번호 7, 8, 13, 15, 17의 시료인 경우에는, 제2 내습 부하 시험의 결과, 내습성이 조금 저하되는 경향이 확인되었다.On the other hand, in the case of samples of sample Nos. 7, 8, 13, 15, and 17 in which the percentage of the presence of segregation containing Si is less than 39% in the defective part as the disconnected area, , It was confirmed that the moisture resistance tended to be slightly lowered.

따라서, 이 점에 있어서, 본 발명에서는, 연속성이 끊긴 영역인 결손부에 Si를 포함하는 편석물이 존재하고 있는 비율을 39％ 이상으로 하는 것이 보다 바람직하다.Therefore, in this respect, in the present invention, it is more preferable that the ratio of the presence of Si-containing segregation to the defect portion, which is a region where the continuity is broken, is 39% or more.

또한, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 발명의 범위 내에 있어서 다양한 응용, 변형을 가하는 것이 가능하다.The present invention is not limited to the above-described embodiments, and various applications and modifications can be applied within the scope of the invention.

1: 세라믹 그린 시트
1a: 최하층의 내부 전극 패턴이 인쇄되는 세라믹 그린 시트
2: 내부 전극 패턴
2a: 최하층의 내부 전극 패턴
3: 외층용 세라믹 그린 시트
10: 콘덴서 본체(세라믹 적층체)
11: 유전체층(유전체 세라믹층)
11a: 최외 유전체층
12: 내부 전극
12a: 최외층 내부 전극
13a, 13b: 외부 전극
15a: 상측 경계 영역
15b: 하측 경계 영역
L: 적층 세라믹 콘덴서의 길이
T: 적층 세라믹 콘덴서의 높이
W: 적층 세라믹 콘덴서의 폭1: Ceramic green sheet
1a: Ceramic green sheet on which the lowest internal electrode pattern is printed
2: internal electrode pattern
2a: internal electrode pattern of the lowest layer
3: Ceramic green sheet for outer layer
10: Capacitor body (ceramic laminated body)
11: dielectric layer (dielectric ceramic layer)
11a: Outermost dielectric layer
12: internal electrode
12a: Outer layer inner electrode
13a and 13b: external electrodes
15a: upper boundary region
15b: lower boundary area
L: length of multilayer ceramic capacitor
T: height of multilayer ceramic capacitor
W: width of multilayer ceramic capacitor

Claims (5)

복수의 유전체 세라믹층과, 상기 유전체 세라믹층을 개재하여 적층된 복수의 내부 전극을 구비하는 세라믹 적층체와, 상기 내부 전극과 도통하도록 상기 세라믹 적층체에 배치된 외부 전극을 구비한 적층 세라믹 콘덴서이며,
상기 유전체 세라믹층은 Ba와 Ti를 포함하는 페로브스카이트형 화합물을 함유하고,
적층된 상기 복수의 내부 전극 중, 적층 방향의 가장 외측에 위치하는 최외층 내부 전극과, 그 외측에 위치하는 최외 유전체 세라믹층 사이에는, Mg와 Mn을 함유하는 경계층이 형성되어 있고,
하기 식 (1)로 표현되는 상기 경계층의 존재 비율이 69％ 이상임과 함께,
하기 식 (2)로 표현되는 상기 최외층 내부 전극의 연속성이 60％ 이상이며,
상기 경계층 중에 있어서의 Mg 함유량에 대한 Mn 함유량의 몰비 Mn/Mg가 0.005 내지 0.7의 범위이며,
상기 경계층 중에 있어서의 Ni 함유량에 대한 Mg와 Mn의 합계 함유량의 몰비(Mg+Mn)/Ni가 (Mg+Mn)/Ni=0.1 내지 0.8의 범위인 것을 특징으로 하는, 적층 세라믹 콘덴서.
경계층의 존재 비율(％)=(Mg, Mn이 존재하는 경계층의 길이의 합계)/(최외층 내부 전극의 길이(단, 최외층 내부 전극이 결손되어 있는 부분은 제외함))×100......식 (1)
최외층 내부 전극의 연속성(％)={1-(최외층 내부 전극이 결손되어 있는 부분의 길이의 합계)/(최외층 내부 전극의 길이)}×100......식 (2)A multilayer ceramic capacitor comprising a ceramic multilayer body including a plurality of dielectric ceramic layers and a plurality of internal electrodes stacked with the dielectric ceramic layers interposed therebetween and external electrodes arranged in the ceramic multilayer body so as to be in communication with the internal electrodes ,
Wherein the dielectric ceramic layer contains a perovskite type compound containing Ba and Ti,
A boundary layer containing Mg and Mn is formed between the outermost layer inner electrode located at the outermost position in the stacking direction and the outermost dielectric ceramic layer located at the outer side among the plurality of laminated inner electrodes,
The existence ratio of the boundary layer represented by the following formula (1) is not less than 69%
The continuity of the outermost layer inner electrode represented by the following formula (2) is 60% or more,
The molar ratio Mn / Mg of the Mn content to the Mg content in the boundary layer is in the range of 0.005 to 0.7,
Wherein the molar ratio (Mg + Mn) / Ni of the total content of Mg and Mn to the Ni content in the boundary layer is in the range of (Mg + Mn) / Ni = 0.1 to 0.8.
(%) Of the boundary layer = (sum of the lengths of the boundary layers in which Mg and Mn exist) / (length of the outermost layer internal electrode (except for the portion where the outermost layer internal electrode is missing)) x 100. (1)
(%) = {1- (total length of the portion where the outermost layer internal electrode is missing) / (length of the outermost layer internal electrode)} 100 (2) 제1항에 있어서, 상기 최외 유전체 세라믹층을 제외한 상기 유전체 세라믹층의 조성이, Ba, Ti를 포함하는 페로브스카이트형 화합물을 포함하고, 또한 희토류 원소 R과, Mn, Mg, V, Al을 포함하고,
Ti를 100몰부로 했을 때,
R의 함유량 a몰부가 0.7≤a≤1.1이며,
Mn의 함유량 b몰부가 0.07≤b≤0.18이며,
Mg의 함유량 c몰부가 1.0≤c≤1.7이며,
V의 함유량 d몰부가 0.07≤d≤0.18이며,
Al의 함유량 e몰부가 0.26≤e≤0.52인 것을 특징으로 하는, 적층 세라믹 콘덴서.2. The dielectric ceramic composition according to claim 1, wherein the dielectric ceramic layer except for the outermost dielectric ceramic layer contains a perovskite type compound containing Ba and Ti, and further contains a rare earth element R, Mn, Mg, Including,
When Ti is 100 parts by mole,
A content of R a molar fraction of 0.7? A? 1.1,
The content of Mn b molar fraction is 0.07? B? 0.18,
The content c of Mg is 1.0? C? 1.7,
The content d of the V content d is 0.07? D? 0.18,
And the content of Al is in the range of 0.26? E? 0.52. 제1항 또는 제2항에 있어서, 하기 식 (3)으로 표현되는, 상기 최외층 내부 전극의, 상기 연속성이 끊긴 영역인 결손부에 Si를 포함하는 편석물이 존재하는 비율인 Si 편석물 존재 비율이 39％ 이상인 것을 특징으로 하는, 적층 세라믹 콘덴서.
Si 편석물 존재 비율(％)=(Si가 존재하고 있는 최외층 내부 전극 결손 개소수/전체 최외층 내부 전극 결손 개소수)×100...... 식 (3)3. The method according to claim 1 or 2, wherein a ratio of the presence of Si-containing segregation to the defect portion of the outermost layer internal electrode of the outermost layer internal electrode, represented by the following formula (3) Wherein the ratio is 39% or more.
(%) = (Number of outermost layer internal electrode defective sites in which Si exists / number of total outermost layer internal electrode defects) 占 100 (3) 제3항에 있어서, 상기 내부 전극의 평균 두께가 0.4㎛ 이하인 것을 특징으로 하는, 적층 세라믹 콘덴서.The multilayer ceramic capacitor according to claim 3, wherein an average thickness of the internal electrode is 0.4 탆 or less. 제4항에 있어서, 상기 유전체 세라믹층의 평균 두께가 0.5㎛ 이하인 것을 특징으로 하는, 적층 세라믹 콘덴서.The multilayer ceramic capacitor according to claim 4, wherein the dielectric ceramic layer has an average thickness of 0.5 占 퐉 or less.
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