JP2014183270A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】短時間に支持基板から基板を剥離することができる半導体装置の製造方法を提供する。
【解決手段】本発明の実施形態に係る半導体装置の製造方法では、第1基板の一方の主面上に第1接着剤層を設ける。熱硬化性を有し、第1基板と貼り合わされる第2基板および第1基板との間の接着力が第1接着剤層との間の接着力よりも大きく、第1接着剤層の表面を被覆する第2接着剤層を介して、第1基板と第2基板とを貼り合わせる。第1基板の他方の主面を研削して第1基板を薄化する。第2接着剤層の周縁部へ物理的な力を加えて第2接着剤層の外周に沿った環状の切欠部を形成する。第1接着剤と第2接着剤との界面で第1基板と第2基板とを分離する。切欠部は、外周が第2接着剤層の外周より内側に位置し、内周が第1接着剤層の外周よりも内側に位置し、第2基板との間に第2接着剤層を残して形成される。
【選択図】図2

Description

本発明の実施形態は、半導体装置の製造方法に関する。
従来、半導体ウェハなどの基板と支持基板とを接着剤によって貼り合わせ、支持基板によって支持された基板を研磨して薄化した後、基板に対してデバイス形成のための加工などを施して、支持基板から剥離する工程がある。
かかる工程では、研磨中の基板を支持基板によって強固に支持する必要があるため、基板と支持基板との接着には、接着力の比較的高い接着剤が用いられる。このため、支持基板から基板を剥離する作業時間が嵩むという問題がある。
特開2010−287723号公報 特開2011−146457号公報
本発明の一つの実施形態は、短時間に支持基板から基板を剥離することができる半導体装置の製造方法を提供することを目的とする。
本発明の一つの実施形態によれば、半導体装置の製造方法が提供される。半導体装置の製造方法では、第1基板の一方の主面上に第1接着剤層を設ける。熱硬化性を有し、前記第1基板と貼り合わされる第2基板および前記第1基板との間の接着力が前記第1接着剤層との間の接着力よりも大きく、前記第1接着剤層の表面を被覆する第2接着剤層を介して、前記第1基板と前記第2基板とを貼り合わせる。前記第1基板の他方の主面を研削して該第1基板を薄化する。前記第2接着剤層の周縁部へ物理的な力を加えて該第2接着剤層の外周に沿った環状の切欠部を形成する。前記第1基板側を固定し、前記第1接着剤と前記第2接着剤との界面とを剥離させて前記第1基板から前記第2基板を分離する。前記切欠部は、外周が前記第2接着剤層の外周より内側に位置し、かつ内周が前記第1接着剤層の外周よりも内側に位置するとともに、前記第2基板との間に前記第2接着剤層を残して形成される。
第1実施形態に係る半導体装置の製造方法を示す説明図。 第1実施形態に係る半導体装置の製造方法を示す説明図。 第2実施形態に係る半導体装置の製造方法を示す説明図。 第3実施形態に係る半導体装置の製造方法を示す説明図。 第4実施形態に係る半導体装置の製造方法を示す説明図。
以下に添付図面を参照して、実施形態にかかる半導体装置の製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
(第1実施形態)
以下では、半導体素子や集積回路が形成される第1基板(以下、「デバイス基板」と記載する)と第2基板(以下、「支持基板」と記載する)とを貼り合わせ、支持基板によって支持されるデバイス基板を薄化した後、支持基板から剥離する工程について説明する。
図1および図2は、第1実施形態に係る半導体装置の製造方法を示す説明図である。なお、図1および図2には、デバイス基板1や支持基板3の周縁部、および、その近傍の断面を模式的に示している。
第1実施形態に係る半導体装置の製造方法では、まず、デバイス基板1と支持基板3とを用意する。ここで、デバイス基板1は、半導体ウェハである。また、支持基板3は、ガラスやシリコンなどからなり、径および厚さがデバイス基板1と略同一の円盤状の基板である。なお、支持基板3の径、厚さなどの形状は、これに限定されるものではない。
続いて、図1の(a)に示すように、デバイス基板1の一方の主面(ここでは、上面)に、第1接着剤層2を設ける。ここでは、例えば、ポリプロピレン、ポリエチレン、ポリスチレン、アクリル、ポリエチレンテレフタレート、フッ素樹脂、ウレタン樹脂などを用いた熱可塑性を有する接着剤をデバイス基板1の上面へ塗布することで第1接着剤層2を形成する。
このとき、デバイス基板1における上面の周縁部を除く領域に熱可塑性を有する接着剤を塗布する。例えば、デバイス基板1の周縁部に平面視において外周から幅3mm程度の環状の非塗布領域を残して、デバイス基板1における上面に熱可塑性を有する接着剤を塗布する。なお、第1接着剤層2は、熱可塑性を有する接着剤の塗布に代えて、上述した熱可塑性を有する材料によって形成された両面テープの貼り付けであってもよい。
続いて、図1の(b)に示すように、支持基板3の一方の主面(ここでは、上面)に、第2接着剤層4を設ける。ここでは、例えば、フェノール樹脂、メラミン、ガラス繊維強化プラスチックなどを用いた熱硬化性を有する接着剤を支持基板3の上面へ塗布することで第2接着剤層4を形成する。
このとき、支持基板3における上面の全体に、第1接着剤層2よりも厚く熱硬化性を有する接着剤を塗布する。また、ここでは、第1接着剤層2との間の接着力が支持基板3およびデバイス基板1との間の接着力よりも小さい接着剤を塗布することによって第2接着剤層4を形成する。
続いて、図1の(c)に示すように、表裏を反転させたデバイス基板1の一方の主面(ここでは、下面)に設けられた第1接着剤層2の表面と、第2接着剤層4の表面とを圧接させて、デバイス基板1と支持基板3とを貼り合わせる。
ここでは、第2接着剤層4の表面積が第1接着剤層2の表面積よりも大きく、且つ、第2接着剤層4の方が第1接着剤層2よりも厚く形成されている。このため、第2接着剤層4は、第1接着剤層2の表面を被覆するとともに、第1接着剤層2が設けられていないデバイス基板1の周縁部を被覆する。
ここで、第2接着剤層4と第1接着剤層2との境界24の接着力は比較的小さいが、第2接着剤層4とデバイス基板1との境界14、および、支持基板3との境界34の接着力は第2接着剤層4と第1接着剤層2との境界24の接着力よりも大きい。したがって、デバイス基板1は、周縁部で支持基板3との間に介在する第2接着剤層4によって支持基板3と強固に接着される。
続いて、図1(d)に示すように、デバイス基板1における第1接着剤層2が設けられていない他方の主面を研削してデバイス基板1を薄化する。例えば、デバイス基板1の他方の主面をグラインダによって研削した後、研削面に対してCMP(Chemical Mechanical Polishing)を行うことにより、デバイス基板1を厚さ50um程度まで薄化する。このとき、図1(d)に示すように、デバイス基板1と第2接着剤層4との境界14を残しておく。
その後、デバイス基板1に対して、TSV(Through Silicon Via)、配線、および、接続端子など(図示略)を形成する加工処理を施す。加工処理を行う工程には、複数の熱処理工程が含まれる。かかる熱処理工程では、熱可塑性を有する第1接着剤層2が軟化する。ただし、第2接着剤層4は、熱硬化性を有するため軟化することなく逆に硬化する。
したがって、熱処理工程が繰り返されて、第1接着剤層2が軟化と硬化とを繰り返しても、第2接着剤層4が強固にデバイス基板1を保持するので、熱処理工程によるデバイス基板1の変形を抑制することができる。これにより、デバイス基板1の変形に起因した歩留まりの低下を抑制することができる。
続いて、デバイス基板1を支持基板3から剥離する。ここで、デバイス基板1は、図1の(d)に示すように、第2接着剤層4によって周縁部(デバイス基板1と第2接着剤層4との境界14)で支持基板3と強固に接着されている。
そこで、図2の(a)に示すように、第2接着剤層4の周縁部へ物理的(機械的)な力を加えて第2接着剤層4の外周に沿った環状の切欠部5を形成することにより、デバイス基板1と第2接着剤層4との境界14を含む領域を除去する。
具体的には、デバイス基板1の他方の主面(ここでは、上面)側から、ブレード(図示略)によって、デバイス基板1および第2接着剤層4の周縁部を研削してデバイス基板1と第2接着剤層4との境界14を含む領域を除去する。なお、デバイス基板1および第2接着剤層4の周面(ここでは、側面)側から、デバイス基板1および第2接着剤層4の周縁部を研削してデバイス基板1と第2接着剤層4との境界14を含む領域を除去してもよい。
また、デバイス基板1と第2接着剤層4との境界14を含む領域を除去する場合、支持基板3の周縁部上に第2接着剤層4を残す。切欠部5の底面を支持基板3の表面まで到達させない。このように、支持基板3を傷つけることなく切欠部5を形成することにより、支持基板3の再利用が可能となる。
続いて、図2の(b)に示すように、デバイス基板1および支持基板3が貼り合わされた構造体の表裏を反転させ、デバイス基板1の他方の主面(ここでは、下面)を剥離テープ6へ貼りつける。ここで、剥離テープ6としては、デバイス基板1との間の接着力が第1接着剤層2と第2接着剤層4との間の接着力よりも大きなものを用いる。
このとき、デバイス基板1と支持基板3とは、第1接着剤層2と第2接着剤層4との境界24における比較的小さな接着力によって接着されている。このため、第1接着剤層2と第2接着剤層4との間の比較的小さな接着力よりも大きな剥離力で支持基板3をデバイス基板1から剥離することにより、図2の(c)に示すように、デバイス基板1を支持基板3から短時間で容易に剥離することができる。
その後、デバイス基板1から剥離テープ6を除去した後、デバイス基板1上に残った第1接着剤層2を溶剤によって洗浄して、デバイス基板1を支持基板3から剥離する作業を終了する。
なお、第1実施形態では、デバイス基板1側に第1接着剤層2を設け、支持基板3側に第2接着剤層4を設けた後に、第1接着剤層2および第2接着剤層4を当接させてデバイス基板1と支持基板3とを貼り合わせたが、これは一例であり種々の変形が可能である。
例えば、デバイス基板1の一方の主面上に第1接着剤層2を設けた後、第1接着剤層2の表面を被覆するように第2接着剤層4を設け、その後、第2接着剤層4の表面上に支持基板3を当接させて、デバイス基板1と支持基板3とを貼り合わせてもよい。
また、支持基板3の主面上に第2接着剤層4を設け、第2接着剤層4の表面に、第2接着剤層4よりも面積の小さな第1接着剤層2を設け、第1接着剤層2の表面に、デバイス基板1の一方の周面を当接させてデバイス基板1と支持基板3とを貼り合わせてもよい。
上述したように、第1実施形態では、デバイス基板1の一方の主面に設けられる第1接着剤層2を被覆する熱硬化性を備えた第2接着剤層4を介して、デバイス基板1と支持基板3とを貼り合わせる。これにより、デバイス基板1に対して熱処理を施した場合に、第2接着剤層4がデバイス基板1の変形を抑制するので、デバイス基板1の変形に起因した歩留まりの低下を抑制することができる。
また、第1実施形態では、デバイス基板1と支持基板3とを強固に接着している第2接着剤層4の周縁部へ物理的な力を加えることによって、デバイス基板1と第2接着剤層4との境界14を含む領域を除去する。したがって、デバイス基板1と支持基板3とを強固に接着しているデバイス基板1と第2接着剤層4との境界14の部分を短時間に除去することができる。
これにより、支持基板3に対して第1接着剤層2と第2接着剤層4との境界24における比較的小さい剥離力を加えるだけで、第1接着剤層2と第2接着剤層4との境界24を境に、短時間で容易にデバイス基板1を支持基板3から剥離することができる。なお、図2に示す切欠部5の形状は、一例である。以下の実施形態では、切欠部5の形状の変形例について説明する。
(第2実施形態)
図3は、第2実施形態に係る半導体装置の製造方法を示す説明図である。第2実施形態に係る半導体装置の製造方法は、図1に示す製造工程の後に行う製造工程が第1実施形態とは異なる。このため、図3には、図1に示す製造工程の後に行う製造工程を示している。また、以下の説明では、図1および図2に示す構成要素と同一の構成要素について、図1および図2に示す符号と同一の符号を付することにより、その説明を省略する。
第2実施形態では、図3の(a)に示すように、デバイス基板1を薄化した後、デバイス基板1の一方の主面(ここでは、上面)における周縁部に、切欠部5aとして第2接着剤層4の外周に沿った環状の溝を形成する。
具体的には、デバイス基板1における周縁部の上面から支持基板3側へ向けて研削を開始し、溝の底面が支持基板3に到達する前に研削を終了して切欠部5aを形成する。これにより、第1実施形態と同様に、支持基板3の再利用が可能となる。
このとき、平面視環状の切欠部5aの内周が第2接着剤層4の外周と一致し(または第2接着剤層4の外周よりも内側となるように)、外周が第2接着剤層4の外周よりも内側に位置するように切欠部5aを形成する。これにより、デバイス基板1と第2接着剤層4との境界14(図1参照)を含む領域が除去され、デバイス基板1と支持基板3とは、接着力が比較的小さい第1接着剤層2と第2接着剤層4との境界24によって接着された状態となる。
このように、第2接着剤層4の外周部分を研削せずに残した状態で切欠部5aを形成する。これにより、デバイス基板1と第2接着剤層4との境界14(図1参照)を含む領域を除去するための研削領域を狭く抑えることができるので、切欠部5aの形成に要する研削時間を短縮することができる。
続いて、図3の(b)に示すように、デバイス基板1および支持基板3が貼り合わされた構造体の表裏を反転させ、デバイス基板1の他方の主面(ここでは、下面)を剥離テープ6へ貼りつける。
そして、第1接着剤層2と第2接着剤層4との間の比較的小さな接着力よりも大きな剥離力で支持基板3をデバイス基板1から剥離することにより、図3の(c)に示すように、デバイス基板1を支持基板3から短時間で容易に剥離することができる。
上述したように、第2実施形態によれば、デバイス基板1と第2接着剤層4との境界14(図1参照)を含む領域を除去するための研削領域を狭く抑えることにより、切欠部5aの形成に要する研削時間を短縮することができる。したがって、デバイス基板1を支持基板3から剥離する作業時間をさらに短縮することができる。
(第3実施形態)
図4は、第3実施形態に係る半導体装置の製造方法を示す説明図である。第3実施形態に係る半導体装置の製造方法は、図1に示す製造工程の後に行う製造工程が第1実施形態とは異なる。このため、図4には、図1に示す製造工程の後に行う製造工程を示している。また、以下の説明では、図1および図2に示す構成要素と同一の構成要素について、図1および図2に示す符号と同一の符号を付することにより、その説明を省略する。
第3実施形態では、図4の(a)に示すように、デバイス基板1を薄化した後、デバイス基板1の一方の主面(ここでは、上面)における周縁部に、切欠部5bとして第2実施形態の切欠部5aよりも径の小さな環状の溝を形成する。
具体的には、平面視環状の切欠部5bの内周および外周が第1接着剤層2の外周よりも内側に位置するように切欠部5bを形成する。これにより、デバイス基板1と支持基板3とは、環状をした切欠部5bの内側で、比較的接着力の小さい第1接着剤層2と第2接着剤層4との境界24bによって接着された状態となる。
かかる切欠部5bの形成位置は、外周が少なくとも第1接着剤層2の外周よりも内側であればよい。したがって、切欠部5bによれば、切欠部5bの形成位置を調整する位置合わせ作業を容易かつ短時間に行うことができる。
また、切欠部5bによれば、平面視における切欠部5bの幅をさらに縮小することができるので、切欠部5bの形成に要する時間をさらに短縮することができる。なお、切欠部5bを形成する場合にも、溝の底面が支持基板3に到達する前に研削を終了する。これにより、支持基板3の再利用が可能となる。
続いて、図4の(b)に示すように、デバイス基板1および支持基板3が貼り合わされた構造体の表裏を反転させ、デバイス基板1の他方の主面(ここでは、下面)を剥離テープ6へ貼りつける。
そして、第1接着剤層2と第2接着剤層4との間の比較的小さな接着力よりも大きな剥離力で支持基板3をデバイス基板1から剥離することにより、図3の(c)に示すように、デバイス基板1を支持基板3から短時間で容易に剥離することができる。
上述したように、第3実施形態では、切欠部5bの形成位置を調整する位置合わせ作業を容易かつ短時間に行うことができる。しかも、平面視における切欠部5bの幅をさらに縮小することで、切欠部5bの形成時間を短縮することができる。したがって、デバイス基板1を支持基板3から剥離する作業時間をより一層短縮することができる。
(第4実施形態)
図5は、第4実施形態に係る半導体装置の製造方法を示す説明図である。第4実施形態に係る半導体装置の製造方法は、図1に示す製造工程の後に行う製造工程が第1実施形態とは異なる。このため、図5には、図1に示す製造工程の後に行う製造工程を示している。また、以下の説明では、図1および図2に示す構成要素と同一の構成要素について、図1および図2に示す符号と同一の符号を付することにより、その説明を省略する。
第4実施形態では、図5の(a)に示すように、平面視におけるデバイス基板1の外周と第2接着剤層4の外周との間に、切欠部5cとして第2接着剤層4の外周に沿った環状の溝を形成する。
具体的には、平面視環状の切欠部5cの内周がデバイス基板1の外周と一致し、切欠部5cの外周が第2接着剤層4の外周よりも内側に位置するように、切欠部5cを形成する。なお、切欠部5cを形成する場合にも、溝の底面が支持基板3に到達する前に研削を終了する。これにより、支持基板3の再利用が可能となる。
続いて、図5の(b)に示すように、第2接着剤層4の外周面からデバイス基板1と第1接着剤層2との界面へ向けてブレード7を差し込む。なお、このとき、第2接着剤層4の外周面から第1接着剤層2と第2接着剤層4との境界24へ向けてブレード7を差し込んでもよい。
ここで、第2接着剤層4の周縁部には、ブレード7を差し込む前に予め切欠部5cが形成されている。これにより、第2接着剤層4の外周面から切欠部5cの外周面までの幅がd1、切欠部5cの内周面から第1接着剤層2までの幅がd2という非常に肉薄になった第2接着剤層4の周縁部をブレード7によって破砕することができる。
したがって、切欠部5cを形成していなければ、容易には第1接着剤層2まで到達させることができないブレード7の先端を、容易に第1接着剤層2まで到達させることができる。これにより、デバイス基板1と支持基板3とは、比較的接着力の小さい第1接着剤層2と第2接着剤層4との境界24によって接着された状態となる。
続いて、図5の(c)に示すように、デバイス基板1および支持基板3が貼り合わされた構造体の表裏を反転させ、デバイス基板1の他方の主面(ここでは、下面)を剥離テープ6へ貼りつける。
そして、第1接着剤層2と第2接着剤層4との間の比較的小さな接着力よりも大きな剥離力で支持基板3をデバイス基板1から剥離することにより、図5の(d)に示すように、デバイス基板1を支持基板3から短時間で容易に剥離することができる。
上述したように、第4実施形態では、デバイス基板1の外周と第2接着剤層4の外周との間に切欠部5cを設けることにより、容易かつ短時間で第2接着剤層4の外周面から第1接着剤層2までブレード7の先端を到達させることができる。
これにより、デバイス基板1と支持基板3とは、比較的接着力の小さい第1接着剤層2と第2接着剤層4との境界24によって接着された状態となる。したがって、第4実施形態によっても、デバイス基板1を支持基板3から剥離する作業時間を短縮することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1 デバイス基板、2 第1接着剤層、3 支持基板、4 第2接着剤層、5、5a、5b、5c 切欠部、6 剥離テープ、7 ブレード

Claims (6)

  1. 第1基板の一方の主面上に第1接着剤層を設ける工程と、
    熱硬化性を有し、前記第1基板と貼り合わされる第2基板および前記第1基板との間の接着力が前記第1接着剤層との間の接着力よりも大きく、前記第1接着剤層の表面を被覆する第2接着剤層を介して、前記第1基板と前記第2基板とを貼り合わせる工程と、
    前記第1基板の他方の主面を研削して該第1基板を薄化する工程と、
    前記第2接着剤層の周縁部へ物理的な力を加えて該第2接着剤層の外周に沿った環状の切欠部を形成する工程と、
    前記第1基板側を固定し、前記第1接着剤と前記第2接着剤との界面とを剥離させて前記第1基板から前記第2基板を分離する工程と、を含み、
    前記切欠部は、外周が前記第2接着剤層の外周より内側に位置し、かつ内周が前記第1接着剤層の外周よりも内側に位置するとともに、前記第2基板との間に前記第2接着剤層を残して形成されることを特徴とする半導体装置の製造方法。
  2. 第1接着剤層と、熱硬化性を有し、第1基板と貼り合わされる第2基板および前記第1基板との間の接着力が前記第1接着剤層との間の接着力よりも大きく、前記第1接着剤層の表面を被覆する第2接着剤層とを介して、前記第1接着剤が前記第1基板側となる様に、前記第1基板の主面と前記第2基板とを貼り合わせる工程と、
    前記第1基板の他方の主面を研削して該第1基板を薄化する工程と、
    前記第2接着剤層の周縁部へ物理的な力を加えて該第2接着剤層の外周に沿った環状の切欠部を形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
  3. 前記切欠部は、
    前記第1基板と前記第2接着剤層との境界を含む領域に形成される
    ことを特徴とする請求項2に記載の半導体装置の製造方法。
  4. 前記切欠部は、
    外周が前記第2接着剤層の外周より内側に位置する
    ことを特徴とする請求項2または請求項3に記載の半導体装置の製造方法。
  5. 前記切欠部は、
    内周が前記第1接着剤層の外周よりも内側に位置する
    ことを特徴とする請求項2〜4のいずれか一つに記載の半導体装置の製造方法。
  6. 前記切欠部は、
    前記第2基板との間に前記第2接着剤層を残して形成される
    ことを特徴とする請求項2〜5のいずれか一つに記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016096218A (ja) * 2014-11-13 2016-05-26 三菱化学株式会社 積層基板の製造方法及び電子デバイスの製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6004100B2 (ja) * 2013-05-24 2016-10-05 富士電機株式会社 半導体装置の製造方法
TWI671141B (zh) * 2013-08-30 2019-09-11 半導體能源研究所股份有限公司 支撐體供應裝置及供應支撐體的方法
US10804407B2 (en) 2016-05-12 2020-10-13 Semiconductor Energy Laboratory Co., Ltd. Laser processing apparatus and stack processing apparatus
JP2021048303A (ja) 2019-09-19 2021-03-25 キオクシア株式会社 半導体装置
FR3109016B1 (fr) * 2020-04-01 2023-12-01 Soitec Silicon On Insulator Structure demontable et procede de transfert d’une couche mettant en œuvre ladite structure demontable
FR3111142B1 (fr) * 2020-06-09 2022-08-05 Commissariat Energie Atomique Procédé de collage temporaire

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070117351A1 (en) * 2004-04-15 2007-05-24 Stephan Bradl Method for machining a workpiece on a workpiece support
EP1890326A2 (en) * 2006-08-18 2008-02-20 Princo Corp. Structure combining an IC integrated substrate and a carrier, and method of manufacturing such structure
JP2011124260A (ja) * 2009-12-08 2011-06-23 Disco Abrasive Syst Ltd ウエーハの加工方法
JP2011171647A (ja) * 2010-02-22 2011-09-01 Ebara Corp 半導体装置の製造方法
JP2012204545A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 半導体装置の製造方法および製造装置
JP2014017462A (ja) * 2012-03-02 2014-01-30 Fujifilm Corp 半導体装置の製造方法
JP2014067970A (ja) * 2012-09-27 2014-04-17 Disco Abrasive Syst Ltd 表面保護部材および加工方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5668045A (en) * 1994-11-30 1997-09-16 Sibond, L.L.C. Process for stripping outer edge of BESOI wafers
TW437078B (en) * 1998-02-18 2001-05-28 Canon Kk Composite member, its separation method, and preparation method of semiconductor substrate by utilization thereof
TW587332B (en) * 2000-01-07 2004-05-11 Canon Kk Semiconductor substrate and process for its production
JP2002134374A (ja) * 2000-10-25 2002-05-10 Mitsubishi Electric Corp 半導体ウェハ、その製造方法およびその製造装置
JP2005026413A (ja) * 2003-07-01 2005-01-27 Renesas Technology Corp 半導体ウエハ、半導体素子およびその製造方法
US20090017323A1 (en) * 2007-07-13 2009-01-15 3M Innovative Properties Company Layered body and method for manufacturing thin substrate using the layered body
EP2075830A3 (en) * 2007-10-11 2011-01-19 Sumco Corporation Method for producing bonded wafer
AT508318B1 (de) * 2008-01-24 2022-07-15 Brewer Science Inc Verfahren für eine vorübergehende montage eines bausteinwafers auf einem trägersubstrat
JP5489546B2 (ja) 2009-06-11 2014-05-14 東京応化工業株式会社 貼付方法及び貼付装置
JP5448860B2 (ja) 2010-01-13 2014-03-19 東京応化工業株式会社 分離方法及び分離装置
JP2011181822A (ja) * 2010-03-03 2011-09-15 Elpida Memory Inc 半導体装置の製造方法
US8852391B2 (en) * 2010-06-21 2014-10-07 Brewer Science Inc. Method and apparatus for removing a reversibly mounted device wafer from a carrier substrate
JP2013131652A (ja) * 2011-12-21 2013-07-04 Fujitsu Semiconductor Ltd 半導体装置の製造方法、半導体ウェハの加工方法、半導体ウェハ

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070117351A1 (en) * 2004-04-15 2007-05-24 Stephan Bradl Method for machining a workpiece on a workpiece support
EP1890326A2 (en) * 2006-08-18 2008-02-20 Princo Corp. Structure combining an IC integrated substrate and a carrier, and method of manufacturing such structure
JP2011124260A (ja) * 2009-12-08 2011-06-23 Disco Abrasive Syst Ltd ウエーハの加工方法
JP2011171647A (ja) * 2010-02-22 2011-09-01 Ebara Corp 半導体装置の製造方法
JP2012204545A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 半導体装置の製造方法および製造装置
JP2014017462A (ja) * 2012-03-02 2014-01-30 Fujifilm Corp 半導体装置の製造方法
JP2014067970A (ja) * 2012-09-27 2014-04-17 Disco Abrasive Syst Ltd 表面保護部材および加工方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016096218A (ja) * 2014-11-13 2016-05-26 三菱化学株式会社 積層基板の製造方法及び電子デバイスの製造方法

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