JP2014180111A - 直流電源装置 - Google Patents
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Abstract
【解決手段】位相制御回路12が各FET21〜24の寄生ダイオード25,31がオンした状態で各FET21〜24をオンさせるゼロ電圧スイッチングを達成可能な電流下限値に対し、スイッチング回路3に流れるスイッチング電流が不足している場合に、二次側巻線に短絡ループ電流を流すことにより、共振コイル4に生じる起電力を利用して、各FET21〜24に回生電流を流してゼロ電圧スイッチングを実現するゼロ電圧制御を行うようにした。
【選択図】図2
Description
図6は、実施の形態2にかかる直流電源装置の一構成例を示す図である。なお、実施の形態1と同一または同等の構成部には同一符号を付して、その詳細な説明は省略する。
出力電圧が比較的高く出力電流も大きい直流電源装置を実施の形態1あるいは2の構成を用いて実現する場合には、同期整流用FETとして、耐電圧が高くオン抵抗の低いものが要求される。この場合には、各同期整流用FETをそれぞれ複数個並列に接続してオン抵抗を低くすることが考えられるが、直流電源装置の出力電流によっては、各同期整流用FETをそれぞれ複数個並列に接続してオン抵抗を低くするよりもダイオード整流回路を構成する方がオン時の電圧が低くなり、高効率化や小型軽量化を図れる場合がある。
Claims (8)
- 入力直流電圧を負荷装置で利用可能な直流電圧に変換する直流電源装置であって、
前記入力直流電圧が印加される入力コンデンサと、
複数個のFETがフルブリッジ接続されて構成されたスイッチング回路と、
一次側巻線と二次側巻線とを有するトランスと、
前記スイッチング回路の出力間に前記一次側巻線を介して接続された共振コイルと、
複数個の同期整流用FETを有する同期整流回路と、
前記スイッチング回路に流れるスイッチング電流を検出する電流検出回路と、
前記各FETの駆動信号の位相を制御する位相制御回路と、
前記スイッチング電流に基づいて、前記位相制御回路が前記各FETの寄生ダイオードがオンした状態で当該FETをオンさせるゼロ電圧スイッチングを達成可能な電流下限値に対し、前記スイッチング電流が不足している場合に、前記二次側巻線に短絡ループ電流が流れるように、前記同期整流用FETを制御するゼロ電圧制御回路と、
を備える
ことを特徴とする直流電源装置。 - 前記同期整流回路は、
前記二次側巻線の一方の端子にドレイン端子が接続される第1の同期整流用FETと、
前記二次側巻線の他方の端子にドレイン端子が接続される第2の同期整流用FETと、
前記二次側巻線の一方の端子に一端が接続される第1の出力チョークコイルと、
前記二次側巻線の他方の端子に一端が接続される第2の出力チョークコイルと、
前記第1の出力チョークコイルの他端と前記第2のチョークコイルの他端との接続点に一端が接続され、前記第1の同期整流用FETのソース端子と前記第2の同期整流用FETのソース端子との接続点に他端が接続される出力コンデンサと、
を備え、
前記ゼロ電圧制御回路は、
前記電流下限値に対する不足電流を算出し、前記共振コイルのインダクタンス値、前記トランスの漏れインダクタンス値、および前記入力直流電圧に基づいて、前記不足電流を補うために必要な前記第1の同期整流用FETおよび前記第2の同期整流用FETの1スイッチング周期における同時オン時間を算出すると共に、前記第1の同期整流用FETおよび前記第2の同期整流用FETのオンタイミングを、前記同時オン時間分だけ早めて前記第1の同期整流FETおよび前記第2の同期整流用FETが同時にオンしている期間を設けることを特徴とする請求項1に記載の直流電源装置。 - 前記二次側巻線は、中点が接続された第1の二次側巻線および第2の二次側巻線からなり、
前記同期整流回路は、
前記第1の二次側巻線の一方の端子にソース端子が接続される第1の同期整流用FETと、
前記第2の二次側巻線の一方の端子にソース端子が接続される第2の同期整流用FETと、
前記第1の同期整流用FETのドレイン端子と前記第2の同期整流用FETのドレイン端子との接続点に一端が接続された出力チョークコイルと、
前記出力チョークコイルの他端に一端が接続され、前記第1の二次側巻線の他方の端子と前記第2の二次側巻線の他方の端子との接続点に他端が接続される出力コンデンサと、
前記第1の同期整流用FETを駆動する第1の駆動回路と、
前記第2の同期整流用FETを駆動する第2の駆動回路と、
を備え、
前記ゼロ電圧制御回路は、
前記電流下限値に対する不足電流を算出し、前記共振コイルのインダクタンス値、前記トランスの漏れインダクタンス値、および前記入力直流電圧に基づいて、前記不足電流を補うために必要な前記第1の同期整流用FETおよび前記第2の同期整流用FETの1スイッチング周期における同時オン時間を算出すると共に、前記第1の同期整流用FETおよび前記第2の同期整流用FETのオンタイミングを、前記同時オン時間分だけ早めて前記第1の同期整流FETおよび前記第2の同期整流用FETが同時にオンしている期間を延長することを特徴とする請求項1に記載の直流電源装置。 - 前記二次側巻線は、中点が接続された第1の二次側巻線および第2の二次側巻線と、中点が接続された第1の二次側補助巻線および第2の二次側補助巻線からなり、
前記同期整流回路は、
前記第1の二次側巻線の一方の端子にアノード端子が接続される第1の整流ダイオードと、
前記第2の二次側巻線の一方の端子にアノード端子が接続される第2の整流ダイオードと、
前記第1の整流ダイオードのカソード端子と前記第2の整流ダイオードのカソード端子との接続点に一端が接続された出力チョークコイルと、
前記出力チョークコイルの他端に一端が接続され、前記第1の二次側巻線の他方の端子と前記第2の二次側巻線の他方の端子とが接続された中点に他端が接続される出力コンデンサと、
前記第1の二次側補助巻線の一方の端子にソース端子が接続される第1の同期整流用FETと、
前記第2の二次側補助巻線の一方の端子にソース端子が接続される第2の同期整流用FETと、
前記第1の同期整流用FETのドレイン端子と前記第2の同期整流用FETのドレイン端子との接続点に一端が接続され、前記第1の二次側巻線の他方の端子と前記第2の二次側巻線の他方の端子とが接続された中点に他端が接続されるコンデンサと、
前記第1の同期整流用FETを駆動する第1の駆動回路と、
前記第2の同期整流用FETを駆動する第2の駆動回路と、
を備え、
前記ゼロ電圧制御回路は、
前記電流下限値に対する不足電流を算出し、前記共振コイルのインダクタンス値、前記トランスの漏れインダクタンス値、および前記入力直流電圧に基づいて、前記不足電流を補うために必要な前記第1の同期整流用FETおよび前記第2の同期整流用FETの1スイッチング周期におけるオン時間を算出すると共に、前記第1の同期整流用FETおよび前記第2の同期整流用FETを、前記オン時間だけオン制御することを特徴とする請求項1に記載の直流電源装置。 - 前記ゼロ電圧制御回路は、
前記一次側巻線に正電圧が印加されている期間と、その直前の前記一次側巻線に電圧が印加されていない期間とで、前記オン時間の1/2ずつ前記第1の同期整流用FETをオンさせ、前記一次側巻線に負電圧が印加されている期間と、その直前の前記一次側巻線に電圧が印加されていない期間とで、前記オン時間の1/2ずつ前記第2の同期整流用FETをオンさせることを特徴とする請求項4に記載の直流電源装置。 - 前記ゼロ電圧制御回路は、
前記一次側巻線に印加されている正電圧が立ち上がるタイミングよりも前記オン時間の1/2早い時刻から、前記一次側巻線に印加されている正電圧が立ち上がるタイミングまでの期間、および、前記一次側巻線に印加されている正電圧が立ち下がるタイミングよりも前記オン時間の1/2早い時刻から、前記一次側巻線に印加されている正電圧が立ち下がるタイミングまでの期間、前記第1の同期整流用FETをオンさせ、
前記一次側巻線に印加されている負電圧が立ち下がるタイミングよりも前記オン時間の1/2早い時刻から、前記一次側巻線に印加されている負電圧が立ち下がるタイミングまでの期間、および、前記一次側巻線に印加されている負電圧が立ち上がるタイミングよりも前記オン時間の1/2早い時刻から、前記一次側巻線に印加されている負電圧が立ち上がるタイミングまでの期間、前記第2の同期整流用FETをオンさせる
ことを特徴とする請求項5に記載の直流電源装置。 - 前記スイッチング回路を構成するFETは、ワイドバンドギャップ半導体により形成されたことを特徴とする請求項1〜6の何れか一項に記載の直流電源装置。
- 前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料、またはダイヤモンドであることを特徴とする請求項7に記載の直流電源装置。
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