JP2014175886A - ゲート駆動回路およびゲート駆動方法 - Google Patents

Abstract

【課題】ターンオン時のスイッチング損失を低減させることができるゲート駆動回路を提供する。
【解決手段】ドレイン端子とソース端子とゲート端子とを有する駆動対象トランジスタのゲート端子を駆動するゲート駆動回路であって、駆動信号が入力される入力端子と、駆動対象トランジスタのゲート駆動信号を出力する出力端子と、駆動対象トランジスタのオン閾値電圧以上の第１の電圧を生成する第１の電圧生成回路と、オン閾値電圧未満の第２の電圧を生成する第２の電圧生成回路と、第２の電圧より高く、かつオン閾値電圧未満の第３の電圧を生成する第３の電圧生成回路と、駆動信号入力タイミングから予め設定された時間後に切替タイミング信号を生成するタイミング生成回路とを備え、駆動信号がローレベルになる時に第２の電圧を、駆動信号がハイレベルになる時に第１の電圧を出力端子に出力し、切替タイミング信号に応じて第３の電圧を出力端子に出力する。
【選択図】図１

Description

本発明は、スイッチング電源回路等に用いられるパワートランジスタのゲート駆動回路および駆動方法に関するものである。

近年、電子機器の省エネルギー化の意識が高まり、電子機器内のスイッチング電源回路の高効率化への要望が高まってきている。スイッチング電源回路に搭載されるパワートランジスタの損失は、スイッチング電源回路の全体損失に対して大きな割合を占めている。パワートランジスタの損失は大きく導通損失と、スイッチング損失の２つに分類されるが、スイッチング損失は、パワートランジスタの特性のみならず、そのゲート駆動方法によっても大きく左右される。次世代デバイスとして、ＧａＮやＳｉＣ等の化合物半導体を用いたパワートランジスタには、スイッチング電源回路の高周波化への期待が高まっているが、スイッチング周波数が高くなるとスイッチング損失のさらなる増大が懸念される。そこで、スイッチング電源回路の高効率化を実現するためには、パワートランジスタのスイッチング損失を小さく抑えるゲート駆動技術が重要となる。パワートランジスタのスイッチング損失を低減する方法として、ターンオフ時にゲート端子に負電圧を印加する負電圧駆動がある。

負電圧駆動を実現する方法として、負電源を用いずに容量と抵抗を組み合わせた簡単な回路が用いられる場合がある。その一例に、従来技術である特開２０１１−１８８１７８号公報（特許文献１）がある。特許文献１ではパワートランジスタのドレイン端子とゲート端子との間に電圧制限回路とダイオードの直列回路を接続し、パワートランジスタに印加されるゲート過電圧を抑制しつつ、パワートランジスタのターンオフ時にゲート端子に接続した容量と抵抗を組み合わせた回路によって負電圧を印加する。以上により、パワートランジスタのオン閾値電圧が低くても、ノイズマージンを確保しつつ十分にオフさせることができる。

このゲート駆動回路を用いれば、ノーマリーオフ型ＧａＮＦＥＴ等の低いオン閾値電圧であるパワートランジスタにおいても、ゲート過電圧によるパワートランジスタの破損等の信頼性問題を解決し、ノイズマージンを十分に確保しつつ、低スイッチング損失を実現するゲート駆動を実現できる。

特開２０１１−１８８１７８号公報

しかしながら、特許文献１を利用したゲート駆動回路には次のような課題がある。

パワートランジスタのターンオフ時にゲート端子に印加される負電圧は、駆動信号の入力端子と前記ゲート端子の間に接続された容量に蓄積される電荷によって生成される。前記電荷は、前記容量に直列および並列に接続される抵抗との時定数に従って、前記パワートランジスタのオフ期間中に放電される。しかし、前記パワートランジスタのターンオン時に前記電荷が残っていると、ゲート端子に印加されるゲート駆動信号の電圧振幅が負電圧分だけ大きくなるために、ターンオン時間が増大し、ターンオン時のスイッチング損失が増大する。特に、高周波でスイッチング動作させるスイッチング電源回路においては、前記パワートランジスタのオフ期間が短くなるために残電荷が顕著に現れ、前記パワートランジスタのターンオン時のスイッチング損失はさらに大きなものとなる。

本発明は、上記のような問題を解決するものであり、パワートランジスタのターンオン時のスイッチング損失の低減を実現するゲート駆動回路および駆動方法を提供する。

上記課題を解決するため、本発明に係るゲート駆動回路は、ドレイン端子とソース端子とゲート端子とを有する駆動対象トランジスタのゲート端子を駆動するゲート駆動回路であって、駆動信号が入力される入力端子と、前記駆動対象トランジスタのゲート駆動信号を出力する出力端子と、前記駆動対象トランジスタのオン閾値電圧以上の第１の電圧を生成する第１の電圧生成回路と、前記駆動対象トランジスタのオン閾値電圧未満の第２の電圧を生成する第２の電圧生成回路と、前記第２の電圧より高く、かつ前記駆動対象トランジスタのオン閾値電圧未満の第３の電圧を生成する第３の電圧生成回路と、前記駆動信号入力タイミングから予め設定された時間後に切替タイミング信号を生成するタイミング生成回路とを備え、前記駆動信号がローレベルになる時に前記第２の電圧を前記出力端子に出力し、前記駆動信号がハイレベルになる時に前記第１の電圧を前記出力端子に出力し、前記切替タイミング信号に応じて前記第３の電圧を前記出力端子に出力することを特徴とする。

本回路によれば、駆動対象トランジスタのターンオン前に、ゲート駆動信号のローレベルの電圧である第２の電圧より高く、駆動対象トランジスタのオン閾値電圧より低い電圧である第３の電圧をゲート端子に印加することで、ターンオン時のゲート駆動信号の電圧振幅が小さくなるためにターンオン時間が短くなり、ターンオン時のスイッチング損失を低減させることができる。

本発明に係るゲート駆動回路によれば、駆動対象トランジスタがターンオンする際のゲート駆動信号の電圧振幅を減少させてターンオン時間を短縮することで、ターンオン時のスイッチング損失を低減させることができ、高効率なスイッチング電源回路を実現できる。

本発明の全ての実施例に係るゲート駆動回路の概念図 本発明の実施例１に係るゲート駆動回路の一構成例を示す回路図 ノーマリーオフ型ＧａＮＦＥＴのゲート電流対ゲート・ソース間電圧特性の代表図 本発明の実施例１に係るゲート駆動回路の動作を示すタイミングチャート 本発明の全ての実施例に係る駆動対象トランジスタのオン時の動作点を示す図 本発明の実施例２に係るゲート駆動回路の一構成例を示す回路図 本発明の実施例２に係るゲート駆動回路の動作を示すタイミングチャート 本発明の実施例３に係るゲート駆動回路の一構成例を示す回路図 本発明の実施例３に係るゲート駆動回路の動作を示すタイミングチャート 本発明の全ての実施例に係るゲート駆動回路の一構成例を示す回路図 本発明の全ての実施例に係るゲート駆動回路の一構成例を示す回路図

以下、本発明に係るゲート駆動回路における実施の形態について図面を参照しながら説明する。

本発明の実施例１のゲート駆動回路について説明する。

図１は本発明の実施例に係るゲート駆動回路の概念図を示している。

図１において、第１の電圧Ｖ１を生成する第１の電圧生成回路４と、第２の電圧Ｖ２を生成する第２の電圧生成回路６と、タイミング生成回路１０と第３の電圧Ｖ３を生成する第３の電圧生成回路８との直列回路が、入力端子１２と出力端子１４との間に接続されている。入力端子１２には、スイッチング電源回路の制御ＩＣの出力信号等からなる駆動信号Ｓ１２が入力され、出力端子１４には、ドレイン端子１８とソース端子２０とゲート端子２２とを有する駆動対象トランジスタ１６のゲート端子２２が接続されている。

ここで、第１の電圧Ｖ１は駆動対象トランジスタ１６のオン閾値電圧以上の電圧であり、第２の電圧Ｖ２は駆動対象トランジスタ１６のオン閾値電圧未満の電圧であり、第３の電圧Ｖ３は、第２の電圧Ｖ２より高く、駆動対象トランジスタ１６のオン閾値電圧未満の電圧である。すなわち、第１の電圧Ｖ１、第２の電圧Ｖ２、第３の電圧Ｖ３および駆動対象トランジスタ１６のオン閾値電圧Ｖｔｈは、Ｖ２＜Ｖ３＜Ｖｔｈ≦Ｖ１の関係を持つ。

以上のように構成されたゲート駆動回路の動作について、駆動信号Ｓ１２がハイレベルの時、出力端子１４には、第１の電圧生成回路４で生成される第１の電圧Ｖ１が出力され、駆動対象トランジスタ１６はオンする。駆動信号Ｓ１２がローレベルの時、出力端子１４には、第２の電圧生成回路６で生成される第２の電圧Ｖ２が出力され、駆動対象トランジスタ１６はオフする。また、このとき駆動信号Ｓ１２を元にタイミング生成回路１０から生成される切替タイミング信号Ｓ１０に応じて、出力端子１４には、第３の電圧生成回路８で生成される第３の電圧Ｖ３が出力される。

次に、本発明の実施例１のゲート駆動回路について、図２から図５を用いて説明する。

図２は実施例１に係るゲート駆動回路の一構成例を示す回路図である。

図２において、第１の電圧生成回路４は、高電位側電源電圧がＶＤＤ１であって低電位側電源電圧が０Ｖである増幅回路２４と抵抗２６とを備え、増幅回路２４と抵抗２６は直列に接続されている。第２の電圧生成回路６は、第１の電圧生成回路４と抵抗２８と容量３０とを備え、抵抗２８と容量３０の直列回路が、抵抗２６と並列に接続されている。タイミング生成回路１０は、遅延回路３４とＮＯＲ回路４２とを備え、ＮＯＲ回路４２の入力端子の一端は、遅延回路３４の一端と入力端子１２とに接続され、ＮＯＲ回路４２の入力端子の他端は、遅延回路３４の他端と接続されている。第３の電圧生成回路８は、電圧Ｖ３６を生成する電圧源３６とスイッチ素子３８とを備え、電圧源３６の一端はスイッチ素子３８のソース端子に接続され、他端は接地され、スイッチ素子３８のドレイン端子は出力端子１４と接続され、スイッチ素子３８のゲート端子はＮＯＲ回路４２の出力端子と接続されている。入力端子１２と出力端子１４は、第１の電圧生成回路４と、第１の電圧生成回路４を含む第２の電圧生成回路６と、タイミング生成回路１０と、第３の電圧生成回路８とを介して接続されている。以上のように、ゲート駆動回路２は、第１の電圧生成回路４と、第１の電圧生成回路４を含む第２の電圧生成回路６と、タイミング生成回路１０と、第３の電圧生成回路８と、入力端子１２と、出力端子１４とで構成されている。

駆動対象トランジスタ１６は、ドレイン端子１８とソース端子２０とゲート端子２２とを有し、また、図３に示すゲート特性のようにゲート・ソース間電圧ＶＧＳの値に応じて、ゲート電流ＩＧが流れる特徴を有する、窒化ガリウム（ＧａＮ）等のワイドギャップ半導体からなる高電子移動度トランジスタ（ＨＥＭＴ）を用いることを特徴とする。ゲート端子２２はゲート駆動回路２の出力端子１４と接続され、ソース端子２０は接地されている。駆動対象トランジスタ１６は、出力端子１４の電圧Ｖ１４に応じてオンまたはオフする。

以上のように構成された実施例１に係るゲート駆動回路の動作について、図４に示すタイミングチャートを用いて説明する。図４において、（ａ）は駆動信号Ｓ１２を示しており、（ｂ）は増幅回路２４の出力電圧Ｖ２４を示しており、（ｃ）は切替タイミング信号Ｓ１０を示しており、（ｄ）は出力端子１４の電圧Ｖ１４を示している。実施例１に係るゲート駆動回路は、駆動信号Ｓ１２と切替タイミング信号Ｓ１０に応じて、図４中に記した時刻ｔ１から時刻ｔ４までの期間で動作が切り替わる。

図４中の時刻ｔ１において、駆動信号Ｓ１２がローレベルからハイレベルになると、増幅回路２４の出力電圧Ｖ２４はＶＤＤ１となり、抵抗２６を介して出力端子１４に第１の電圧Ｖ１が出力され、駆動対象トランジスタ１６はオンする。第１の電圧Ｖ１は、図５に示すようにゲート電流ＩＧ対ゲート・ソース間電圧ＶＧＳ特性である曲線と、抵抗値Ｒ２６を持つ抵抗２６の両端にかかる電圧に対する電流の特性である直線（ＩＧ＝（ＶＤＤ１−ＶＧＳ）／Ｒ２６）との交点によって決定される駆動対象トランジスタ１６の動作点の電圧である。また、時刻ｔ１から次に駆動信号Ｓ１２がローレベルになるまでの駆動対象トランジスタ１６のオン期間中に、容量３０に電荷が充電され、容量３０の両端電圧Ｖ３０は、抵抗２６の両端電圧（ＶＤＤ１−Ｖ１）に等しい電圧となる。

図４中の時刻ｔ２において、駆動信号Ｓ１２がハイレベルからローレベルになると、増幅回路２４の出力電圧Ｖ２４は０Ｖとなるため、出力端子１４には、駆動対象トランジスタ１６のオン期間中に容量３０に充電された電圧Ｖ３０で決まる負電圧−Ｖ３０である第２の電圧Ｖ２が出力され、駆動対象トランジスタ１６はオフする。また、時刻ｔ２後は、容量３０に蓄えられた電荷が、容量３０と、抵抗２６および抵抗２８とで決まる時定数で放電するため、出力端子１４の電圧Ｖ１４も時間経過と共に変化する。ここで、出力端子１４には、駆動信号Ｓ１２がハイレベルの時に第１の電圧Ｖ１が出力され、駆動信号Ｓ１２がローレベルの時に第２の電圧Ｖ２が出力されるため、第１の電圧Ｖ１および第２の電圧Ｖ２は出力端子１４に同時に出力されることはない。

タイミング生成回路１０では、駆動信号Ｓ１２と、駆動信号Ｓ１２を遅延回路３４にて予め設定された時間ｔｄｅｌａｙ、例えば、駆動信号Ｓ１２の周期の１０％の時間だけ遅延させた信号ＳｄをＮＯＲ回路４２にて否定論理和演算することで、切替タイミング信号Ｓ１０は、駆動信号Ｓ１２がハイレベルからローレベルに切り替わってから予め設定された時間ｔｄｅｌａｙ経過後にローレベルからハイレベルとなる。

図４中の時刻ｔ３において、切替タイミング信号Ｓ１０がローレベルからハイレベルとなると、スイッチ素子３８がオンし、出力端子１４の電圧Ｖ１４は第３の電圧Ｖ３となる。第３の電圧Ｖ３は、電圧源３６から出力される電圧Ｖ３６と、スイッチ素子３８のオン抵抗値Ｒ３８と、抵抗２６の抵抗値Ｒ２６を用いて、Ｖ３＝（Ｒ２６／（Ｒ２６＋Ｒ３８））×Ｖ３６となる。電圧源３６の電圧Ｖ３６は、第２の電圧Ｖ２と、駆動対象トランジスタ１６のオン閾値電圧Ｖｔｈを用いた関係式、Ｖ２＜Ｖ３＜Ｖｔｈを満足するように設定される。したがって、駆動対象トランジスタ１６は、次に駆動信号Ｓ１２がハイレベルになるまでオフ状態を維持している。

図４中の時刻ｔ４において、駆動信号Ｓ１２がローレベルからハイレベルになると、増幅回路２４の出力電圧Ｖ２４はＶＤＤ１となり、抵抗２６を介して出力端子１４に第１の電圧Ｖ１が出力され、駆動対象トランジスタ１６はオンする。この動作は時刻ｔ１と同様である。ここで、出力端子１４には、駆動信号Ｓ１２がローレベルかつ切替タイミング信号Ｓ１０がハイレベルの時に第３の電圧Ｖ３が出力され、駆動信号Ｓ１２がローレベルからハイレベルになると、ＮＯＲ回路４２の否定論理和演算により切替タイミング信号Ｓ１０がローレベルとなって第１の電圧Ｖ１が出力されるため、第１の電圧Ｖ１および第３の電圧Ｖ３は出力端子１４に同時に出力されることはない。

以上、実施例１にかかるゲート駆動回路は、時刻ｔ１から時刻ｔ４の動作を繰り返す。

以上のように、本発明の実施例１に係るゲート駆動回路によれば、駆動対象トランジスタ１６のターンオン直前の出力端子１４の電圧Ｖ１４は、第２の電圧Ｖ２より高く、かつ駆動対象トランジスタ１６のオン閾値電圧未満である第３の電圧Ｖ３となるため、駆動対象トランジスタ１６のターンオン時の出力端子１４の電圧Ｖ１４、すなわちゲート駆動信号の電圧振幅は、従来技術の（第１の電圧Ｖ１−第２の電圧Ｖ２）から（第１の電圧Ｖ１−第３の電圧Ｖ３）へと減少し、ターンオン時間の短縮が可能となる。すなわち、駆動対象トランジスタ１６のターンオン時のスイッチング損失低減が可能となる。

また、第２の電圧Ｖ２を負電圧とすることで、駆動対象トランジスタ１６が低いオン閾値電圧を持つトランジスタであっても、ノイズマージンを十分に確保することができ、かつ駆動対象トランジスタ１６を急速にオフさせることができるため、ターンオフ時のスイッチング損失低減が可能となる。

また、駆動信号Ｓ１２に対する、増幅回路２４の出力電圧Ｖ２４および切替タイミング信号Ｓ１０に応じて、第１の電圧Ｖ１、第２の電圧Ｖ２および第３の電圧Ｖ３がそれぞれ出力端子１４に出力されるため、同時に出力されることはなく、駆動対象トランジスタ１６の誤動作を防ぐことができる。

また、タイミング生成回路１０の構成に遅延回路３４を適用することで、予め設定された時間ｔｄｅｌａｙの設定に用いる回路を、抵抗や容量を用いたローパスフィルタ等の簡易的な構成で実現することができるため、ゲート駆動回路の簡素化や面積の削減が可能である。

本発明の実施例２のゲート駆動回路について説明する。

図６は実施例２に係るゲート駆動回路の一構成例を示す回路図である。なお、図６において、図２に示す実施例１に係るゲート駆動回路と実質的に同一の部分には同一の符号を付してその説明を省略する。

ここで、図６に示す実施例２に係るゲート駆動回路と、図２に示す実施例１に係るゲート駆動回路との差異は、第３の電圧生成回路８を構成するスイッチ素子に適用するトランジスタにある。実施例２では、実施例１におけるスイッチ素子３８に、ＧａＮ等のワイドギャップ半導体からなるＨＥＭＴ等のボディダイオードを有さないトランジスタであるスイッチ素子４４を適用することを特徴とする。

図６に示す第３の電圧生成回路８は、電圧源３６とスイッチ素子４４と、電圧Ｖ５６を生成する電圧源５６と、高電位側電源電圧がＶＤＤ２であって低電位側電源電圧が−Ｖ５６である増幅回路４０とを備え、増幅回路４０の入力端子はタイミング生成回路１０の出力端子と接続され、増幅回路４０の出力端子はスイッチ素子４４のゲート端子と接続され、電圧源５６の一端は増幅回路４０の低電位側電源電圧端子に接続され、他端は接地されている。また、電圧源３６とスイッチ素子４４の接続関係は、図２における電圧源３６とスイッチ素子３８の接続と同様である。ここで、ＶＤＤ２は、スイッチ素子４４のオン閾値電圧以上の電圧である。

以上のように構成された実施例２に係るゲート駆動回路の動作について説明する。

図７に示すタイミングチャートについて、図７（Ａ）中に示す実施例２の時刻ｔ１から時刻ｔ４における動作は、図４中および図７（Ｂ）中に示す実施例１の時刻ｔ１から時刻ｔ４における動作と同一であるが、時刻ｔ２における第２の電圧Ｖ２の負電圧の大きさが異なる。

実施例１では、図７（Ｂ）の時刻ｔ２において、駆動信号Ｓ１２がハイレベルからローレベルになると、出力端子１４には、第２の電圧Ｖ２が出力される。このとき、スイッチ素子３８が、一般的なＭＯＳＦＥＴ等のような順方向電圧ＶＦであるボディダイオードを有するトランジスタであって、第２の電圧Ｖ２がＶ２＜−（ＶＦ−Ｖ３６）の場合、ボディダイオードがオンするため第２の電圧Ｖ２は−（ＶＦ−Ｖ３６）で制限される。一般的なＭＯＳＦＥＴの順方向電圧ＶＦは約１Ｖであり、第２の電圧Ｖ２の負電圧の大きさは|−（１−Ｖ３６）|が最大値となる。

実施例２では、図７（Ａ）の時刻ｔ２において、駆動信号Ｓ１２がハイレベルからローレベルになると、出力端子１４には、第２の電圧Ｖ２が出力される。このとき、スイッチ素子４４は、ボディダイオードを有さないトランジスタであるため、第２の電圧Ｖ２は負電圧の大きさの制限を受けない。また、例えば、スイッチ素子４４がボディダイオードを有さない、かつ逆方向特性を有するトランジスタであっても、切替タイミング信号Ｓ１０がローレベルの時のスイッチ素子４４のゲート端子には、（（第２の電圧Ｖ２）−（逆方向動作時のオン閾値電圧））未満となる増幅回路４０の出力電圧Ｖ４０＝−Ｖ５６を入力すればよい。ここで、逆方向特性とは、次の２つの条件を満たす時、トランジスタがオンし、ソース端子からドレイン端子方向に電流を流す特性である。第１の条件は、ゲート・ドレイン間電圧が逆方向動作時のオン閾値電圧以上であることであり、第２の条件は、ソース・ドレイン間電圧が０Ｖより高いことである。

以上のように、本発明の実施例２に係るゲート駆動回路によれば、第２の電圧Ｖ２がＶ２＜−（ＶＦ−Ｖ３６）である負電圧の場合であっても、図７（Ｂ）に示すようなスイッチ素子３８が一般的なＭＯＳＦＥＴ等のようなボディダイオードを有するトランジスタである場合に生じる負電圧の制限を解消することができ、図７（Ａ）に示すように駆動対象トランジスタ１６のオン閾値電圧Ｖｔｈに対してノイズマージンを確保したゲート駆動が可能となる。なお、スイッチ素子４４に、ボディダイオードを有さない、かつ逆方向特性を有さないトランジスタを適用する場合、増幅回路４０の低電位側電源端子は接地するという簡易的な構成をとることができ、ゲート駆動回路の簡素化や面積の削減が可能である。

本発明の実施例３のゲート駆動回路について説明する。

図８は実施例３に係るゲート駆動回路の一構成例を示す回路図である。なお、図８において、図６に示す実施例２に係るゲート駆動回路と実質的に同一の部分には同一の符号を付してその説明を省略する。

ここで、図８に示す実施例３に係るゲート駆動回路と、図６に示す実施例２に係るゲート駆動回路との差異は、遅延回路における予め設定された時間ｔｄｅｌａｙの設定方法にある。実施例２における予め設定された時間ｔｄｅｌａｙは、遅延回路３４が持つ固有の時間であるのに対し、実施例３における予め設定された時間ｔｄｅｌａｙは、少なくとも駆動信号Ｓ１２がローレベルになってから駆動対象トランジスタ１６のドレイン電流がオン閾値電圧で規定される電流値未満になるまでの時間である。

図８に示す遅延回路４６は、比較回路５０と電圧Ｖ５２を生成する電圧源５２と抵抗５４とを備え、抵抗５４は駆動対象トランジスタ１６のソース端子２０と接地の間に接続され、比較回路５０の非反転入力端子は抵抗５４の一端と接続され、比較回路５０の反転入力端子は電圧源５２の一端と接続され、電圧源５２の他端は接地されている。

以上のように構成された遅延回路４６を有するゲート駆動回路の動作について説明する。

図９に示すタイミングチャートについて、図９（Ａ）中に示す実施例３の時刻ｔ１から時刻ｔ４における動作は、図７（Ａ）中および図９（Ｂ）中に示す実施例２の時刻ｔ１から時刻ｔ４における動作と同一であるが、時刻ｔ２の後、切替タイミング信号Ｓ１０がローレベルからハイレベルになる時刻ｔ３となるまでの予め設定された時間ｔｄｅｌａｙが異なる。

図９（Ａ）中の時刻ｔ２において、駆動信号Ｓ１２がハイレベルからローレベルになると、出力端子１４に第２の電圧Ｖ２が出力されるため、駆動対象トランジスタ１６はオフする。

遅延回路４６において、比較回路５０は、抵抗５４によって変換された駆動対象トランジスタ１６のドレイン電流の大きさを示す電圧Ｖ５４と、電圧Ｖ５２とを比較する。ここで、電圧Ｖ５２は、（（駆動対象トランジスタ１６のオン閾値電圧で規定されるドレイン電流値）×（抵抗５４の抵抗値））である。時刻ｔ２の後、電圧Ｖ５４が電圧Ｖ５２より小さくなると、比較回路５０の出力信号Ｓｄはハイレベルからローレベルとなり、切替タイミング信号Ｓ１０はローレベルからハイレベルとなる。

以上のように、本発明の実施例３に係るゲート駆動回路によれば、予め設定された時間ｔｄｅｌａｙが、少なくとも駆動信号Ｓ１２がローレベルになってから駆動対象トランジスタ１６のドレイン電流がオン閾値電圧で規定される電流値未満になるまでの時間となるため、駆動対象トランジスタ１６が十分にオフした後に、切替タイミング信号Ｓ１０をローレベルからハイレベルとすることができ、予め設定された時間ｔｄｅｌａｙが短いことによる駆動対象トランジスタ１６のターンオフ時のスイッチング損失の増加を抑制できる。

なお、上記全ての実施例において、図１０に示すように、スイッチ素子４４のソース端子を接地することで、第３の電圧Ｖ３を０Ｖとする電圧源３６が非常に簡易的な構成で実現することができ、ゲート駆動回路の簡素化や面積の削減が可能である。

また、上記の全ての実施例において、駆動対象トランジスタ１６はゲート駆動時にゲート電流を要するＨＥＭＴを用いることを特徴としているが、図１１に示すように、ドレイン端子６０とソース端子６２とゲート端子６４とを有し、ＭＯＳＦＥＴ等の電圧駆動型トランジスタである駆動対象トランジスタ４８であっても、順方向電圧が駆動対象トランジスタ４８のオン閾値電圧より高く、アノード端子が駆動対象トランジスタ４８のゲート端子６４に接続され、カソード端子が駆動対象トランジスタ４８のソース端子６２に接続されているダイオード５８を付加することで同様の効果が実現できる。

本発明のゲート駆動回路は、駆動対象トランジスタがオンする際の駆動信号の電圧振幅を小さくしてターンオン時間を短くすることでスイッチング損失を低減させるものであり、ＡＣ−ＤＣコンバータやＤＣ−ＤＣコンバータ等のスイッチング電源回路等に対して有用である。

２ ゲート駆動回路
４ 第１の電圧生成回路
６ 第２の電圧生成回路
８ 第３の電圧生成回路
１０ タイミング生成回路
１２ 入力端子
１４ 出力端子
１６、４８ 駆動対象トランジスタ
１８、６０ ドレイン端子
２０、６２ ソース端子
２２、６４ ゲート端子
２４、４０ 増幅回路
２６、２８、５４ 抵抗
３０ 容量
３４、４６ 遅延回路
３６、５２、５６ 電圧源
３８、４４ スイッチ素子
４２ ＮＯＲ回路
５０ 比較回路
５８ ダイオード

Claims (7)

1. ドレイン端子とソース端子とゲート端子とを有する駆動対象トランジスタのゲート端子を駆動するゲート駆動回路であって、
   駆動信号が入力される入力端子と、
   前記駆動対象トランジスタのゲート駆動信号を出力する出力端子と、
   前記駆動対象トランジスタのオン閾値電圧以上の第１の電圧を生成する第１の電圧生成回路と、
   前記駆動対象トランジスタのオン閾値電圧未満の第２の電圧を生成する第２の電圧生成回路と、
   前記第２の電圧より高く、かつ前記駆動対象トランジスタのオン閾値電圧未満の第３の電圧を生成する第３の電圧生成回路と、
   前記駆動信号入力タイミングから予め設定された時間後に切替タイミング信号を生成するタイミング生成回路とを備え、
   前記駆動信号がローレベルになる時に前記第２の電圧を前記出力端子に出力し、
   前記駆動信号がハイレベルになる時に前記第１の電圧を前記出力端子に出力し、
   前記切替タイミング信号に応じて前記第３の電圧を前記出力端子に出力することを特徴とするゲート駆動回路。
2. 前記第２の電圧が負電圧であることを特徴とする請求項１に記載のゲート駆動回路。
3. 前記第１の電圧出力後は前記第３の電圧を出力させないことを特徴とする請求項１および２のいずれか１項に記載のゲート駆動回路。
4. 前記第３の電圧生成回路は前記第２の電圧生成を妨げないことを特徴とする請求項１および２のいずれか１項に記載のゲート駆動回路。
5. 前記予め設定された時間が、前記駆動対象トランジスタのドレイン電流がオン閾値電圧で規定される電流値未満になるまでの時間であることを特徴とする請求項１および２のいずれか１項に記載のゲート駆動回路。
6. 前記タイミング生成回路が遅延回路で構成されることを特徴とする請求項３から５のいずれか１項に記載のゲート駆動回路。
7. 前記第３の電圧生成回路が、前記出力端子と前記ソース端子をスイッチ素子で短絡する回路であることを特徴とする請求項３から６のいずれか１項に記載のゲート駆動回路。

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