JP2014175886A - ゲート駆動回路およびゲート駆動方法 - Google Patents
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Abstract
【課題】ターンオン時のスイッチング損失を低減させることができるゲート駆動回路を提供する。
【解決手段】ドレイン端子とソース端子とゲート端子とを有する駆動対象トランジスタのゲート端子を駆動するゲート駆動回路であって、駆動信号が入力される入力端子と、駆動対象トランジスタのゲート駆動信号を出力する出力端子と、駆動対象トランジスタのオン閾値電圧以上の第1の電圧を生成する第1の電圧生成回路と、オン閾値電圧未満の第2の電圧を生成する第2の電圧生成回路と、第2の電圧より高く、かつオン閾値電圧未満の第3の電圧を生成する第3の電圧生成回路と、駆動信号入力タイミングから予め設定された時間後に切替タイミング信号を生成するタイミング生成回路とを備え、駆動信号がローレベルになる時に第2の電圧を、駆動信号がハイレベルになる時に第1の電圧を出力端子に出力し、切替タイミング信号に応じて第3の電圧を出力端子に出力する。
【選択図】図1
【解決手段】ドレイン端子とソース端子とゲート端子とを有する駆動対象トランジスタのゲート端子を駆動するゲート駆動回路であって、駆動信号が入力される入力端子と、駆動対象トランジスタのゲート駆動信号を出力する出力端子と、駆動対象トランジスタのオン閾値電圧以上の第1の電圧を生成する第1の電圧生成回路と、オン閾値電圧未満の第2の電圧を生成する第2の電圧生成回路と、第2の電圧より高く、かつオン閾値電圧未満の第3の電圧を生成する第3の電圧生成回路と、駆動信号入力タイミングから予め設定された時間後に切替タイミング信号を生成するタイミング生成回路とを備え、駆動信号がローレベルになる時に第2の電圧を、駆動信号がハイレベルになる時に第1の電圧を出力端子に出力し、切替タイミング信号に応じて第3の電圧を出力端子に出力する。
【選択図】図1
Description
本発明は、スイッチング電源回路等に用いられるパワートランジスタのゲート駆動回路および駆動方法に関するものである。
近年、電子機器の省エネルギー化の意識が高まり、電子機器内のスイッチング電源回路の高効率化への要望が高まってきている。スイッチング電源回路に搭載されるパワートランジスタの損失は、スイッチング電源回路の全体損失に対して大きな割合を占めている。パワートランジスタの損失は大きく導通損失と、スイッチング損失の2つに分類されるが、スイッチング損失は、パワートランジスタの特性のみならず、そのゲート駆動方法によっても大きく左右される。次世代デバイスとして、GaNやSiC等の化合物半導体を用いたパワートランジスタには、スイッチング電源回路の高周波化への期待が高まっているが、スイッチング周波数が高くなるとスイッチング損失のさらなる増大が懸念される。そこで、スイッチング電源回路の高効率化を実現するためには、パワートランジスタのスイッチング損失を小さく抑えるゲート駆動技術が重要となる。パワートランジスタのスイッチング損失を低減する方法として、ターンオフ時にゲート端子に負電圧を印加する負電圧駆動がある。
負電圧駆動を実現する方法として、負電源を用いずに容量と抵抗を組み合わせた簡単な回路が用いられる場合がある。その一例に、従来技術である特開2011−188178号公報(特許文献1)がある。特許文献1ではパワートランジスタのドレイン端子とゲート端子との間に電圧制限回路とダイオードの直列回路を接続し、パワートランジスタに印加されるゲート過電圧を抑制しつつ、パワートランジスタのターンオフ時にゲート端子に接続した容量と抵抗を組み合わせた回路によって負電圧を印加する。以上により、パワートランジスタのオン閾値電圧が低くても、ノイズマージンを確保しつつ十分にオフさせることができる。
このゲート駆動回路を用いれば、ノーマリーオフ型GaNFET等の低いオン閾値電圧であるパワートランジスタにおいても、ゲート過電圧によるパワートランジスタの破損等の信頼性問題を解決し、ノイズマージンを十分に確保しつつ、低スイッチング損失を実現するゲート駆動を実現できる。
しかしながら、特許文献1を利用したゲート駆動回路には次のような課題がある。
パワートランジスタのターンオフ時にゲート端子に印加される負電圧は、駆動信号の入力端子と前記ゲート端子の間に接続された容量に蓄積される電荷によって生成される。前記電荷は、前記容量に直列および並列に接続される抵抗との時定数に従って、前記パワートランジスタのオフ期間中に放電される。しかし、前記パワートランジスタのターンオン時に前記電荷が残っていると、ゲート端子に印加されるゲート駆動信号の電圧振幅が負電圧分だけ大きくなるために、ターンオン時間が増大し、ターンオン時のスイッチング損失が増大する。特に、高周波でスイッチング動作させるスイッチング電源回路においては、前記パワートランジスタのオフ期間が短くなるために残電荷が顕著に現れ、前記パワートランジスタのターンオン時のスイッチング損失はさらに大きなものとなる。
本発明は、上記のような問題を解決するものであり、パワートランジスタのターンオン時のスイッチング損失の低減を実現するゲート駆動回路および駆動方法を提供する。
上記課題を解決するため、本発明に係るゲート駆動回路は、ドレイン端子とソース端子とゲート端子とを有する駆動対象トランジスタのゲート端子を駆動するゲート駆動回路であって、駆動信号が入力される入力端子と、前記駆動対象トランジスタのゲート駆動信号を出力する出力端子と、前記駆動対象トランジスタのオン閾値電圧以上の第1の電圧を生成する第1の電圧生成回路と、前記駆動対象トランジスタのオン閾値電圧未満の第2の電圧を生成する第2の電圧生成回路と、前記第2の電圧より高く、かつ前記駆動対象トランジスタのオン閾値電圧未満の第3の電圧を生成する第3の電圧生成回路と、前記駆動信号入力タイミングから予め設定された時間後に切替タイミング信号を生成するタイミング生成回路とを備え、前記駆動信号がローレベルになる時に前記第2の電圧を前記出力端子に出力し、前記駆動信号がハイレベルになる時に前記第1の電圧を前記出力端子に出力し、前記切替タイミング信号に応じて前記第3の電圧を前記出力端子に出力することを特徴とする。
本回路によれば、駆動対象トランジスタのターンオン前に、ゲート駆動信号のローレベルの電圧である第2の電圧より高く、駆動対象トランジスタのオン閾値電圧より低い電圧である第3の電圧をゲート端子に印加することで、ターンオン時のゲート駆動信号の電圧振幅が小さくなるためにターンオン時間が短くなり、ターンオン時のスイッチング損失を低減させることができる。
本発明に係るゲート駆動回路によれば、駆動対象トランジスタがターンオンする際のゲート駆動信号の電圧振幅を減少させてターンオン時間を短縮することで、ターンオン時のスイッチング損失を低減させることができ、高効率なスイッチング電源回路を実現できる。
以下、本発明に係るゲート駆動回路における実施の形態について図面を参照しながら説明する。
本発明の実施例1のゲート駆動回路について説明する。
図1は本発明の実施例に係るゲート駆動回路の概念図を示している。
図1において、第1の電圧V1を生成する第1の電圧生成回路4と、第2の電圧V2を生成する第2の電圧生成回路6と、タイミング生成回路10と第3の電圧V3を生成する第3の電圧生成回路8との直列回路が、入力端子12と出力端子14との間に接続されている。入力端子12には、スイッチング電源回路の制御ICの出力信号等からなる駆動信号S12が入力され、出力端子14には、ドレイン端子18とソース端子20とゲート端子22とを有する駆動対象トランジスタ16のゲート端子22が接続されている。
ここで、第1の電圧V1は駆動対象トランジスタ16のオン閾値電圧以上の電圧であり、第2の電圧V2は駆動対象トランジスタ16のオン閾値電圧未満の電圧であり、第3の電圧V3は、第2の電圧V2より高く、駆動対象トランジスタ16のオン閾値電圧未満の電圧である。すなわち、第1の電圧V1、第2の電圧V2、第3の電圧V3および駆動対象トランジスタ16のオン閾値電圧Vthは、V2<V3<Vth≦V1の関係を持つ。
以上のように構成されたゲート駆動回路の動作について、駆動信号S12がハイレベルの時、出力端子14には、第1の電圧生成回路4で生成される第1の電圧V1が出力され、駆動対象トランジスタ16はオンする。駆動信号S12がローレベルの時、出力端子14には、第2の電圧生成回路6で生成される第2の電圧V2が出力され、駆動対象トランジスタ16はオフする。また、このとき駆動信号S12を元にタイミング生成回路10から生成される切替タイミング信号S10に応じて、出力端子14には、第3の電圧生成回路8で生成される第3の電圧V3が出力される。
次に、本発明の実施例1のゲート駆動回路について、図2から図5を用いて説明する。
図2は実施例1に係るゲート駆動回路の一構成例を示す回路図である。
図2において、第1の電圧生成回路4は、高電位側電源電圧がVDD1であって低電位側電源電圧が0Vである増幅回路24と抵抗26とを備え、増幅回路24と抵抗26は直列に接続されている。第2の電圧生成回路6は、第1の電圧生成回路4と抵抗28と容量30とを備え、抵抗28と容量30の直列回路が、抵抗26と並列に接続されている。タイミング生成回路10は、遅延回路34とNOR回路42とを備え、NOR回路42の入力端子の一端は、遅延回路34の一端と入力端子12とに接続され、NOR回路42の入力端子の他端は、遅延回路34の他端と接続されている。第3の電圧生成回路8は、電圧V36を生成する電圧源36とスイッチ素子38とを備え、電圧源36の一端はスイッチ素子38のソース端子に接続され、他端は接地され、スイッチ素子38のドレイン端子は出力端子14と接続され、スイッチ素子38のゲート端子はNOR回路42の出力端子と接続されている。入力端子12と出力端子14は、第1の電圧生成回路4と、第1の電圧生成回路4を含む第2の電圧生成回路6と、タイミング生成回路10と、第3の電圧生成回路8とを介して接続されている。以上のように、ゲート駆動回路2は、第1の電圧生成回路4と、第1の電圧生成回路4を含む第2の電圧生成回路6と、タイミング生成回路10と、第3の電圧生成回路8と、入力端子12と、出力端子14とで構成されている。
駆動対象トランジスタ16は、ドレイン端子18とソース端子20とゲート端子22とを有し、また、図3に示すゲート特性のようにゲート・ソース間電圧VGSの値に応じて、ゲート電流IGが流れる特徴を有する、窒化ガリウム(GaN)等のワイドギャップ半導体からなる高電子移動度トランジスタ(HEMT)を用いることを特徴とする。ゲート端子22はゲート駆動回路2の出力端子14と接続され、ソース端子20は接地されている。駆動対象トランジスタ16は、出力端子14の電圧V14に応じてオンまたはオフする。
以上のように構成された実施例1に係るゲート駆動回路の動作について、図4に示すタイミングチャートを用いて説明する。図4において、(a)は駆動信号S12を示しており、(b)は増幅回路24の出力電圧V24を示しており、(c)は切替タイミング信号S10を示しており、(d)は出力端子14の電圧V14を示している。実施例1に係るゲート駆動回路は、駆動信号S12と切替タイミング信号S10に応じて、図4中に記した時刻t1から時刻t4までの期間で動作が切り替わる。
図4中の時刻t1において、駆動信号S12がローレベルからハイレベルになると、増幅回路24の出力電圧V24はVDD1となり、抵抗26を介して出力端子14に第1の電圧V1が出力され、駆動対象トランジスタ16はオンする。第1の電圧V1は、図5に示すようにゲート電流IG対ゲート・ソース間電圧VGS特性である曲線と、抵抗値R26を持つ抵抗26の両端にかかる電圧に対する電流の特性である直線(IG=(VDD1−VGS)/R26)との交点によって決定される駆動対象トランジスタ16の動作点の電圧である。また、時刻t1から次に駆動信号S12がローレベルになるまでの駆動対象トランジスタ16のオン期間中に、容量30に電荷が充電され、容量30の両端電圧V30は、抵抗26の両端電圧(VDD1−V1)に等しい電圧となる。
図4中の時刻t2において、駆動信号S12がハイレベルからローレベルになると、増幅回路24の出力電圧V24は0Vとなるため、出力端子14には、駆動対象トランジスタ16のオン期間中に容量30に充電された電圧V30で決まる負電圧−V30である第2の電圧V2が出力され、駆動対象トランジスタ16はオフする。また、時刻t2後は、容量30に蓄えられた電荷が、容量30と、抵抗26および抵抗28とで決まる時定数で放電するため、出力端子14の電圧V14も時間経過と共に変化する。ここで、出力端子14には、駆動信号S12がハイレベルの時に第1の電圧V1が出力され、駆動信号S12がローレベルの時に第2の電圧V2が出力されるため、第1の電圧V1および第2の電圧V2は出力端子14に同時に出力されることはない。
タイミング生成回路10では、駆動信号S12と、駆動信号S12を遅延回路34にて予め設定された時間tdelay、例えば、駆動信号S12の周期の10%の時間だけ遅延させた信号SdをNOR回路42にて否定論理和演算することで、切替タイミング信号S10は、駆動信号S12がハイレベルからローレベルに切り替わってから予め設定された時間tdelay経過後にローレベルからハイレベルとなる。
図4中の時刻t3において、切替タイミング信号S10がローレベルからハイレベルとなると、スイッチ素子38がオンし、出力端子14の電圧V14は第3の電圧V3となる。第3の電圧V3は、電圧源36から出力される電圧V36と、スイッチ素子38のオン抵抗値R38と、抵抗26の抵抗値R26を用いて、V3=(R26/(R26+R38))×V36となる。電圧源36の電圧V36は、第2の電圧V2と、駆動対象トランジスタ16のオン閾値電圧Vthを用いた関係式、V2<V3<Vthを満足するように設定される。したがって、駆動対象トランジスタ16は、次に駆動信号S12がハイレベルになるまでオフ状態を維持している。
図4中の時刻t4において、駆動信号S12がローレベルからハイレベルになると、増幅回路24の出力電圧V24はVDD1となり、抵抗26を介して出力端子14に第1の電圧V1が出力され、駆動対象トランジスタ16はオンする。この動作は時刻t1と同様である。ここで、出力端子14には、駆動信号S12がローレベルかつ切替タイミング信号S10がハイレベルの時に第3の電圧V3が出力され、駆動信号S12がローレベルからハイレベルになると、NOR回路42の否定論理和演算により切替タイミング信号S10がローレベルとなって第1の電圧V1が出力されるため、第1の電圧V1および第3の電圧V3は出力端子14に同時に出力されることはない。
以上、実施例1にかかるゲート駆動回路は、時刻t1から時刻t4の動作を繰り返す。
以上のように、本発明の実施例1に係るゲート駆動回路によれば、駆動対象トランジスタ16のターンオン直前の出力端子14の電圧V14は、第2の電圧V2より高く、かつ駆動対象トランジスタ16のオン閾値電圧未満である第3の電圧V3となるため、駆動対象トランジスタ16のターンオン時の出力端子14の電圧V14、すなわちゲート駆動信号の電圧振幅は、従来技術の(第1の電圧V1−第2の電圧V2)から(第1の電圧V1−第3の電圧V3)へと減少し、ターンオン時間の短縮が可能となる。すなわち、駆動対象トランジスタ16のターンオン時のスイッチング損失低減が可能となる。
また、第2の電圧V2を負電圧とすることで、駆動対象トランジスタ16が低いオン閾値電圧を持つトランジスタであっても、ノイズマージンを十分に確保することができ、かつ駆動対象トランジスタ16を急速にオフさせることができるため、ターンオフ時のスイッチング損失低減が可能となる。
また、駆動信号S12に対する、増幅回路24の出力電圧V24および切替タイミング信号S10に応じて、第1の電圧V1、第2の電圧V2および第3の電圧V3がそれぞれ出力端子14に出力されるため、同時に出力されることはなく、駆動対象トランジスタ16の誤動作を防ぐことができる。
また、タイミング生成回路10の構成に遅延回路34を適用することで、予め設定された時間tdelayの設定に用いる回路を、抵抗や容量を用いたローパスフィルタ等の簡易的な構成で実現することができるため、ゲート駆動回路の簡素化や面積の削減が可能である。
本発明の実施例2のゲート駆動回路について説明する。
図6は実施例2に係るゲート駆動回路の一構成例を示す回路図である。なお、図6において、図2に示す実施例1に係るゲート駆動回路と実質的に同一の部分には同一の符号を付してその説明を省略する。
ここで、図6に示す実施例2に係るゲート駆動回路と、図2に示す実施例1に係るゲート駆動回路との差異は、第3の電圧生成回路8を構成するスイッチ素子に適用するトランジスタにある。実施例2では、実施例1におけるスイッチ素子38に、GaN等のワイドギャップ半導体からなるHEMT等のボディダイオードを有さないトランジスタであるスイッチ素子44を適用することを特徴とする。
図6に示す第3の電圧生成回路8は、電圧源36とスイッチ素子44と、電圧V56を生成する電圧源56と、高電位側電源電圧がVDD2であって低電位側電源電圧が−V56である増幅回路40とを備え、増幅回路40の入力端子はタイミング生成回路10の出力端子と接続され、増幅回路40の出力端子はスイッチ素子44のゲート端子と接続され、電圧源56の一端は増幅回路40の低電位側電源電圧端子に接続され、他端は接地されている。また、電圧源36とスイッチ素子44の接続関係は、図2における電圧源36とスイッチ素子38の接続と同様である。ここで、VDD2は、スイッチ素子44のオン閾値電圧以上の電圧である。
以上のように構成された実施例2に係るゲート駆動回路の動作について説明する。
図7に示すタイミングチャートについて、図7(A)中に示す実施例2の時刻t1から時刻t4における動作は、図4中および図7(B)中に示す実施例1の時刻t1から時刻t4における動作と同一であるが、時刻t2における第2の電圧V2の負電圧の大きさが異なる。
実施例1では、図7(B)の時刻t2において、駆動信号S12がハイレベルからローレベルになると、出力端子14には、第2の電圧V2が出力される。このとき、スイッチ素子38が、一般的なMOSFET等のような順方向電圧VFであるボディダイオードを有するトランジスタであって、第2の電圧V2がV2<−(VF−V36)の場合、ボディダイオードがオンするため第2の電圧V2は−(VF−V36)で制限される。一般的なMOSFETの順方向電圧VFは約1Vであり、第2の電圧V2の負電圧の大きさは|−(1−V36)|が最大値となる。
実施例2では、図7(A)の時刻t2において、駆動信号S12がハイレベルからローレベルになると、出力端子14には、第2の電圧V2が出力される。このとき、スイッチ素子44は、ボディダイオードを有さないトランジスタであるため、第2の電圧V2は負電圧の大きさの制限を受けない。また、例えば、スイッチ素子44がボディダイオードを有さない、かつ逆方向特性を有するトランジスタであっても、切替タイミング信号S10がローレベルの時のスイッチ素子44のゲート端子には、((第2の電圧V2)−(逆方向動作時のオン閾値電圧))未満となる増幅回路40の出力電圧V40=−V56を入力すればよい。ここで、逆方向特性とは、次の2つの条件を満たす時、トランジスタがオンし、ソース端子からドレイン端子方向に電流を流す特性である。第1の条件は、ゲート・ドレイン間電圧が逆方向動作時のオン閾値電圧以上であることであり、第2の条件は、ソース・ドレイン間電圧が0Vより高いことである。
以上のように、本発明の実施例2に係るゲート駆動回路によれば、第2の電圧V2がV2<−(VF−V36)である負電圧の場合であっても、図7(B)に示すようなスイッチ素子38が一般的なMOSFET等のようなボディダイオードを有するトランジスタである場合に生じる負電圧の制限を解消することができ、図7(A)に示すように駆動対象トランジスタ16のオン閾値電圧Vthに対してノイズマージンを確保したゲート駆動が可能となる。なお、スイッチ素子44に、ボディダイオードを有さない、かつ逆方向特性を有さないトランジスタを適用する場合、増幅回路40の低電位側電源端子は接地するという簡易的な構成をとることができ、ゲート駆動回路の簡素化や面積の削減が可能である。
本発明の実施例3のゲート駆動回路について説明する。
図8は実施例3に係るゲート駆動回路の一構成例を示す回路図である。なお、図8において、図6に示す実施例2に係るゲート駆動回路と実質的に同一の部分には同一の符号を付してその説明を省略する。
ここで、図8に示す実施例3に係るゲート駆動回路と、図6に示す実施例2に係るゲート駆動回路との差異は、遅延回路における予め設定された時間tdelayの設定方法にある。実施例2における予め設定された時間tdelayは、遅延回路34が持つ固有の時間であるのに対し、実施例3における予め設定された時間tdelayは、少なくとも駆動信号S12がローレベルになってから駆動対象トランジスタ16のドレイン電流がオン閾値電圧で規定される電流値未満になるまでの時間である。
図8に示す遅延回路46は、比較回路50と電圧V52を生成する電圧源52と抵抗54とを備え、抵抗54は駆動対象トランジスタ16のソース端子20と接地の間に接続され、比較回路50の非反転入力端子は抵抗54の一端と接続され、比較回路50の反転入力端子は電圧源52の一端と接続され、電圧源52の他端は接地されている。
以上のように構成された遅延回路46を有するゲート駆動回路の動作について説明する。
図9に示すタイミングチャートについて、図9(A)中に示す実施例3の時刻t1から時刻t4における動作は、図7(A)中および図9(B)中に示す実施例2の時刻t1から時刻t4における動作と同一であるが、時刻t2の後、切替タイミング信号S10がローレベルからハイレベルになる時刻t3となるまでの予め設定された時間tdelayが異なる。
図9(A)中の時刻t2において、駆動信号S12がハイレベルからローレベルになると、出力端子14に第2の電圧V2が出力されるため、駆動対象トランジスタ16はオフする。
遅延回路46において、比較回路50は、抵抗54によって変換された駆動対象トランジスタ16のドレイン電流の大きさを示す電圧V54と、電圧V52とを比較する。ここで、電圧V52は、((駆動対象トランジスタ16のオン閾値電圧で規定されるドレイン電流値)×(抵抗54の抵抗値))である。時刻t2の後、電圧V54が電圧V52より小さくなると、比較回路50の出力信号Sdはハイレベルからローレベルとなり、切替タイミング信号S10はローレベルからハイレベルとなる。
以上のように、本発明の実施例3に係るゲート駆動回路によれば、予め設定された時間tdelayが、少なくとも駆動信号S12がローレベルになってから駆動対象トランジスタ16のドレイン電流がオン閾値電圧で規定される電流値未満になるまでの時間となるため、駆動対象トランジスタ16が十分にオフした後に、切替タイミング信号S10をローレベルからハイレベルとすることができ、予め設定された時間tdelayが短いことによる駆動対象トランジスタ16のターンオフ時のスイッチング損失の増加を抑制できる。
なお、上記全ての実施例において、図10に示すように、スイッチ素子44のソース端子を接地することで、第3の電圧V3を0Vとする電圧源36が非常に簡易的な構成で実現することができ、ゲート駆動回路の簡素化や面積の削減が可能である。
また、上記の全ての実施例において、駆動対象トランジスタ16はゲート駆動時にゲート電流を要するHEMTを用いることを特徴としているが、図11に示すように、ドレイン端子60とソース端子62とゲート端子64とを有し、MOSFET等の電圧駆動型トランジスタである駆動対象トランジスタ48であっても、順方向電圧が駆動対象トランジスタ48のオン閾値電圧より高く、アノード端子が駆動対象トランジスタ48のゲート端子64に接続され、カソード端子が駆動対象トランジスタ48のソース端子62に接続されているダイオード58を付加することで同様の効果が実現できる。
本発明のゲート駆動回路は、駆動対象トランジスタがオンする際の駆動信号の電圧振幅を小さくしてターンオン時間を短くすることでスイッチング損失を低減させるものであり、AC−DCコンバータやDC−DCコンバータ等のスイッチング電源回路等に対して有用である。
2 ゲート駆動回路
4 第1の電圧生成回路
6 第2の電圧生成回路
8 第3の電圧生成回路
10 タイミング生成回路
12 入力端子
14 出力端子
16、48 駆動対象トランジスタ
18、60 ドレイン端子
20、62 ソース端子
22、64 ゲート端子
24、40 増幅回路
26、28、54 抵抗
30 容量
34、46 遅延回路
36、52、56 電圧源
38、44 スイッチ素子
42 NOR回路
50 比較回路
58 ダイオード
4 第1の電圧生成回路
6 第2の電圧生成回路
8 第3の電圧生成回路
10 タイミング生成回路
12 入力端子
14 出力端子
16、48 駆動対象トランジスタ
18、60 ドレイン端子
20、62 ソース端子
22、64 ゲート端子
24、40 増幅回路
26、28、54 抵抗
30 容量
34、46 遅延回路
36、52、56 電圧源
38、44 スイッチ素子
42 NOR回路
50 比較回路
58 ダイオード
Claims (7)
- ドレイン端子とソース端子とゲート端子とを有する駆動対象トランジスタのゲート端子を駆動するゲート駆動回路であって、
駆動信号が入力される入力端子と、
前記駆動対象トランジスタのゲート駆動信号を出力する出力端子と、
前記駆動対象トランジスタのオン閾値電圧以上の第1の電圧を生成する第1の電圧生成回路と、
前記駆動対象トランジスタのオン閾値電圧未満の第2の電圧を生成する第2の電圧生成回路と、
前記第2の電圧より高く、かつ前記駆動対象トランジスタのオン閾値電圧未満の第3の電圧を生成する第3の電圧生成回路と、
前記駆動信号入力タイミングから予め設定された時間後に切替タイミング信号を生成するタイミング生成回路とを備え、
前記駆動信号がローレベルになる時に前記第2の電圧を前記出力端子に出力し、
前記駆動信号がハイレベルになる時に前記第1の電圧を前記出力端子に出力し、
前記切替タイミング信号に応じて前記第3の電圧を前記出力端子に出力することを特徴とするゲート駆動回路。 - 前記第2の電圧が負電圧であることを特徴とする請求項1に記載のゲート駆動回路。
- 前記第1の電圧出力後は前記第3の電圧を出力させないことを特徴とする請求項1および2のいずれか1項に記載のゲート駆動回路。
- 前記第3の電圧生成回路は前記第2の電圧生成を妨げないことを特徴とする請求項1および2のいずれか1項に記載のゲート駆動回路。
- 前記予め設定された時間が、前記駆動対象トランジスタのドレイン電流がオン閾値電圧で規定される電流値未満になるまでの時間であることを特徴とする請求項1および2のいずれか1項に記載のゲート駆動回路。
- 前記タイミング生成回路が遅延回路で構成されることを特徴とする請求項3から5のいずれか1項に記載のゲート駆動回路。
- 前記第3の電圧生成回路が、前記出力端子と前記ソース端子をスイッチ素子で短絡する回路であることを特徴とする請求項3から6のいずれか1項に記載のゲート駆動回路。
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