KR101040001B1 - 전압 공급 회로 - Google Patents

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Abstract

본 발명의 실시 예에 따른 전압 공급 회로는, 제 1 및 제 2 클럭신호에 응답하여 전압을 펌핑 하는 펌프 회로; 상기 펌프회로가 출력하는 전압레벨을 타겟 전압 레벨로 유지시키기 위한 클럭 인에이블 신호를 출력하는 레귤레이션 회로; 상기 펌프회로가 출력하는 전압 레벨이 상기 타겟 전압 레벨 또는 상기 설정된 전압 레벨보다 제 1 전압만큼 낮은 제 2 전압 레벨이 되었는지를 판단하여, 전류 제어 인에이블 신호를 출력하는 드라이버 제어 회로; 및 상기 클럭 인에이블 신호에 응답하여, 입력되는 클럭신호에 응답하여 서로 반전된 상기 제 1 및 제 2 클럭신호로 출력하고, 상기 전류 제어 인에이블 신호에 응답하여 전류 소모가 제어되는 클럭 드라이버를 포함한다.
전압, 펌프, 드라이버, 전류소모

Description

전압 공급 회로{Voltage supply circuit}
본 발명은 전압 공급 회로에 관한 것이다.
반도체 메모리 장치는 데이터를 저장해 두고 필요할 때 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory: RAM)과 롬(Read Only Memory: ROM)으로 나누어진다. 램에 저장된 데이터는 전원 공급이 중단되면 소멸된다. 이러한 타입의 메모리를 휘발성(volatile) 메모리라고 한다. 반면에, 롬에 저장된 데이터는 전원 공급이 중단되더라도 소멸되지 않는다. 이러한 타입의 메모리를 비휘발성(nonvolatile) 메모리라고 한다.
전기적으로 소거 및 프로그램이 가능한 반도체 메모리 장치는 메모리 셀에 저장된 데이터를 소거하기 위한 소거동작과 상기 메모리 셀에 데이터를 저장하기 위한 프로그램 동작을 수행하는데 있어서, F-N 터널링(Fowler-Nordheim tunneling)과 핫 일렉트론 인젝션(hot electron injection) 방식을 사용하고 있다.
이때 상기 메모리 셀의 데이터를 프로그램하기 위해서, 인가하는 프로그램 전압은 통상적으로 15V~20V 사이의 고전압이다. 일반적으로 저 전원 전압 하에서 동작하는 반도체 메모리 소자는 고전압을 칩 내부에서 자체 발생시키는 전압 공급 회로를 포함한다. 전압 공급 회로는 일반적으로 전압 펌프 회로 등을 이용하여 입력되는 저전압을 고전압으로 펌핑하여 출력하도록 구성된다.
따라서 본 발명의 실시 예에 따른 전압 공급 회로는 전압을 제공하는 회로에서, 출력 전압이 상승되고 있는 구간과, 유지되는 구간에 따라서 클럭 드라이버에서 소모되는 전류의 양을 제어할 수 있게 하는 회로를 제공한다.
본 발명의 실시 예에 따른 전압 공급 회로는,
제 1 및 제 2 클럭 신호에 응답하여 펌핑된 전압을 출력하기 위한 펌프 회로; 상기 펌프 회로에 출력이 목표 레벨에 도달하였는지에 따라 펌프 인에이블 신호를 출력하는 레귤레이션 회로; 상기 펌프회로의 출력이 목표레벨에 근접하였는지에 따라 전류 제어 인에이블 신호를 생성하기 위한 드라이버 제어회로; 및 상기 펌프 인에이블 신호에 따라 입력된 클럭 신호에 응답하여 서로 반전된 상기 제 1 및 제 2 클럭 구동 신호를 생성하여 상기 펌프 회로에 제공하되, 상기 제 1 및 제 2 클럭 구동 신호의 전류량은 상기 전류 제어 인에이블 신호에 의해 제어되는 클럭 드라이버를 포함한다.
상기 드라이버 제어회로는, 상기 분배전압과, 상기 제 1 기준전압과 같거나, 낮은 제 2 기준전압을 비교하는 비교회로; 및 상기 비교회로의 출력에 응답하여, 상기 전류 제어 인에이블 신호를 출력하는 레벨 쉬프트 회로를 포함한다.
상기 클럭 드라이버는, 상기 클럭 인에이블 신호에 응답하여 상기 입력되는 클럭신호를 반전하여 출력하는 논리 게이트; 상기 논리 게이트의 출력을 상기 제 1 클럭신호로 출력하기 위해 직렬로 연결되는 짝수개의 인버터들을 포함하는 제 1 인버터 그룹; 및 상기 논리 게이트의 출력을 상기 제 2 클럭신호로 출력하기 위해 직렬로 연결되는 홀수개의 인버터들을 포함하는 제 2 인버터 그룹을 포함한다.
본 발명의 다른 실시 예에 따른 전압 공급 회로는,
펌핑된 전압을 출력하기 위한 펌프 회로 상기 펌프 회로에 출력이 목표 레벨에 도달하였는지에 따라 펌프 인에이블 신호를 출력하는 레귤레이션 회로; 상기 펌프회로의 출력이 목표레벨에 근접하였는지에 따라 전류 제어 인에이블 신호를 생성하기 위한 드라이버 제어회로; 및 상기 펌프 인에이블 신호에 따라 입력된 클럭 신호에 응답하여 서로 반전된 제 1 및 제 2 클럭 구동 신호를 생성하여 상기 펌프 회로에 제공하되, 상기 제 1 및 제 2 클럭 구동 신호의 전류량은 상기 전류 제어 인에이블 신호에 의해 제어되는 클럭 드라이버를 포함한다.
이상에서 설명한 바와 같이, 본 발명의 실시 예에 따른 전압 공급 회로는, 전압 제공회로에서 생성하는 전압이 상승되고 있는 구간과, 유지되는 구간에 따라서 클럭 드라이버에서 소모하는 전류를 가변하고, 각각의 구간에 최적화된 클럭 드라이버를 제공할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도 록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
일반적인 전압 공급 회로는 펌프를 인에이블 하기 위해 클럭을 제공하는 클럭 드라이버에 의해서 출력 전압이 제어될 수 있다.
도 1은 일반적인 전압 공급 회로에서 출력하는 전압을 나타낸다.
도 1을 참조하면, 일반적으로 전압 제공회로는 클럭 신호를 입력함으로써 펌프의 동작을 제어하여 전압(VPP)을 출력한다.
펌프에서 출력되는 전압(VPP)는 0V에서 서서히 상승한다. 그리고 설정된 전압이 되면, 클럭 신호의 입력들 중단함으로써 펌프의 동작을 디스에이블 하여 전압(VPP)이 설정된 전압보다 커지지 못하게 제어한다.
도 1에서 전압(VPP)이 출력되는 구간을 나누면, 전압이 서서히 상승되는 구간(T1)과, 일정 레벨을 유지하는 구간(T2)으로 구분된다.
전압 공급 회로에서 전압(VPP)을 출력하는 효율을 높이기 위해서는 클럭신호를 제공하는 클럭 드라이버의 드라이버 능력을 높여야 한다.
즉, 전압을 생성하는 펌프회로의 커패시터가 매우 크게 구성되기 때문에, 해당 커패시터에 대해서 전압을 차지하고, 디스차지할 때 딜레이 없이 클럭신호를 전달하기 위해서는 클럭 드라이버의 크기가 커져야 하는 것이다.
보통 클럭 드라이버는 인버터들을 복수개 연결하여 클럭 신호를 출력하는 구조로 구성되는데, 클럭 드라이버의 사이즈를 크게 하기 위해서는 인버터의 사이즈를 크게 하는 방법이 있다.
출력 성능을 향상시키기 위해서 인버터의 사이즈를 크게 하면, 클럭신호가 빨리 전달되므로, 펌프회로가 빠르게 전압을 상승시킬 수 있다.
인버터의 사이즈를 크게 하면 전류 소모가 커지는 문제가 있다. 즉, 전압이 상승되는 효율은 높아지지만 전류 소모는 커지는 것이다.
도 2는 본 발명의 실시 예에 따른 전압 공급 회로이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 전압 제공회로(200)는 펌프회로(210), 오실레이터(220), 클럭 드라이버(230), 레귤레이션 회로(240), 기준전압 생성회로(250), 및 드라이버 제어회로(260)를 포함한다.
펌프 회로(210)는 다이오드 단들의 사이에 커패시터들을 포함한다(미도시). 펌프 회로(210)는 제 1 및 제 2 클럭(CLK1, CLK2)에 맞추어 전원전압(VDD)을 펌핑 하여 출력 전압(VPP)을 생성한다.
레귤레이션 회로(240)는 제 1 및 제 2 저항(R1, R2)과 제 1 비교기(COM1)를 포함한다.
제 1 및 제 2 저항(R1, R2)은 펌프회로(110)의 출력단과 접지노드 사이에 직렬로 연결된다. 제 1 및 제 2 저항(R1, R2)의 접속점인 노드(D1)에서 출력되는 전압은 제 1 전압(V1)이다. 제 1 전압(V1)은 펌프 회로(110)의 출력전압(VPP)이 제 1 및 제 2 저항(R1, R2)에 의해서 분배된 전압이다.
제 1 전압(V1)은 제 1 비교기(COM1)의 반전 단자(-)에 입력된다.
그리고 제 1 비교기(COM1)의 비반전 단자(+)에는 제 1 기준전압(Vref1)이 입력된다.
제1 기준전압(Vref1)은 기준전압 생성회로(250)로부터의 전압으로, 일정한 전압 레벨을 유지하는 전압이다.
기준전압 생성회로(250)는 제 1 기준전압(Vref1) 뿐만 아니라, 제 1 기준전압(Vref1)과 같거나 낮은 전압레벨을 갖는 제 2 기준전압(Vref2)도 생성한다. 제 2 기준전압(Vref2)도 일정한 전압 레벨을 유지하는 전압이다.
제 1 비교기(COM1)는 제 1 전압(V1)과 제 1 기준전압(Vref1)을 비교하고, 제 1 전압(V1)이 제 1 기준전압(Vref1)보다 높으면 로우 레벨 신호를 출력한다. 그리고 제 1 전압(V1)이 제 1 기준전압(Vref1)보다 낮으면 하이 레벨 신호를 출력한다.
제 1 비교기(COM1)의 출력은 클럭 인에이블 신호(CLK_EN)이다.
오실레이터(220)는 클럭신호(CLK_osc)를 생성한다.
클럭신호(CLK_osc)는 클럭 드라이버(230)로 입력된다.
본 발명의 실시 예에 따른 클럭 드라이버(230)는 드라이버 제어회로(260)로부터의 전류 제어 인에이블 신호(Current control_EN)가 로우 레벨로 입력되면, 전류 소모는 크지만 드라이버 능력이 커져서 클럭신호(CLK_osc)를 제 1 및 제 2 클럭(CLK1, CLK2)로 출력할 때 딜레이를 최소화한다.
그리고 클럭 드라이버(230)는 드라이버 제어회로(260)로부터의 전류 제어 인에이블 신호(Current control_EN)가 전압(VPP1)으로 입력되면, 드라이버 능력이 상대적으로 작아져서 클럭신호(CLK_osc)를 제 1 및 제 2 클럭(CLK1, CLK2)로 출력할 때 딜레이는 다소 발생하지만, 전류 소모를 줄일 수 있다.
드라이버 제어회로(260)는 레귤레이션 회로(240)로부터의 제 1 전압(V1)과, 기준전압 생성회로(250)로부터의 제 2 기준전압(Vref2)을 이용하여 펌프회로(210)에서 출력되는 출력전압(VPP)이 상승되고 있는지 또는 유지되고 있는지를 판단하여 전류 제어 인에이블 신호(Current control_EN)를 출력한다.
도 3은 도 2의 드라이버 제어회로를 나타낸다.
도 3을 참조하면, 드라이버 제어회로(260)는 동작 감지회로(261)와, 전류 제어회로(262)를 포함한다.
동작 감지회로(261)는 레귤레이션 회로(240)로부터의 제 1 전압(V1)과 기준전압 생성회로(250)로부터의 제 2 기준전압(Vref2)을 비교하여 동작 감지 신호(IN)를 출력한다.
전류 제어회로(262)는 동작 감지신호(IN)에 응답하여 전류 제어 인에이블 신호(Current control_EN)를 0V 또는 전압(VPP1)으로 출력한다.
좀더 상세히 설명하면, 동작 감지회로(261)는 제 2 비교기(COM2)를 포함한다. 제 2 비교기(COM2)의 반전 단자(-)에는 제 2 기준전압(Vref2)이 입력된다.
그리고 제 2 비교기(COM2)의 비반전 단자(+)에는 제 1 전압(V1)이 입력된다.
제 2 비교기(COM2)는 제 2 기준전압(Vref2)이 제 1 전압(V1)보다 높으면 로우 레벨의 신호를 출력한다. 그리고 제 2 비교기(COM2)는 제 2 기준전압(Vref2)이 제 1 전압(V1)보다 낮으면 하이 레벨의 신호를 출력한다.
제 2 비교기(COM2)가 출력하는 신호는 동작 감지 신호(IN)이다.
전류 제어회로(262)는 동작 감지신호(IN)가 하이 레벨이면 0V를 출력하고, 동작 감지신호(IN)가 로우 레벨이면 전압(VPP1)을 출력하는 레벨 쉬프트 회로이다. 전압(VPP1)은 전원전압(VDD)보다 조금 낮게 설정되는 전압이다.
전류 제어회로(262)는 제 1 내지 제 5 PMOS 트랜지스터(P1 내지 P4)와 제 1 내지 제 4 NMOS 트랜지스터(N1 내지 N4)를 포함한다.
제 5 PMOS 트랜지스터(P5)는 전압(VPP1)이 입력되는 입력단과 노드(D2)의 사이에 연결되고, 제 5 PMOS 트랜지스터(P5)의 게이트는 접지전압(VSS)이 입력된다. 따라서 제 5 PMOS 트랜지스터(P5)는 항상 턴온 상태로 유지된다.
제 1 PMOS 트랜지스터(P1)는 노드(D2)와 노드(D3)의 사이에 연결되고, 제 2 PMOS 트랜지스터(P2)는 노드(D2)와 노드(D4)의 사이에 연결된다. 노드(D2)에는 제 5 PMOS 트랜지스터(P5)를 통해서 전압(VPP1)이 입력된다.
제 1 PMOS 트랜지스터(P1)의 게이트는 노드(D4)에 연결되고, 제 2 PMOS 트랜지스터(P2)의 게이트는 노드(D3)에 연결된다.
그리고 제 1 NMOS 트랜지스터(N1)는 노드(D3)와 노드(D5)의 사이에 연결되고, 제 2 NMOS 트랜지스터(N2)는 노드(D4)와 노드(D5)의 사이에 연결된다. 노드(D5)는 접지노드에 연결된다.
제 1 NMOS 트랜지스터(N1)의 게이트에는 동작 감지신호(IN)가 입력되고, 제 2 NMOS 트랜지스터(N2)의 게이트에는 반전된 동작 감지신호(IN_N)가 입력된다.
제 3 PMOS 트랜지스터(P3)는 노드(D6)와 노드(D8)의 사이에 연결되고, 제 3 PMOS 트랜지스터(P3)의 게이트는 노드(D4)에 연결된다.
제 4 PMOS 트랜지스터(P4)와 제 4 NMOS 트랜지스터(N4)는 노드(D6)와 노드(D7)의 사이에 직렬로 연결된다. 제 4 PMOS 트랜지스터(P4)의 게이트는 노드(D3) 에 연결되고, 제 4 NMOS 트랜지스터(N4)의 게이트에는 반전된 동작 감지신호(IN_N)가 입력된다.
제 3 NMOS 트랜지스터(N3)는 노드(D8)와 노드(D7)의 사이에 연결되고, 제 3 NMOS 트랜지스터(N3)의 게이트에는 동작 감지신호(IN)가 입력된다.
노드(D6)에는 전압(VPP1)이 입력되고, 노드(D7)는 접지노드에 연결된다.
노드(D8)에서 전류 제어 인에이블 신호(Current control_EN)가 출력된다.
또한, 상기의 드라이버 제어회로(260)에 의해서 드라이버 능력이 제어되는 클럭 드라이버(230)는 도 4와 같이 구성된다.
도 4는 도 2의 클럭 드라이버를 나타낸다.
도 4를 참조하면, 클럭 드라이버(230)는 낸드 게이트(NAND)와 복수개의 인버터(INV)들을 포함한다. 그리고 인버터들은 뒷단으로 갈수록 사이즈가 커지게 연결되는 경우가 일반적이다.
본 발명의 실시 예에서는 뒷단으로 갈수록 사이즈가 크게 연결되는 인버터들 중에서, 가장 뒷단만 사이즈를 조절하거나, 가장 뒷단에서 일정 개수의 인버터들만 사이즈를 조절하게 할 수 있다.
본 발명의 실시 예에서는 모든 인버터들이 사이즈를 조절할 수 있도록 하기 위하여, 인버터(INV)들 각각이 전류 제어 인에이블 신호(Current control_EN)에 따라서 사이즈가 커지거나 작아지게 한다. 여기서 사이즈는 입력되는 신호를 반전하여 풀업 또는 풀다운 하는 능력의 크기를 말한다.
클럭 드라이버(230)의 낸드 게이트(NAND)에는 클럭신호(CLK_osc)와 클럭 인 에이블 신호(CLK_EN)가 입력된다.
낸드 게이트(NAND)는 클럭 인에이블 신호(CLK_EN)에 응답하여, 클럭신호(CLK_osc)를 반전하여 출력하거나, 하이 레벨로 고정하여 출력한다.
그리고 인버터(INV)들 중에서 대표적으로 제 1 클럭(CLK)을 출력하는 인버터들 중 가장 마지막단의 인버터(INV)를 설명하겠다.
본 발명의 실시 예에 따른 클럭 드라이버(230)에 포함되는 인버터(INV)들은 각각 제 5 및 제 6 PMOS 트랜지스터(P5, P6)와 제 5 NMOS 트랜지스터(N4)를 포함한다.
제 5 및 제 6 PMOS 트랜지스터(P5, P6)와 제 5 NMOS 트랜지스터(N5)는 전원전압(VDD)과 접지노드 사이에 직렬로 연결된다.
제 6 PMOS 트랜지스터(P6) 및 제 5 NMOS 트랜지스터(N5)의 게이트는 공통으로 연결되고, 앞단의 인버터의 출력단에 연결된다.
그리고 제 6 PMOS 트랜지스터(P6)와 제 5 NMOS 트랜지스터(N5)의 접속점으로부터 제1 클럭(CLK1)이 출력된다.
제 5 PMOS 트랜지스터(P5)의 게이트에 전류 제어 인에이블 신호(Current control_EN)가 입력된다.
전류 제어 인에이블 신호(Current)가 0V로 입력되면, 제 5 PMOS 트랜지스터(P5)가 턴온 된다. 따라서 인버터(INV)는 풀업 하는 속도가 빨라진다. 즉, 인버터(INV)의 사이즈를 크게 하는 효과가 있다.
그리고 전류 제어 인에이블 신호(Current)가 전압(VPP1)으로 입력되면, 제 5 PMOS 트랜지스터(P5)는 턴 오프 된다. 이에 따라 인버터(INV)는 사이즈가 작아진다. 사이즈가 작아지므로 전류의 소모를 줄일 수 있다.
도 5은 도 2의 전압제공 회로의 동작 설명을 위해서 출력되는 전압들을 나타낸 도면이다.
도 5을 참조하면, 전압 제공회로(200)가 동작을 시작하면, 펌프회로(210)의 출력전압(VPP)은 처음에는 0V 이다.
이때 제 1 전압(V1)도 0V 이다. 따라서 클럭 인에이블 신호(CLK_EN)는 하이 레벨로 출력된다.
클럭 인에이블 신호(CLK_EN)가 하이 레벨이므로 클럭 드라이버(230)는 제 1 및 제 2 클럭(CLK1, CLK2)을 출력한다.
이때, 제 1 전압(V1)이 0V 이므로, 드라이버 제어부(260)로부터의 전류 제어 인에이블 신호(Current control_EN)는 0V 이다.
전류 제어 인에이블 신호(Current control_EN)가 0V 로 입력되면, 클럭 드라이버(230)의 인버터(IN)의 제 5 NMOS 트랜지스터(P5)는 턴온 상태를 유지한다. 따라서 클럭 드라이버(230)의 드라이버 능력이 커진다. 클럭 드라이버(230)의 드라이버 능력이 커지면, 펌프회로(210)가 펌핑 하는 효율도 높아지므로, 전압(VPP)은 빠르게 상승된다.
전압(VPP)이 상승되면서, 시간(t1)이 되면 제 1 전압(V1)이 제 2 기준전압(Vref2)보다 커진다. 제 1 전압(Verf2)이 제 2 기준전압(Vref2)보다 커지면, 드라이버 제어 회로(260)는 전류 제어 인에이블 신호(Current control_EN)를 전 압(VPP1) 레벨로 출력한다.
전류 제어 인에이블 신호(Current control_EN)가 전압(VPP1)으로 출력되면, 클럭 드라이버(230)의 인버터(IN)의 제 5 PMOS 트랜지스터(P5)는 턴오프된다.
제 5 PMOS 트랜지스터(P5)가 턴 오프 되면, 인버터(IN)의 사이즈가 작아진다. 따라서 클럭 드라이버(230)의 드라이버 능력이 떨어진다. 그러나 이미 전압(VPP)이 어느 정도 상승된 상태이기 때문에 클럭 드라이버(230)의 드라이버 능력이 떨어지는 것에 대하여, 펌프회로(210)는 크게 영향을 받지 않는다.
그리고 인버터(IN)에 흐르는 전류가 작아지므로, 전류 소모는 줄일 수 있다.
전압(VPP)이 원하는 레벨까지 상승되면, 제 1 전압(V1)은 제 1 기준전압(Vref1)보다 커진다. 따라서 레귤레이션 회로(240)는 클럭 인에이블 신호(CLK_EN)를 로우 레벨로 변경한다. 클럭 인에이블 신호(CLK_EN)가 로우 레벨이면, 클럭 드라이버(230)는 제 1 및 제 2 클럭(CLK1, CLK2)을 출력하지 않는다.
따라서 펌프회로(210)는 펌핑동작을 중단한다. 펌핑 동작이 중단되어 전압(VPP)이 낮아지면, 레귤레이션 회로(240)는 다시 클럭 인에이블 신호(CLK_EN)를 하이 레벨로 변경하여 펌프회로(210)가 전압을 펌핑하게 한다.
펌프 회로(210)가 원하는 전압 레벨까지 전압(VPP)을 상승시킨 후, 레귤레이션 회로(240)에 의해서 동작을 제어 받는 동안 드라이버 제어회로(260)는 전류 제어 인에이블 신호(Current control_EN)를 하이 레벨로 유지한다.
따라서 클럭 드라이버(230)에서 전류 소모를 줄일 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 일반적인 전압 공급 회로에서 출력하는 전압을 나타낸다.
도 2는 본 발명의 실시 예에 따른 전압 공급 회로이다.
도 3는 도 2의 드라이버 제어회로를 나타낸다.
도 4는 도 3의 클럭 드라이버를 나타낸다.
도 5은 도 2의 전압제공 회로의 동작 설명을 위해서 출력되는 전압들을 나타낸 도면이다.
*도면의 주요 부분의 간단한 설명*
200 : 전압 공급 회로 210 : 펌프 회로
220 : 오실레이터 230 : 클럭 드라이버
240 : 레귤레이션 회로 250 : 기준전압 생성회로
260 : 드라이버 제어회로

Claims (11)

  1. 제 1 및 제 2 클럭 신호에 응답하여 펌핑된 전압을 출력하기 위한 펌프 회로;
    상기 펌프 회로에 출력이 목표 레벨에 도달하였는지에 따라 펌프 인에이블 신호를 출력하는 레귤레이션 회로;
    상기 펌프회로의 출력이 목표레벨에 근접하였는지에 따라 전류 제어 인에이블 신호를 생성하기 위한 드라이버 제어회로; 및
    상기 펌프 인에이블 신호에 따라 입력된 클럭 신호에 응답하여 서로 반전된 상기 제 1 및 제 2 클럭 구동 신호를 생성하여 상기 펌프 회로에 제공하되, 상기 제 1 및 제 2 클럭 구동 신호의 전류량은 상기 전류 제어 인에이블 신호에 의해 제어되는 클럭 드라이버
    를 포함하는 전압 공급 회로.
  2. 제 1항에 있어서,
    상기 드라이버 제어회로는,
    상기 펌프 회로가 출력하는 전압 레벨이 목표 레벨 또는 상기 목표 레벨보다 제 1 전압 만큼 낮은 제 2 전압 레벨이 되었는지를 판단하여 상기 전류 제어 인에이블 신호를 출력하는 것을 특징으로 하는 전압 공급 회로.
  3. 제 2항에 있어서,
    상기 레귤레이션 회로는,
    상기 펌프회로의 출력 전압을 제 1 및 제 2 저항을 이용하여 분배한 분배전압과, 제 1 기준전압을 비교하고, 그 비교 결과에 따라 상기 클럭 인에이블 신호를 출력하는 것을 특징으로 하는 전압 공급 회로.
  4. 제 3항에 있어서,
    상기 드라이버 제어회로는,
    상기 분배전압과, 상기 제 1 기준전압과 같거나, 낮은 제 2 기준전압을 비교하는 비교회로; 및
    상기 비교회로의 출력에 응답하여, 상기 전류 제어 인에이블 신호를 출력하는 레벨 쉬프트 회로를 포함하는 전압 공급 회로.
  5. 제 4항에 있어서,
    상기 비교회로는,
    상기 분배전압이 상기 제 2 기준전압보다 낮으면 제1 논리 레벨의 신호를 출력하고, 상기 분배전압이 상기 제 2 기준전압보다 높으면 제 2 논리 레벨의 신호를 출력하는 것을 특징으로 하는 전압 공급 회로.
  6. 제 5항에 있어서,
    상기 레벨 쉬프트 회로는,
    상기 비교회로에서 출력되는 신호가 제 1 논리 레벨이면, 상기 전류 제어 인에이블 신호를 0V로 출력하고,
    상기 비교회로에서 출력되는 신호가 제 2 논리 레벨이면, 상기 전류 제어 인에이블 신호를 제 2 전압으로 출력하는 것을 특징으로 하는 전압 공급 회로.
  7. 제 6항에 있어서,
    상기 클럭 드라이버는,
    상기 클럭 인에이블 신호에 응답하여 상기 입력되는 클럭신호를 반전하여 출력하는 논리 게이트;
    상기 논리 게이트의 출력을 상기 제 1 클럭신호로 출력하기 위해 직렬로 연결되는 짝수개의 인버터들을 포함하는 제 1 인버터 그룹; 및
    상기 논리 게이트의 출력을 상기 제 2 클럭신호로 출력하기 위해 직렬로 연결되는 홀수개의 인버터들을 포함하는 제 2 인버터 그룹을 포함하는 전압 공급 회로.
  8. 제 7항에 있어서,
    상기 제 1 및 제 2 인버터 그룹에서,
    상기 제 1 또는 제 2 클럭신호가 출력되는 마지막단의 인버터를 포함한 하나 이상의 인버터들이 상기 전류 제어 인에이블 신호에 응답하여, 풀업 능력이 다른 인버터들에 비하여 커지는 것을 특징으로 하는 전압 공급 회로.
  9. 제 7항에 있어서,
    상기 제 1 및 제 2 인버터 그룹에서, 상기 제 1 또는 제 2 클럭신호가 출력되는 마지막단의 인버터를 포함한 하나 이상의 인버터들은 각각,
    전원전압을 입력받고, 상기 전류 제어 인에이블 신호의 전압 레벨에 따라서 출력하는 전압이 달라지는 제 1 트랜지스터;
    상기 제 1 트랜지스터가 전압을 출력하는 단자와, 접지노드 사이에 직렬로 연결되고, 바로 앞단의 인버터로부터 출력되는 신호에 응답하여 교번적으로 턴온 또는 턴 오프 되는 제 2 및 제 3 트랜지스터를 포함하는 전압 공급 회로.
  10. 제 9항에 있어서,
    상기 제 2 및 제 2 트랜지스터의 접속점이 상기 인버터의 출력단인 것을 특징으로 하는 전압 공급 회로.
  11. 제 9항에 있어서,
    상기 제 1 트랜지스터가 출력하는 전압은 상기 전류 제어 인에이블 신호의 전압에 반비례하는 것을 특징으로 하는 전압 공급 회로.
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* Cited by examiner, † Cited by third party
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