JP2014147044A

JP2014147044A - 半導体集積回路

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Publication number: JP2014147044A
Application number: JP2013015993A
Authority: JP
Inventors: Yoshiharu Hirata; 田義治平
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2013-01-30
Filing date: 2013-01-30
Publication date: 2014-08-14
Also published as: US8879338B2; US20140211560A1

Abstract

【課題】テスト用の負電圧を出力するパッドを削減しつつ、負電圧検知回路のオフセット要因を削減することが可能な半導体集積回路を提供する。
【解決手段】半導体集積回路は、活性化状態で発振信号を生成して出力し、一方、非活性化状態では発振信号を生成しないオシレータを備える。半導体集積回路は、発振信号に応じて負電圧である出力電圧を生成して出力パッドに出力するネガティブチャージポンプを備える。半導体集積回路は、出力電圧を検知し、前記出力電圧が目標電圧に近づくように、オシレータを活性状態または非活性状態に制御する負電圧検知回路を備える。
【選択図】図１

Description

本発明の実施形態は、半導体集積回路および不揮発性半導体記憶装置に関する。

従来、負電圧発生回路の出力電圧ばらつきは、検出抵抗のトリミングを行わないと大きくなる。

そして、検出抵抗のトリミングを行う場合は、負電圧が出力または入力される専用のテストパッドが必要となる。

特開２００９−１６９２９特開２００９−７４９７３

テスト用の負電圧を出力するパッドを削減しつつ、負電圧検知回路のオフセット要因を削減することが可能な半導体集積回路を提供する。

実施例に従った半導体集積回路は、活性化状態で発振信号を生成して出力し、一方、非活性化状態では発振信号を生成しないオシレータを備える。半導体集積回路は、前記発振信号に応じて負電圧である出力電圧を生成して出力パッドに出力するネガティブチャージポンプを備える。半導体集積回路は、前記出力電圧を検知し、前記出力電圧が目標電圧に近づくように、前記オシレータを活性状態または非活性状態に制御する負電圧検知回路を備える。

前記負電圧検知回路は、電源にソースが接続された第１のｐＭＯＳトランジスタを備える。負電圧検知回路は、前記第１のｐＭＯＳトランジスタのドレインに一端が接続され、接地に他端が接続された第１の抵抗を備える。負電圧検知回路は、前記第１の抵抗の一端と前記第１のｐＭＯＳトランジスタのドレインとの間の第１の電圧と、基準電圧と、が等しくなるように、前記第１のｐＭＯＳトランジスタのゲート電圧を制御する第１のコンパレータを備える。負電圧検知回路は、前記電源にソースが接続され、前記第１のｐＭＯＳトランジスタに流れる第１の電流をカレントミラーした第２の電流が流れる第２のｐＭＯＳトランジスタを備える。負電圧検知回路は、前記第２のｐＭＯＳトランジスタのドレインに一端が接続された第２の抵抗を備える。負電圧検知回路は、前記第２の抵抗の他端に一端が接続され、前記出力パッドに他端が接続された第３の抵抗を備える。負電圧検知回路は、前記第２の抵抗の他端に一端が接続され、前記接地に他端が接続された第１のテストスイッチ素子を備える。負電圧検知回路は、前記第２の抵抗の一端と前記第２のｐＭＯＳトランジスタのドレインとの間の第２の電圧と、前記基準電圧との比較し、前記第２の電圧が前記基準電圧未満である場合には、前記オシレータを活性状態にする活性化信号を出力し、一方、前記第２の電圧が前記基準電圧以上である場合には、前記オシレータを非活性状態にする非活性化信号を出力する第２のコンパレータを備える。

負電圧検知回路は、テスト時において、前記第１のテストスイッチ素子をオンし、且つ前記ネガティブチャージポンプの出力と前記第３の抵抗の他端との間を絶縁状態に又は前記ネガティブチャージポンプを非活性化状態に制御し、その後、前記第２のコンパレータの出力が、前記活性化信号から前記非活性化信号又は前記非活性化信号から前記活性化信号に切り替わるように、前記第２の電流の電流値を変化させる。

負電圧検知回路は、前記第２のコンパレータの出力に応じて前記ネガティブチャージポンプが動作する通常動作時において、前記第１のテストスイッチ素子をオフし、且つ、前記第２の電流の電流値を前記テスト時に前記第２のコンパレータの出力が切り替わったときの値に固定する。

図１は、実施例１に係る半導体集積回路１８の構成の一例を示す図である。図２は、図１に示す半導体集積回路（負電圧システム）１８が適用される不揮発性半導体記憶装置１０００の構成の一例を示すブロック図である。図３は、実施例２に係る半導体集積回路１８Ａの構成の一例を示す図である。図４は、実施例３に係る半導体集積回路１８Ｂの構成の一例を示す図である。図５は、実施例４に係る半導体集積回路１８Ｃの構成の一例を示す図である。図６は、実施例５に係る半導体集積回路１８Ｄの構成の一例を示す図である。図７は、実施例６に係る半導体集積回路１８Ｅの構成の一例を示す図である。図８は、実施例７に係る半導体集積回路１８Ｆの構成の一例を示す図である。図９は、実施例８に係る半導体集積回路１８Ｇの構成の一例を示す図である。

以下、各実施例について図面に基づいて説明する。

図１は、実施例１に係る半導体集積回路１８の構成の一例を示す図である。

図１に示すように、半導体集積回路（負電圧システム）１８は、例えば、オシレータ２２と、ネガティブチャージポンプ２３と、負電圧検知回路２１と、を備える。
オシレータ２２は、活性化状態で発振信号を生成して出力し、一方、非活性化状態では発振信号を生成しないようになっている。

ネガティブチャージポンプ２３は、発振信号に応じて負電圧である出力電圧ＶＢＢを生成して出力パッドＴｏｕｔに出力するようになっている。

負電圧検知回路２１は、通常動作時において、出力電圧ＶＢＢを検知し、出力電圧ＶＢＢが目標電圧に近づくように（出力電圧ＶＢＢに基づいた第２の電圧Ｖ２が基準電圧Ｖｒｅｆに近づくように）、オシレータ２２を活性状態または非活性状態に制御するようになっている。

なお、テスト時においては、負電圧検知回路２１は、第２の電圧Ｖ２と基準電圧Ｖｒｅｆとを比較した結果に応じた信号を出力するようになっている。

ここで、負電圧検知回路２１は、図１に示すように、第１のｐＭＯＳトランジスタＰ１と、第２のｐＭＯＳトランジスタＰ２と、第３のｐＭＯＳトランジスタＰ３と、第４のｐＭＯＳトランジスタＰ４と、第１のｎＭＯＳトランジスタＮ１と、第２のｎＭＯＳトランジスタＮ２と、第３のｎＭＯＳトランジスタＮ３と、第４のｎＭＯＳトランジスタＮ４と、第１の抵抗Ｒ１と、第２の抵抗Ｒ２と、第３の抵抗Ｒ３と、第１のコンパレータＣ１と、第２のコンパレータＣ２と、第１のテストスイッチ素子ＳＷｔ１と、第２のテストスイッチ素子ＳＷｔ２と、第１のトリミングスイッチ素子ＳＷａ１と、第２のトリミングスイッチ素子ＳＷａ２と、第３のトリミングスイッチ素子ＳＷａ３と、制御回路ＣＯＮと、を備える。

第１のｐＭＯＳトランジスタＰ１は、電源ＶＣＣにソースが接続されている。

第１の抵抗Ｒ１は、第１のｐＭＯＳトランジスタＰ１のドレインに一端が接続され、接地に他端が接続されている。

第１のコンパレータＣ１は、基準電圧Ｖｒｅｆが反転入力端子に入力され、第１の抵抗Ｒ１の一端に非反転入力端子が接続され、第１のｐＭＯＳトランジスタＰ１のゲートに出力が接続されている。

この第１のコンパレータＣ１は、第１の抵抗Ｒ１の一端と第１のｐＭＯＳトランジスタＰ１のドレインとの間の第１の電圧Ｖ１と、基準電圧Ｖｒｅｆと、が等しくなるように、第１のｐＭＯＳトランジスタＰ１のゲート電圧を制御するようになっている。

第２のｐＭＯＳトランジスタＰ２は、電源ＶＣＣにソースが接続され、第１のｐＭＯＳトランジスタＰ１に流れる第１の電流Ｉ１をカレントミラーした第２の電流Ｉ２が流れるようになっている。

第２の抵抗Ｒ２は、第２のｐＭＯＳトランジスタＰ２のドレインに一端が接続されている。

第３の抵抗Ｒ３は、第２の抵抗Ｒ２の他端に一端が接続され、出力パッドＴｏｕｔに他端が接続されている。

第１のテストスイッチ素子ＳＷｔ１は、第２の抵抗Ｒ２の他端に一端が接続され、接地に他端が接続されている。

第２のテストスイッチ素子ＳＷｔ２は、第３の抵抗Ｒ３の他端と出力パッドＴｏｕｔとの間に接続されている。

第３のｐＭＯＳトランジスタＰ３は、電源ＶＣＣにソースが接続され、第１のコンパレータＣ１の出力及び第１のｐＭＯＳトランジスタＰ１のゲートにゲートが接続されている。

この第３のｐＭＯＳトランジスタＰ３は、第１のｐＭＯＳトランジスタＰ１と同様に、第１のコンパレータＣ１の出力により制御される。すなわち、第３のｐＭＯＳトランジスタＰ３には、第１のｐＭＯＳトランジスタＰ１に流れる第１の電流Ｉ１に比例した電流が流れる。

第１のｎＭＯＳトランジスタＮ１は、第３のｐＭＯＳトランジスタＰ３のドレインにドレインが接続され、接地にソースが接続され、ダイオード接続されている。

この第１のｎＭＯＳトランジスタＮ１には、第３のｐＭＯＳトランジスタＰ３に流れる電流が流れる。

第４のｐＭＯＳトランジスタＰ４は、電源ＶＣＣにソースが接続され、第２のｐＭＯＳトランジスタのゲートにゲートが接続され、ダイオード接続されている。

したがって、第４のｐＭＯＳトランジスタＰ４に流れる電流をカレントミラーした電流が、第２のｐＭＯＳトランジスタＰ２に流れる第２の電流Ｉ２になる。

第２のｎＭＯＳトランジスタＮ２は、第４のｐＭＯＳトランジスタＰ４のドレインにドレインが接続され、第１のｎＭＯＳトランジスタＮ１のゲートにゲートが接続されている。

第１のトリミングスイッチ素子ＳＷａ１は、第２のｎＭＯＳトランジスタＮ２のソースと接地との間に接続されている。

第３のｎＭＯＳトランジスタＮ３は、第４のｐＭＯＳトランジスタＰ４のドレインにドレインが接続され、第１のｎＭＯＳトランジスタＮ１のゲートにゲートが接続されている。

第２のトリミングスイッチ素子ＳＷａ２は、第３のｎＭＯＳトランジスタＮ３のソースと接地との間に接続されている。

第４のｎＭＯＳトランジスタＮ４は、第４のｐＭＯＳトランジスタＰ４のドレインにドレインが接続され、第１のｎＭＯＳトランジスタＮ１のゲートにゲートが接続されている。

第３のトリミングスイッチ素子ＳＷａ３は、第４のｎＭＯＳトランジスタＮ４のソースと接地との間に接続されている。

ここで、第１のｎＭＯＳトランジスタＮ１と、これらの第２から第４のｎＭＯＳトランジスタＮ２〜Ｎ４とは、カレントミラー回路を構成する。

すなわち、第２から第４のｎＭＯＳトランジスタＮ２〜Ｎ４には、第１のｎＭＯＳトランジスタＮ１に流れる電流をカレントミラーした電流が流れるようになっている。

そして、第１から第３のトリミングスイッチ素子ＳＷａ１〜ＳＷａ３のオン／オフを制御することにより、上記カレントミラー回路のミラー比を制御することができるようになっている。

したがって、第１から第３のトリミングスイッチ素子ＳＷａ１〜ＳＷａ３のうち何れかがオンして、第２から第４のｎＭＯＳトランジスタＮ２〜Ｎ４の何れかに流れる電流の総和が、第４のｐＭＯＳトランジスタＰ４に流れる電流が流れる。

既述のように、この第４のｐＭＯＳトランジスタＰ４に流れる電流をカレントミラーした電流が、第２のｐＭＯＳトランジスタＰ２に流れる第２の電流Ｉ２になる。

結果として、既述のように、第２のｐＭＯＳトランジスタＰ２は、第１のｐＭＯＳトランジスタＰ１に流れる第１の電流Ｉ１をカレントミラーした第２の電流Ｉ２が流れることとなる。

また、第２のコンパレータＣ２は、基準電圧Ｖｒｅｆが反転入力端子（第１の入力）に入力され、第２の抵抗Ｒ２の一端に非反転入力端子（第２の入力）が接続され、オシレータ２２の入力に出力が接続されている。

この第２のコンパレータＣ２は、第２の抵抗Ｒ２の一端と第２のｐＭＯＳトランジスタＰ２のドレインとの間の第２の電圧Ｖ２と、基準電圧Ｖｒｅｆと、を比較するようになっている。

そして、第２のコンパレータＣ２は、第２の電圧Ｖ２が基準電圧Ｖｒｅｆ未満である場合には、オシレータ２２を活性状態にする活性化信号（“Ｈｉｇｈ”レベルの出力信号）を出力するようになっている。

一方、第２のコンパレータＣ２は、第２の電圧Ｖ２が基準電圧Ｖｒｅｆ以上である場合には、オシレータ２２を非活性状態にする非活性化信号（“Ｌｏｗ”レベルの出力信号）を出力するようになっている。

制御回路ＣＯＮは、第２のコンパレータＣ２の出力に基づいて、第１から第３のトリミングスイッチ素子ＳＷｔ１〜ＳＷｔ３と、第１および第２のテストスイッチ素子ＳＷｔ１、ＳＷｔ２のオン／オフを制御するようになっている。

すなわち、この制御回路ＣＯＮは、第２のコンパレータＣ２の出力の切り替わりを検出し、第２の電流Ｉ２の電流値を制御するようになっている。

ここで、第２のコンパレータＣ２の出力信号の電圧は、正電圧である。したがって、制御回路ＣＯＮは、第２のコンパレータＣ２の出力信号の切り替わりを検出するために、負電圧を検出するための回路を備える必要が無い。

例えば、制御回路ＣＯＮは、第１の電流Ｉ１のオフセットを調整するためのテスト時において、第１のテストスイッチ素子ＳＷｔ１をオンし、且つネガティブチャージポンプ２３の出力と第３の抵抗Ｒ３の他端との間を絶縁状態に又はネガティブチャージポンプ２３を非活性化状態に制御するようになっている。

さらに、制御回路ＣＯＮは、このテスト時において、第２のテストスイッチ素子ＳＷｔ２をオフすることにより、ネガティブチャージポンプ２３の出力と第３の抵抗Ｒ３の他端との間を絶縁状態に制御するようになっている。

そして、制御回路ＣＯＮは、第２のコンパレータＣ２の出力が活性化信号から非活性化信号又は非活性化信号から活性化信号に切り替わるように、第２の電流Ｉ２の電流値を変化させるようになっている。

また、制御回路ＣＯＮは、第２のコンパレータの出力に応じてネガティブチャージポンプが動作する通常動作時において、制御回路ＣＯＮは、第１のテストスイッチ素子ＳＷｔ１をオフし、且つ、第２の電流Ｉ２の電流値をテスト時に第２のコンパレータＣ２の出力が切り替わったときの値に固定するようになっている。

さらに、制御回路ＣＯＮは、この通常動作時において、第２のテストスイッチ素子ＳＷｔ２をオンすることにより、ネガティブチャージポンプ２３の出力と第３の抵抗Ｒ３の他端との間を導通状態に制御するようになっている。

なお、制御回路ＣＯＮは、テスト時において、ネガティブチャージポンプ２３を強制的に非活性状態にして、ネガティブチャージポンプ２３の出力を接地電位にするようにしてもよい。この場合、第２のテストスイッチ素子ＳＷｔ２は省略される。

この場合も、制御回路ＣＯＮは、通常動作時においては、ネガティブチャージポンプ２３の動作状態は、第２のコンパレータＣ２の出力信号に応じてオシレータ２２が出力する発振信号に応じて、制御される。

次に、以上のような構成を有する半導体集積回路１８の動作の一例について説明する。

制御回路ＣＯＮは、テスト時において、第１のテストスイッチ素子ＳＷｔ１をオンし、且つネガティブチャージポンプ２３の出力と第３の抵抗Ｒ３の他端との間を絶縁状態に又はネガティブチャージポンプ２３を非活性化状態に制御する。

さらに、制御回路ＣＯＮは、このテスト時において、第２のテストスイッチ素子ＳＷｔ２をオフすることにより、ネガティブチャージポンプ２３の出力と第３の抵抗Ｒ３の他端との間を絶縁状態に制御する。

その後、制御回路ＣＯＮは、テスト時において、第１から第３のトリミングスイッチ素子ＳＷａ１〜ＳＷａ３の少なくとも１つがオンするようにして、第１から第３のトリミングスイッチ素子ＳＷａ１〜ＳＷａ３をオン又はオフに制御する。これにより、第２のコンパレータＣ２の出力が活性化信号から非活性化信号又は非活性化信号から活性化信号に切り替わるように、第２の電流Ｉ２の電流値を変化させる。

このとき、制御回路ＣＯＮは、第２のコンパレータＣ２の出力を検出し、第２のコンパレータＣ２の出力が切り替わったときにおける、第１から第３のトリミングスイッチ素子ＳＷａ１〜ＳＷａ３のオン又はオフの状態を記憶する。

そして、制御回路ＣＯＮは、通常動作時において、第１から第３のトリミングスイッチ素子ＳＷａ１〜ＳＷａ３のオン又はオフの状態を、テスト時に記憶した状態に固定する。すなわち、制御回路ＣＯＮは、通常動作時において、第１から第３のトリミングスイッチ素子ＳＷａ１〜ＳＷａ３のオン又はオフの状態をテスト時に第２のコンパレータＣ２の出力が切り替わったときの状態に固定する。これにより、第２の電流Ｉ２の電流値がテスト時に第２のコンパレータＣ２の出力が切り替わったときの値に固定される。

なお、例えば、トリミングスイッチ素子が２つの場合、制御回路ＣＯＮは、テスト時及び通常動作時において、以下の制御動作を実行する。

すなわち、制御回路ＣＯＮは、テスト時において、第１および第２のトリミングスイッチ素子ＳＷａ１、ＳＷａ２の少なくとも１つがオンするようにして、第１および第２のトリミングスイッチ素子ＳＷａ１、ＳＷａ２をオン又はオフに制御する。

これにより、第２のコンパレータＣ２の出力が、活性化信号から非活性化信号又は非活性化信号から活性化信号に切り替わるように、第２の電流Ｉ２の電流値が変化させる。

一方、制御回路ＣＯＮは、通常動作時において、第１および第２のトリミングスイッチ素子ＳＷａ１、ＳＷａ２のオン又はオフの状態をテスト時に第２のコンパレータＣ２の出力が切り替わったときの状態に設定する。これにより、第２の電流Ｉ２の電流値がテスト時に第２のコンパレータＣ２の出力が切り替わったときの値に固定される。

なお、３つ以上のトリミングスイッチ素子を制御する場合も、制御回路ＣＯＮの基本的な制御動作はトリミングスイッチ素子が２つの場合と同様である。

ここで、図１に示す半導体集積回路１８の動作特性について説明する。

トリミングが完了した状態における通常動作時の出力電圧ＶＢＢは、以下の式（１）で表される。なお、式（１）において、オフセット電源電圧Ｖｏｆｆｓｅｔ４は第２のコンパレータＣ２に入力される基準電圧Ｖｒｅｆのオフセット電圧である。また、各抵抗Ｒ１〜Ｒ３のオフセットは無視している。

VBB=(Vref+Voffset4)-(Vref+Voffset4)/R2×(R2+R3) （１）

上記式（１）に示すように、第１の電流Ｉ１のオフセットの要素は、出力電圧ＶＢＢに含まれていない。すなわち第１の電流Ｉ１のオフセットを第２の電流Ｉ２のトリミング（第１〜第３のトリミングスイッチ素子ＳＷｔ１〜ＳＷｔ３のオン／オフの切り替えによるミラー比の調整）で相殺することができる。

このように、半導体集積回路１８は、テスト用の負電圧を出力するパッドが不要である。さらに、半導体集積回路１８の負電圧検知回路２１のオフセット要因を削減することができる。

ここで、図１に示す半導体集積回路（負電圧システム）１８が適用されるデバイスの一例について説明する。図２は、図１に示す半導体集積回路（負電圧システム）１８が適用される不揮発性半導体記憶装置１０００の構成の一例を示すブロック図である。
図２に示すように、不揮発性半導体記憶装置（ＮＯＲ型フラッシュメモリ）１０００は、メモリセルアレイ１１と、ロウデコーダ（アドレスデコーダ回路）１２と、カラムデコーダ／センスアンプ（セレクタ／データ読み出し回路）１３と、コントローラ１４と、電圧システムコントロール回路（電圧生成コントロール回路）１５と、バンドギャップリファレンス（ＢＧＲ）回路（基準電圧発生回路）１６と、正電圧システム１７と、負電圧システム（半導体集積回路）１８と、電圧スイッチ回路（電源出力切り換えスイッチ回路）１９と、を備える。

メモリセルアレイ１１内には、複数の不揮発性メモリセルが行及び列方向に配列されている。

メモリセルの行はロウデコーダ１２によって選択され、また、メモリセルの列はカラムデコーダ／センスアンプ１３によって選択され、選択されたメモリセルからビット線に読み出されたデータがセンスアンプで増幅される。あるいは、外部から入力された書き込みデータがセンスアンプで増幅されてビット線に供給され、選択されたメモリセルに書き込まれる。

コントローラ１４は、メモリセルアレイ１１、カラムデコーダ／センスアンプ１３及び電圧システムコントロール回路１５等、フラッシュメモリ回路全体の動作を制御する。

ＢＧＲ回路１６は、温度依存性の無い例えば1.25Vの基準電圧Ｖｒｅｆを発生する。この基準電圧Ｖｒｅｆは、正電圧システム１７及び負電圧システム１８に供給される。

正電圧システム１７及び負電圧システム１８は、電圧システムコントロール回路１５により動作が制御され、正電圧システム１７は例えば+12Vの電圧を生成し、負電圧システム１８は例えば-8Vの電圧を生成する。

半導体集積回路である負電圧システム１８は、負電圧検知回路（ＳＶＮＥＧ）２１、オシレータ（ＯＳＣ：発振回路）２２及びネガティブチャージポンプ（負電圧昇圧回路）２３等を備えている。

負電圧システム１８では、オシレータ２２の発振出力によりネガティブチャージポンプ２３の昇圧動作が制御されて負電圧が生成される。

ネガティブチャージポンプ２３で生成された負電圧は負電圧検知回路２１に供給される。

負電圧検知回路２１では、抵抗分割回路の一端に負電圧が供給された状態で、他端に定電流を流すことにより正極性の電圧が生成され、この正極性の電圧とＢＧＲ回路１６で発生された基準電圧Ｖｒｅｆが第２のコンパレータＣ２で比較されることにより、負電圧が検知される。そして、この検知結果に応じてオシレータ２２の発振動作が制御される。

正電圧システム１７の正電圧出力（+12V）と負電圧システム１８の負電圧出力（-8V）は電圧スイッチ回路１９に供給される。

電圧スイッチ回路１９は正電圧出力及び負電圧出力を選択して、メモリセルアレイ１１、ロウデコーダ１２及びカラムデコーダ／センスアンプ１３の電源端子に供給する。

メモリセルアレイ１１、ロウデコーダ１２及びカラムデコーダ／センスアンプ１３の動作はコントローラ１４により制御され、データの読み出し動作、書き込み動作、消去動作等に応じて電源電圧が選択的に切り換えられる。

上記のようにして、図１に示す半導体集積回路（負電圧システム）１８は、不揮発性半導体記憶装置１０００に適用される。

以上のように、本実施例１に係る半導体集積回路１８によれば、テスト用の負電圧を出力するパッドを削減しつつ、負電圧検知回路のオフセット要因を削減することができる。

図３は、実施例２に係る半導体集積回路１８Ａの構成の一例を示す図である。なお、この図３において、図１と同じ符号は、実施例１と同様の構成を示す。また、この実施例２に係る半導体集積回路１８Ａは、既述の実施例１に係る半導体集積回路１８と同様に、図２に示す不揮発性半導体記憶装置１０００に適用される。

図３に示すように、半導体集積回路１８Ａは、例えば、オシレータ２２と、ネガティブチャージポンプ２３と、負電圧検知回路２１と、を備える。

ここで、負電圧検知回路２１は、実施例１と比較して、第３のテストスイッチ素子ＳＷｔ３と、第４のテストスイッチ素子ＳＷｔ４と、をさらに備える。

第３のテストスイッチ素子ＳＷｔ３は、基準電圧Ｖｒｅｆが一端に供給され、第２のコンパレータＣ２の第１の入力に他端が接続されている。

第４のテストスイッチ素子ＳＷｔ４は、第２のコンパレータＣ２の反転入力端子（第１の入力）に一端が接続され、テストパッドＴｔに他端が接続されている。

また、第２の抵抗Ｒ２の一端は、第２のコンパレータＣ２の非反転入力端子（第２の入力）に接続されている。

なお、半導体集積回路１８Ａのその他の構成は、実施例１の半導体集積回路１８と同様である。

次に、以上のような構成を有する半導体集積回路１８Ａの動作の一例について説明する。

制御回路ＣＯＮは、実施例１と同様に、テスト時において、第１のテストスイッチ素子ＳＷｔ１をオンし、且つネガティブチャージポンプ２３の出力と第３の抵抗Ｒ３の他端との間を絶縁状態に又はネガティブチャージポンプ２３を非活性化状態に制御する。

さらに、制御回路ＣＯＮは、実施例１と同様に、このテスト時において、第２のテストスイッチ素子ＳＷｔ２をオフすることにより、ネガティブチャージポンプ２３の出力と第３の抵抗Ｒ３の他端との間を絶縁状態に制御する。

ここで、特に本実施例２においては、このテスト時において、テストパッドＴｔにテスト用基準電圧Ｖｉｎが印加される。このテスト用基準電圧Ｖｉｎは、外部のテスタ（図示せず）により、テストパッドＴｔに供給される。そして、制御回路ＣＯＮは、第３のテストスイッチ素子ＳＷｔ３をオフし且つ第４のテストスイッチ素子ＳＷｔ４をオンする。

これにより、テスト用基準電圧Ｖｉｎが第２のコンパレータＣ２の反転入力端子に供給されることになる。

その後、制御回路ＣＯＮは、実施例１と同様に、このテスト時において、第１から第３のトリミングスイッチ素子ＳＷａ１〜ＳＷａ３の少なくとも１つがオンするようにして、第１から第３のトリミングスイッチ素子ＳＷａ１〜ＳＷａ３をオン又はオフに制御する。これにより、第２のコンパレータＣ２の出力が活性化信号から非活性化信号又は非活性化信号から活性化信号に切り替わるように、第２の電流Ｉ２の電流値を変化させる。

このとき、制御回路ＣＯＮは、実施例１と同様に、第２のコンパレータＣ２の出力を検出し、第２のコンパレータＣ２の出力が切り替わったときにおける、第１から第３のトリミングスイッチ素子ＳＷａ１〜ＳＷａ３のオン又はオフの状態を記憶する。

そして、制御回路ＣＯＮは、実施例１と同様に、通常動作時において、第１から第３のトリミングスイッチ素子ＳＷａ１〜ＳＷａ３のオン又はオフの状態を、テスト時に記憶した状態に固定する。

すなわち、制御回路ＣＯＮは、この通常動作時において、第１から第３のトリミングスイッチ素子ＳＷａ１〜ＳＷａ３のオン又はオフの状態をテスト時に第２のコンパレータＣ２の出力が切り替わったときの状態に固定する。

これにより、第２の電流Ｉ２の電流値がテスト時に第２のコンパレータＣ２の出力が切り替わったときの値に固定される。

さらに、制御回路ＣＯＮは、この通常動作時において、第３のテストスイッチ素子ＳＷｔ３をオンし且つ第４のテストスイッチ素子ＳＷｔ４をオフする。

これにより、基準電圧Ｖｒｅｆが第２のコンパレータＣ２の反転入力端子に供給されることになる。

ここで、図３に示す半導体集積回路１８Ａの動作特性について説明する。

トリミングが完了した状態における通常動作時の出力電圧ＶＢＢは、以下の式（２）で表される。また、各抵抗Ｒ１〜Ｒ３のオフセットは無視している。

VBB=Vref-Vin/R2×(R2+R3) （２）

上記式（２）に示すように、(R2+R3)/R2が十分大きければテスト用基準電圧Ｖｉｎで出力電圧ＶＢＢを制御することができる。

さらに、既述のように、実施例１と同様に、第１の電流Ｉ１のオフセットの要素は、出力電圧ＶＢＢに含まれていない。すなわち、第１の電流Ｉ１のオフセットを第２の電流Ｉ２のトリミング（第１〜第３のトリミングスイッチ素子ＳＷｔ１〜ＳＷｔ３のオン／オフの切り替えによるミラー比の調整）で相殺することができる。

このように、半導体集積回路１８Ａは、テスト用の負電圧を出力するパッドが不要である。さらに、半導体集積回路１８Ａの負電圧検知回路２１のオフセット要因を削減することができる。

以上のように、本実施例２に係る半導体集積回路１８Ａによれば、実施例１と同様に、テスト用の負電圧を出力するパッドを削減しつつ、負電圧検知回路のオフセット要因を削減することができる。

図４は、実施例３に係る半導体集積回路１８Ｂの構成の一例を示す図である。なお、この図４において、図１と同じ符号は、実施例１と同様の構成を示す。

図４に示すように、半導体集積回路１８Ｂは、例えば、実施例１と同様に、オシレータ２２と、ネガティブチャージポンプ２３と、負電圧検知回路２１と、を備える。

この実施例３に係る半導体集積回路１８Ｂは、既述の実施例１に係る半導体集積回路１８と同様に、図２に示す不揮発性半導体記憶装置１０００に適用される。

ここで、負電圧検知回路２１は、実施例１と比較して、制御回路ＣＯＮが省略されている。省略された制御回路ＣＯＮによる制御動作は、半導体集積回路１８Ｂの外部のテスト装置（図示せず）が代替的に実行する。
また、負電圧検知回路２１は、実施例１と比較して、検出パッドＴｄをさらに備える。

この検出パッドＴｄは、第２のコンパレータＣ２の出力に接続され、第２のコンパレータＣ２の出力信号を外部に出力するようになっている。

既述のテスト装置は、この検出パッドＴｔの信号に基づいて、第２のコンパレータＣ２の出力の切り替わりを検出するようになっている。

なお、この検出パッドＴｔの電圧は、第２のコンパレータＣ２の出力信号の電圧であるので、正電圧である。したがって、テスト装置は、検出パッドＴｔの電圧を検出するために、負電圧を検出するための回路を備える必要が無い。

なお、半導体集積回路１８Ｂのその他の構成は、実施例１の半導体集積回路１８と同様である。

次に、以上のような構成を有する半導体集積回路１８Ｂの動作の一例について説明する。

テスト装置は、テスト時において、第１のテストスイッチ素子ＳＷｔ１をオンし、且つネガティブチャージポンプ２３の出力と第３の抵抗Ｒ３の他端との間を絶縁状態に又はネガティブチャージポンプ２３を非活性化状態に制御する。

さらに、テスト装置は、このテスト時において、第２のテストスイッチ素子ＳＷｔ２をオフすることにより、ネガティブチャージポンプ２３の出力と第３の抵抗Ｒ３の他端との間を絶縁状態に制御する。

その後、テスト装置は、テスト時において、第１から第３のトリミングスイッチ素子ＳＷａ１〜ＳＷａ３の少なくとも１つがオンするようにして、第１から第３のトリミングスイッチ素子ＳＷａ１〜ＳＷａ３をオン又はオフに制御する。これにより、第２のコンパレータＣ２の出力が活性化信号から非活性化信号又は非活性化信号から活性化信号に切り替わるように、第２の電流Ｉ２の電流値を変化させる。

このとき、テスト装置は、第２のコンパレータＣ２の出力を検出し、第２のコンパレータＣ２の出力が切り替わったときにおける、第１から第３のトリミングスイッチ素子ＳＷａ１〜ＳＷａ３のオン又はオフの状態を記憶する。

そして、テスト装置は、第１から第３のトリミングスイッチ素子ＳＷａ１〜ＳＷａ３のオン又はオフの状態を、テスト時に記憶した状態に固定させる。

これにより、通常動作時において、第１から第３のトリミングスイッチ素子ＳＷａ１〜ＳＷａ３のオン又はオフの状態が、テスト時に記憶した状態に固定される。すなわち、通常動作時は、第１から第３のトリミングスイッチ素子ＳＷａ１〜ＳＷａ３のオン又はオフの状態をテスト時に第２のコンパレータＣ２の出力が切り替わったときの状態に固定されている。これにより、第２の電流Ｉ２の電流値がテスト時に第２のコンパレータＣ２の出力が切り替わったときの値に固定される。

なお、この半導体集積回路１８Ｂの動作特性は、実施例１と同様である。

すなわち、本実施例３に係る半導体集積回路１８Ｂによれば、実施例１と同様に、テスト用の負電圧を出力するパッドを削減しつつ、負電圧検知回路のオフセット要因を削減することができる。

図５は、実施例４に係る半導体集積回路１８Ｃの構成の一例を示す図である。なお、この図５において、図３、４と同じ符号は、実施例２、３と同様の構成を示す。

図５に示すように、半導体集積回路１８Ｃは、例えば、実施例２と同様に、オシレータ２２と、ネガティブチャージポンプ２３と、負電圧検知回路２１と、を備える。

この実施例４に係る半導体集積回路１８Ｃは、既述の実施例２に係る半導体集積回路１８Ｂと同様に、図２に示す不揮発性半導体記憶装置１０００に適用される。

ここで、負電圧検知回路２１は、実施例２と比較して、制御回路ＣＯＮが省略されている。省略された制御回路ＣＯＮによる制御動作は、半導体集積回路１８Ｃの外部のテスト装置（図示せず）が代替的に実行する。

また、負電圧検知回路２１は、実施例３と同様に、検出パッドＴｄをさらに備える。

なお、半導体集積回路１８Ｃのその他の構成は、実施例２、３の半導体集積回路１８Ａ、Ｂと同様である。

ここで、特に本実施例４においては、このテスト時において、テストパッドＴｔにテスト用基準電圧Ｖｉｎが印加される。このテスト用基準電圧Ｖｉｎは、外部のテスタ（図示せず）により、テストパッドＴｔに供給される。そして、テスト装置は、第３のテストスイッチ素子ＳＷｔ３をオフし且つ第４のテストスイッチ素子ＳＷｔ４をオンする。

さらに、通常動作時においては、第３のテストスイッチ素子ＳＷｔ３をオンし且つ第４のテストスイッチ素子ＳＷｔ４をオフするように設定される。

これにより、通常動作時においては、基準電圧Ｖｒｅｆが第２のコンパレータＣ２の反転入力端子に供給されることになる。

なお、半導体集積回路１８Ｃのその他の動作においては、制御回路ＣＯＮの制御動作を外部のテスト装置が代替する。

また、半導体集積回路１８Ｃの動作特性は、実施例２と同様である。

すなわち、本実施例４に係る半導体集積回路１８Ｃによれば、実施例１と同様に、テスト用の負電圧を出力するパッドを削減しつつ、負電圧検知回路のオフセット要因を削減することができる。

図６は、実施例５に係る半導体集積回路１８Ｄの構成の一例を示す図である。なお、この図６において、図１と同じ符号は、実施例１と同様の構成を示す。

図６に示すように、半導体集積回路１８Ｄは、例えば、オシレータ２２と、ネガティブチャージポンプ２３と、負電圧検知回路２１と、を備える。

この実施例５に係る半導体集積回路１８Ｄは、既述の実施例１に係る半導体集積回路１８と同様に、図２に示す不揮発性半導体記憶装置１０００に適用される。

ここで、負電圧検知回路２１は、図６に示すように、第１のｐＭＯＳトランジスタＰ１と、第２のｐＭＯＳトランジスタＰ２と、第１の抵抗Ｒ１と、第２の抵抗Ｒ２と、第３の抵抗Ｒ３と、第１のコンパレータＣ１と、第２のコンパレータＣ２と、第１のテストスイッチ素子ＳＷｔ１と、第２のテストスイッチ素子ＳＷｔ２と、制御回路ＣＯＮと、を備える。

すなわち、実施例５の負電圧検知回路２１は、実施例１と比較して、第３、第４のｐＭＯＳトランジスタＰ３、Ｐ４、第１ないし第４のｎＭＯＳトランジスタＮ１〜Ｎ４、および、第１ないし第３のトリミングスイッチ素子ＳＷａ１〜ＳＷａ３が省略されている。

また、第１の抵抗Ｒ１は、この実施例５では、可変抵抗である。

制御回路ＣＯＮは、テスト時において、第１の抵抗Ｒ１の抵抗値を制御して第１の電流Ｉ１を変化させるようになっている。これにより、第２のコンパレータＣ２の出力が、活性化信号から非活性化信号又は非活性化信号から活性化信号に切り替わるように、第２の電流Ｉ２の電流値を変化させる。

また、制御回路ＣＯＮは、通常動作時において、第１の抵抗Ｒ１の電流値をテスト時に第２のコンパレータＣ２の出力が切り替わったときの値に固定するようになっている。これにより、第２の電流Ｉ２の電流値をテスト時に第２のコンパレータＣ２の出力が切り替わったときの値に固定する。

なお、半導体集積回路１８Ｄのその他の構成は、実施例１の半導体集積回路１８と同様である。

次に、以上のような構成を有する半導体集積回路１８Ｄの動作の一例について説明する。

その後、制御回路ＣＯＮは、このテスト時において、第１の抵抗Ｒ１の抵抗値を制御して第１の電流Ｉ１を変化させる。これにより、第２のコンパレータＣ２の出力が活性化信号から非活性化信号又は非活性化信号から活性化信号に切り替わるように、第２の電流Ｉ２の電流値を変化させる。

そして、制御回路ＣＯＮは、実施例１と同様に、通常動作時において、第１の抵抗Ｒ１の電流値を、テスト時に記憶した状態に固定する。

すなわち、制御回路ＣＯＮは、この通常動作時において、第１の抵抗Ｒ１の電流値をテスト時に第２のコンパレータＣ２の出力が切り替わったときの値に固定する。

なお、図６に示す半導体集積回路１８Ｄの動作特性は、実施例１と同様である。

すなわち、本実施例５に係る半導体集積回路１８Ｄによれば、実施例１と同様に、テスト用の負電圧を出力するパッドを削減しつつ、負電圧検知回路のオフセット要因を削減することができる。

図７は、実施例６に係る半導体集積回路１８Ｅの構成の一例を示す図である。なお、この図７において、図４、６と同じ符号は、実施例３、５と同様の構成を示す。

図７に示すように、半導体集積回路１８Ｅは、例えば、実施例５と同様に、オシレータ２２と、ネガティブチャージポンプ２３と、負電圧検知回路２１と、を備える。

この実施例６に係る半導体集積回路１８Ｅは、既述の実施例１に係る半導体集積回路１８と同様に、図２に示す不揮発性半導体記憶装置１０００に適用される。

なお、半導体集積回路１８Ｅのその他の構成は、実施例３、５の半導体集積回路１８Ｂ、Ｄと同様である。

次に、以上のような構成を有する半導体集積回路１８Ｅの動作の一例について説明する。

さらに、このテスト時において、テストパッドＴｔにテスト用基準電圧Ｖｉｎが印加される。このテスト用基準電圧Ｖｉｎは、外部のテスタ（図示せず）により、テストパッドＴｔに供給される。そして、制御回路ＣＯＮは、第３のテストスイッチ素子ＳＷｔ３をオフし且つ第４のテストスイッチ素子ＳＷｔ４をオンする。

その後、制御回路ＣＯＮは、実施例１と同様に、このテスト時において、１の抵抗Ｒ１の抵抗値を制御して第１の電流Ｉ１を変化させる。これにより、第２のコンパレータＣ２の出力が活性化信号から非活性化信号又は非活性化信号から活性化信号に切り替わるように、第２の電流Ｉ２の電流値を変化させる。

そして、制御回路ＣＯＮは、実施例１と同様に、通常動作時において、第１の抵抗Ｒ１の電流値をテスト時に第２のコンパレータＣ２の出力が切り替わったときの値に固定する。

すなわち、制御回路ＣＯＮは、この通常動作時において、第１の抵抗Ｒ１の電流値をテスト時に第２のコンパレータＣ２の出力が切り替わったときの状態に固定する。

なお、図７に示す半導体集積回路１８Ｅの動作特性は、実施例５と同様である。

すなわち、本実施例６に係る半導体集積回路１８Ｅによれば、実施例５と同様に、テスト用の負電圧を出力するパッドを削減しつつ、負電圧検知回路のオフセット要因を削減することができる。

図８は、実施例７に係る半導体集積回路１８Ｆの構成の一例を示す図である。なお、この図８において、図４、６と同じ符号は、実施例３、５と同様の構成を示す。

図８に示すように、半導体集積回路１８Ｆは、例えば、オシレータ２２と、ネガティブチャージポンプ２３と、負電圧検知回路２１と、を備える。

この実施例７に係る半導体集積回路１８Ｆは、既述の実施例１に係る半導体集積回路１８と同様に、図２に示す不揮発性半導体記憶装置１０００に適用される。

ここで、負電圧検知回路２１は、実施例５と比較して、制御回路ＣＯＮが省略されている。省略された制御回路ＣＯＮによる制御動作は、実施例３と同様に、半導体集積回路１８Ｆの外部のテスト装置（図示せず）が代替的に実行する。
なお、半導体集積回路１８Ｆのその他の構成は、実施例３、５の半導体集積回路１８Ｂ、１８Ｄと同様である。

また、半導体集積回路１８Ｆの制御動作は、省略された制御回路ＣＯＮによる制御動作を、半導体集積回路１８Ｆの外部のテスト装置（図示せず）が代替的に実行する点以外は、実施例５と同様である。

また、この半導体集積回路１８Ｆの動作特性は、実施例５と同様である。

すなわち、本実施例７に係る半導体集積回路１８Ｆによれば、実施例５と同様に、テスト用の負電圧を出力するパッドを削減しつつ、負電圧検知回路のオフセット要因を削減することができる。

図９は、実施例８に係る半導体集積回路１８Ｇの構成の一例を示す図である。なお、この図９において、図５、７と同じ符号は、実施例４、６と同様の構成を示す。

図９に示すように、半導体集積回路１８Ｇは、例えば、オシレータ２２と、ネガティブチャージポンプ２３と、負電圧検知回路２１と、を備える。

この実施例８に係る半導体集積回路１８Ｇは、既述の実施例１に係る半導体集積回路１８と同様に、図２に示す不揮発性半導体記憶装置１０００に適用される。

ここで、負電圧検知回路２１は、実施例６と比較して、制御回路ＣＯＮが省略されている。省略された制御回路ＣＯＮによる制御動作は、半導体集積回路１８Ｇの外部のテスト装置（図示せず）が代替的に実行する。

また、負電圧検知回路２１は、実施例６と同様に、検出パッドＴｄをさらに備える。

なお、半導体集積回路１８Ｇのその他の構成は、実施例４、６の半導体集積回路１８Ｃ、Ｅと同様である。

ここで、特に本実施例８においては、このテスト時において、テストパッドＴｔにテスト用基準電圧Ｖｉｎが印加される。このテスト用基準電圧Ｖｉｎは、外部のテスタ（図示せず）により、テストパッドＴｔに供給される。そして、テスト装置は、第３のテストスイッチ素子ＳＷｔ３をオフし且つ第４のテストスイッチ素子ＳＷｔ４をオンする。

なお、半導体集積回路１８Ｇのその他の動作においては、制御回路ＣＯＮの制御動作を外部のテスト装置が代替する。

また、半導体集積回路１８Ｇの動作特性は、実施例６と同様である。

すなわち、本実施例８に係る半導体集積回路１８Ｇによれば、実施例５と同様に、テスト用の負電圧を出力するパッドを削減しつつ、負電圧検知回路のオフセット要因を削減することができる。

なお、実施形態は例示であり、発明の範囲はそれらに限定されない。

１８、１８Ａ、１８Ｂ、１８Ｃ、１８Ｄ、１８Ｅ、１８Ｆ、１８Ｇ半導体集積回路（負電圧システム）
２１負電圧検知回路
２２オシレータ
２３ネガティブチャージポンプ
１０００不揮発性半導体記憶装置

Claims

活性化状態で発振信号を生成して出力し、一方、非活性化状態では発振信号を生成しないオシレータと、
前記発振信号に応じて負電圧である出力電圧を生成して出力パッドに出力するネガティブチャージポンプと、
前記出力電圧を検知し、前記出力電圧が目標電圧に近づくように、前記オシレータを活性状態または非活性状態に制御する負電圧検知回路と、を備え、
前記負電圧検知回路は、
電源にソースが接続された第１のｐＭＯＳトランジスタと、
前記第１のｐＭＯＳトランジスタのドレインに一端が接続され、接地に他端が接続された第１の抵抗と、
前記第１の抵抗の一端と前記第１のｐＭＯＳトランジスタのドレインとの間の第１の電圧と、基準電圧と、が等しくなるように、前記第１のｐＭＯＳトランジスタのゲート電圧を制御する第１のコンパレータと、
前記電源にソースが接続され、前記第１のｐＭＯＳトランジスタに流れる第１の電流をカレントミラーした第２の電流が流れる第２のｐＭＯＳトランジスタと、
前記第２のｐＭＯＳトランジスタのドレインに一端が接続された第２の抵抗と、
前記第２の抵抗の他端に一端が接続され、前記出力パッドに他端が接続された第３の抵抗と、
前記第２の抵抗の他端に一端が接続され、前記接地に他端が接続された第１のテストスイッチ素子と、
前記第２の抵抗の一端と前記第２のｐＭＯＳトランジスタのドレインとの間の第２の電圧と、前記基準電圧との比較し、前記第２の電圧が前記基準電圧未満である場合には、前記オシレータを活性状態にする活性化信号を出力し、一方、前記第２の電圧が前記基準電圧以上である場合には、前記オシレータを非活性状態にする非活性化信号を出力する第２のコンパレータと、を備え、
テスト時において、
前記第１のテストスイッチ素子をオンし、且つ前記ネガティブチャージポンプの出力と前記第３の抵抗の他端との間を絶縁状態に又は前記ネガティブチャージポンプを非活性化状態に制御し、
その後、前記第２のコンパレータの出力が、前記活性化信号から前記非活性化信号又は前記非活性化信号から前記活性化信号に切り替わるように、前記第２の電流の電流値を変化させ、
前記第２のコンパレータの出力に応じて前記ネガティブチャージポンプが動作する通常動作時において、
前記第１のテストスイッチ素子をオフし、且つ、前記第２の電流の電流値を前記テスト時に前記第２のコンパレータの出力が切り替わったときの値に固定する
ことを特徴とする半導体集積回路。
前記負電圧検知回路は、前記第２のコンパレータの出力の切り替わりを検出し、前記第２の電流の電流値を制御する制御回路をさらに備えることを特徴とする請求項１に記載の半導体集積回路。
前記負電圧検知回路は、
前記第３の抵抗の他端と前記出力パッドとの間に接続された第２のテストスイッチ素子をさらに備え、
前記テスト時において、前記第２のテストスイッチ素子をオフすることにより、前記ネガティブチャージポンプの出力と前記第３の抵抗の他端との間を絶縁状態に制御し、
前記通常動作時において、前記第２のテストスイッチ素子をオンすることにより、前記ネガティブチャージポンプの出力と前記第３の抵抗の他端との間を導通状態に制御する
ことを特徴とする請求項１に記載の半導体集積回路。
前記第１の抵抗は、可変抵抗であり、
前記テスト時において、
前記第１の抵抗の抵抗値を制御して前記第１の電流を変化させることにより、前記第２のコンパレータの出力が、前記活性化信号から前記非活性化信号又は前記非活性化信号から前記活性化信号に切り替わるように、前記第２の電流の電流値を変化させ、
前記通常動作時において、
前記第１の抵抗の電流値を前記テスト時に前記第２のコンパレータの出力が切り替わったときの値に固定することにより、前記第２の電流の電流値を前記テスト時に前記第２のコンパレータの出力が切り替わったときの値に固定する
ことを特徴とする請求項１に記載の半導体集積回路。
前記負電圧検知回路は、
前記電源にソースが接続され、前記第１のコンパレータの出力および前記第１のｐＭＯＳトランジスタのゲートにゲートが接続された第３のｐＭＯＳトランジスタと、
前記第３のｐＭＯＳトランジスタのドレインにドレインが接続され、前記接地にソースが接続され、ダイオード接続された第１のｎＭＯＳトランジスタと、
前記電源にソースが接続され、前記第２のｐＭＯＳトランジスタのゲートにゲートが接続され、ダイオード接続された第４のｐＭＯＳトランジスタと、
前記第４のｐＭＯＳトランジスタのドレインにドレインが接続され、前記第１のｎＭＯＳトランジスタのゲートにゲートが接続された第２のｎＭＯＳトランジスタと、
前記第２のｎＭＯＳトランジスタのソースと前記接地との間に接続された第１のトリミングスイッチ素子と、
前記第４のｐＭＯＳトランジスタのドレインにドレインが接続され、前記第１のｎＭＯＳトランジスタのゲートにゲートが接続された第３のｎＭＯＳトランジスタと、
前記第３のｎＭＯＳトランジスタのソースと前記接地との間に接続された第２のトリミングスイッチ素子と、をさらに備え、
前記テスト時において、
前記第１および第２のトリミングスイッチ素子の少なくとも１つがオンするようにして、前記第１および第２のトリミングスイッチ素子をオン又はオフに制御することにより、前記第２のコンパレータの出力が、前記活性化信号から前記非活性化信号又は前記非活性化信号から前記活性化信号に切り替わるように、前記第２の電流の電流値を変化させ、
前記通常動作時において、
前記第１および第２のトリミングスイッチ素子のオン又はオフの状態を前記テスト時に前記第２のコンパレータの出力が切り替わったときの状態に設定することにより、前記第２の電流の電流値を前記テスト時に前記第２のコンパレータの出力が切り替わったときの値に固定する
ことを特徴とする請求項１に記載の半導体集積回路。
前記第２のコンパレータの出力に接続され、前記第２のコンパレータの出力信号を外部に出力するための検出パッドをさらに備えることを特徴とする請求項１に記載の半導体集積回路。
前記負電圧検知回路は、
前記基準電圧が一端に供給され、他端が前記第２のコンパレータの第１の入力に接続された第３のテストスイッチ素子と、
前記第２のコンパレータの前記第１の入力に一端が接続され、テストパッドに他端が接続された第４のテストスイッチ素子と、をさらに備え、
前記第２の抵抗の一端は、前記第２のコンパレータの第２の入力に接続されており、
前記テスト時において、
前記テストパッドにテスト用基準電圧が印加され、
前記第３のテストスイッチ素子がオフし且つ前記第４のテストスイッチ素子がオンし、
前記通常動作時において、
前記第３のテストスイッチ素子がオンし且つ前記第４のテストスイッチ素子がオフすることを特徴とする請求項１に記載の半導体集積回路。
正電圧を出力する正電圧システムと、
負電圧を出力する負電圧システムである半導体集積回路と、
複数のメモリセルが行及び列方向に配列されたメモリセルアレイと、
メモリセルの行を選択するロウデコーダと、
メモリセルの列を選択するカラムデコーダ／センスアンプと、
正電圧出力及び負電圧出力を選択して、メモリセルアレイ、ロウデコーダ及びカラムデコーダ／センスアンプに供給する電圧スイッチ回路と、を備え、
前記半導体集積回路は、
活性化状態で発振信号を生成して出力し、一方、非活性化状態では発振信号を生成しないオシレータと、
前記発振信号に応じて負電圧である出力電圧を生成して出力パッドに出力するネガティブチャージポンプと、
前記出力電圧を検知し、前記出力電圧が目標電圧に近づくように、前記オシレータを活性状態または非活性状態に制御する負電圧検知回路と、を備え、
前記負電圧検知回路は、
電源にソースが接続された第１のｐＭＯＳトランジスタと、
前記第１のｐＭＯＳトランジスタのドレインに一端が接続され、接地に他端が接続された第１の抵抗と、
前記第１の抵抗の一端と前記第１のｐＭＯＳトランジスタのドレインとの間の第１の電圧と、基準電圧と、が等しくなるように、前記第１のｐＭＯＳトランジスタのゲート電圧を制御する第１のコンパレータと、
前記電源にソースが接続され、前記第１のｐＭＯＳトランジスタに流れる第１の電流をカレントミラーした第２の電流が流れる第２のｐＭＯＳトランジスタと、
前記第２のｐＭＯＳトランジスタのドレインに一端が接続された第２の抵抗と、
前記第２の抵抗の他端に一端が接続され、前記出力パッドに他端が接続された第３の抵抗と、
前記第２の抵抗の他端に一端が接続され、前記接地に他端が接続された第１のテストスイッチ素子と、
前記第２の抵抗の一端と前記第２のｐＭＯＳトランジスタのドレインとの間の第２の電圧と、前記基準電圧との比較し、前記第２の電圧が前記基準電圧未満である場合には、前記オシレータを活性状態にする活性化信号を出力し、一方、前記第２の電圧が前記基準電圧以上である場合には、前記オシレータを非活性状態にする非活性化信号を出力する第２のコンパレータと、を備え、
テスト時において、
前記第１のテストスイッチ素子をオンし、且つ前記ネガティブチャージポンプの出力と前記第３の抵抗の他端との間を絶縁状態に又は前記ネガティブチャージポンプを非活性化状態に制御し、
その後、前記第２のコンパレータの出力が、前記活性化信号から前記非活性化信号又は前記非活性化信号から前記活性化信号に切り替わるように、前記第２の電流の電流値を変化させ、
前記第２のコンパレータの出力に応じて前記ネガティブチャージポンプが動作する通常動作時において、
前記第１のテストスイッチ素子をオフし、且つ、前記第２の電流の電流値を前記テスト時に前記第２のコンパレータの出力が切り替わったときの値に固定する
ことを特徴とする不揮発性半導体記憶装置。