JP2014143404A - 抵抗素子、表示装置、及び電子機器 - Google Patents

抵抗素子、表示装置、及び電子機器 Download PDF

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Abstract

【課題】新規な構成の抵抗素子を提供する。または信頼性を向上しうる、新規な構成の表示装置を提供する。または、静電破壊を低減することができる、新規な構成の表示装置を提供する。
【解決手段】半導体層と、半導体層上に形成された絶縁層と、を有し、半導体層は、少なくともインジウム（Ｉｎ）、亜鉛（Ｚｎ）及びＭ（Ａｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆの金属）を含むＩｎ−Ｍ−Ｚｎ酸化物で表記される酸化物であり、絶縁層は、少なくとも水素を含む。
【選択図】図２

Description

本発明の一態様は、物、方法、製造方法、プロセス、マシーン、マニュファクチャー、または、組成物（コンポジション オブ マター）に関する。特に、本発明の一態様は、例えば、半導体装置、表示装置、発光装置、電子機器、それらの駆動方法、または、それらの製造方法に関する。特に、本発明の一態様は、例えば、酸化物半導体を有する抵抗素子、半導体装置、表示装置、電子機器、または、発光装置に関する。
なお、表示装置とは、表示素子を有する装置のことをいう。なお、表示装置は、複数の画素を駆動させる駆動回路等を含む。なお、表示装置は、別の基板上に配置された制御回路、電源回路、信号生成回路等を含む。
液晶表示装置に代表される表示装置は、近年の技術革新の結果、素子及び配線の微細化が進み、量産技術も各段に進歩してきている。今後はより、製造歩留まりの向上を図ることで、低コストを図ることが求められている。
表示装置に静電気等によるサージ電圧が印加されると、素子が破壊してしまい、正常な表示ができなくなる。そのため、製造歩留まりが悪化するおそれがある。その対策として、表示装置には、サージ電圧を別の配線に逃がすための保護回路が設けられている（例えば特許文献１乃至７を参照）。
特開２０１０−９２０３６号公報 特開２０１０−９２０３７号公報 特開２０１０−９７２０３号公報 特開２０１０−９７２０４号公報 特開２０１０−１０７９７６号公報 特開２０１０−１０７９７７号公報 特開２０１０−１１３３４６号公報
表示装置では、保護回路に代表されるように、信頼性の向上を目的とした構成が重要である。
そこで、本発明の一態様では、新規な構成の抵抗素子などを提供することを課題の一とする。または信頼性を向上しうる、新規な構成の表示装置などを提供することを課題の一とする。または、本発明の一態様では、静電破壊を低減することができる、新規な構成の表示装置などを提供することを課題の一とする。または、本発明の一態様では、静電気の影響を低減することができる、新規な構成の表示装置などを提供することを課題の一とする。または、本発明の一態様では、ラビング工程において、トランジスタに与える影響を低減することができる、新規な構成の表示装置などを提供することを課題の一とする。または、本発明の一態様では、検査工程において、トランジスタに与える影響を低減することができる、新規な構成の表示装置などを提供することを課題の一とする。または、本発明の一態様では、タッチセンサを使用したときの不具合の影響を低減することができる、新規な構成の表示装置などを提供することを課題の一とする。または、本発明の一態様では、トランジスタの特性の変動または劣化を低減することができる、新規な構成の表示装置などを提供することを課題の一とする。または、本発明の一態様では、トランジスタのしきい値電圧の変動または劣化を低減することができる、新規な構成の表示装置などを提供することを課題の一とする。または、本発明の一態様では、トランジスタの製造歩留まりを向上することができる、新規な構成の表示装置などを提供することを課題の一とする。または、本発明の一態様では、導電率の向上した酸化物半導体層を有する、新規な構成の表示装置などを提供することを課題の一とする。または、本発明の一態様では、酸化物半導体層の導電率を制御することができる、新規な構成の表示装置などを提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、上記以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、上記以外の課題を抽出することが可能である。
本発明の一態様は、半導体層と、半導体層上に形成された絶縁層と、を有し、半導体層は、少なくともインジウム（Ｉｎ）、亜鉛（Ｚｎ）及びＭ（Ａｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆの金属）を含むＩｎ−Ｍ−Ｚｎ酸化物で表記される酸化物であり、絶縁層は、少なくとも水素を含むことを特徴とする抵抗素子である。
また、本発明の他の一態様は、画素部と、画素部の外側に配置された駆動回路部と、画素部または駆動回路部のいずれか一方または双方に電気的に接続された保護回路部と、を有し、画素部は、マトリクス状に配置された画素電極と、画素電極に電気的に接続された第１のトランジスタと、を有し、駆動回路部は、第１のトランジスタのオン状態、オフ状態を制御する第２のトランジスタと、を有し、第１のトランジスタ、及び第２のトランジスタは、チャネル形成領域に第１の酸化物半導体層を有し、保護回路部が、第１の酸化物半導体層と同一工程で形成された第２の酸化物半導体層を有し、第１の酸化物半導体層と、第２の酸化物半導体層とは、水素濃度が異なることを特徴とする表示装置である。
本発明の一態様により、新規な構成の抵抗素子を提供できる。また、表示装置の信頼性を高めることができる。
表示装置の平面模式図、及び保護回路部を説明する回路図。 抵抗素子の上面図、及び断面図を説明する図。 抵抗素子の上面図、及び断面図を説明する図。 表示装置の平面模式図、及び保護回路部を説明する回路図。 保護回路部を説明する回路図。 表示装置に用いることのできる画素回路図を説明する回路図。 表示装置の上面図を説明する図。 表示装置の上面図を説明する図。 表示装置の断面図を説明する図。 表示装置の作製方法を説明する断面図。 表示装置の作製方法を説明する断面図。 表示装置の作製方法を説明する断面図。 表示装置の作製方法を説明する断面図。 表示装置の作製方法を説明する断面図。 表示装置の作製方法を説明する断面図。 表示装置の作製方法を説明する断面図。 表示装置の作製方法を説明する断面図。 表示装置の作製方法を説明する断面図。 表示装置の作製方法を説明する断面図。 表示装置の作製方法を説明する断面図。 表示装置の作製方法を説明する断面図。 表示装置の作製方法を説明する断面図。 表示装置の作製方法を説明する断面図。 表示装置の断面図を説明する図。 表示装置の作製方法を説明する断面図。 表示装置の作製方法を説明する断面図。 表示装置の作製方法を説明する断面図。 表示装置の作製方法を説明する断面図。 表示装置の作製方法を説明する断面図。 表示装置の断面図を説明する図。 表示装置の作製方法を説明する断面図。 表示装置の作製方法を説明する断面図。 表示装置の作製方法を説明する断面図。 表示装置の作製方法を説明する断面図。 表示装置の作製方法を説明する断面図。 表示装置の断面図を説明する図。 表示装置の作製方法を説明する断面図。 表示装置の作製方法を説明する断面図。 表示装置の作製方法を説明する断面図。 表示装置の作製方法を説明する断面図。 表示装置の作製方法を説明する断面図。 表示装置の断面図を説明する図。 表示装置の断面図を説明する図。 表示装置の断面図を説明する図。 トランジスタの断面図、及び酸化物積層を説明する図。 成膜装置、基板加熱装置を説明する模式図。 ＤＣ電源によるスパッタリング装置を説明する断面図。 基板加熱装置を説明する断面図。 タッチセンサを説明する図。 タッチセンサを説明する回路図。 タッチセンサを説明する断面図。 本発明の一態様である表示装置を用いた表示モジュールを説明する図。 本発明の一態様である表示装置を用いた電子機器を説明する図。 本発明の一態様である表示装置を用いた電子機器を説明する図。 実施例１の試料を説明する上面図、及び断面図。 実施例１のシート抵抗の測定結果を説明する図。 実施例２の水素（Ｈ）濃度のプロファイルを説明する図。 実施例３のＥＳＲの測定結果を説明する図。 実施例３のＥＳＲの測定結果を説明する図。 酸化物半導体膜のＣＰＭ測定結果を示す図。 酸化物半導体膜のＣＰＭ測定結果を示す図。 ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像を示す図。 ＣＡＡＣ−ＯＳ膜の電子線回折パターンを示す図。 ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像を示す図。 ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像およびＸ線回折スペクトルを示す図。 ＣＡＡＣ−ＯＳ膜の電子線回折パターンを示す図。 ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像およびＸ線回折スペクトルを示す図。 ＣＡＡＣ−ＯＳ膜の電子線回折パターンを示す図。 ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像およびＸ線回折スペクトルを示す図。 ＣＡＡＣ−ＯＳ膜の電子線回折パターンを示す図。 ナノ結晶酸化物半導体膜の断面ＴＥＭ像及び極微電子線回折パターンを示す図。 ナノ結晶酸化物半導体膜の平面ＴＥＭ像及び制限視野電子線回折パターンを示す図。 電子線回折強度分布の概念図を示す図。 石英ガラス基板の極微電子線回折パターンを示す図。 ナノ結晶酸化物半導体膜の極微電子線回折パターンを示す図。 ナノ結晶酸化物半導体膜の断面ＴＥＭ像を示す図。 ナノ結晶酸化物半導体膜のＸ線回折分析結果を示す図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。
ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。
また、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
また、本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
また、図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路や領域においては同じ回路や同じ領域内で別々の機能を実現しうるように設けられている場合もある。また図面におけるブロック図の各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路や領域においては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
また、画素とは、一つの色要素（例えばＲ（赤）Ｇ（緑）Ｂ（青）のいずれか１つ）の明るさを制御できる表示単位に相当するものとする。従って、カラー表示装置の場合には、カラー画像の最小表示単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるものとする。ただし、カラー画像を表示するための色要素は、三色に限定されず、三色以上を用いても良いし、ＲＧＢ以外の色を用いても良い。
本明細書においては、本発明の実施の形態について図面を参照しながら説明する。なお各実施の形態での説明は、以下の順序で行う。
１． 実施の形態１ （本発明の一態様に関する基本構成について）
２． 実施の形態２ （表示装置の一態様について）
３． 実施の形態３ （表示装置の作製方法について）
４． 実施の形態４ （表示装置の変形例、及び作製方法について）
５． 実施の形態５ （表示装置の変形例、及び作製方法について）
６． 実施の形態６ （表示装置の変形例、及び作製方法について）
７． 実施の形態７ （表示装置の変形例について）
８． 実施の形態８ （トランジスタの構成について）
９． 実施の形態９ （酸化物半導体膜の電子線回折パターンについて）
１０． 実施の形態１０ （金属膜、半導体膜、無機絶縁膜などの成膜方法について）
１１． 実施の形態１１ （酸化物半導体を成膜、及び加熱できる装置について）
１２． 実施の形態１２ （タッチセンサ、表示モジュールについて）
１３． 実施の形態１３ （電子機器について）
１４． 実施例１ （酸化物半導体層、酸化物積層の抵抗について）
１５． 実施例２ （酸化物半導体層の不純物分析について）
１６． 実施例３ （酸化物半導体膜、及び酸化物積層のＥＳＲについて）
（実施の形態１）
本実施の形態では、本発明の一態様の表示装置について、図１乃至図５を用いて説明を行う。
図１（Ａ）に示す表示装置は、画素の表示素子を有する領域（以下、画素部１０２という）と、画素を駆動するための回路を有する回路部（以下、駆動回路部１０４という）と、素子の保護機能を有する回路部（以下、保護回路部１０６という）と、端子部１０７と、を有する。
画素部１０２は、Ｘ行（Ｘは２以上の自然数）Ｙ列（Ｙは２以上の自然数）に配置された複数の表示素子を駆動するための回路（以下、画素回路部１０８という）を有し、駆動回路部１０４は、画素を選択する信号（走査信号）を出力する回路（以下、ゲートドライバ１０４ａという）、画素の表示素子を駆動するための信号（データ信号）を供給するための回路（以下、ソースドライバ１０４ｂ）などの駆動回路を有する。なお、画素回路部１０８は、マトリクス状に形成され、各々の画素回路部１０８には、画素電極が形成される。
ゲートドライバ１０４ａは、シフトレジスタ等を有する。ゲートドライバ１０４ａは、端子部１０７を介して、シフトレジスタを駆動するための信号が入力され、信号を出力する。例えば、ゲートドライバ１０４ａは、スタートパルス信号、クロック信号等が入力され、パルス信号を出力する。ゲートドライバ１０４ａは、走査信号が与えられる配線（以下、ゲート信号線ＧＬ＿１乃至ＧＬ＿Ｘという）の電位を制御する機能を有する。なお、ゲートドライバ１０４ａを複数設け、複数のゲートドライバ１０４ａにより、ゲート信号線ＧＬ＿１乃至ＧＬ＿Ｘを分割して制御してもよい。または、ゲートドライバ１０４ａは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ゲートドライバ１０４ａは、別の信号を供給することも可能である。
ソースドライバ１０４ｂは、シフトレジスタ等を有する。ソースドライバ１０４ｂは、端子部１０７を介して、シフトレジスタを駆動するための信号の他、データ信号の元となる信号（画像信号）が入力される。ソースドライバ１０４ｂは、画像信号を元に画素回路部１０８に書き込むデータ信号を生成する機能を有する。また、ソースドライバ１０４ｂは、スタートパルス、クロック信号等が入力されて得られるパルス信号に従って、データ信号の出力を制御する機能を有する。また、ソースドライバ１０４ｂは、データ信号が与えられる配線（以下、データ線ＤＬ＿１乃至ＤＬ＿Ｙという）の電位を制御する機能を有する。または、ソースドライバ１０４ｂは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ソースドライバ１０４ｂは、別の信号を供給することも可能である。
ソースドライバ１０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。ソースドライバ１０４ｂは、複数のアナログスイッチを順次オン状態にすることにより、画像信号を時分割した信号をデータ信号として出力できる。また、シフトレジスタなどを用いてソースドライバ１０４ｂを構成してもよい。
複数の画素回路部１０８のそれぞれは、走査信号が与えられる複数の配線（以下、ゲート信号線ＧＬという）の一つを介してパルス信号が入力され、データ信号が与えられる複数の配線（以下、データ線ＤＬという）の一つを介してデータ信号が入力される。また。複数の画素回路部１０８のそれぞれは、ゲートドライバ１０４ａによりデータ信号のデータの書き込み及び保持が制御される。例えば、ｍ行ｎ列目の画素回路部１０８は、ゲート信号線ＧＬ＿ｍ（ｍはＸ以下の自然数）を介してゲートドライバ１０４ａからパルス信号が入力され、ゲート信号線ＧＬ＿ｍの電位に応じてデータ線ＤＬ＿ｎ（ｎはＹ以下の自然数）を介してソースドライバ１０４ｂからデータ信号が入力される。
保護回路部１０６は、ゲートドライバ１０４ａと画素回路部１０８とを接続する配線であるゲート信号線ＧＬに接続される。または、保護回路部１０６は、ソースドライバ１０４ｂと画素回路部１０８とを接続する配線であるデータ線ＤＬに接続される。または、保護回路部１０６は、ゲートドライバ１０４ａと端子部１０７とを接続する配線に接続することができる。または、保護回路部１０６は、ソースドライバ１０４ｂと端子部１０７とを接続する配線に接続することができる。なお、端子部１０７は、外部の回路から表示装置に電源及び制御信号、及び画像信号を入力するための端子が設けられた部分をいう。
保護回路部１０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする回路である。ただし、これに限定されず、保護回路部１０６は、別の信号を供給することも可能である。
図１（Ａ）に示すように、画素部１０２、駆動回路部１０４、端子部１０７のそれぞれに保護回路部１０６を設けることにより、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電）などにより発生する過電流に対する表示装置の耐性を高めることができる。ただし、保護回路部１０６の構成はこれに限定されず、例えば、ゲートドライバ１０４ａにのみ保護回路部１０６を接続した構成、またはソースドライバ１０４ｂにのみ保護回路部１０６を接続した構成とすることもできる。あるいは、端子部１０７にのみ保護回路部１０６を接続した構成とすることもできる。
すなわち、保護回路部１０６は、画素部１０２と、駆動回路部１０４、または端子部１０７のいずれか一つと電気的に接続される。
また、図１（Ａ）においては、ゲートドライバ１０４ａとソースドライバ１０４ｂによって駆動回路部１０４を形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ１０４ａのみを形成し、別途用意されたソースドライバ回路が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を実装する構成としても良い。
また、保護回路部１０６は、例えば、ダイオードと、抵抗素子と、を組み合わせた構成とすることができる。図１（Ｂ）に、具体的な保護回路部１０６の一例を示す。
図１（Ｂ）に示す保護回路部１０６は、配線１１０と、配線１１２との間に抵抗素子１１４と、ダイオード接続されたトランジスタ１１６と、を有している。
抵抗素子１１４は、トランジスタ１１６に直列に接続する構成とすることにより、トランジスタ１１６に流れる電流値の制御、または、トランジスタ１１６自身の保護抵抗として機能することができる。
また、配線１１０は、例えば、図１（Ａ）に示すゲート信号線ＧＬやデータ線ＤＬ、または端子部１０７から駆動回路部１０４に引き回される配線に相当する。また、配線１１２は、例えば、図１（Ａ）に示すゲートドライバ１０４ａ、またはソースドライバ１０４ｂに電源を供給するための電源線の電位（ＶＤＤ、ＶＳＳまたはＧＮＤ）が与えられる配線に相当する。または、配線１１２は、共通電位（コモン電位）が与えられる配線（コモン線）に相当する。
配線１１２の一例としては、ゲートドライバ１０４ａに電源を供給するための電源線、とくに低い電位を供給する配線と接続される構成が好適である。なぜなら、ゲート信号線ＧＬは、殆どの期間において、低い電位となっている。したがって、配線１１２の電位も低い電位となっていると、通常の動作時において、ゲート信号線ＧＬから配線１１２へ漏れてしまう電流を低減することが出来るからである。
ここで、保護回路部１０６に用いることのできる抵抗素子１１４の構成の一例について、図２及び図３を用いて説明を行う。
まず、図２に示す抵抗素子１１４について、以下説明を行う。
図２（Ａ）は、抵抗素子１１４の上面図を示し、図２（Ｂ）は、図２（Ａ）に示す一点鎖線Ａ１−Ａ２、及びＢ１−Ｂ２の切断面に相当する断面図を示し、図２（Ｃ）は、図２（Ａ）に示す一点鎖線Ａ１−Ａ２、及びＢ１−Ｂ２の切断面に相当する断面図を示している。なお、図１（Ａ）において、煩雑になることを避けるために、一部の構成要素を省略して図示している。
図２に示す抵抗素子１１４は、基板２０２と、基板２０２上の絶縁性を有する層（以下、絶縁層２０５という）と、絶縁層２０５上の絶縁性を有する層（以下、絶縁層２０６という）と、絶縁層２０６上の半導体層２０８と、半導体層２０８と電気的に接続された導電性を有する層（以下、導電層２１０ａという）と、半導体層２０８と電気的に接続された導電性を有する層（以下、導電層２１０ｂという）と、導電層２１０ａ、及び導電層２１０ｂ上の絶縁性を有する層（以下、絶縁層２１２という）と、絶縁層２１２上の絶縁性を有する層（以下、絶縁層２１４という）と、を有する。
なお、図２（Ｂ）に示す抵抗素子１１４と、図２（Ｃ）に示す抵抗素子１１４は、絶縁層２０６、及び絶縁層２１２の開口部２０９の形状が異なる。開口部２０９の形成工程の違いにより、半導体層２０８の下側、または上側と接触する絶縁層の構成を変えることができる。
より具体的には、図２（Ｂ）に示す抵抗素子は、絶縁層２０５と、絶縁層２０５上に形成された絶縁層２０６と、絶縁層２０６上に形成された半導体層２０８と、半導体層２０８上に形成された絶縁層２１４と、を有する。一方、図２（Ｃ）に示す抵抗素子は、絶縁層２０５と、絶縁層２０５上に形成された半導体層２０８と、半導体層２０８上に形成された絶縁層２１２と、絶縁層２１２上に形成された絶縁層２１４と、を有する。
このように、半導体層２０８の下側、または上側と接触する絶縁層の構成を変えることによって、半導体層２０８の抵抗を制御することができる。具体的には、例えば、半導体層２０８に用いる材料として、酸化物半導体を用いた場合、該酸化物半導体中の酸素欠損、または酸化物半導体中の不純物（水素、水等）によって、酸化物半導体の抵抗を制御することができる。半導体層２０８の抵抗としては、抵抗率が好ましくは、１×１０−３Ωｃｍ以上１×１０４Ωｃｍ未満、さらに好ましくは、１×１０−３Ωｃｍ以上１×１０−１Ωｃｍ未満であるとよい。
また、酸化物半導体の抵抗の制御方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて、水素、ボロン、リン、または窒素を酸化物半導体に注入してもよい。
例えば、絶縁層２０５、２１４としては、水素を含む絶縁膜、換言すると水素放出することが可能な絶縁膜、代表的には窒化シリコン膜を用いることによって、半導体層２０８に水素を供給することができる。また、窒化シリコン膜としては、窒化シリコン膜中に含まれる水素濃度が、１×１０２２ａｔｏｍｓ／ｃｍ３以上であると好ましい。このような絶縁層を用いることで、半導体層２０８に水素を供給することができる。半導体層２０８に水素を供給することによって、半導体層２０８は、不純物が導入され低抵抗となる。また、絶縁層２０６、２１２としては、酸素を含む絶縁膜、換言すると酸素を放出することが可能な絶縁膜、代表的には酸化シリコン膜、または酸化窒化シリコン膜を用いることによって、半導体層２０８に酸素を供給することができる。半導体層２０８に酸素を供給することによって、半導体層２０８は、酸素欠損が補填され高抵抗となる。
例えば、半導体層２０８としては、例えば、酸化物半導体を用いることができる。半導体層３０７に適用できる酸化物半導体は、少なくともインジウム（Ｉｎ）、亜鉛（Ｚｎ）及びＭ（Ａｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物で表記される層を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
また、半導体層２０８としては、微結晶領域を含み、微結晶領域は、ビーム径が５ｎｍφ以上１０ｎｍφ以下とした電子線回折パターンにおいて、円周状に配置された複数のスポットが観察され、且つ、ビーム径が３００ｎｍφ以上とした電子線回折パターンにおいては、複数のスポットが観察されないと好ましい。
このように、抵抗素子１１４に酸化物半導体を用い、該酸化物半導体の上側、または下側に接する絶縁層の構造を変えることにより、該酸化物半導体の抵抗を制御することができる。したがって、抵抗素子１１４の抵抗を制御することが可能となり、新規な抵抗素子を提供することができる。
なお、抵抗素子１１４が有する、基板２０２については、抵抗素子１１４を保持できるものであれば、特に限定はない。例えば、ガラス基板等を用いることができる。また、抵抗素子１１４が有する、導電層２１０ａ、２１０ｂについては、抵抗素子と他の配線と接続、または引き回すためであればよく、導電性を有していればよい。
次に、図３に示す抵抗素子について、説明を行う。
図３に示す抵抗素子は、図２に示す抵抗素子の変形例であり、図３（Ａ）は、抵抗素子１１４の上面図を示し、図３（Ｂ）は、図３（Ａ）に示す一点鎖線Ａ３−Ａ４の切断面に相当する断面図を示し、図３（Ｃ）は、図３（Ａ）に示す一点鎖線Ａ３−Ａ４の切断面に相当する断面図を示している。なお、図３（Ａ）において、煩雑になることを避けるために、一部の構成要素を省略して図示している。
図３に示す抵抗素子１１４は、基板２０２と、基板２０２上の絶縁層２０５と、絶縁層２０５上の絶縁層２０６と、絶縁層２０６上の半導体層２０８と、半導体層２０８と電気的に接続された導電層２１０ａと、半導体層２０８と電気的に接続された導電層２１０ｂと、導電層２１０ａ、及び導電層２１０ｂ上の絶縁層２１２と、絶縁層２１２上の絶縁層２１４と、を有する。
なお、図３（Ｂ）に示す抵抗素子１１４と、図３（Ｃ）に示す抵抗素子１１４は、絶縁層２０６、及び絶縁層２１２の開口部２０９の形状が異なる。開口部２０９の形成工程の違いにより、半導体層２０８の下側、または上側と接触する絶縁層の構成を変えることができる。
半導体層２０８の下側、または上側と接触する絶縁層の構成については、図２に示す抵抗素子１１４と同様である。
図２に示す抵抗素子１１４と、図３に示す抵抗素子１１４の違いとしては、半導体層２０８の形状が異なる。図３に示すように半導体層２０８の形状、具体的には長さ、または幅を適宜調整することで、任意の抵抗値を有する抵抗素子とすることができる。
また、図２及び図３に示す抵抗素子１１４は、図１（Ａ）に示す表示装置の駆動回路部１０４、及び画素回路部１０８を構成するトランジスタの作製工程と同時に形成することができる。
具体的には、例えば、絶縁層２０５、２０６は、トランジスタのゲート絶縁層と同一工程で作製することができ、半導体層２０８は、トランジスタの半導体層と同一工程で作製することができ、導電層２１０ａ、２１０ｂは、トランジスタのソース電極層またはドレイン電極層と同一工程で作製することができ、絶縁層２１２、２１４は、トランジスタの保護絶縁層として機能する絶縁層と同一工程で作製することができる。
また、図２及び図３に示す抵抗素子１１４は、図１（Ｂ）においては、ダイオード接続されたトランジスタと直列に接続する場合において、例示したがこれに限定されず、ダイオード接続されたトランジスタと並列に接続することもできる。
また、図２及び図３に示す抵抗素子１１４は、独立して保護回路部１０６として表示装置に設けてもよい。また、図２及び図３に示す抵抗素子１１４は、複数のトランジスタと、複数の抵抗素子を組み合わせて、表示装置に設けてもよい。具体的には、図４に示す構成とすることができる。
図４に示す表示装置は、画素部１０２と、駆動回路部として機能するゲートドライバ１０４ａと、ソースドライバ１０４ｂと、保護回路部１０６＿１と、保護回路部１０６＿２と、保護回路部１０６＿３と、保護回路部１０６＿４と、を有する。
なお、画素部１０２、ゲートドライバ１０４ａ、及びソースドライバ１０４ｂは、図１（Ａ）に示す構成と同様である。
保護回路部１０６＿１は、トランジスタ１５１、１５２、１５３、１５４と、抵抗素子１７１、１７２、１７３と、を有する。また、保護回路部１０６＿１は、ゲートドライバ１０４ａと接続される配線１８１、１８２、１８３の間に設けられる。また、トランジスタ１５１は、ソース電極としての機能を有する第１端子と、ゲート電極としての機能を有する第２端子と、が接続され、ドレイン電極としての機能を有する第３端子と、配線１８３と、が接続されている。トランジスタ１５２は、ソース電極としての機能を有する第１端子と、ゲート電極としての機能を有する第２端子と、が接続され、ドレイン電極としての機能を有する第３端子と、トランジスタ１５１の第１端子と、が接続されている。トランジスタ１５３は、ソース電極としての機能を有する第１端子と、ゲート電極としての機能を有する第２端子と、が接続され、ドレイン電極としての機能を有する第３端子と、トランジスタ１５２の第１端子と、が接続されている。トランジスタ１５４は、ソース電極としての機能を有する第１端子と、ゲート電極としての機能を有する第２端子と、が接続され、ドレイン電極としての機能を有する第３端子と、トランジスタ１５３の第１端子と、が接続されている。また、トランジスタ１５４の第１端子と、配線１８３及び配線１８１、が接続されている。また、抵抗素子１７１、１７３は、配線１８３に設けられている。また、抵抗素子１７２は、配線１８２と、トランジスタ１５２の第１端子及びトランジスタ１５３の第３端子との間に設けられている。
なお、配線１８１は、例えば、低電源電位ＶＳＳが与えられる電源線として用いることができる。また、配線１８２は、例えば、コモン線として用いることができる。また、配線１８３は、例えば、高電源電位ＶＤＤが与えられる電源線として用いることができる。
保護回路部１０６＿２は、トランジスタ１５５、１５６、１５７、１５８と、抵抗素子１７４、１７５と、を有する。また、保護回路部１０６＿２は、ゲートドライバ１０４ａと画素部１０２との間に設けられる。また、トランジスタ１５５は、ソース電極としての機能を有する第１端子と、ゲート電極としての機能を有する第２端子と、が接続され、ドレイン電極としての機能を有する第３端子と、配線１８５と、が接続されている。トランジスタ１５６は、ソース電極としての機能を有する第１端子と、ゲート電極としての機能を有する第２端子と、が接続され、ドレイン電極としての機能を有する第３端子と、トランジスタ１５５の第１端子と、が接続されている。トランジスタ１５７は、ソース電極としての機能を有する第１端子と、ゲート電極としての機能を有する第２端子と、が接続され、ドレイン電極としての機能を有する第３端子と、トランジスタ１５６の第１端子と、が接続されている。トランジスタ１５８は、ソース電極としての機能を有する第１端子と、ゲート電極としての機能を有する第２端子と、が接続され、ドレイン電極としての機能を有する第３端子と、トランジスタ１５７の第１端子と、が接続されている。また、トランジスタ１５８の第１端子と、配線１８４、が接続されている。また、抵抗素子１７４は、配線１８５と、トランジスタ１５６の第１端子及びトランジスタ１５７の第３端子との間に設けられている。また、抵抗素子１７５は、配線１８４と、トランジスタ１５６の第１端子及びトランジスタ１５７の第３端子との間に設けられている。
なお、配線１８４は、例えば、低電源電位ＶＳＳが与えられる電源線として用いることができる。また、配線１８５は、例えば、高電源電位ＶＤＤが与えられる電源線として用いることができる。また、配線１８６は、例えば、ゲート線として用いることができる。
保護回路部１０６＿３は、トランジスタ１５９、１６０、１６１、１６２と、抵抗素子１７６、１７７と、を有する。また、保護回路部１０６＿３は、ソースドライバ１０４ｂと画素部１０２との間に設けられる。また、トランジスタ１５９は、ソース電極としての機能を有する第１端子と、ゲート電極としての機能を有する第２端子と、が接続され、ドレイン電極としての機能を有する第３端子と、配線１９０と、が接続されている。トランジスタ１６０は、ソース電極としての機能を有する第１端子と、ゲート電極としての機能を有する第２端子と、が接続され、ドレイン電極としての機能を有する第３端子と、トランジスタ１５９の第１端子と、が接続されている。トランジスタ１６１は、ソース電極としての機能を有する第１端子と、ゲート電極としての機能を有する第２端子と、が接続され、ドレイン電極としての機能を有する第３端子と、トランジスタ１６０の第１端子と、が接続されている。トランジスタ１６２は、ソース電極としての機能を有する第１端子と、ゲート電極としての機能を有する第２端子と、が接続され、ドレイン電極としての機能を有する第３端子と、トランジスタ１６１の第１端子と、が接続されている。また、トランジスタ１６２の第１端子が配線１９１と接続されている。また、抵抗素子１７６は、配線１９０と、トランジスタ１６０の第１端子及びトランジスタ１６１の第３端子との間に設けられている。また、抵抗素子１７７は、配線１９１と、トランジスタ１６０の第１端子及びトランジスタ１６１の第３端子との間に設けられている。
なお、配線１８８は、例えば、コモン線またはソース線として用いることができる。また、配線１８９、１９０は、例えば、高電源電位ＶＤＤが与えられる電源線として用いることができる。また、配線１９１は、例えば、低電源電位ＶＳＳが与えられる電源線として用いることができる。
保護回路部１０６＿４は、トランジスタ１６３、１６４、１６５、１６６と、抵抗素子１７８、１７９、１８０と、を有する。また、保護回路部１０６＿４は、ソースドライバ１０４ｂと接続される配線１８７、１８８、１８９、１９０、１９１の間に設けられる。また、トランジスタ１６３は、ソース電極としての機能を有する第１端子と、ゲート電極としての機能を有する第２端子と、が接続され、ドレイン電極としての機能を有する第３端子と、配線１８７と、が接続されている。トランジスタ１６４は、ソース電極としての機能を有する第１端子と、ゲート電極としての機能を有する第２端子と、が接続され、ドレイン電極としての機能を有する第３端子と、トランジスタ１６３の第１端子と、が接続されている。トランジスタ１６５は、ソース電極としての機能を有する第１端子と、ゲート電極としての機能を有する第２端子と、が接続され、ドレイン電極としての機能を有する第３端子と、トランジスタ１６４の第１端子と、が接続されている。トランジスタ１６６は、ソース電極としての機能を有する第１端子と、ゲート電極としての機能を有する第２端子と、が接続され、ドレイン電極としての機能を有する第３端子と、トランジスタ１６５の第１端子と、が接続されている。また、トランジスタ１６６の第１端子が配線１８９と接続されている。また、抵抗素子１７８は、配線１８７と、配線１８８との間に設けられている。また、抵抗素子１７９は、配線１８８に設けられ、トランジスタ１６４の第１端子及びトランジスタ１６５の第３端子と接続されている。また、抵抗素子１８０は、配線１８８と、配線１８９との間に設けられている。
また、配線１８７、１９１は、例えば、低電源電位ＶＳＳが与えられる電源線として用いることができる。また、配線１８８は、例えば、コモン線またはソース線として用いることができる。また、配線１８９、１９０は、例えば、高電源電位ＶＤＤが与えられる電源線として用いることができる。
なお、配線１８１乃至配線１９１は、図４に示す高電源電位ＶＤＤ、低電源電位ＶＳＳ、コモン線ＣＬに示す機能のみに限定されず、それぞれ独立してゲート信号線、信号線、電源線、接地線、容量線またはコモン線等の機能を有していても良い。
図２及び図３に示す抵抗素子１１４は、図４に示す抵抗素子１７１乃至抵抗素子１８０に適用することができる。
このように、保護回路部１０６＿１乃至１０６＿４は、複数のダイオード接続されたトランジスタと、複数の抵抗素子により、構成されている。すなわち、保護回路部１０６＿１乃至１０６＿４は、ダイオード接続されたトランジスタと抵抗素子を並列に組み合わせて用いることができる。
また、図４に示すように保護回路部１０６＿１乃至保護回路部１０６＿４は、ゲートドライバ１０４ａと接続される配線との間、画素部１０２とゲートドライバ１０４ａとの間、画素部１０２とソースドライバ１０４ｂとの間、またはソースドライバ１０４ｂと接続される配線との間に設けることができる。
また、図２及び図３に示す抵抗素子１１４は、図５に示す保護回路部に用いることもできる。
図５に示す保護回路部の回路図では、トランジスタ１５５Ａ、１５６Ａ、１５７Ａ、１５８Ａ、トランジスタ１５５Ｂ、１５６Ｂ、１５７Ｂ、１５８Ｂ、抵抗素子１７４Ａ、１７５Ａ、抵抗素子１７４Ｂ、１７５Ｂ、抵抗素子１９９、配線１８４、配線１８５及び配線１８６を示している。なお、図５に示す回路図において付した符号は、図４で説明した保護回路部１０６＿２と同じ構成について、同じ符号を付して対応させている。図５に示す回路図が、図４に示した保護回路部１０６＿２と異なる点は、図４の保護回路部１０６＿２に相当する回路を並べて配置し、配線間に抵抗素子１１４を設けた点である。
また、図２及び図３に示す抵抗素子１１４は、図５に示す抵抗素子１７４Ａ、１７４Ｂ、１７５Ａ、１７５Ｂに適用してもよい。
このように図１（Ａ）に示す表示装置に保護回路部１０６を設けることによって、画素部１０２（具体的には画素回路部１０８）、及び駆動回路部１０４は、ＥＳＤなどにより発生する過電流に対する耐性を高めることができる。したがって、信頼性を向上しうる新規な表示装置を提供することができる。
さらに、保護回路部１０６として、抵抗素子を用い、該抵抗素子の抵抗値を任意に調整できることから、保護回路部１０６として用いるダイオード接続されたトランジスタ等も保護することが可能となる。
なお、画素部１０２は、保護回路部１０６と同一基板上に形成されていることが望ましい。これにより、部品数や端子数を減らすことが出来る。さらに、駆動回路部１０４の一部、または全部は、一例としては、画素部１０２と同一基板上に形成されていることが望ましい。これにより、部品数や端子数を減らすことが出来る。駆動回路部１０４の一部、または全部が、画素部１０２と同一基板上に形成されていない場合には、駆動回路部１０４の一部、または全部は、ＣＯＧやＴＡＢによって、実装されている場合が多い。
このように表示装置に複数の保護回路部１０６を設けることによって、画素部１０２、及び駆動回路部１０４（ゲートドライバ１０４ａ、ソースドライバ１０４ｂ）は、ＥＳＤなどにより発生する過電流に対する耐性を、さらに高めることができる。したがって、信頼性を向上しうる新規な表示装置を提供することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様の表示装置について、図６乃至図９を用いて説明を行う。
図６は、図１（Ａ）に示す表示装置の画素回路部１０８に用いることのできる回路構成を示している。
図６（Ａ）に示す画素回路部１０８は、液晶素子３２２と、トランジスタ１３１＿１と、容量素子１３３＿１と、を有する。
液晶素子３２２の一対の電極の一方の電位は、画素回路部１０８の仕様に応じて適宜設定される。液晶素子３２２は、書き込まれるデータにより配向状態が設定される。なお、複数の画素回路部１０８のそれぞれが有する液晶素子３２２の一対の電極の一方に共通の電位（コモン電位）を与えてもよい。また、各行の画素回路部１０８毎の液晶素子３２２の一対の電極の一方に異なる電位を与えてもよい。
例えば、液晶素子３２２を備える表示装置の駆動方法としては、ＴＮモード、ＳＴＮモード、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ Ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、又はＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。また、表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどがある。ただし、これに限定されず、液晶素子及びその駆動方式として様々なものを用いることができる。
また、ブルー相（Ｂｌｕｅ Ｐｈａｓｅ）を示す液晶とカイラル剤とを含む液晶組成物により液晶素子を構成してもよい。ブルー相を示す液晶は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため、配向処理が不要であり、視野角依存性が小さい。
ｍ行ｎ列目の画素回路部１０８において、トランジスタ１３１＿１のソース及びドレインの一方は、データ線ＤＬ＿ｎに電気的に接続され、他方は液晶素子３２２の一対の電極の他方に電気的に接続される。また、トランジスタ１３１＿１のゲートは、ゲート信号線ＧＬ＿ｍに電気的に接続される。トランジスタ１３１＿１は、オン状態又はオフ状態になることにより、データ信号のデータの書き込みを制御する機能を有する。
容量素子１３３＿１の一対の電極の一方は、電位が供給される配線（以下、電位供給線ＶＬ）に電気的に接続され、他方は、液晶素子３２２の一対の電極の他方に電気的に接続される。なお、電位供給線ＶＬの電位の値は、画素回路部１０８の仕様に応じて適宜設定される。容量素子１３３＿１は、書き込まれたデータを保持する保持容量としての機能を有する。
例えば、図６（Ａ）の画素回路部１０８を有する表示装置では、ゲートドライバ１０４ａにより各行の画素回路部１０８を順次選択し、トランジスタ１３１＿１をオン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路部１０８は、トランジスタ１３１＿１がオフ状態になることで保持状態になる。これを行毎に順次行うことにより、画像を表示できる。
また、図６（Ｂ）に示す画素回路部１０８は、トランジスタ１３１＿２と、容量素子１３３＿２と、トランジスタ１３４と、発光素子１３５と、を有する。
トランジスタ１３１＿２のソース及びドレインの一方は、データ信号が与えられる配線（以下、データ線ＤＬ＿ｎという）に電気的に接続される。さらに、トランジスタ１３１＿２のゲートは、ゲート信号が与えられる配線（以下、ゲート信号線ＧＬ＿ｍという）に電気的に接続される。
トランジスタ１３１＿２は、オン状態またはオフ状態になることにより、データ信号のデータの書き込みを制御する機能を有する。
容量素子１３３＿２の一対の電極の一方は、電源が与えられる配線（以下、電源線ＶＬ＿ａという）に電気的に接続され、他方は、トランジスタ１３１＿２のソース及びドレインの他方に電気的に接続される。
容量素子１３３＿２は、書き込まれたデータを保持する保持容量としての機能を有する。
トランジスタ１３４のソース及びドレインの一方は、電源線ＶＬ＿ａに電気的に接続される。さらに、トランジスタ１３４のゲートは、トランジスタ１３１＿２のソース及びドレインの他方に電気的に接続される。
発光素子１３５のアノード及びカソードの一方は、電源線ＶＬ＿ｂに電気的に接続され、他方は、トランジスタ１３４のソース及びドレインの他方に電気的に接続される。
発光素子１３５としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子ともいう）などを用いることができる。ただし、発光素子１３５としては、これに限定されず、無機材料からなる無機ＥＬ素子を用いても良い。
なお、電源線ＶＬ＿ａ及び電源線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳが与えられる。
図６（Ｂ）の画素回路部１０８を有する表示装置では、ゲートドライバ１０４ａにより各行の画素回路部１０８を順次選択し、トランジスタ１３１＿２をオン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路部１０８は、トランジスタ１３１＿２がオフ状態になることで保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ１３４のソースとドレインの間に流れる電流量が制御され、発光素子１３５は、流れる電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
なお、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置の一例としては、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、圧電セラミックディスプレイ、カーボンナノチューブ、など、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものがある。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。
ＥＬ素子の一例としては、陽極と、陰極と、陽極と陰極との間に挟まれたＥＬ層と、を有する素子などがある。ＥＬ層の一例としては、１重項励起子からの発光（蛍光）を利用するもの、３重項励起子からの発光（燐光）を利用するもの、１重項励起子からの発光（蛍光）を利用するものと３重項励起子からの発光（燐光）を利用するものとを含むもの、有機物によって形成されたもの、無機物によって形成されたもの、有機物によって形成されたものと無機物によって形成されたものとを含むもの、高分子の材料の材料を含むもの、低分子の材料の材料を含むもの、又は高分子の材料と低分子の材料とを含むもの、などがある。ただし、これに限定されず、ＥＬ素子として様々なものを用いることができる。
液晶素子の一例としては、液晶の光学的変調作用によって光の透過又は非透過を制御する素子がある。その素子は一対の電極と液晶層により構造されることが可能である。なお、液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦方向の電界又は斜め方向の電界を含む）によって制御される。なお、具体的には、液晶素子の一例としては、ネマチック液晶、コレステリック液晶、スメクチック液晶、ディスコチック液晶、サーモトロピック液晶、リオトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ）、強誘電液晶、反強誘電液晶、主鎖型液晶、側鎖型高分子液晶、バナナ型液晶などを挙げることができる。
電子ペーパーの表示方法の一例としては、分子により表示されるもの（光学異方性、染料分子配向など）、粒子により表示されるもの（電気泳動、粒子移動、粒子回転、相変化など）、フィルムの一端が移動することにより表示されるもの、分子の発色／相変化により表示されるもの、分子の光吸収により表示されるもの、又は電子とホールが結合して自発光により表示されるものなどを用いることができる。具体的には、電子ペーパーの表示方法の一例としては、マイクロカプセル型電気泳動、水平移動型電気泳動、垂直移動型電気泳動、球状ツイストボール、磁気ツイストボール、円柱ツイストボール方式、帯電トナー、電子粉流体、磁気泳動型、磁気感熱式、エレクトロウェッテイング、光散乱（透明／白濁変化）、コレステリック液晶／光導電層、コレステリック液晶、双安定性ネマチック液晶、強誘電性液晶、２色性色素・液晶分散型、可動フィルム、ロイコ染料による発消色、フォトクロミック、エレクトロクロミック、エレクトロデポジション、フレキシブル有機ＥＬなどがある。ただし、これに限定されず、電子ペーパー及びその表示方法として様々なものを用いることができる。ここで、マイクロカプセル型電気泳動を用いることによって、泳動粒子の凝集、沈殿を解決することができる。電子粉流体は、高速応答性、高反射率、広視野角、低消費電力、メモリ性などのメリットを有する。
次に、図７に示す表示装置について、以下説明を行う。
図７に示す表示装置は、図１（Ａ）に示す表示装置を、より具体的に表しており、駆動回路部１０４と、画素回路部１０８と、抵抗素子１１４と、を有する。なお、本実施の形態に示す表示装置は、液晶素子を用いる表示装置（液晶表示装置ともいう）の構成について説明を行う。また、画素回路部１０８に用いる構成は、図６（Ａ）に示す回路構成と同様の機能を有する部分については、図６（Ａ）に示す符号と同一の符号にて説明を行う。
なお、図７（Ａ）は、駆動回路部１０４の上面図を、図７（Ｂ）は、画素部１０２の上面図を、図７（Ｃ）は、抵抗素子１１４の上面図を、それぞれ表している。なお、図７（Ａ）、（Ｂ）、（Ｃ）においては、図面の煩雑を避けるため、液晶素子等の一部の構成要素の記載を省略して図示している。
図７（Ａ）において、ゲートとして機能する導電層３０４ａ、ゲート絶縁層（図７（Ａ）に図示せず。）、チャネル領域が形成される半導体層３０８ａ、ソース及びドレインとして機能する導電層３１０ａ、３１０ｂによりトランジスタ１３１＿３を構成する。半導体層３０８ａは、ゲート絶縁層上に設けられる。また、導電層３０４ａと同時に形成された導電層３０４ｂと、導電層３１０ａ、３１０ｂと同時に形成された導電層３１０ｃと、導電層３０４ｂ及び導電層３１０ｃを接続する透光性を有する導電層３１６ａが設けられる。透光性を有する導電層３１６ａは、開口部３７２ａ、３７４ａにおいて導電層３０４ｂと接続し、開口部３７２ｂ、３７４ｂにおいて導電層３１０ｃと接続する。
図７（Ｂ）において、ゲート信号線として機能する導電層３０４ｃは、信号線に略直交する方向（図中左右方向）に延伸して設けられている。信号線として機能する導電層３１０ｄは、ゲート信号線に略直交する方向（図中上下方向）に延伸して設けられている。容量線として機能する導電層３１０ｆは、信号線と平行方向に延伸して設けられている。なお、ゲート信号線として機能する導電層３０４ｃは、ゲートドライバ１０４ａ（図１（Ａ）を参照。）と電気的に接続されており、信号線として機能する導電層３１０ｄ及び容量線として機能する導電層３１０ｆは、ソースドライバ１０４ｂ（図１（Ａ）を参照。）に電気的に接続されている。
また、図７（Ｂ）において、トランジスタ１３１＿１は、ゲート信号線及び信号線が交差する領域に設けられている。トランジスタ１３１＿１は、ゲートとして機能する導電層３０４ｃ、ゲート絶縁層（図７（Ｂ）に図示せず。）、ゲート絶縁層上に形成されたチャネル領域が形成される半導体層３０８ｂ、ソース及びドレインとして機能する導電層３１０ｄ、３１０ｅによりトランジスタを構成する。なお、導電層３０４ｃは、ゲート信号線としても機能し、半導体層３０８ｂと重畳する領域がトランジスタ１３１＿１のゲートとして機能する。また、導電層３１０ｄは、信号線としても機能し、半導体層３０８ｂと重畳する領域がトランジスタ１３１＿１のソースまたはドレインとして機能する。
また、図７（Ｂ）において、ゲート信号線は、上面形状において端部が半導体層３０８ｂの端部より外側に位置する。このため、ゲート信号線はバックライトなどの光源からの光を遮る遮光膜として機能する。この結果、トランジスタに含まれる半導体層３０８ｂに光が照射されず、トランジスタの電気特性の変動を抑制することができる。
また、図７（Ｂ）において、導電層３１０ｅは、開口部３７２ｃ及び開口部３７４ｃにおいて、画素電極として機能する透光性を有する導電層３１６ｂと電気的に接続されている。
また、図７（Ｂ）において、容量素子１３３＿１は、開口部３７２において容量線として機能する導電層３１０ｆと接続されている。また、容量素子１３３＿１は、ゲート絶縁層上に形成される透光性を有する半導体層３０８ｃと、画素電極として機能する透光性を有する導電層３１６ｂと、トランジスタ１３１＿１上に設けられる窒化絶縁膜で形成される誘電体膜とで構成されている。即ち、容量素子１３３＿１は透光性を有する。
このように容量素子１３３＿１は透光性を有するため、画素回路部１０８内に容量素子１３３＿１を大きく（大面積に）形成することができる。従って、開口率を高めつつ、代表的には５５％以上、好ましくは６０％以上とすることが可能であると共に、電荷容量を増大させた表示装置を得ることができる。例えば、解像度の高い表示装置、例えば液晶表示装置においては、画素の面積が小さくなり、容量素子の面積も小さくなる。このため、解像度の高い表示装置において、容量素子に蓄積される電荷容量が小さくなる。しかしながら、本実施の形態に示す容量素子１３３＿１は透光性を有するため、当該容量素子を画素に設けることで、各画素において十分な電荷容量を得つつ、開口率を高めることができる。代表的には、画素密度が２００ｐｐｉ以上、さらには３００ｐｐｉ以上である高解像度の表示装置に好適に用いることができる。
また、図７（Ｂ）に示す画素回路部１０８は、信号線として機能する導電層３１０ｄと平行な辺と比較してゲート信号線として機能する導電層３０４ｃと平行な辺の方が長い形状であり、且つ容量線として機能する導電層３１０ｆが、信号線として機能する導電層３１０ｄと平行な方向に延伸して設けられている。この結果、画素回路部１０８に占める導電層３１０ｆの面積を低減することが可能であるため、開口率を高めることができる。また、容量線として機能する導電層３１０ｆが接続電極を用いず、直接透光性を有し導電層として機能する半導体層３０８ｃと接するため、さらに開口率を高めることができる。
また、図７（Ｃ）に示す抵抗素子１１４は、図２（Ａ）に示す抵抗素子１１４と同様の構成であり、図２（Ａ）に示す導電層２１０ａが、図７（Ｃ）に示す導電層３１０ｆに、図２（Ａ）に示す半導体層２０８が、図７（Ｃ）に示す半導体層３０８ｄに、図２（Ａ）に示す開口部２０９が、図７（Ｃ）に示す開口部３６３に、図２（Ａ）に示す導電層２１０ｂが、図７（Ｃ）に示す導電層３１０ｇに、それぞれ対応する。したがって、図７（Ｃ）に示す抵抗素子１１４の詳細の説明は、ここでは省略する。
また、本発明の一態様は、高解像度の表示装置においても、開口率を高めることができるため、バックライトなどの光源の光を効率よく利用することができ、表示装置の消費電力を低減することができる。
次に、図７（Ｂ）に示す画素回路部１０８の変形例について、図８を用いて説明する。
図８において、ゲート信号線として機能する導電層３０４ｃは、信号線に略直交する方向（図中左右方向）に延伸して設けられている。信号線として機能する導電層３１０ｄは、ゲート信号線に略直交する方向（図中上下方向）に延伸して設けられている。容量線として機能する導電層３０４ｄは、ゲート信号線と平行方向に延伸して設けられている。図７（Ｂ）に示す画素回路部１０８と比較して、図８に示す画素回路部１０８は、信号線として機能する導電層３１０ｄと平行な辺と比較してゲート信号線として機能する導電層３０４ｃと平行な辺の方が短い形状であること、容量線として機能する導電層３０４ｄが、ゲート信号線と平行な方向に延伸して設けられていること、容量線として機能する導電層３０４ｄが、ゲート信号線として機能する導電層３０４ｃと同時に形成されていることが異なる。
また、半導体層３０８ｃは、導電層３１０ｆと接続されている。なお、透光性を有する導電層３１６ｃは透光性を有する導電層３１６ｂと同時に形成される。導電層３１０ｆは、導電層３１０ｄ、３１０ｅと同時に形成される。
また、導電層３０４ｄ上には、開口部３７２ｃと同時に形成された開口部３７２ｄと、開口部３７４ｃと同時に形成された開口部３７４ｄが形成される。また、導電層３１０ｆ上には、開口部３７２ｃと同時に形成された開口部３７２ｅと、開口部３７４ｃと同時に形成された開口部３７４ｅが形成される。開口部３７４ｄ、３７４ｅはそれぞれ、開口部３７２ｄ、３７２ｅの内側に位置する。
開口部３７４ｄにおいて、導電層３０４ｄ及び透光性を有する導電層３１６ｃが接続される。また、開口部３７４ｅにおいて、導電層３１０ｆ及び透光性を有する導電層３１６ｃが接続される。即ち、導電層３０４ｂと導電層３１０ｃが透光性を有する導電層３１６ａで接続されるように、導電層３０４ｄ及び導電層３１０ｆは、透光性を有する導電層３１６ｃで接続される。即ち、導電層３１０ｆ及び透光性を有する導電層３１６ｃを介して、透光性を有し導電層として機能する半導体層３０８ｃは容量線として機能する導電層３０４ｄと接続される。
図８に示す画素回路部１０８は、信号線として機能する導電層３１０ｄと平行な辺と比較してゲート信号線として機能する導電層３０４ｃと平行な辺の方が短い形状とし、且つ容量線として機能する導電層３０４ｄが、ゲート信号線として機能する導電層３０４ｃと平行方向に延伸して設けられている。この結果、画素に占める導電層３０４ｄの面積を低減することが可能であり、開口率を高めることができる。
次に、図７に示す表示装置の断面図の構成について、図９を用いて説明を行う。
なお、図９（Ａ）は、図７（Ａ）に示す一点鎖線Ｘ１−Ｙ１の切断面に相当する断面図を示し、図９（Ｂ）は、図７（Ｂ）に示す一点鎖線Ｘ２−Ｙ２の切断面に相当する断面図を示し、図９（Ｃ）は、図７（Ｃ）に示す一点鎖線Ｘ３−Ｙ３の切断面に相当する断面図を示す。
図９に示す表示装置は、一対の基板（基板３０２と基板３４２）間に液晶素子３２２が挟持されている（図９（Ｂ）参照）。
液晶素子３２２は、基板３０２の上方の導電性を有する層（以下、導電層３１６ｂという）と、配向性を制御する層（以下、配向膜３１８、３５２という）と、液晶層３２０と、導電性を有する層（以下、導電層３５０という）と、を有する。なお、導電層３１６ｂは、液晶素子３２２の一方の電極として機能し、導電層３５０は、液晶素子３２２の他方の電極として機能する。
また、図９においては、液晶素子３２２が縦電界方式の液晶素子について、説明を行う。縦電界方式の液晶素子としては、例えば、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード等が代表的である。ただし、液晶素子としては、これに限定されず、例えば横電界方式のＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、及びＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード等を用いても良い。
このように、液晶表示装置とは、液晶素子を有する装置のことをいう。なお、液晶表示装置は、複数の画素を駆動させる駆動回路等を含む。また、液晶表示装置は、別の基板上に配置された制御回路、電源回路、信号生成回路及びバックライトモジュール等を含み、液晶モジュールと呼ぶこともある。
液晶表示装置において、液晶表示装置が有する駆動回路部１０４、画素回路部１０８に設けられたトランジスタは、本実施の形態に示すように抵抗素子１１４を設けることによって、外部からの過電流に対する耐性を高めることができる。
なお、図９（Ｃ）においては、抵抗素子１１４について例示するが、図１（Ｂ）に示すようにトランジスタに抵抗素子１１４を直列に接続した構成としてもよい。
例えば、液晶素子を作製する際に行われるラビング処理によって、静電気が発生しうる。しかし、抵抗素子１１４を設けることによって、駆動回路部１０４及び画素回路部１０８に形成されたトランジスタには、上記静電気によって生じうる過電流が流れない、または抑制される。したがって、トランジスタの静電破壊が抑制され、信頼性の高い表示装置とすることができる。
次に、図９（Ａ）に示す駆動回路部１０４の構成の詳細について、以下説明を行う。
（駆動回路部）
駆動回路部１０４は、基板３０２と、基板３０２上に形成された導電性を有する層（以下、導電層３０４ａ、３０４ｂという）と、基板３０２、及び導電層３０４ａ、３０４ｂ上に形成された絶縁性を有する層（以下、絶縁層３０５という）と、絶縁層３０５上に形成された絶縁性を有する層（以下、絶縁層３０６という）と、絶縁層３０６上に形成され、導電層３０４ａと重畳する位置に形成された半導体層３０８ａと、絶縁層３０６、及び半導体層３０８ａ上に形成された導電性を有する層（以下、導電層３１０ａ、３１０ｂという）と、絶縁層３０６上に形成された導電性を有する層（以下、導電層３１０ｃという）と、半導体層３０８ａ、及び導電層３１０ａ、３１０ｂ、３１０ｃを覆うように形成された絶縁性を有する層（以下、絶縁層３１２という）と、絶縁層３１２上に形成された絶縁性を有する層（以下、絶縁層３１４という）と、絶縁層３１４上に形成された導電性を有する層（以下、導電層３１６ａという）と、を有する。
なお、導電層３１６ａは、導電層３０４ｂと、導電層３１０ｃを接続する配線としての機能を有する。導電層３０４ｂは、絶縁層３０５、３０６、３１２、３１４に形成された開口部を介して、導電層３１０ｃは、絶縁層３１２、３１４に形成された開口部を介して、導電層３１６ａにより接続される。
また、駆動回路部１０４は、基板３４２と、基板３４２上に形成された遮光性を有する層（以下、遮光層３４４という）と、遮光層３４４上に形成された絶縁性を有する層（以下、絶縁層３４８という）と、絶縁層３４８上に形成された導電性を有する層（以下、導電層３５０という）と、を有する。
また、駆動回路部１０４において、基板３０２と基板３４２の間に液晶層３２０が挟持されており、液晶層３２０に接して配向膜３１８、３５２が、基板３０２、及び基板３４２にそれぞれ形成されている。なお、液晶層３２０は、シール材（図示しない）を用いて、基板３０２と基板３４２の間に封入することができる。シール材は、外部からの水分の入り込みを抑制するために、無機材料と接触する構成が好ましい。また、液晶層３２０は、スペーサ（図示しない）を用いて、液晶層の厚さ（セルギャップともいう）を維持することができる。
次に、図９（Ｂ）に示す画素回路部１０８の構成の詳細について、以下説明を行う。
（画素回路部）
画素回路部１０８は、基板３０２と、基板３０２上に形成された導電性を有する層（以下、導電層３０４ｃという）と、基板３０２、及び導電層３０４ｃ上に形成された絶縁層３０５と、絶縁層３０５上に形成された絶縁層３０６と、絶縁層３０６上に形成され、導電層３０４ｃと重畳する位置に形成された半導体層３０８ｂと、絶縁層３０６上に形成された半導体層３０８ｃと、絶縁層３０６、及び半導体層３０８ｂ上に形成された導電性を有する層（以下、導電層３１０ｄ、３１０ｅという）と、半導体層３０８ｂ、及び導電層３１０ｄ、３１０ｅを覆うように形成され、且つ半導体層３０８ｃの一部を覆う絶縁層３１２と、絶縁層３１２上に形成され、且つ半導体層３０８ｃ上に形成された絶縁層３１４と、絶縁層３１４上に形成され、且つ導電層３１０ｅに接続された導電層３１６ｂと、を有する。
なお、導電層３１６ｂは、絶縁層３１２、３１４に形成された開口部を介して、導電層３１０ｅに接続される。なお、図７（Ｂ）に示す上面図においては、導電層３１６ｂと導電層３１０ｅの接続は、開口部３７２ｃ、３７４ｃを介して行うが、図９（Ｂ）に示す断面図においては、導電層３１６ｂと導電層３１０ｅの接続は、１つの開口部（図１８（Ｂ）に示す開口部３６４ｃ）を介して行う。なお、開口部３７２ｃ、３７４ｃを介して導電層３１６ｂと導電層３１０ｅを接続する方法については、図２５（Ｂ）、図２７（Ｂ）を用いて、後に説明する。
また、画素回路部１０８は、基板３４２と、基板３４２上に形成された遮光層３４４と、基板３４２上に形成された有色性を有する層（以下、有色層３４６という）と、遮光層３４４、及び有色層３４６上に形成された絶縁層３４８と、絶縁層３４８上に形成された導電層３５０と、を有する。
また、画素回路部１０８において、基板３０２と基板３４２の間に液晶層３２０が挟持されており、液晶層３２０に接して配向膜３１８、３５２が、基板３０２、及び基板３４２にそれぞれ形成されている。
次に、図９（Ｃ）に示す抵抗素子１１４の構成の詳細について、以下説明を行う。
（抵抗素子）
抵抗素子１１４は、基板３０２と、基板３０２上に形成された絶縁層３０５と、絶縁層３０５上に形成された絶縁層３０６と、絶縁層３０６上に形成された半導体層３０８ｄと、絶縁層３０６、及び半導体層３０８ｄ上に形成された導電性を有する層（以下、導電層３１０ｆ、３１０ｇという）と、導電層３１０ｆ、３１０ｇ上に形成された絶縁層３１２と、絶縁層３１２、導電層３１０ｆ、３１０ｇ、及び半導体層３０８ｄ上に形成された絶縁層３１４と、を有する。
なお、図７（Ｃ）、及び図９（Ｃ）に示す抵抗素子１１４は、図２（Ａ）、図２（Ｂ）に示す抵抗素子１１４と同様の構成である。ただし、本実施の形態においては、抵抗素子１１４の上方に形成された構成（液晶層３２０など）も示している。
また、抵抗素子１１４は、基板３４２と、基板３４２上に形成された遮光層３４４と、遮光層３４４上に形成された絶縁層３４８と、絶縁層３４８上に形成された導電層３５０と、を有する。
また、抵抗素子１１４において、基板３０２と基板３４２の間に液晶層３２０が挟持されており、液晶層３２０に接して配向膜３１８、３５２が、基板３０２、及び基板３４２にそれぞれ形成されている。
本実施の形態に示す表示装置は、駆動回路部１０４、及び画素回路部１０８が有するトランジスタと、抵抗素子１１４と、を同一基板上に同時に形成することができる。したがって、製造コスト等を増やさずに抵抗素子１１４を形成することが可能となる。
とくに、駆動回路部１０４、及び画素回路部１０８が有するトランジスタのチャネル領域を形成する半導体層と、画素回路部１０８が有する容量素子の一方の電極として機能する半導体層と、抵抗素子１１４が有する半導体層と、を同時に形成することができる。また、半導体層に接する絶縁層の構成を変えることによって、トランジスタ、容量素子、及び抵抗素子の半導体層は、それぞれ異なる抵抗となる。なお、本明細書等において、容量素子の一方の電極として機能する半導体層は、導電性が高められ低抵抗となることで導電層と呼ぶ場合もある。
また、本実施の形態においては、とくに上記半導体層として、酸化物半導体を用いた構造について説明を行う。
まず、酸化物半導体を用いたトランジスタの特徴について記載する。本実施の形態に示す酸化物半導体を用いたトランジスタはｎチャネル型トランジスタである。また、酸化物半導体に含まれる酸素欠損はキャリアを生成することがあり、トランジスタの電気特性及び信頼性を低下させる恐れがある。例えば、トランジスタのしきい値電圧をマイナス方向に変動し、ゲート電圧が０Ｖの場合にドレイン電流が流れてしまうことがある。このように、ゲート電圧が０Ｖの場合にドレイン電流が流れてしまうことをノーマリーオン特性といい、このような特性を有するトランジスタをデプレッション型トランジスタという。なお、ゲート電圧が０Ｖの場合にドレイン電流が流れていないとみなすことができるトランジスタをノーマリーオフ特性といい、このような特性を有するトランジスタをエンハンスメント型トランジスタという。
トランジスタのチャネル領域が形成される酸化物半導体において、欠陥、代表的には酸素欠損はできる限り低減されていることが好ましい。例えば、磁場の向きを膜面に対して平行に印加した電子スピン共鳴法によるｇ値＝１．９３のスピン密度（酸化物半導体に含まれる欠陥密度に相当する。）は、測定器の検出下限以下まで低減されていることが好ましい。酸化物半導体に含まれる欠陥、代表的には酸素欠損をできる限り低減することで、トランジスタがノーマリーオン特性となることを抑制することができ、表示装置の電気特性及び信頼性を向上させることができる。また、表示装置の消費電力を低減することができる。
トランジスタのしきい値電圧のマイナス方向への変動は酸素欠損だけではなく、酸化物半導体に含まれる水素（水などの水素化合物を含む。）によっても引き起こされることがある。酸化物半導体に含まれる水素は金属原子と結合する酸素と反応して水になると共に、酸素が脱離した格子（又は酸素が脱離した部分）に欠損（酸素欠損ともいえる。）を形成する。また、水素の一部が酸素と反応することで、キャリアである電子を生成してしまう。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。
そこで、トランジスタのチャネル領域が形成される酸化物半導体において、水素ができる限り低減されていることが好ましい。具体的には、酸化物半導体において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。
また、トランジスタのチャネル領域が形成される酸化物半導体は、二次イオン質量分析法により得られるアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流を増大させることがある。
このように、不純物（水素、窒素、アルカリ金属又はアルカリ土類金属など）をできる限り低減させ、トランジスタのチャネル領域が形成される酸化物半導体膜を高純度化させた酸化物半導体膜とすることで、エンハンスメント型となり、トランジスタがノーマリーオン特性となることを抑制でき、トランジスタのオフ電流を極めて低減することができる。従って、良好な電気特性に有する表示装置を作製できる。また、信頼性を向上させた表示装置を作製することができる。
なお、高純度化された酸化物半導体膜を用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長Ｌが１０μｍの素子であっても、ソースとドレイン間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した値は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入又は容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行う。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定する。その結果、トランジスタのソースとドレイン間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに低いオフ電流が得られる。従って、高純度化された酸化物半導体膜を用いたトランジスタは、オフ電流が著しく小さい。
次に、半導体層、ここでは酸化物半導体の上部、及び下部に形成される絶縁層の詳細について、以下説明を行う。
絶縁層３０５、３１４としては、外部からの不純物、例えば、水、アルカリ金属、アルカリ土類金属等が、酸化物半導体層へ拡散するのを防ぐ材料を用いることが好ましく、更には水素を含むことが好ましく、代表的には窒素を含む無機絶縁材料、例えば窒化絶縁膜を用いることができる。絶縁層３０５及び絶縁層３１４としては、代表的には、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等を用いて形成する。
絶縁層３０６、３１２としては、酸化物半導体膜との界面特性を向上させることが可能な材料を用いることが好ましく、代表的には、酸素を含む無機絶縁材料を用いることが好ましく、例えば酸化絶縁膜を用いることができる。絶縁層３０６、３１２としては、代表的には、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム等を用いて形成する。
上述した酸化物半導体層、及び該酸化物半導体層に接する絶縁層の構成を変更することで、以下のような構成とすることができる。
図９（Ａ）に示す駆動回路部１０４において、半導体層３０８ａは、トランジスタのチャネル形成領域として機能する。したがって、半導体層３０８ａに接する絶縁層としては、絶縁層３０６、及び絶縁層３１２となる。また、図９（Ｂ）に示す画素回路部１０８において、半導体層３０８ｂは、トランジスタのチャネル形成領域として機能する。したがって、半導体層３０８ｂに接する絶縁層としては、絶縁層３０６、及び絶縁層３１２となる。一方、図９（Ｂ）に示す画素回路部１０８において、半導体層３０８ｃは、容量素子１３３＿１の一方の電極として機能する。したがって、半導体層３０８ｃに接する絶縁層としては、絶縁層３０６、及び絶縁層３１４となる。このとき、絶縁層３１４が半導体層３０８ｂと直接接しないようにすることで、半導体層３０８ｂと半導体層３０８ｃの抵抗率を変えることができる。そして、半導体層３０８ｂをチャネル形成領域として機能させ、半導体層３０８ｃの抵抗素子として機能させることができる。また、図９（Ｃ）に示す抵抗素子１１４において、半導体層３０８ｄは、抵抗素子として機能する。したがって、半導体層３０８ｄに接する絶縁層としては、絶縁層３０６、及び絶縁層３１４となる。
絶縁層３１４は、水素を含む絶縁層である。このため、絶縁層３１４に含まれる水素が半導体層３０８ｃ、３０８ｄに拡散または移動すると、半導体層３０８ｃ、３０８ｄとして用いる酸化物半導体層において、水素は酸素と結合し、キャリアである電子が生成される。この結果、酸化物半導体層は、導電性が高くなり導体として機能する。また、酸化物半導体層は、透光性を有する材料であるため、半導体層３０８ｃ、３０８ｄは、透光性を有し、且つ導電層として用いることができる。
本実施の形態に示す表示装置は、トランジスタの酸化物半導体層と同時に、容量素子の一方となる電極、及び抵抗素子の半導体層を同時に形成できる。また、画素電極として機能する透光性を有する導電層を容量素子の他方の電極として用いる。これらのため、容量素子を形成するために、新たに導電層を形成する工程が不要であり、表示装置の作製工程を削減できる。また、容量素子は、一対の電極が透光性を有する導電層で形成されているため、透光性を有する。この結果、容量素子の占有面積を大きくしつつ、画素の開口率を高めることができる。
なお、その他の構成要素については、後述する表示装置の作製方法について詳細を記載する。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、実施の形態２で説明した表示装置の作製方法について、図１０乃至図２３を用いて説明する。
先の実施の形態２で説明した表示装置は、駆動回路部１０４と、画素回路部１０８と、抵抗素子１１４と、を同時に作製される。したがって、本実施の形態においては、駆動回路部１０４、画素回路部１０８、抵抗素子１１４の作製方法について、それぞれ説明を行う。
なお、駆動回路部１０４の作製方法については、図１０（Ａ）、図１１（Ａ）、図１２（Ａ）、図１３（Ａ）、図１４（Ａ）、図１５（Ａ）、図１６（Ａ）、図１７（Ａ）、図１８（Ａ）、図１９（Ａ）、図２０（Ａ）、図２１（Ａ）、図２２（Ａ）、及び図２３（Ａ）に示し、画素回路部１０８の作製方法については、図１０（Ｂ）、図１１（Ｂ）、図１２（Ｂ）、図１３（Ｂ）、図１４（Ｂ）、図１５（Ｂ）、図１６（Ｂ）、図１７（Ｂ）、図１８（Ｂ）、図１９（Ｂ）、図２０（Ｂ）、図２１（Ｂ）、図２２（Ｂ）、及び図２３（Ｂ）に示し、抵抗素子１１４の作製方法については、図１０（Ｃ）、図１１（Ｃ）、図１２（Ｃ）、図１３（Ｃ）、図１４（Ｃ）、図１５（Ｃ）、図１６（Ｃ）、図１７（Ｃ）、図１８（Ｃ）、図１９（Ｃ）、図２０（Ｃ）、図２１（Ｃ）、図２２（Ｃ）、及び図２３（Ｃ）に示す。
まず、基板３０２を準備する。基板３０２としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料を用いる。量産する上では、基板３０２は、第８世代（２１６０ｍｍ×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、または２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等のマザーガラスを用いることが好ましい。マザーガラスは、処理温度が高く、処理時間が長いと大幅に収縮するため、マザーガラスを使用して量産を行う場合、作製工程の加熱処理は、好ましくは６００℃以下、さらに好ましくは４５０℃以下、さらに好ましくは３５０℃以下とすることが望ましい。
次に、基板３０２上に導電膜を形成し、該導電膜を所望の領域に加工することで、導電層３０４ａ、３０４ｂ、３０４ｃを形成する。なお、導電層３０４ａ、３０４ｂ、３０４ｃの形成は、所望の領域に第１のパターニングによるマスクの形成を行い、該マスクに覆われていない領域をエッチングすることで形成することができる。
導電層３０４ａ、３０４ｂ、３０４ｃとしては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成することができる。また、導電層３０４ａ、３０４ｂ、３０４ｃは、単層構造でも、二層以上の積層構造としてもよい。例えば、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。また、導電層３０４ａ、３０４ｂ、３０４ｃとしては、例えば、スパッタリング法を用いて形成することができる。
次に、基板３０２、及び導電層３０４ａ、３０４ｂ、３０４ｃ上に絶縁層３０５、３０６を形成する（図１０（Ａ）、（Ｂ）、（Ｃ）参照）。
絶縁層３０５としては、例えば、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜などを用いればよく、ＰＥ−ＣＶＤ装置を用いて積層または単層で設ける。また、絶縁層３０６を積層構造とした場合、第１の窒化シリコン膜として、欠陥が少ない窒化シリコン膜とし、第１の窒化シリコン膜上に、第２の窒化シリコン膜として、水素放出量及びアンモニア放出量の少ない窒化シリコン膜を設けると好適である。この結果、絶縁層３０５に含まれる水素及び窒素が、半導体層３０８ａ、３０８ｂ、３０８ｃへ移動または拡散することを抑制できる。
絶縁層３０６としては、酸化シリコン膜、酸化窒化シリコン膜などを用いればよく、ＰＥ−ＣＶＤ装置を用いて積層または単層で設ける。
絶縁層３０５、３０６としては、例えば、絶縁層３０５として、厚さ３００ｎｍの窒化シリコン膜を形成し、その後、絶縁層３０６として、厚さ５０ｎｍの酸化窒化シリコン膜を形成ことができる。該窒化シリコン膜と、該酸化窒化シリコン膜は、真空中で連続して形成すると不純物の混入が抑制され好ましい。なお、導電層３０４ａ、３０４ｃと重畳する領域の絶縁層３０５、３０６は、トランジスタのゲート絶縁層として機能することができる。
なお、窒化酸化シリコンとは、窒素の含有量が酸素の含有量より大きい絶縁材料であり、他方、酸化窒化シリコンとは、酸素の含有量が窒素の含有量より大きな絶縁材料のことをいう。
ゲート絶縁層として、上記のような構成とすることで、例えば以下のような効果を得ることができる。窒化シリコン膜は、酸化シリコン膜と比較して比誘電率が高く、同等の静電容量を得るのに必要な膜厚が大きいため、ゲート絶縁膜を物理的に厚膜化することができる。よって、トランジスタの絶縁耐圧の低下を抑制、さらには絶縁耐圧を向上させて、トランジスタの静電破壊を抑制することができる。
次に、絶縁層３０６上に半導体層３０７を形成する（図１１（Ａ）、（Ｂ）、（Ｃ）参照）。
半導体層３０７としては、例えば、酸化物半導体を用いることができる。半導体層３０７に適用できる酸化物半導体は、少なくともインジウム（Ｉｎ）、亜鉛（Ｚｎ）及びＭ（Ａｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物で表記される層を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書等においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
ここで酸化物半導体膜の構造について説明する。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
次に、半導体層３０７を所望の領域に加工することで、島状の半導体層３０８ａ、３０８ｂ、３０８ｃ、３０８ｄを形成する。なお、半導体層３０８ａ、３０８ｂ、３０８ｃ、３０８ｄの形成は、所望の領域に第２のパターニングによるマスクの形成を行い、該マスクに覆われていない領域をエッチングすることで形成することができる。エッチングとしては、ドライエッチング、ウエットエッチング、または双方を組み合わせたエッチングを用いることができる（図１２（Ａ）、（Ｂ）、（Ｃ）参照）。
次に、第１の加熱処理を行うことが好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、半導体層３０８ａ、３０８ｂ、３０８ｃ、３０８ｄに用いる酸化物半導体の結晶性を高め、さらに絶縁層３０５、３０６、及び半導体層３０８ａ、３０８ｂ、３０８ｃ、３０８ｄから水素や水などの不純物を除去することができる。なお、酸化物半導体を島状に加工する前に第１の加熱工程を行ってもよい。
なお、酸化物半導体をチャネルとするトランジスタに安定した電気特性を付与するためには、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。
また、酸化物半導体において、水素、窒素、炭素、シリコン、及び主成分以外の金属元素は不純物となる。例えば、水素及び窒素は、ドナー準位を形成し、キャリア密度を増大させてしまう。また、シリコンは、酸化物半導体中で不純物準位を形成する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。
酸化物半導体を真性または実質的に真性とするためには、ＳＩＭＳにおける分析において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、水素濃度は、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体の結晶性を低下させることがある。酸化物半導体の結晶性を低下させないためには、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。また、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。
また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さく、トランジスタのチャネル幅で規格化したオフ電流は、数ｙＡ／μｍ〜数ｚＡ／μｍにまで低減することが可能となる。
また、酸化物半導体は、膜中の局在準位を低減することで、酸化物半導体を用いたトランジスタに安定した電気特性を付与することができる。なお、トランジスタに安定した電気特性を付与するためには、酸化物半導体中のＣＰＭ測定（ＣＰＭ：Ｃｏｎｓｔａｎｔ Ｐｈｏｔｏｃｕｒｒｅｎｔ Ｍｅｔｈｏｄ）で得られる局在準位による吸収係数は、１×１０−３／ｃｍ未満、好ましくは１×１０−４／ｃｍ未満とすればよい。
ここで、酸化物半導体膜の局在準位について説明する。
まず、ナノ結晶酸化物半導体膜をＣＰＭ測定で評価した結果について説明する。
まず、測定試料の構造について説明する。
測定試料は、ガラス基板上に設けられた酸化物半導体膜と、該酸化物半導体膜に接する一対の電極と、酸化物半導体膜及び一対の電極を覆う絶縁膜と、を有する。
次に、測定試料に含まれる酸化物半導体膜の形成方法について説明する。
Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であるターゲットを用い、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板温度を室温とし、ＤＣ電力を０．５ｋＷ印加する条件を用いたスパッタリング法により、第１の酸化物半導体膜を形成した。なお、第１の酸化物半導体膜はナノ結晶酸化物半導体膜である。
また、第１の酸化物半導体膜を、４５０℃の窒素雰囲気で１時間加熱した後、４５０℃の酸素雰囲気で１時間加熱することで、第１の酸化物半導体膜に含まれる水素を脱離させる処理及び第１の酸化物半導体膜に酸素を供給する処理を行い、第２の酸化物半導体膜を形成した。なお、第２の酸化物半導体膜はナノ結晶酸化物半導体膜である。
次に、第１の酸化物半導体膜を有する測定試料、及び第２の酸化物半導体膜を有する測定試料についてＣＰＭ測定を行った。具体的には、酸化物半導体膜に接して設けた第１の電極および第２の電極間に電圧を印加した状態で光電流値が一定となるように端子間の測定試料面に照射する光量を調整し、所望の波長の範囲において照射光量から吸収係数を導出した。
各測定試料をＣＰＭ測定して得られた吸収係数からバンドテイル起因の吸収係数を除いた吸収係数、即ち欠陥に起因する吸収係数を図６０に示す。図６０において、横軸は吸収係数を表し、縦軸は光エネルギーを表す。なお、図６０の縦軸において、酸化物半導体膜の伝導帯の下端を０ｅＶとし、価電子帯の上端を３．１５ｅＶとする。また、図６０において、各曲線は吸収係数と光エネルギーの関係を示す曲線であり、欠陥準位に相当する。
図６０（Ａ）は、第１の酸化物半導体膜を有する測定試料の測定結果であり、欠陥準位による吸収係数は、５．２８×１０−１ｃｍ−１であった。図６０（Ｂ）は、第２の酸化物半導体膜を有する測定試料の測定結果であり、欠陥準位による吸収係数は、１．７５×１０−２ｃｍ−１であった。
従って、加熱処理により、酸化物半導体膜に含まれる欠陥を低減することができる。
なお、第１の酸化物半導体膜及び第２の酸化物半導体膜に関し、Ｘ線反射率法（ＸＲＲ（Ｘ−ｒａｙ Ｒｅｆｌｅｃｔｏｍｅｔｒｙ））を用いた膜密度の測定を行った。第１の酸化物半導体膜の膜密度は、５．９ｇ／ｃｍ３であり、第２の酸化物半導体膜の膜密度は６．１ｇ／ｃｍ３であった。
従って、加熱処理により、酸化物半導体膜の膜密度を高めることができる。
即ち、酸化物半導体膜において、膜密度が高い程、膜中に含まれる欠陥が少ないことがわかる。
次に、ＣＡＡＣ−ＯＳをＣＰＭ測定で評価した結果について説明する。
まず、ＣＰＭ測定した試料の構造について説明する。
測定試料は、ガラス基板上に設けられた酸化物半導体膜と、該酸化物半導体膜に接する一対の電極と、酸化物半導体膜及び一対の電極を覆う絶縁膜と、を有する。
次に、測定試料に含まれる酸化物半導体膜の形成方法について説明する。
Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であるターゲットを用い、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板温度を４００℃とし、ＤＣ電力を０．５ｋＷ印加する条件を用いたスパッタリング法により、酸化物半導体膜を形成した。次に、４５０℃の窒素雰囲気で１時間加熱した後、４５０℃の酸素雰囲気で１時間加熱して、酸化物半導体膜に含まれる水素を脱離させる処理及び酸化物半導体膜に酸素を供給する処理を行った。なお、当該酸化物半導体膜はＣＡＡＣ−ＯＳ膜である。
次に、酸化物半導体膜を有する測定試料についてＣＰＭ測定を行った。具体的には、酸化物半導体膜に接して設けた第１の電極および第２の電極間に電圧を印加した状態で光電流値が一定となるように端子間の試料面に照射する光量を調整し、所望の波長の範囲において照射光量から吸収係数を導出した。
各測定試料をＣＰＭ測定して得られた吸収係数からバンドテイル起因の吸収係数を除いた吸収係数、即ち欠陥に起因する吸収係数を図６１に示す。図６１において、横軸は吸収係数を表し、縦軸は光エネルギーを表す。なお、図６１の縦軸において、酸化物半導体膜の伝導帯の下端を０ｅＶとし、価電子帯の上端を３．１５ｅＶとする。また、図６１において、各曲線は吸収係数と光エネルギーの関係を示す曲線であり、欠陥準位に相当する。
図６１に示す曲線において、欠陥準位による吸収係数は、５．８６×１０−４ｃｍ−１であった。即ち、ＣＡＡＣ−ＯＳ膜は、欠陥準位による吸収係数が１×１０−３／ｃｍ未満、好ましくは１×１０−４／ｃｍ未満であり、欠陥準位密度の低い膜である。
なお、酸化物半導体膜に関し、Ｘ線反射率法（ＸＲＲ）を用いた膜密度の測定を行った。酸化物半導体膜の膜密度は、６．３ｇ／ｃｍ３であった。即ち、ＣＡＡＣ−ＯＳ膜は、膜密度の高い膜である。
次に、結晶状態における酸化物半導体（ＯＳと示す。）およびシリコン半導体（Ｓｉと示す。）の対比を表１に示す。なお、酸化物半導体には、Ｉｎ−Ｇａ−Ｚｎ系酸化物を用いる。
酸化物半導体の結晶状態には、例えば、表１に示すように、非晶質酸化物半導体（ａ−ＯＳ、ａ−ＯＳ：Ｈ）、微結晶酸化物半導体（ｎｃ−ＯＳ、μｃ−ＯＳ）、多結晶酸化物半導体（多結晶ＯＳ）、連続結晶酸化物半導体（ＣＡＡＣ−ＯＳ）、単結晶酸化物半導体（単結晶ＯＳ）などがある。なお、シリコンの結晶状態には、例えば、表１に示すように、非晶質シリコン（ａ−Ｓｉやａ−Ｓｉ：Ｈ）、微結晶シリコン（ｎｃ−Ｓｉ、μｃ−Ｓｉ）、多結晶シリコン（多結晶Ｓｉ）、連続結晶シリコン（ＣＧ（Ｃｏｎｔｉｎｕｏｕｓ Ｇｒａｉｎ）シリコン）、単結晶シリコン（単結晶Ｓｉ）などがある。
各結晶状態における酸化物半導体に対し、ビーム径を１０ｎｍφ以下に収束させた電子線を用いる電子線回折（極微電子線回折）を行うと、以下のような電子線回折パターン（極微電子線回折パターン）が観測される。非晶質酸化物半導体では、ハローパターン（ハローリングまたはハローとも言われる。）が観測される。微結晶酸化物半導体では、スポットまたは／およびリングパターンが観測される。多結晶酸化物半導体では、スポットが観測される。連続結晶酸化物半導体では、スポットが観測される。単結晶酸化物半導体では、スポットが観測される。
なお、極微電子線回折パターンより、微結晶酸化物半導体は、結晶部がナノメートル（ｎｍ）からマイクロメートル（μｍ）の径であることがわかる。多結晶酸化物半導体は、結晶部と結晶部との間に粒界を有し、境界が不連続であることがわかる。連続結晶酸化物半導体は、結晶部と結晶部との間に境界が観測されず、連続的に繋がることがわかる。
各結晶状態における酸化物半導体の密度について説明する。非晶質酸化物半導体の密度は低い。微結晶酸化物半導体の密度は中程度である。連続結晶酸化物半導体の密度は高い。即ち、連続結晶酸化物半導体の密度は微結晶酸化物半導体の密度より高く、微結晶酸化物半導体の密度は非晶質酸化物半導体の密度より高い。
各結晶状態における酸化物半導体に存在するＤＯＳの特徴を説明する。非晶質酸化物半導体はＤＯＳが高い。微結晶酸化物半導体はＤＯＳがやや低い。連続結晶酸化物半導体はＤＯＳが低い。単結晶酸化物半導体はＤＯＳが極めて低い。即ち、単結晶酸化物半導体は連続結晶酸化物半導体よりＤＯＳが低く、連続結晶酸化物半導体は微結晶酸化物半導体よりＤＯＳが低く、微結晶酸化物半導体は非晶質酸化物半導体よりＤＯＳが低い。
次に、絶縁層３０６、及び半導体層３０８ａ、３０８ｂ、３０８ｃ、３０８ｄ上に導電層３０９を形成する（図１３（Ａ）、（Ｂ）、（Ｃ）参照）。
導電層３０９としては、導電材料として、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。また、導電層３０９としては、例えば、スパッタリング法を用いて形成することができる。
次に、導電層３０９を所望の領域に加工することで、導電層３１０ａ、３１０ｂ、３１０ｃ、３１０ｄ、３１０ｅ、３１０ｆ、３１０ｇを形成する。なお、導電層３１０ａ、３１０ｂ、３１０ｃ、３１０ｄ、３１０ｅ、３１０ｆ、３１０ｇの形成は、所望の領域に第３のパターニングによるマスクの形成を行い、該マスクに覆われていない領域をエッチングすることで、形成することができる（図１４（Ａ）、（Ｂ）、（Ｃ）参照）。
なお、本実施の形態では、導電層３１０ａ、３１０ｂ、３１０ｄ、３１０ｅ、３１０ｆ、３１０ｇとしては、半導体層３０８ａ、３０８ｂ、３０８ｄ上に形成したが、絶縁層３０６と半導体層３０８ａ、３０８ｂ、３０８ｄの間に形成してもよい。
次に、絶縁層３０６、半導体層３０８ａ、３０８ｂ、３０８ｃ、３０８ｄ及び導電層３１０ａ、３１０ｂ、３１０ｃ、３１０ｄ、３１０ｅ、３１０ｆ、３１０ｇを覆うように、絶縁層３１１を形成する（図１５（Ａ）、（Ｂ）、（Ｃ）参照）。
絶縁層３１１としては、半導体層３０８ａ、３０８ｂ、３０８ｃ、３０８ｄとして用いる酸化物半導体との界面特性を向上させるため、酸素を含む無機絶縁材料を用いることができる。また、絶縁層３１１としては、例えば、ＰＥ−ＣＶＤ法を用いて形成することができる。
一例としては、絶縁層３１１としては、厚さ１５０ｎｍ以上４００ｎｍ以下の酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜等を用いることができる。本実施の形態においては、絶縁層３１１として、厚さ３００ｎｍの酸化窒化シリコン膜を用いる。
次に、絶縁層３１１を所望の領域に加工することで、開口部３６２、３６３を形成する。また、絶縁層３１１は、開口部３６２が形成された絶縁層３１２となる。なお、絶縁層３１２、及び開口部３６２の形成は、所望の領域に第４のパターニングによるマスクの形成を行い、該マスクに覆われていない領域をエッチングすることで、形成することができる。（図１６（Ａ）、（Ｂ）、（Ｃ）参照）。
なお、開口部３６２、３６３は、半導体層３０８ｃ、３０８ｄが露出するように形成する。開口部３６２、３６３の形成方法としては、例えば、ドライエッチング法を用いることができる。ただし、開口部３６２、３６３の形成方法としては、これに限定されず、ウエットエッチング法、またはドライエッチング法とウエットエッチング法を組み合わせた形成方法としてもよい。
次に、絶縁層３１２、及び半導体層３０８ｃ、３０８ｄ上に絶縁層３１３を形成する（図１７（Ａ）、（Ｂ）、（Ｃ）参照）。
絶縁層３１３は、外部からの不純物、例えば、水、アルカリ金属、アルカリ土類金属等が、酸化物半導体層へ拡散するのを防ぐ材料で形成される膜であり、更には水素を含む。このため、絶縁層３１３の水素が半導体層３０８ｃ、３０８ｄに拡散すると、該半導体層３０８ｃ、３０８ｄにおいて水素は酸素と結合し、キャリアである電子が生成される。この結果、半導体層３０８ｃ、３０８ｄは、導電性が高くなり透光性を有する導電層となる。
なお、本実施の形態においては、半導体層３０８ｃ、３０８ｄに接して絶縁層３１３から、水素を導入する方法について、例示したがこれに限定されない。例えば、トランジスタのチャネル形成領域となる部分にマスクを設け、該マスクに覆われていない領域に、水素、ボロン、リン、または窒素を導入してもよい。例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて、半導体層３０８ｃ、３０８ｄに水素、ボロン、リン、または窒素を導入することができる。また、半導体層３０８ｃ、３０８ｄ上にあらかじめ、透光性を有する導電膜、例えば、ＩＴＯ等を形成しておいてもよい。
一例としては、絶縁層３１３としては、厚さ１５０ｎｍ以上４００ｎｍ以下の窒化シリコン膜、窒化酸化シリコン膜等を用いることができる。本実施の形態においては、絶縁層３１３として、厚さ１５０ｎｍの窒化シリコン膜を用いる。
また、上記窒化シリコン膜は、ブロック性を高めるために、高温で成膜されることが好ましく、例えば基板温度１００℃以上基板の歪み点以下、より好ましくは３００℃以上４００℃以下の温度で加熱して成膜することが好ましい。また高温で成膜する場合は、半導体層３０８ａ、３０８ｂとして用いる酸化物半導体から酸素が脱離し、キャリア濃度が上昇する現象が発生することがあるため、このような現象が発生しない温度とする。
次に、絶縁層３１３を所望の領域に加工することで、開口部３６４ａ、３６４ｂ、３６４ｃを形成する。また、絶縁層３１３は、開口部３６４ａ、３６４ｂ、３６４ｃが形成された絶縁層３１４となる。なお、絶縁層３１４、及び開口部３６４ａ、３６４ｂ、３６４ｃは、所望の領域に第５のパターニングによるマスクの形成を行い、該マスクに覆われていない領域をエッチングすることで形成することができる（図１８（Ａ）、（Ｂ）、（Ｃ）参照）。
また、開口部３６４ａは、導電層３０４ｂが露出するように形成する。また、開口部３６４ｂは、導電層３１０ｃが露出するように形成する。また、開口部３６４ｃは、導電層３１０ｅが露出するように形成する。
なお、開口部３６４ａ、３６４ｂ、３６４ｃの形成方法としては、例えば、ドライエッチング法を用いることができる。ただし、開口部３６４ａ、３６４ｂ、３６４ｃの形成方法としては、これに限定されず、ウエットエッチング法、またはドライエッチング法とウエットエッチング法を組み合わせた形成方法としてもよい。
次に、開口部３６４ａ、３６４ｂ、３６４ｃを覆うように絶縁層３１４上に導電層３１５を形成する（図１９（Ａ）、（Ｂ）、（Ｃ）参照）。
導電層３１５としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。また、導電層３１５としては、例えば、スパッタリング法を用いて形成することができる。
次に、導電層３１５を所望の領域に加工することで、導電層３１６ａ、３１６ｂを形成する。なお、導電層３１６ａ、３１６ｂの形成は、所望の領域に第６のパターニングによるマスクの形成を行い、該マスクに覆われていない領域をエッチングすることで形成することができる（図２０（Ａ）、（Ｂ）、（Ｃ）参照）。
以上の工程でトランジスタを有する駆動回路部１０４と、トランジスタを有する画素回路部１０８と、抵抗素子１１４と、を同一基板上に形成することができる。なお、本実施の形態に示す作製工程においては、第１乃至第６のパターニング、すなわち６枚のマスクでトランジスタ、容量素子、及び抵抗素子を同時に形成することができる。
次に、基板３０２に対向して設けられる基板３４２上に形成される構造について、以下説明を行う。
まず、基板３４２を準備する。基板３４２としては、基板３０２に示す材料を援用することができる。次に、基板３４２上に遮光層３４４、及び有色層３４６を形成する（図２１（Ａ）、（Ｂ）、（Ｃ）参照）。
遮光層３４４としては、特定の波長帯域の光を遮光する機能を有していればよく、金属膜または黒色顔料等を含んだ有機絶縁膜などを用いることができる。
有色層３４６としては、特定の波長帯域の光を透過する有色層であればよく、例えば、赤色の波長帯域の光を透過する赤色（Ｒ）のカラーフィルタ、緑色の波長帯域の光を透過する緑色（Ｇ）のカラーフィルタ、青色の波長帯域の光を透過する青色（Ｂ）のカラーフィルタなどを用いることができる。各カラーフィルタは、様様な材料を用いて、印刷法、インクジェット法、フォトリソグラフィ技術を用いたエッチング方法などでそれぞれ所望の位置に形成する。
次に、遮光層３４４、及び有色層３４６上に絶縁層３４８を形成する（図２２（Ａ）、（Ｂ）、（Ｃ）参照）。
絶縁層３４８としては、例えば、アクリル系樹脂等の有機絶縁膜を用いることができる。絶縁層３４８を形成することによって、例えば、有色層３４６中に含まれる不純物等を液晶層３２０側に拡散することを抑制することができる。ただし、絶縁層３４８は、必ずしも形成する必要はなく、絶縁層３４８を形成しない構造としてもよい。
次に、絶縁層３４８上に導電層３５０を形成する（図２３（Ａ）、（Ｂ）、（Ｃ）参照）。導電層３５０としては、導電層３１５に示す材料を援用することができる。
以上の工程で基板３４２上に形成される構造を形成することができる。
次に、基板３０２と基板３４２上、より詳しくは基板３０２上に形成された絶縁層３１４、導電層３１６ａ、３１６ｂと、基板３４２上に形成された導電層３５０上に、それぞれ配向膜３１８と配向膜３５２を形成する。配向膜３１８、３５２は、ラビング法、光配向法等を用いて形成することができる。その後、基板３０２と、基板３４２との間に液晶層３２０を形成する。液晶層３２０の形成方法としては、ディスペンサ法（滴下法）や、基板３０２と基板３４２とを貼り合わせてから毛細管現象を用いて液晶を注入する注入法を用いることができる。
以上の工程で、図９に示す表示装置を作製することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、本発明の一態様の表示装置について、図２４乃至図２９を用いて説明を行う。
図２４に示す表示装置は、図９に示す表示装置の変形例であり、図２５乃至図２９は、図２４に示す表示装置の作製方法を示す断面図である。
なお、図２４乃至図２９において、先の実施の形態に示す同様の箇所、または同様の機能を有する部分については、同様の符号を付し、その詳細の説明は省略する。
図２４に示す表示装置は、駆動回路部１０４と、画素回路部１０８と、抵抗素子１１４と、を有する。図２４に示す表示装置について、以下説明を行う。
（駆動回路部）
駆動回路部１０４は、基板３０２と、基板３０２上に形成された導電層３０４ａ、３０４ｂと、基板３０２、及び導電層３０４ａ、３０４ｂ上に形成された絶縁層３０５と、絶縁層３０５上に形成された絶縁層３０６と、絶縁層３０６上に形成され、導電層３０４ａと重畳する位置に形成された半導体層３０８ａと、絶縁層３０６、及び半導体層３０８ａ上に形成された導電層３１０ａ、３１０ｂと、絶縁層３０６上に形成された導電層３１０ｃと、半導体層３０８ａ、及び導電層３１０ａ、３１０ｂ、３１０ｃを覆うように形成された絶縁層３１２と、絶縁層３１２上に形成された絶縁層３１４と、絶縁層３１４上に形成された導電層３１６ａと、を有する。
なお、導電層３１６ａは、導電層３０４ｂと、導電層３１０ｃを接続する配線としての機能を有する。導電層３０４ｂは、絶縁層３０５、３０６、３１２、３１４に形成された開口部を介して、導電層３１０ｃは、絶縁層３１２、３１４に形成された開口部を介して、導電層３１６ａにより接続される。
（画素回路部）
画素回路部１０８は、基板３０２と、基板３０２上に形成された導電層３０４ｃと、基板３０２、及び導電層３０４ｃ上に形成された絶縁層３０５と、絶縁層３０５上に形成された絶縁層３０６と、絶縁層３０６上に形成され、導電層３０４ｃと重畳する位置に形成された半導体層３０８ｂと、絶縁層３０６上に形成された半導体層３０８ｃと、絶縁層３０６、及び半導体層３０８ｂ上に形成された導電層３１０ｄ、３１０ｅと、半導体層３０８ｂ、及び導電層３１０ｄ、３１０ｅを覆うように形成され、且つ半導体層３０８ｃの一部を覆う絶縁層３１２と、絶縁層３１２上に形成され、且つ半導体層３０８ｃ上に形成された絶縁層３１４と、絶縁層３１４上に形成され、且つ導電層３１０ｅに接続された導電層３１６ｂと、を有する。
なお、導電層３１６ｂは、絶縁層３１２、３１４に形成された開口部を介して、導電層３１０ｅに接続される。
（抵抗素子）
抵抗素子１１４は、基板３０２と、基板３０２上に形成された絶縁層３０５と、絶縁層３０５上に形成された絶縁層３０６と、絶縁層３０６上に形成された半導体層３０８ｄと、絶縁層３０６、及び半導体層３０８ｄ上に形成された導電層３１０ｆ、３１０ｇと、導電層３１０ｆ、３１０ｇ上に形成された絶縁層３１２と、絶縁層３１２、導電層３１０ｆ、３１０ｇ、及び半導体層３０８ｄ上に形成された絶縁層３１４と、を有する。
本実施の形態に示す表示装置は、先の実施の形態の図９に示す表示装置との違いとして、開口部の形状が異なる。より、具体的には、導電層３０４ｂ、３１０ｃ、３１０ｅ上に形成される開口部は、２回のエッチング工程により形成されることを特徴とする。
図２４に示すように開口部の形状を変えることによって、以下のような効果を得ることができる。
導電層３０４ｂ、３１０ｃ、３１０ｅの１回目のエッチング工程で形成される開口部の内側に絶縁層３１４が形成されており、開口部から入り込みうる不純物、例えば、水、アルカリ金属、アルカリ土類金属等が、内部に拡散することを抑制することができる。
なお、本実施の形態に示す表示装置は、駆動回路部１０４、及び画素回路部１０８が有するトランジスタと、抵抗素子１１４と、を同時に形成することができる。したがって、製造コスト等を増やさずに抵抗素子１１４を形成することが可能となる。
次に、図２４に示す表示装置の作製方法について、図２５乃至図２９を用いて、以下説明を行う。
なお、駆動回路部１０４の作製方法については、図２５（Ａ）、図２６（Ａ）、図２７（Ａ）、図２８（Ａ）、及び図２９（Ａ）に示し、画素回路部１０８の作製方法については、図２５（Ｂ）、図２６（Ｂ）、図２７（Ｂ）、図２８（Ｂ）、及び図２９（Ｂ）に示し、抵抗素子１１４の作製方法については、図２５（Ｃ）、図２６（Ｃ）、図２７（Ｃ）、図２８（Ｃ）、及び図２９（Ｃ）に示す。
まず、先の実施の形態の図１５に示す構造まで作製する。つまり、３枚のマスクを用いてパターニング、及びエッチングまで行った基板を作製する。
次に、絶縁層３１１を所望の領域に加工することで、開口部３７２ａ、３７２ｂ、３７２ｃ、３７２ｄ、３７２ｅを形成する。また、絶縁層３１１は、開口部３７２ａ、３７２ｂ、３７２ｃ、３７２ｄ、３７２ｅが形成された絶縁層３１２となる。なお、絶縁層３１２、及び開口部３７２ａ、３７２ｂ、３７２ｃ、３７２ｄ、３７２ｅの形成は、所望の領域に第４のパターニングによるマスクの形成を行い、該マスクに覆われていない領域をエッチングすることで、形成することができる。（図２５（Ａ）、（Ｂ）、（Ｃ）参照）。
なお、開口部３７２ａは、絶縁層３０５が露出するように形成する。また、開口部３７２ｂ、３７２ｃは、それぞれ、導電層３１０ｃ、３１０ｅが露出するように形成する。また、開口部３７２ｄ、３７２ｅは、それぞれ、半導体層３０８ｃ、３０８ｄが露出するように形成する。開口部３７２ａ、３７２ｂ、３７２ｃ、３７２ｄ、３７２ｅの形成方法としては、例えば、ドライエッチング法を用いることができる。ただし、開口部３７２ａ、３７２ｂ、３７２ｃ、３７２ｄ、３７２ｅの形成方法としては、これに限定されず、ウエットエッチング法、またはドライエッチング法とウエットエッチング法を組み合わせた形成方法としてもよい。
次に、開口部３７２ａ、３７２ｂ、３７２ｃ、３７２ｄ、３７２ｅを覆い、且つ絶縁層３０５、３１２、及び半導体層３０８ｃ、３０８ｄ上に絶縁層３１３を形成する（図２６（Ａ）、（Ｂ）、（Ｃ）参照）。
絶縁層３１３は、外部からの不純物、例えば、水、アルカリ金属、アルカリ土類金属等が、酸化物半導体層へ拡散するのを防ぐ材料で形成される膜であり、更には水素を含む。このため、絶縁層３１３の水素が半導体層３０８ｃ、３０８ｄに拡散すると、該半導体層３０８ｃ、３０８ｄにおいて水素は酸素と結合し、キャリアである電子が生成される。この結果、半導体層３０８ｃ、３０８ｄは、導電性が高くなり透光性を有する導電層となる。
次に、絶縁層３１３を所望の領域に加工することで、開口部３７４ａ、３７４ｂ、３７４ｃを形成する。また、絶縁層３１３は、開口部３７４ａ、３７４ｂ、３７４ｃが形成された絶縁層３１４となる。なお、絶縁層３１４、及び開口部３７４ａ、３７４ｂ、３７４ｃは、所望の領域に第５のパターニングによるマスクの形成を行い、該マスクに覆われていない領域をエッチングすることで形成することができる（図２７（Ａ）、（Ｂ）、（Ｃ）参照）。
また、開口部３７４ａは、導電層３０４ｂが露出するように形成する。また、開口部３７４ｂは、導電層３１０ｃが露出するように形成する。また、開口部３７４ｃは、導電層３１０ｅが露出するように形成する。
なお、開口部３７４ａ、３７４ｂ、３７４ｃの形成方法としては、例えば、ドライエッチング法を用いることができる。ただし、開口部３７４ａ、３７４ｂ、３７４ｃの形成方法としては、これに限定されず、ウエットエッチング法、またはドライエッチング法とウエットエッチング法を組み合わせた形成方法としてもよい。
次に、開口部３７４ａ、３７４ｂ、３７４ｃを覆うように絶縁層３１４上に導電層３１５を形成する（図２８（Ａ）、（Ｂ）、（Ｃ）参照）。
次に、導電層３１５を所望の領域に加工することで、導電層３１６ａ、３１６ｂを形成する。なお、導電層３１６ａ、３１６ｂの形成は、所望の領域に第６のパターニングによるマスクの形成を行い、該マスクに覆われていない領域をエッチングすることで形成することができる（図２９（Ａ）、（Ｂ）、（Ｃ）参照）。
以上の工程でトランジスタを有する駆動回路部１０４と、トランジスタを有する画素回路部１０８と、抵抗素子１１４と、を同一基板上に形成することができる。なお、本実施の形態に示す作製工程においては、第１乃至第６のパターニング、すなわち６枚のマスクでトランジスタ、及び容量素子、及び抵抗素子を同時に形成することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、本発明の一態様の表示装置について、図３０乃至図３５を用いて説明を行う。
図３０に示す表示装置は、図９に示す表示装置の変形例であり、図３１乃至図３５は、図３０に示す表示装置の作製方法を示す断面図である。
なお、図３０乃至図３５において、先の実施の形態に示す同様の箇所、または同様の機能を有する部分については、同様の符号を付し、その詳細の説明は省略する。
図３０に示す表示装置は、駆動回路部１０４と、画素回路部１０８と、抵抗素子１１４と、を有する。図３０に示す表示装置について、以下説明を行う。
（駆動回路部）
駆動回路部１０４は、基板３０２と、基板３０２上に形成された導電層３０４ａ、３０４ｂと、基板３０２、及び導電層３０４ａ、３０４ｂ上に形成された絶縁層３０５と、絶縁層３０５上に形成された絶縁層３０６と、絶縁層３０６上に形成され、導電層３０４ａと重畳する位置に形成された半導体層３０８ａと、絶縁層３０６、及び半導体層３０８ａ上に形成された導電層３１０ａ、３１０ｂと、絶縁層３０６上に形成された導電層３１０ｃと、半導体層３０８ａ、及び導電層３１０ａ、３１０ｂ、３１０ｃを覆うように形成された絶縁層３１２と、絶縁層３１２上に形成された絶縁層３１４と、絶縁層３１４上に形成された導電層３１６ａと、を有する。
なお、導電層３１６ａは、導電層３０４ｂと、導電層３１０ｃを接続する配線としての機能を有する。導電層３０４ｂは、絶縁層３０５、３０６、３１２、３１４に形成された開口部を介して、導電層３１０ｃは、絶縁層３１２、３１４に形成された開口部を介して、導電層３１６ａにより接続される。
（画素回路部）
画素回路部１０８は、基板３０２と、基板３０２上に形成された導電層３０４ｃと、基板３０２、及び導電層３０４ｃ上に形成された絶縁層３０５と、絶縁層３０５上に形成された絶縁層３０６と、絶縁層３０６上に形成され、導電層３０４ｃと重畳する位置に形成された半導体層３０８ｂと、絶縁層３０６上に形成された半導体層３０８ｃと、絶縁層３０６、及び半導体層３０８ｂ上に形成された導電層３１０ｄ、３１０ｅと、半導体層３０８ｂ、及び導電層３１０ｄ、３１０ｅを覆うように形成され、且つ半導体層３０８ｃの一部を覆う絶縁層３１２と、絶縁層３１２上に形成され、且つ半導体層３０８ｃ上に形成された絶縁層３１４と、絶縁層３１４上に形成され、且つ導電層３１０ｅに接続された導電層３１６ｂと、を有する。
なお、導電層３１６ｂは、絶縁層３１２、３１４に形成された開口部を介して、導電層３１０ｅに接続される。
（抵抗素子）
抵抗素子１１４は、基板３０２と、基板３０２上に形成された絶縁層３０５と、絶縁層３０５上に形成された絶縁層３０６と、絶縁層３０６上に形成された半導体層３０８ｄと、絶縁層３０６、及び半導体層３０８ｄ上に形成された導電層３１０ｆ、３１０ｇと、導電層３１０ｆ、３１０ｇ上に形成された絶縁層３１２と、絶縁層３１２、導電層３１０ｆ、３１０ｇ、及び半導体層３０８ｄ上に形成された絶縁層３１４と、を有する。
本実施の形態に示す表示装置は、先の実施の形態の図２４に示す表示装置との違いとして、開口部の形状が異なる。より、具体的には、導電層３１０ｃ、３１０ｅ上に形成される開口部は、図９に示す表示装置と同様に１回のエッチング工程により形成されることを特徴とする。また、導電層３０４ｂ上に形成される開口部は、２回のエッチング工程により形成されることを特徴とする。
図３０に示すように開口部の形状を変えることによって、以下のような効果を得ることができる。
１回目のエッチング工程により絶縁層の膜厚を調整することによって、２回目のエッチング工程により形成される開口の際に、深さ方向の異なる絶縁層のエッチングを好適に行うことができる。
なお、本実施の形態に示す表示装置は、駆動回路部１０４、及び画素回路部１０８が有するトランジスタと、抵抗素子１１４と、を同時に形成することができる。したがって、製造コスト等を増やさずに抵抗素子１１４を形成することが可能となる。
次に、図３０に示す表示装置の作製方法について、図３１乃至図３５を用いて、以下説明を行う。
なお、駆動回路部１０４の作製方法については、図３１（Ａ）、図３２（Ａ）、図３３（Ａ）、図３４（Ａ）、及び図３５（Ａ）に示し、画素回路部１０８の作製方法については、図３１（Ｂ）、図３２（Ｂ）、図３３（Ｂ）、図３４（Ｂ）、及び図３５（Ｂ）に示し、抵抗素子１１４の作製方法については、図３１（Ｃ）、図３２（Ｃ）、図３３（Ｃ）、図３４（Ｃ）、及び図３５（Ｃ）に示す。
まず、先の実施の形態の図１５に示す構造まで作製する。つまり、３枚のマスクを用いてパターニング、及びエッチングまで行った基板を作製する。
次に、絶縁層３１１を所望の領域に加工することで、開口部３７２ａ、３７２ｄ、３７２ｅを形成する。また、絶縁層３１１は、開口部３７２ａ、３７２ｄ、３７２ｅが形成された絶縁層３１２となる。なお、絶縁層３１２、及び開口部３７２ａ、３７２ｄ、３７２ｅの形成は、所望の領域に第４のパターニングによるマスクの形成を行い、該マスクに覆われていない領域をエッチングすることで、形成することができる。（図３１（Ａ）、（Ｂ）、（Ｃ）参照）。
なお、開口部３７２ａは、絶縁層３０５が露出するように形成する。また、開口部３７２ｄ、３７２ｅは、それぞれ、半導体層３０８ｃ、３０８ｄが露出するように形成する。開口部３７２ａ、３７２ｄ、３７２ｅの形成方法としては、例えば、ドライエッチング法を用いることができる。ただし、開口部３７２ａ、３７２ｄ、３７２ｅの形成方法としては、これに限定されず、ウエットエッチング法、またはドライエッチング法とウエットエッチング法を組み合わせた形成方法としてもよい。
次に、開口部３７２ａ、３７２ｄ、３７２ｅを覆い、且つ絶縁層３０５、３１２、及び半導体層３０８ｃ、３０８ｄ上に絶縁層３１３を形成する（図３２（Ａ）、（Ｂ）、（Ｃ）参照）。
絶縁層３１３は、外部からの不純物、例えば、水、アルカリ金属、アルカリ土類金属等が、酸化物半導体層へ拡散するのを防ぐ材料で形成される膜であり、更には水素を含む。このため、絶縁層３１３の水素が半導体層３０８ｃ、３０８ｄに拡散すると、該半導体層３０８ｃ、３０８ｄにおいて水素は酸素と結合し、キャリアである電子が生成される。この結果、半導体層３０８ｃ、３０８ｄは、導電性が高くなり透光性を有する導電層となる。
次に、絶縁層３１３を所望の領域に加工することで、開口部３７４ａ、３７６ａ、３７６ｂを形成する。また、絶縁層３１３は、開口部３７４ａ、３７６ａ、３７６ｂが形成された絶縁層３１４となる。なお、絶縁層３１４、及び開口部３７４ａ、３７６ａ、３７６ｂは、所望の領域に第５のパターニングによるマスクの形成を行い、該マスクに覆われていない領域をエッチングすることで形成することができる（図３３（Ａ）、（Ｂ）、（Ｃ）参照）。
また、開口部３７４ａは、導電層３０４ｂが露出するように形成する。また、開口部３７６ａは、導電層３１０ｃが露出するように形成する。また、開口部３７６ｂは、導電層３１０ｅが露出するように形成する。
なお、開口部３７４ａ、３７６ａ、３７６ｂの形成方法としては、例えば、ドライエッチング法を用いることができる。ただし、開口部３７４ａ、３７６ａ、３７６ｂの形成方法としては、これに限定されず、ウエットエッチング法、またはドライエッチング法とウエットエッチング法を組み合わせた形成方法としてもよい。
次に、開口部３７４ａ、３７６ａ、３７６ｂを覆うように絶縁層３１４上に導電層３１５を形成する（図３４（Ａ）、（Ｂ）、（Ｃ）参照）。
次に、導電層３１５を所望の領域に加工することで、導電層３１６ａ、３１６ｂを形成する。なお、導電層３１６ａ、３１６ｂの形成は、所望の領域に第６のパターニングによるマスクの形成を行い、該マスクに覆われていない領域をエッチングすることで形成することができる（図３５（Ａ）、（Ｂ）、（Ｃ）参照）。
以上の工程でトランジスタを有する駆動回路部１０４と、トランジスタを有する画素回路部１０８と、抵抗素子１１４と、を同一基板上に形成することができる。なお、本実施の形態に示す作製工程においては、第１乃至第６のパターニング、すなわち６枚のマスクでトランジスタ、容量素子及び抵抗素子を同時に形成することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、本発明の一態様の表示装置について、図３６乃至図４１を用いて説明を行う。
図３６に示す表示装置は、図９に示す表示装置の変形例であり、図３７乃至図４１は、図３６に示す表示装置の作製方法を示す断面図である。
なお、図３６乃至図４１において、先の実施の形態に示す同様の箇所、または同様の機能を有する部分については、同様の符号を付し、その詳細の説明は省略する。
図３６に示す表示装置は、駆動回路部１０４と、画素回路部１０８と、抵抗素子１１４と、を有する。図３６に示す表示装置について、以下説明を行う。
（駆動回路部）
駆動回路部１０４は、基板３０２と、基板３０２上に形成された導電層３０４ａ、３０４ｂと、基板３０２、及び導電層３０４ａ、３０４ｂ上に形成された絶縁層３０５と、絶縁層３０５上に形成された絶縁層３０６と、絶縁層３０６上に形成され、導電層３０４ａと重畳する位置に形成された半導体層３０８ａと、絶縁層３０６、及び半導体層３０８ａ上に形成された導電層３１０ａ、３１０ｂと、絶縁層３０６上に形成された導電層３１０ｃと、半導体層３０８ａ、及び導電層３１０ａ、３１０ｂ、３１０ｃを覆うように形成された絶縁層３１２と、絶縁層３１２上に形成された絶縁層３１４と、絶縁層３１４上に形成された導電層３１６ａと、を有する。
なお、導電層３１６ａは、導電層３０４ｂと、導電層３１０ｃを接続する配線としての機能を有する。導電層３０４ｂは、絶縁層３０５、３０６、３１２、３１４に形成された開口部を介して、導電層３１０ｃは、絶縁層３１２、３１４に形成された開口部を介して、導電層３１６ａにより接続される。
（画素回路部）
画素回路部１０８は、基板３０２と、基板３０２上に形成された導電層３０４ｃと、基板３０２、及び導電層３０４ｃ上に形成された絶縁層３０５と、絶縁層３０５上に形成された絶縁層３０６と、絶縁層３０６上に形成され、導電層３０４ｃと重畳する位置に形成された半導体層３０８ｂと、絶縁層３０５上に形成された半導体層３０８ｃと、絶縁層３０６、及び半導体層３０８ｂ上に形成された導電層３１０ｄ、３１０ｅと、半導体層３０８ｂ、３０８ｃ及び導電層３１０ｄ、３１０ｅを覆うように形成された絶縁層３１２と、絶縁層３１２上に形成された絶縁層３１４と、絶縁層３１４上に形成され、且つ導電層３１０ｅに接続された導電層３１６ｂと、を有する。
なお、導電層３１６ｂは、絶縁層３１２、３１４に形成された開口部を介して、導電層３１０ｅに接続される。
（抵抗素子１１４）
抵抗素子１１４は、基板３０２と、基板３０２上に形成された絶縁層３０５と、絶縁層３０５上に形成された絶縁層３０６と、絶縁層３０５上に形成された半導体層３０８ｄと、絶縁層３０６、及び半導体層３０８ｄ上に形成された導電層３１０ｆ、３１０ｇと、半導体層３０８ｄ、導電層３１０ｆ、３１０ｇ上に形成された絶縁層３１２と、絶縁層３１２上に形成された絶縁層３１４と、を有する。
本実施の形態に示す表示装置は、先の実施の形態の図９に示す表示装置との違いとして、開口部の形状が異なる。より具体的には、図３６に示す表示装置は、導電層３０４ｂ上に形成された開口部は、絶縁層３０６に形成された第１の開口部と、絶縁層３１４、３１２、３０６、３０５に形成された第２の開口部と、を有する。また、図３６に示す表示装置は、半導体層３０８ｃ、３０８ｄ上に形成された開口部は、絶縁層３０６に形成された開口部を有する。
また、本実施の形態に示す表示装置は、先の実施の形態の図９に示す表示装置との違いとして、半導体層３０８ｃ、３０８ｄに接する上部、及び下部の絶縁層の構成が異なる。具体的には、半導体層３０８ｃ、３０８ｄは、絶縁層３０５、及び絶縁層３１２と接して形成されることを特徴としている。
なお、本実施の形態に示す表示装置は、駆動回路部１０４、及び画素回路部１０８が有するトランジスタと、抵抗素子１１４と、を同時に形成することができる。したがって、製造コスト等を増やさずに抵抗素子１１４を形成することが可能となる。
次に、図３６に示す表示装置の作製方法について、図３７乃至図４１を用いて、以下説明を行う。
なお、駆動回路部１０４の作製方法については、図３７（Ａ）、図３８（Ａ）、図３９（Ａ）、図４０（Ａ）、及び図４１（Ａ）に示し、画素回路部１０８の作製方法については、図３７（Ｂ）、図３８（Ｂ）、図３９（Ｂ）、図４０（Ｂ）、及び図４１（Ｂ）に示し、抵抗素子１１４の作製方法については、図３７（Ｃ）、図３８（Ｃ）、図３９（Ｃ）、図４０（Ｃ）、及び図４１（Ｃ）に示す。
まず、先の実施の形態の図１０に示す構造まで作製する。つまり、１枚のマスクを用いてパターニング、及びエッチングまで行った基板を作製する。
次に、絶縁層３０６を所望の領域に加工することで、開口部３８２ａ、３８２ｂ、３８２ｃを形成する。なお、開口部３８２ａ、３８２ｂ、３８２ｃの形成は、所望の領域に第２のパターニングによるマスクの形成を行い、該マスクに覆われていない領域をエッチングすることで、形成することができる（図３７（Ａ）、（Ｂ）、（Ｃ）参照）。
なお、開口部３８２ａ、３８２ｂ、３８２ｃは、絶縁層３０５が露出するように形成する。開口部３８２ａ、３８２ｂ、３８２ｃの形成方法としては、例えば、ドライエッチング法を用いることができる。ただし、開口部３８２ａ、３８２ｂ、３８２ｃの形成方法としては、これに限定されず、ウエットエッチング法、またはドライエッチング法とウエットエッチング法を組み合わせた形成方法としてもよい。
次に、絶縁層３０５、３０６上に半導体層を形成し、該半導体層を所望の領域に加工することで、半導体層３０８ａ、３０８ｂ、３０８ｃ、３０８ｄを形成する。なお、半導体層３０８ａ、３０８ｂ、３０８ｃ、３０８ｄの形成は、所望の領域に第３のパターニングによるマスクの形成を行い、該マスクに覆われていない領域をエッチングすることで、形成することができる（図３８（Ａ）、（Ｂ）、（Ｃ）参照）。
なお、半導体層３０８ａ、３０８ｂは、絶縁層３０６上に形成され、半導体層３０８ｃ、３０８ｄは、絶縁層３０５上に形成される。なお、半導体層３０８ｃ、３０８ｄの一部、より詳しくは、開口部３８２ｂ、３８２ｃの外周部の領域は、絶縁層３０６上に形成される。
絶縁層３０５は、外部からの不純物、例えば、水、アルカリ金属、アルカリ土類金属等が、酸化物半導体層へ拡散するのを防ぐ材料で形成される膜であり、更には水素を含む。このため、絶縁層３０５の水素が半導体層３０８ｃ、３０８ｄに拡散すると、該半導体層３０８ｃ、３０８ｄにおいて水素は酸素と結合し、キャリアである電子が生成される。この結果、半導体層３０８ｃ、３０８ｄは、導電性が高くなり透光性を有する導電層となる。
次に、絶縁層３０５、３０６、及び半導体層３０８ａ、３０８ｂ、３０８ｃ、３０８ｄ上に導電層３１０ａ、３１０ｂ、３１０ｃ、３１０ｄ、３１０ｅ、３１０ｆ、３１０ｇ、及び絶縁層３１１、３１３を形成する（図３９（Ａ）、（Ｂ）、（Ｃ）参照）。
なお、導電層３１０ａ、３１０ｂ、３１０ｃ、３１０ｄ、３１０ｅ、３１０ｆ、３１０ｇ、及び絶縁層３１１、３１３の形成方法は、先の実施の形態に示す形成方法を参酌することで、形成することができる。
なお、導電層３１０ａ、３１０ｂ、３１０ｃ、３１０ｄ、３１０ｅ、３１０ｆ、３１０ｇの形成は、所望の領域に第４のパターニングによるマスクの形成を行い、該マスクに覆われていない領域をエッチングすることで形成することができる。
次に、絶縁層３１１、３１３を所望の領域に加工することで、開口部３８４ａ、３８４ｂ、３８４ｃを形成する。また、絶縁層３１１は、開口部３８４ａ、３８４ｂ、３８４ｃが形成された絶縁層３１２となり、絶縁層３１３は、開口部３８４ａ、３８４ｂ、３８４ｃが形成された絶縁層３１４となる。なお、絶縁層３１２、３１４、及び開口部３８４ａ、３８４ｂ、３８４ｃの形成は、所望の領域に第５のパターニングによるマスクの形成を行い、該マスクに覆われていない領域をエッチングすることで、形成することができる。（図４０（Ａ）、（Ｂ）、（Ｃ）参照）。
なお、開口部３８４ａは、導電層３０４ｂが露出するように形成する。また、開口部３８４ｂ、３８４ｃは、それぞれ、導電層３１０ｃ、３１０ｅが露出するように形成する。
開口部３８４ａ、３８４ｂ、３８４ｃの形成方法としては、例えば、ドライエッチング法を用いることができる。ただし、開口部３８４ａ、３８４ｂ、３８４ｃの形成方法としては、これに限定されず、ウエットエッチング法、またはドライエッチング法とウエットエッチング法を組み合わせた形成方法としてもよい。
次に、開口部３８４ａ、３８４ｂ、３８４ｃを覆い、且つ絶縁層３１４上に導電層３１６ａ、３１６ｂを形成する。（図４１（Ａ）、（Ｂ）、（Ｃ）参照）。
なお、導電層３１６ａ、３１６ｂの形成方法は、先の実施の形態に示す形成方法を参酌することで、形成することができる。
なお、導電層３１６ａ、３１６ｂの形成は、所望の領域に第６のパターニングによるマスクの形成を行い、該マスクに覆われていない領域をエッチングすることで形成することができる。
以上の工程でトランジスタを有する駆動回路部１０４と、トランジスタを有する画素回路部１０８と、抵抗素子１１４と、を同一基板上に形成することができる。なお、本実施の形態に示す作製工程においては、第１乃至第６のパターニング、すなわち６枚のマスクでトランジスタ、容量素子及び抵抗素子を同時に形成することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、本発明の一態様の表示装置について、図４２乃至図４４を用いて説明を行う。
図４２乃至図４４に示す表示装置は、図９に示す表示装置の変形例を示す断面図である。
なお、図４２乃至図４４において、先の実施の形態に示す同様の箇所、または同様の機能を有する部分については、同様の符号を付し、その詳細の説明は省略する。
まず、図４２に示す表示装置において、説明を行う。
図４２に示す表示装置は、駆動回路部１０４と、画素回路部１０８と、抵抗素子１１４と、を有する。図４２に示す表示装置の詳細について、以下説明を行う。
（駆動回路部）
駆動回路部１０４は、基板３０２と、基板３０２上に形成された導電層３０４ａ、３０４ｂと、基板３０２、及び導電層３０４ａ、３０４ｂ上に形成された絶縁層３０５と、絶縁層３０５上に形成された絶縁層３０６と、絶縁層３０６上に形成され、導電層３０４ａと重畳する位置に形成された半導体層３０８ａと、絶縁層３０６、及び半導体層３０８ａ上に形成された導電層３１０ａ、３１０ｂと、絶縁層３０６上に形成された導電層３１０ｃと、半導体層３０８ａ、及び導電層３１０ａ、３１０ｂ、３１０ｃを覆うように形成された絶縁層３１２と、絶縁層３１２上に形成された絶縁層３１４と、絶縁層３１４上に形成された導電層３１６ａと、を有する。
なお、導電層３１６ａは、導電層３０４ｂと、導電層３１０ｃを接続する配線としての機能を有する。導電層３０４ｂは、絶縁層３０５、３０６、３１２、３１４に形成された開口部を介して、導電層３１０ｃは、絶縁層３１２、３１４に形成された開口部を介して、導電層３１６ａにより接続される。
（画素回路部）
画素回路部１０８は、基板３０２と、基板３０２上に形成された導電層３０４ｃと、基板３０２、及び導電層３０４ｃ上に形成された絶縁層３０５と、絶縁層３０５上に形成された絶縁層３０６と、絶縁層３０６上に形成され、導電層３０４ｃと重畳する位置に形成された半導体層３０８ｂと、絶縁層３０５上に形成された半導体層３０８ｃと、絶縁層３０６、及び半導体層３０８ｂ上に形成された導電層３１０ｄ、３１０ｅと、半導体層３０８ｂ、３０８ｃ及び導電層３１０ｄ、３１０ｅを覆うように形成された絶縁層３１２と、絶縁層３１２上に形成された絶縁層３１４と、絶縁層３１４上に形成され、且つ導電層３１０ｅに接続された導電層３１６ｂと、を有する。
なお、導電層３１６ｂは、絶縁層３１２、３１４に形成された開口部を介して、導電層３１０ｅに接続される。
（抵抗素子）
抵抗素子１１４は、基板３０２と、基板３０２上に形成された絶縁層３０５と、絶縁層３０５上に形成された絶縁層３０６と、絶縁層３０５上に形成された半導体層３０８ｄと、絶縁層３０６、及び半導体層３０８ｄ上に形成された導電層３１０ｆ、３１０ｇと、半導体層３０８ｄ、導電層３１０ｆ、３１０ｇ上に形成された絶縁層３１２と、絶縁層３１２上に形成された絶縁層３１４と、を有する。
図４２に示す表示装置は、先の実施の形態の図３６に示す表示装置との違いとして、開口部の形状が異なる。より、具体的には、導電層３０４ｂ、３１０ｃ、３１０ｅ上に形成される開口部は、２回のエッチング工程により形成されることを特徴とする。
図４２に示すように開口部の形状を変えることによって、以下のような効果を得ることができる。
導電層３０４ｂ、３１０ｃ、３１０ｅの１回目のエッチング工程で形成される開口部の内側に絶縁層３１４が形成されており、開口部から入り込みうる不純物、例えば、水、アルカリ金属、アルカリ土類金属等が、内部に拡散することを抑制することができる。
次に、図４３に示す表示装置について、説明を行う。
図４３に示す表示装置は、駆動回路部１０４と、画素回路部１０８と、保護回路部１０６と、を有する。図４３に示す表示装置の詳細について、以下説明を行う。
（駆動回路部）
駆動回路部１０４は、基板３０２と、基板３０２上に形成された導電層３０４ａ、３０４ｂと、基板３０２、及び導電層３０４ａ、３０４ｂ上に形成された絶縁層３０５と、絶縁層３０５上に形成された絶縁層３０６と、絶縁層３０６上に形成され、導電層３０４ａと重畳する位置に形成された半導体層３０８ａと、絶縁層３０６、及び半導体層３０８ａ上に形成された導電層３１０ａ、３１０ｂと、絶縁層３０６上に形成された導電層３１０ｃと、半導体層３０８ａ、及び導電層３１０ａ、３１０ｂ、３１０ｃを覆うように形成された絶縁層３１２と、絶縁層３１２上に形成された絶縁層３１４と、絶縁層３１４上に形成された絶縁層３２４と、絶縁層３２４上に形成された導電層３１６ａと、を有する。
なお、導電層３１６ａは、導電層３０４ｂと、導電層３１０ｃを接続する配線としての機能を有する。導電層３０４ｂは、絶縁層３０５、３０６、３１２、３１４、３２４に形成された開口部を介して、導電層３１０ｃは、絶縁層３１２、３１４、３２４に形成された開口部を介して、導電層３１６ａにより接続される。
（画素回路部）
画素回路部１０８は、基板３０２と、基板３０２上に形成された導電層３０４ｃと、基板３０２、及び導電層３０４ｃ上に形成された絶縁層３０５と、絶縁層３０５上に形成された絶縁層３０６と、絶縁層３０６上に形成され、導電層３０４ｃと重畳する位置に形成された半導体層３０８ｂと、絶縁層３０５上に形成された半導体層３０８ｃと、絶縁層３０６、及び半導体層３０８ｂ上に形成された導電層３１０ｄ、３１０ｅと、半導体層３０８ｂ、３０８ｃ及び導電層３１０ｄ、３１０ｅを覆うように形成された絶縁層３１２と、絶縁層３１２上に形成された絶縁層３１４と、絶縁層３１４上に形成された絶縁層３２４と、絶縁層３２４上に形成され、且つ導電層３１０ｅに接続された導電層３１６ｂと、を有する。
なお、導電層３１６ｂは、絶縁層３１２、３１４、３２４に形成された開口部を介して、導電層３１０ｅに接続される。
（抵抗素子）
抵抗素子１１４は、基板３０２と、基板３０２上に形成された絶縁層３０５と、絶縁層３０５上に形成された絶縁層３０６と、絶縁層３０５上に形成された半導体層３０８ｄと、絶縁層３０６、及び半導体層３０８ｄ上に形成された導電層３１０ｆ、３１０ｇと、半導体層３０８ｄ、導電層３１０ｆ、３１０ｇ上に形成された絶縁層３１２と、絶縁層３１２上に形成された絶縁層３１４と、絶縁層３１４上に形成された絶縁層３２４と、を有する。
図４３に示す表示装置は、先の実施の形態の図９に示す表示装置との違いとして、絶縁層３１４上に形成された絶縁層３２４を有することを特徴とする。
絶縁層３１４上に絶縁層３２４を形成することによって、トランジスタ等に起因する凹凸等を平坦化することが可能となる。絶縁層３２４としては、例えば、有機シランガスを用いたＰＥ−ＣＶＤ法により形成した酸化シリコン膜を用いることができる。当該酸化シリコン膜は３００ｎｍ以上６００ｎｍ以下で設けることができる。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）などのシリコン含有化合物を用いることができる。
絶縁層３２４としては、有機シランガス及び酸素を用い、基板温度を２００℃以上５５０℃以下、好ましくは２２０℃以上５００℃以下、より好ましくは３００℃以上４５０℃以下としたＣＶＤ法により形成することができる。
また、絶縁層３２４として、感光性、非感光性の有機樹脂を適用でき、例えば、アクリル系樹脂、ベンゾシクロブテン系樹脂、エポキシ系樹脂、又はシロキサン系樹脂などを用いることができる。感光性の有機樹脂を用いることで、開口部における側面を湾曲させることが可能であり、開口部における段差を緩やかにすることができる。
また、絶縁層３１４上に絶縁層３２４を設けると、容量素子１３３＿１の誘電体膜として機能する絶縁層３１４は、窒化絶縁膜で形成されるが、窒化絶縁膜は、酸化シリコンなどの酸化絶縁膜に比べて、比誘電率が高く、内部応力が大きい傾向を有する。そのため、容量素子１３３＿１の誘電体膜として絶縁層３２４を用いずに絶縁層３１４だけを用いる場合、絶縁層３１４の膜厚が小さいと容量素子１３３＿１の容量値が大きくなりすぎてしまい、画像信号の画素への書き込みの速度を低消費電力にて高めることが難しくなる。逆に、絶縁層３１４の膜厚が大きいと、内部応力が大きくなりすぎてしまい、トランジスタのしきい値電圧が変動するなど、電気特性の悪化を招く。また、絶縁層３１４の内部応力が大きくなりすぎると、絶縁層３１４が基板３０２から剥離しやすくなり、歩留りが低下する。しかし、絶縁層３１４よりも比誘電率の低い絶縁層３２４を、絶縁層３１４と共に、画素の容量素子の誘電体膜として用いることで、絶縁層３１４の膜厚を大きくすることなく、誘電体膜の誘電率を所望の値に調整することができる。
次に、図４４に示す表示装置について、以下説明する。
図４４に示す表示装置は、駆動回路部１０４と、画素回路部１０８と、保護回路部１０６と、を有する。図４４に示す表示装置の詳細について、以下説明を行う。
（駆動回路部）
駆動回路部１０４は、基板３０２と、基板３０２上に形成された導電層３０４ａ、３０４ｂと、基板３０２、及び導電層３０４ａ、３０４ｂ上に形成された絶縁層３０５と、絶縁層３０５上に形成された絶縁層３０６と、絶縁層３０６上に形成され、導電層３０４ａと重畳する位置に形成された半導体層３０８ａと、絶縁層３０６、及び半導体層３０８ａ上に形成された導電層３１０ａ、３１０ｂと、絶縁層３０６上に形成された導電層３１０ｃと、半導体層３０８ａ、及び導電層３１０ａ、３１０ｂ、３１０ｃを覆うように形成された絶縁層３１２と、絶縁層３１２上に形成された絶縁層３１４と、絶縁層３１４上に形成された導電層３１６ａと、を有する。
なお、導電層３１６ａは、導電層３０４ｂと、導電層３１０ｃを接続する配線としての機能を有する。導電層３０４ｂは、絶縁層３０５、３０６に形成された開口部を介して、導電層３１０ｃは、絶縁層３１２、３１４に形成された開口部を介して、導電層３１６ａにより接続される。
（画素回路部）
画素回路部１０８は、基板３０２と、基板３０２上に形成された導電層３０４ｃと、基板３０２、及び導電層３０４ｃ上に形成された絶縁層３０５と、絶縁層３０５上に形成された絶縁層３０６と、絶縁層３０６上に形成され、導電層３０４ｃと重畳する位置に形成された半導体層３０８ｂと、絶縁層３０５上に形成された半導体層３０８ｃと、絶縁層３０６、及び半導体層３０８ｂ上に形成された導電層３１０ｄ、３１０ｅと、半導体層３０８ｂ、３０８ｃ及び導電層３１０ｄ、３１０ｅを覆うように形成された絶縁層３１２と、絶縁層３１２上に形成された絶縁層３１４と、絶縁層３１４上に形成され、且つ導電層３１０ｅに接続された導電層３１６ｂと、を有する。
なお、導電層３１６ｂは、絶縁層３１２、３１４に形成された開口部を介して、導電層３１０ｅに接続される。
（抵抗素子）
抵抗素子１１４は、基板３０２と、基板３０２上に形成された絶縁層３０５と、絶縁層３０５上に形成された絶縁層３０６と、絶縁層３０５上に形成された半導体層３０８ｄと、絶縁層３０６、及び半導体層３０８ｄ上に形成された導電層３１０ｆ、３１０ｇと、半導体層３０８ｄ、導電層３１０ｆ、３１０ｇ上に形成された絶縁層３１２と、絶縁層３１２上に形成された絶縁層３１４と、を有する。
図４４に示す表示装置は、先の実施の形態の図９に示す表示装置との違いとして、開口部の形状が異なる。具体的には、図４４に示す表示装置においては、導電層３１６ａ、３１６ｂの下方に形成される絶縁層３１２が形成されない構成を特徴としている。
なお、本実施の形態に示す表示装置は、駆動回路部１０４、及び画素回路部１０８が有するトランジスタと、抵抗素子１１４と、を同時に形成することができる。したがって、製造コスト等を増やさずに抵抗素子１１４を形成することが可能となる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態８）
本実施の形態においては、実施の形態１の図１（Ａ）に示す表示装置の駆動回路部１０４、画素回路部１０８に用いることのできるトランジスタの構成について図４５を用いて以下説明を行う。
図４５（Ａ）に示すトランジスタは、基板３０２上に形成された導電層３０４ａと、基板３０２及び導電層３０４ａ上に形成された絶縁層３０５、３０６と、絶縁層３０６上に形成された酸化物積層３８０と、絶縁層３０６及び酸化物積層３８０上に形成された導電層３１０ａ、３１０ｂと、を有する。また、図４５（Ａ）に示すトランジスタは、該トランジスタ上、より詳しくは、酸化物積層３８０、及び導電層３１０ａ、３１０ｂ上に形成された絶縁層３１２、３１４を含む構成としても良い。
なお、基板３０２、導電層３０４ａ、絶縁層３０５、３０６、及び導電層３１０ａ、３１０ｂについては、先の実施の形態の記載を援用することができる。
また、導電層３１０ａ、３１０ｂに用いる導電膜の種類によっては、酸化物積層３８０の一部から酸素を奪い、または混合層を形成し、酸化物積層３８０中に一対のｎ型領域３８２を形成することがある。図４５（Ａ）において、ｎ型領域３８２は、酸化物積層３８０中の導電層３１０ａ、３１０ｂと接する界面近傍の領域に形成されうる。なお、ｎ型領域３８２は、ソース領域及びドレイン領域として機能することができる。
また、図４５（Ａ）に示すトランジスタは、導電層３０４ａがゲート電極として機能し、導電層３１０ａがソース電極またはドレイン電極として機能し、導電層３１０ｂがソース電極またはドレイン電極として機能する。
また、図４５（Ａ）に示すトランジスタは、導電層３０４ａと重畳する領域の酸化物積層３８０の導電層３１０ａと導電層３１０ｂとの間隔をチャネル長という。また、チャネル形成領域とは、酸化物積層３８０において、導電層３０４ａと重畳し、且つ導電層３１０ａと導電層３１０ｂに挟まれる領域をいう。また、チャネルとは、チャネル形成領域において、電流が主として流れる領域をいう。また、チャネル形成領域とは、チャネル領域を含む領域であり、ここでは酸化物積層３８０がチャネル形成領域に相当する。
ここで、酸化物積層３８０の詳細について、図４５（Ｂ）を用いて詳細に説明を行う。
図４５（Ｂ）は、図４５（Ａ）に示す酸化物積層３８０の破線で囲まれた領域の拡大図である。酸化物積層３８０は、酸化物半導体層３８０ａと、酸化物層３８０ｂと、を有する。
酸化物半導体層３８０ａは、少なくともインジウム（Ｉｎ）、亜鉛（Ｚｎ）及びＭ（Ａｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物で表記される層を含むことが好ましい。なお、酸化物半導体層３８０ａは、先の実施の形態に示す半導体層３０８ａ、３０８ｂ、３０８ｃ、３０８ｄに用いることのできる酸化物半導体材料、または形成方法等を適宜援用することができる。
酸化物層３８０ｂは、酸化物半導体層３８０ａを構成する元素の一種以上から構成され、伝導帯下端のエネルギーが酸化物半導体層３８０ａよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上又は０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下又は０．４ｅＶ以下真空準位に近い酸化物膜である。このとき、ゲート電極として機能する導電層３０４ａに電界を印加すると、酸化物積層３８０のうち、伝導帯下端のエネルギーが小さい酸化物半導体層３８０ａにチャネルが形成される。すなわち、酸化物半導体層３８０ａと絶縁層３０６との間に酸化物層３８０ｂを有することによって、トランジスタのチャネルを絶縁層３１２と接しない酸化物半導体層３８０ａに形成することができる。
また、酸化物半導体層３８０ａを構成する元素の一種以上から酸化物層３８０ｂが構成されるため、酸化物半導体層３８０ａと酸化物層３８０ｂとの間において、界面散乱が起こりにくい。したがって、酸化物半導体層３８０ａと酸化物層３８０ｂとの間において、キャリアの動きが阻害されないため、トランジスタの電界効果移動度が高くなる。また、酸化物半導体層３８０ａと酸化物層３８０ｂとの間に界面準位を形成しにくい。酸化物半導体層３８０ａと酸化物層３８０ｂとの間に界面準位があると、該界面をチャネルとしたしきい値電圧の異なる第２のトランジスタが形成され、トランジスタの見かけ上のしきい値電圧が変動することがある。したがって、酸化物層３８０ｂを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
酸化物層３８０ｂとしてはＩｎ−Ｍ−Ｚｎ酸化物（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記され、酸化物半導体層３８０ａよりもＭの原子数比が高い酸化物層を含む。具体的には、酸化物層３８０ｂとして、酸化物半導体層３８０ａよりも前述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物層を用いる。前述の元素はインジウムよりも酸素と強く結合するため、酸素欠損が酸化物層に生じることを抑制する機能を有する。即ち、酸化物層３８０ｂは酸化物半導体層３８０ａよりもよりも酸素欠損が生じにくい酸化物層である。
つまり、酸化物半導体層３８０ａ、酸化物層３８０ｂが、少なくともインジウム、亜鉛及びＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき酸化物層３８０ｂをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体層３８０ａをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体層３８０ａにおいて、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
なお、酸化物半導体層３８０ａがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、酸化物層３８０ｂがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。
酸化物半導体層３８０ａ、及び酸化物層３８０ｂには、例えば、インジウム、亜鉛及びガリウムを含んだ酸化物半導体を用いることができる。具体的には、酸化物半導体層３８０ａとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、又はその近傍の原子数比を有する金属酸化物ターゲットを用いて形成することができ、酸化物層３８０ｂとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：６：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：６：１０［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、又はその近傍の原子数比を有する金属酸化物ターゲットを用いて形成することができる。
また、酸化物半導体層３８０ａの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物層３８０ｂの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。
次に、酸化物積層３８０のバンド構造について、図４５（Ｃ）、（Ｄ）を用いて説明する。
例として、酸化物半導体層３８０ａとしてエネルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物層３８０ｂとしてエネルギーギャップが３．５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物とする。エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。
酸化物半導体層３８０ａ及び酸化物層３８０ｂの真空準位と価電子帯上端のエネルギー差（イオン化ポテンシャルともいう。）は、それぞれ８ｅＶ及び８．２ｅＶであった。なお、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
したがって、酸化物半導体層３８０ａ及び酸化物層３８０ｂの真空準位と伝導帯下端のエネルギー差（電子親和力ともいう。）は、それぞれ４．８５ｅＶ及び４．７ｅＶである。
図４５（Ｃ）は、酸化物積層３８０のバンド構造の一部を模式的に示している。ここでは、酸化物積層３８０に酸化シリコン膜を接して設けた場合について説明する。なお、図４５（Ｃ）に表すＥｃＩ１は酸化シリコン膜の伝導帯下端のエネルギーを示し、ＥｃＳ１は酸化物半導体層３８０ａの伝導帯下端のエネルギーを示し、ＥｃＳ２は酸化物層３８０ｂの伝導帯下端のエネルギーを示し、ＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギーを示す。また、ＥｃＩ１は、図４５（Ａ）において、絶縁層３０６に相当し、ＥｃＩ２は、図４５（Ａ）において、絶縁層３１２に相当する。
図４５（Ｃ）に示すように、酸化物半導体層３８０ａ及び酸化物層３８０ｂにおいて、伝導帯下端のエネルギーは障壁が無くなだらかに変化する。換言すると、連続的に変化するともいうことができる。これは、酸化物層３８０ｂは、酸化物半導体層３８０ａと共通の元素を含み、酸化物半導体層３８０ａ及び酸化物層３８０ｂの間で、酸素が相互に移動することで混合層が形成されるためであるということができる。
図４５（Ｃ）より、酸化物積層３８０の酸化物半導体層３８０ａがウェル（井戸）となり、酸化物積層３８０を用いたトランジスタにおいて、チャネル領域が酸化物半導体層３８０ａに形成されることがわかる。なお、酸化物積層３８０は、伝導帯下端のエネルギーが連続的に変化しているため、酸化物半導体層３８０ａと酸化物層３８０ｂとが連続接合している、ともいえる。
なお、図４５（Ｃ）に示すように、酸化物層３８０ｂと、絶縁層３１２との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得るものの、酸化物層３８０ｂが設けられることにより、酸化物半導体層３８０ａと該トラップ準位とを遠ざけることができる。ただし、ＥｃＳ１とＥｃＳ２とのエネルギー差が小さい場合、酸化物半導体層３８０ａの電子が該エネルギー差を超えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁層界面にマイナスの電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。したがって、ＥｃＳ１とＥｃＳ２とのエネルギー差を、０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変動が低減され、安定した電気特性となるため好適である。
また、図４５（Ｄ）は、酸化物積層３８０のバンド構造の一部を模式的に示し、図４５（Ｃ）に示すバンド構造の変形例である。ここでは、酸化物積層３８０に酸化シリコン膜を接して設けた場合について説明する。なお、図４５（Ｄ）に表すＥｃＩ１は酸化シリコン膜の伝導帯下端のエネルギーを示し、ＥｃＳ１は酸化物半導体層３８０ａの伝導帯下端のエネルギーを示し、ＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギーを示す。また、ＥｃＩ１は、図４５（Ａ）において、絶縁層３０６に相当し、ＥｃＩ２は、図４５（Ａ）において、絶縁層３１２に相当する。
図４５（Ａ）に示すトランジスタにおいて、導電層３１０ａ、３１０ｂの形成時に酸化物積層３８０の上方、すなわち酸化物層３８０ｂがエッチングされる場合がある。しかし、酸化物半導体層３８０ａの上面は、酸化物層３８０ｂの成膜時に酸化物半導体層３８０ａと酸化物層３８０ｂの混合層が形成される場合がある。
例えば、酸化物半導体層３８０ａが、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、またはＩｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の金属酸化物ターゲットを用いて形成されたＩｎ−Ｇａ−Ｚｎ酸化物であり、酸化物層３８０ｂが、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、またはＩｎ：Ｇａ：Ｚｎ＝１：６：４［原子数比］の金属酸化物ターゲットを用いて形成されたＩｎ−Ｇａ−Ｚｎ酸化物である場合、酸化物半導体層３８０ａよりも酸化物層３８０ｂのＧａの含有量が多いため、酸化物半導体層３８０ａの上面には、ＧａＯｘ層または酸化物半導体層３８０ａよりもＧａを多く含む混合層が形成されうる。
したがって、酸化物層３８０ｂがエッチングされた場合においても、ＥｃＳ１のＥｃＩ２側の伝導帯下端のエネルギーが高くなり、図４５（Ｄ）に示すバンド構造のようになる場合がある。
図４５（Ｄ）に示すバンド構造のようになる場合、チャネル領域の断面観察時において、酸化物積層３８０は、酸化物半導体層３８０ａのみと見かけ上観察される場合がある。しかしながら、実質的には、酸化物半導体層３８０ａ上には、酸化物半導体層３８０ａよりもＧａを多く含む混合層が形成されているため、該混合層を１．５層として、捉えることができる。なお、該混合層は、例えば、ＥＤＸ分析等によって、酸化物積層３８０に含有する元素を測定した場合、酸化物半導体層３８０ａの上方の組成を分析することで確認することができる。例えば、酸化物半導体層３８０ａの上方の組成が、酸化物半導体層３８０ａ中の組成よりもＧａの含有量が多い構成となることで確認することができる。
なお、本実施の形態においては、酸化物積層３８０は、酸化物半導体層３８０ａと、酸化物層３８０ｂと、の２層の積層構造について、例示したが、これに限定されず、例えば、３層以上の積層構造とすることができる。３層構造としては、例えば、本実施の形態に示す酸化物積層３８０の下層、すなわち酸化物半導体層３８０ａの下層に、さらに１層設ける構成としてもよい。酸化物半導体層３８０ａの下層に設ける膜の構成としては、例えば、酸化物層３８０ｂと同様の構成を適用することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態９）
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体膜について、電子線回折パターンの観察結果を説明する。
まず、酸化物半導体膜として、ＣＡＡＣ−ＯＳ膜について、図６２乃至図７０を用いて、以下説明を行う。
本実施の形態に用いるＣＡＡＣ−ＯＳ膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）である金属酸化物ターゲット、および酸素を含む成膜ガスを用いたスパッタリング法で形成したＩｎ−Ｇａ−Ｚｎ系酸化物膜である。当該ＣＡＡＣ−ＯＳ膜の作製方法等の詳細な説明は、先の実施の形態の記載を参照することができる。
図６２にＣＡＡＣ−ＯＳ膜の断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ（透過型電子顕微鏡））像を示す。また、図６３に図６２のポイント１乃至ポイント４において電子線回折を用いて測定した電子線回折パターンを示す。
図６２に示す断面ＴＥＭ画像は、透過型電子顕微鏡（日立ハイテクノロジーズ製「Ｈ−９０００ＮＡＲ」）を用い、加速電圧を３００ｋＶ、倍率２００万倍で撮影した画像である。また、図６３に示す電子線回折パターンは、透過型電子顕微鏡（日立ハイテクノロジーズ製「ＨＦ−２０００」）を用い、加速電圧を２００ｋＶ、ビーム径を約１ｎｍφまたは約５０ｎｍφとした電子線回折パターンである。なお、ビーム径が１０ｎｍφ以下とした電子線回折を、以下では、極微電子線回折と呼ぶ。また、ビーム径を約１ｎｍφとした場合の電子線回折での測定範囲は、５ｎｍφ以上１０ｎｍφ以下である。
図６２に示すポイント１（膜表面側）、ポイント２（膜中央）、ポイント３（膜下地側）における電子線回折パターンが図６３（Ａ）、（Ｂ）、（Ｃ）にそれぞれ対応しており、電子ビーム径を約１ｎｍφとした電子線回折パターンである。また、図６２に示すポイント４（膜全体）における電子線回折パターンが図６３（Ｄ）であり、電子ビーム径を約５０ｎｍφとした電子線回折パターンである。
ポイント１（膜表面側）およびポイント２（膜中央）の電子線回折パターンは、スポット（輝点）によるパターンの形成が確認できるが、ポイント３（膜下地側）では、ややパターンが崩れている。これは、ＣＡＡＣ−ＯＳ膜の膜厚方向において、結晶状態が異なることを示唆している。なお、ポイント４（膜全体）においては、スポット（輝点）によるパターンの形成が確認できることから、膜全体としてはＣＡＡＣ−ＯＳ膜である、または、ＣＡＡＣ−ＯＳ膜を含む膜であるということができる。
図６４は、図６２におけるポイント１（膜表面側）の近傍の拡大写真である。層間絶縁膜であるＳｉＯＮ膜との界面までＣＡＡＯ−ＯＳ膜の配向性を示す明瞭な格子像を確認することができる。
図６５（Ａ）、（Ｂ）は、図６２の断面ＴＥＭ観察に用いたＣＡＡＣ−ＯＳ膜とは異なるＣＡＡＣ−ＯＳ膜の断面ＴＥＭ写真とＸ線回折スペクトルである。ＣＡＡＣ−ＯＳ膜は様々な形態があり、図６５（Ｂ）に示すような２θ＝３１°近傍に結晶成分を示すピークＡが現れる。なお、当該ピークは明瞭に現れない場合もある。
図６５（Ａ）のＣＡＡＣ−ＯＳ膜に同心円で示す領域において、電子線のビーム径を１ｎｍφ、２０ｎｍφ、５０ｎｍφ、７０ｎｍφとして、電子線回折を行った結果を図６６（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示す。電子線のビーム径が１ｎｍφにおいては、図６３（Ａ）、（Ｂ）と同様に明瞭なスポット（輝点）によるパターンの形成を確認することができる。電子線のビーム径を大きくしていくとスポット（輝点）がやや不明瞭になるが、回折パターンは確認することができ、膜全体としてはＣＡＡＣ−ＯＳ膜である、またはＣＡＡＣ−ＯＳ膜を含む膜であるということができる。
図６７（Ａ）、（Ｂ）は、図６５（Ａ）の断面ＴＥＭ観察に用いたＣＡＡＣ−ＯＳ膜を４５０℃でアニールした後の断面ＴＥＭ写真とＸ線回折スペクトルである。
図６７（Ａ）のＣＡＡＣ−ＯＳ膜に同心円で示す領域において、電子線のビーム径を１ｎｍφ、２０ｎｍφ、５０ｎｍφ、７０ｎｍφとして、電子線回折を行った結果を図６８（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示す。図６６に示した結果と同様に、電子線のビーム径が１ｎｍφにおいては、明瞭なスポット（輝点）によるパターンの形成を確認することができる。また、電子線のビーム径を大きくしていくとスポット（輝点）がやや不明瞭になるが、回折パターンは確認することができ、膜全体としてはＣＡＡＣ−ＯＳ膜である、またはＣＡＡＣ−ＯＳ膜を含む膜であるということができる。
図６９（Ａ）、（Ｂ）は、図６２の断面ＴＥＭ写真に用いたＣＡＡＣ−ＯＳ膜、および図６５（Ａ）の断面ＴＥＭ観察に用いたＣＡＡＣ−ＯＳ膜とは異なるＣＡＡＣ−ＯＳ膜の断面ＴＥＭ写真とＸ線回折スペクトルである。ＣＡＡＣ−ＯＳ膜は様々な形態があり、図６９（Ｂ）に示すように２θ＝３１°近傍に結晶成分を示すピークＡが現れるとともに、スピネル結晶構造に由来するピークＢが現れる場合もある。
図６９（Ａ）のＣＡＡＣ−ＯＳ膜に同心円で示す領域において、電子線のビーム径を１ｎｍφ、２０ｎｍφ、５０ｎｍφ、９０ｎｍφとして、電子線回折を行った結果を図７０（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示す。電子線のビーム径が１ｎｍφにおいては、明瞭なスポット（輝点）によるパターンの形成を確認することができる。また、電子線のビーム径を大きくしていくとスポット（輝点）がやや不明瞭になるが、回折パターンは確認することができる。また、ビーム径９０ｎｍφでは、より明瞭なスポット（輝点）を確認することができる。したがって、膜全体としてはＣＡＡＣ−ＯＳ膜である、またはＣＡＡＣ−ＯＳ膜を含む膜であるということができる。
次に、酸化物半導体膜として、ナノ結晶酸化物半導体膜について、図７１乃至図７７を用いて、以下説明を行う。
ナノ結晶酸化物半導体膜は、ビーム径が１０ｎｍφ以下とした電子線回折（極微電子線回折）を用いた電子線回折パターンにおいて、非晶質状態を示すハローパターンとも、特定の面に配向した結晶状態を示す規則性を有するスポットとも異なり、方向性を持たないスポットが観察される酸化物半導体膜である。
図７１（Ａ）にナノ結晶酸化物半導体膜の断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ（透過型電子顕微鏡））像を示す。また、図７１（Ｂ）に図７１（Ａ）のポイント１において極微電子線回折を用いて測定した電子線回折パターンを、図７１（Ｃ）に図７１（Ａ）のポイント２において極微電子線回折を用いて測定した電子線回折パターンを、図７１（Ｄ）に図７１（Ａ）のポイント３において極微電子線回折を用いて測定した電子線回折パターンをそれぞれ示す。
図７１では、ナノ結晶酸化物半導体膜の一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜を石英ガラス基板上に膜厚５０ｎｍで成膜した試料を用いる。図７１に示すナノ結晶酸化物半導体膜の成膜条件は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）である酸化物ターゲットを用いて、酸素雰囲気下（流量４５ｓｃｃｍ）、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、基板温度を室温とした。そして、成膜したナノ結晶酸化物半導体膜を１００ｎｍ以下（例えば、４０ｎｍ±１０ｎｍ）の幅に薄片化し、断面ＴＥＭ像及び極微電子線回折による電子線回折パターンを得た。
図７１（Ａ）は、透過型電子顕微鏡（日立ハイテクノロジーズ製「Ｈ−９０００ＮＡＲ」）を用い、加速電圧を３００ｋＶ、倍率２００万倍として撮影したナノ結晶酸化物半導体膜の断面ＴＥＭ像である。また、図７１（Ｂ）乃至図７１（Ｄ）は、透過型電子顕微鏡（日立ハイテクノロジーズ製「ＨＦ−２０００」）を用い、加速電圧を２００ｋＶ、ビーム径を約１ｎｍφとして極微電子線回折によって得られた電子線回折パターンである。なお、ビーム径を約１ｎｍφとした場合の極微電子線回折での測定範囲は、５ｎｍφ以上１０ｎｍφ以下である。
図７１（Ｂ）に示すように、ナノ結晶酸化物半導体膜は、極微電子線回折を用いた電子線回折パターンにおいて、円周状に配置された複数のスポット（輝点）が観察される。換言すると、ナノ結晶酸化物半導体膜は、円周状（同心円状）に分布した複数のスポットが観察されるともいえる。または、円周状に分布した複数のスポットが複数の同心円を形成するともいえる。
また、石英ガラス基板との界面近傍である図７１（Ｄ）及び、ナノ結晶酸化物半導体膜の膜厚方向中央部の図７１（Ｃ）においても図７１（Ｂ）と同様に円周状に分布した複数のスポットが観察される。図７１（Ｃ）において、メインスポットから円周状スポットまでの距離は、３．８８／ｎｍから４．９３／ｎｍであった。面間隔に換算すると、０．２０３ｎｍから０．２５７ｎｍである。
図７１の極微電子線回折パターンより、ナノ結晶酸化物半導体膜は、面方位が不規則であって且つ大きさの異なる結晶部が複数混在する膜であることがわかる。
次いで、図７２（Ａ）にナノ結晶酸化物半導体膜の平面ＴＥＭ像を示す。また、図７２（Ｂ）に図７２（Ａ）において円で囲んだ領域を、制限視野電子線回折を用いて測定した電子線回折パターンを示す。
図７２では、ナノ結晶酸化物半導体膜の一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜を石英ガラス基板上に膜厚３０ｎｍで成膜した試料を用いる。図７２に示すナノ結晶酸化物半導体膜の成膜条件は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）である酸化物ターゲットを用いて、酸素雰囲気下（流量４５ｓｃｃｍ）、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、基板温度を室温とした。そして、試料を薄片化し、ナノ結晶酸化物半導体膜の平面ＴＥＭ像及び電子線回折による電子線回折パターンを得た。
図７２（Ａ）では、透過型電子顕微鏡（日立ハイテクノロジーズ製「Ｈ−９０００ＮＡＲ」）を用い、加速電圧を３００ｋＶ、倍率５０万倍として撮影したナノ結晶酸化物半導体膜の平面ＴＥＭ写真である。また、図７２（Ｂ）では、制限視野を３００ｎｍφとして電子線回折によって得られた電子線回折パターンである。なお、電子線の広がりを考慮すると、測定範囲は、３００ｎｍφ以上である。
図７２（Ｂ）に示すように、ナノ結晶酸化物半導体膜は、極微電子線回折よりも測定範囲の広い制限視野電子線回折を用いた電子線回折パターンでは、極微電子線回折によって観察された複数のスポットがみられず、ハローパターンが観察される。
次に、図７３に、図７１及び図７２の電子線回折パターンにおける回折強度の分布を概念的に示す。図７３（Ａ）は、図７１（Ｂ）乃至図７１（Ｄ）に示す極微電子線回折パターンにおける回折強度の分布の概念図である。また、図７３（Ｂ）は、図７２（Ｂ）に示す制限視野電子線回折パターンにおける回折強度の分布の概念図である。また、図７３（Ｃ）は単結晶構造または多結晶構造の電子線回折パターンにおける回折強度の分布の概念図である。
図７３において、縦軸はスポットなどの分布を表す電子線回折強度（任意単位）、横軸はメインスポットからの距離を示す。
図７３（Ｃ）に示す単結晶構造または多結晶構造においては、結晶部が配向する面の面間隔（ｄ値）に応じた、メインスポットからの特定の距離にスポットがみられる。
一方、図７１に示すようにナノ結晶酸化物半導体膜の極微電子線回折パターンで観察される複数のスポットによって形成された円周状の領域は、比較的大きい幅を有する。よって、図７３（Ａ）は離散的な分布を示す。また、極微電子線回折パターンにおいて、同心円状の領域間に明確なスポットとならないものの輝度の高い領域が存在することがわかる。
また、図７３（Ｂ）に示すように、ナノ結晶酸化物半導体膜の制限視野電子線回折パターンにおける電子線回折強度分布は、連続的な強度分布を示す。図７３（Ｂ）は、図７３（Ａ）に示す電子線回折強度分布を広範囲で観察した結果と近似可能であるため、複数のスポットが重なってつながり、連続的な強度分布が得られたものと考察できる。
図７３（Ａ）乃至図７３（Ｃ）に示すように、ナノ結晶酸化物半導体膜は、面方位が不規則であって且つ大きさの異なる結晶部が複数混在する膜であり、且つ、その結晶部は、制限視野電子線回折パターンにおいてはスポットが観察されない程度に、極微細であることが示唆される。
複数のスポットが観察された図７１において、ナノ結晶酸化物半導体膜は５０ｎｍ以下に薄片化されている。また電子線のビーム径は１ｎｍφに収束されているため、その測定範囲は５ｎｍ以上１０ｎｍ以下である。よって、ナノ結晶酸化物半導体膜に含まれる結晶部は、５０ｎｍ以下であり、例えば、１０ｎｍ以下、または５ｎｍ以下であることが推測される。
ここで、図７４に、石英ガラス基板における極微電子線回折パターンを示す。図７４の測定条件は、図７１（Ｂ）乃至図７１（Ｄ）に示す電子線回折パターンと同様とした。
図７４に示すように、非晶質構造を有する石英ガラス基板では、特定のスポットを有さず、メインスポットから輝度が連続的に変化するハローパターンが観測される。このように、非晶質構造を有する膜においては、極微小な領域の電子線回折を行ったとしても、ナノ結晶酸化物半導体膜で観察されるような円周状に分布した複数のスポットが観察されない。従って、図７１（Ｂ）乃至図７１（Ｄ）で観察される円周状に分布した複数のスポットは、ナノ結晶酸化物半導体膜に特有のものであることが確認される。
また、図７５に、図７１（Ａ）に示すポイント２において、ビーム径を約１ｎｍφに収束した電子線を１分間照射した後に、測定を行った電子線回折パターンを示す。
図７５に示す電子線回折パターンは、図７１（Ｃ）に示す電子線回折パターンと同様に、円周状に分布した複数のスポットが観察され、両者の測定結果に特段の相違点は確認されない。このことは、図７１（Ｃ）の電子線回折パターンで確認された結晶部は、酸化物半導体膜の成膜時から存在していることを意味しており、収束した電子線を照射したことで結晶部が形成されたものではないことを意味する。
次に、図７６に、図７１（Ａ）に示す断面ＴＥＭ像の部分拡大図を示す。図７６（Ａ）は、図７１（Ａ）のポイント１近傍（ナノ結晶酸化物半導体膜表面）を、倍率８００万倍で観察した断面ＴＥＭ像である。また、図７６（Ｂ）は、図７１（Ａ）のポイント２近傍（ナノ結晶酸化物半導体膜の膜厚方向中央部）を、倍率８００万倍で観察した断面ＴＥＭ像である。
図７６に示す断面ＴＥＭ像からは、ナノ結晶酸化物半導体膜において結晶構造が明確には確認できない。
また、図７１及び図７２の観察に用いた、石英ガラス基板上に本実施の形態のナノ結晶酸化物半導体膜が成膜された試料をＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）を用いて分析した。図７７にｏｕｔ−ｏｆ−ｐｌａｎｅ法を用いてＸＲＤスペクトルを測定した結果を示す。
図７７において、縦軸はＸ線回折強度（任意単位）であり、横軸は回折角２θ（ｄｅｇ．）である。なお、ＸＲＤスペクトルの測定は、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ−８ ＡＤＶＡＮＣＥを用いた。
図７７に示すように、２θ＝２０〜２３°近傍に石英に起因するピークが観察されるものの、ナノ結晶酸化物半導体膜に含まれる結晶部に起因するピークは確認できない。
図７６及び図７７の結果からも、ナノ結晶酸化物半導体膜に含まれる結晶部は、極微細な結晶部であることが示唆される。
以上示したように、本実施の形態のナノ結晶酸化物半導体膜では、測定範囲の広いＸ線回折（ＸＲＤ：Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）による分析では配向を示すピークが検出されず、また、測定範囲の広い制限視野電子線回折によって得られる電子線回折パターンでは、ハローパターンが観測される。よって、本実施の形態のナノ結晶酸化物半導体膜は、巨視的には無秩序な原子配列を有する膜と同等であるといえる。しかしながら、電子線のビーム径が十分に小さい径（例えば、１０ｎｍφ以下）の極微電子線回折によってナノ結晶酸化物半導体膜を測定することで、得られる極微電子線回折パターンではスポット（輝点）を観測することができる。よって、本実施の形態のナノ結晶酸化物半導体膜は、面方位の不規則な極微な結晶部（例えば、粒径が１０ｎｍ以下、または５ｎｍ以下、または３ｎｍ以下の結晶部）が凝集して形成された膜と推測できる。また、極微細な結晶部を含有するナノ結晶領域は、ナノ結晶酸化物半導体膜の膜厚方向の全領域において含まれる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態１０）
本実施の形態では、上記実施の形態で開示された金属膜、半導体膜、無機絶縁膜などの形成方法の一例について説明する。
上記実施の形態で開示された、金属膜、半導体膜、無機絶縁膜など様々な膜はスパッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジエチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジエチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジエチル亜鉛に代えてジメチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシド溶液、代表的にはテトラキスジメチルアミドハフニウム（ＴＤＭＡＨ））を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
例えば、酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウムＴＭＡなど）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングしたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態１１）
本実施の形態では、酸化物半導体を成膜、及び加熱することができる装置の一例について、図４６乃至図４８を用いて、説明する。
図４６は、本実施の形態で説明する装置２０００の構成を説明するブロック図である。
装置２０００は、ロード室２１０１、第１の成膜室２１１１、第２の成膜室２１１２、第１の加熱室２１２１、第３の成膜室２１１３、第２の加熱室２１２２、第４の成膜室２１１４、第３の加熱室２１２３、及びアンロード室２１０２が順に接続される。なお、ロード室２１０１、アンロード室２１０２を除く各成膜室、及び各加熱室について、それぞれを区別して説明する必要のないときは総称して処理室と呼ぶこともある。
ロード室２１０１に搬入された基板は、移動手段によって、第１の成膜室２１１１、第２の成膜室２１１２、第１の加熱室２１２１、第３の成膜室２１１３、第２の加熱室２１２２、第４の成膜室２１１４、第３の加熱室２１２３の順に送られたのち、アンロード室２１０２に搬送される。各処理室では、必ずしも処理を行う必要はなく、工程を省きたい場合は適宜、処理をせずに次の処理室に基板を搬送することも出来る。
ロード室２１０１は、装置外から装置２０００に基板の搬入を行う機能を有する。基板は、水平な状態でロード室２１０１に搬入された後、ロード室２１０１内で水平面に対して基板を鉛直な状態にする機構を有する。なお、基板を搬入するロボット等の搬入手段が基板を鉛直な状態にする機構を有している場合、ロード室２１０１は、基板を鉛直な状態にする機構を有していなくても良い。なお、本実施の形態において、水平な状態とは、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。また、鉛直な状態とは、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。
アンロード室２１０２は、鉛直な状態の基板を水平の状態にする機構を有する。処理を終え、移動手段によってアンロード室２１０２に搬入された基板は、アンロード室２１０２にて鉛直な状態から水平な状態とされ、その後装置外へ基板が搬出される。
また、ロード室２１０１、及びアンロード室２１０２のそれぞれは、室内を真空にする排気手段と、真空状態から大気圧する際に用いるガス導入手段とを有する。ガス導入手段から導入されるガスは、空気、若しくは窒素や希ガスなどの不活性ガスなどを適宜用いればよい。
また、ロード室２１０１は、基板を予備加熱するための加熱手段を有していても良い。排気動作と並行して基板に対して予備加熱を行うことで、基板に吸着するガス等の不純物（水、水酸基などを含む）を脱離させることが出来るため好ましい。排気手段としては、例えばクライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプ、或いは、ターボ分子ポンプにコールドトラップを加えたものを用いると良い。
ロード室２１０１、アンロード室２１０２、及びそれぞれの処理室は、ゲートバルブを介して連結されている。したがって基板が処理を終えて次の処理室へ移る際には、ゲートバルブを開けて基板が搬入される。なお、このゲートバルブは、処理室間において必要でなければ設けなくても良い。また、それぞれの処理室には、排気手段、圧力調整手段、ガス導入手段などを有し、処理していない状態であっても常に減圧な状態に保つことができる。ゲートバルブによって各処理室が隔離されることにより、他の処理室からの汚染を抑制することができる。
また、上記ロード室２１０１、アンロード室２１０２、およびそれぞれの処理室は、必ずしも一直線上に配置する必要はなく、例えば隣接する処理室の間に搬送室を設け、２列に配置してもよい。該搬送室は、ターンテーブル等を有し、搬送室に搬入された基板の向きを回転させることができ、基板の経路を折り返すことが出来る。
次に、第１の成膜室２１１１、第２の成膜室２１１２、第３の成膜室２１１３及び第４の成膜室２１１４において、これらに共通する構成について説明する。
第１の成膜室はスパッタリング装置またはＣＶＤ装置が配置される。また、第２の成膜室、第３の成膜室、第４の成膜室は、それぞれスパッタリング装置が配置される。
上記成膜室で用いるスパッタリング装置には、例えばマイクロ波スパッタリング法、ＲＦプラズマスパッタリング法、ＡＣスパッタリング法、もしくはＤＣスパッタリング法などのスパッタリング装置を用いることができる。
ここで、ＤＣスパッタリング法を適用した成膜室の一例について、図４７を用いて説明する。なお、図４７（Ａ）は、基板の進行方向に対して垂直方向の成膜室の断面模式図を、図４７（Ｂ）は、基板の進行方向に対して水平方向の成膜室の断面模式図を、それぞれ示す。
基板２１００は、成膜面と鉛直方向との成す角が少なくとも１°以上３０°以内、好ましくは５°以上１５°以内に収まるように、基板支持部２１４１によって固定されている。基板支持部２１４１は移動手段２１４３に固定されている。移動手段２１４３は、処理中に基板が動かないよう、基板支持部２１４１を固定しておくだけでなく、基板２１００を移動することが可能であり、ロード室２１０１、アンロード室２１０２、及び各処理室において、基板２１００の搬入出を行う機能も有する。
成膜室２１５０には、ターゲット２１５１及び、防着板２１５３が基板２１００に平行になるように配置される。ターゲット２１５１と基板２１００とを平行に配置することにより、ターゲットとの距離が異なることに起因するスパッタ膜の膜厚や、スパッタ膜の段差に対するカバレッジなどのばらつきなどをなくすことができる。
また成膜室２１５０は、基板支持部２１４１の背面に位置するように、基板加熱手段２１５５を有していても良い。基板加熱手段２１５５により、基板を加熱しながら成膜処理を施すことが出来る。基板加熱手段２１５５としては例えば抵抗加熱ヒータや、ランプヒータなどを用いることができる。なお、基板加熱手段２１５５は必要でなければ設けなくてもよい。
成膜室２１５０は、圧力調整手段２１５７を有し、成膜室２１５０内を所望の圧力に減圧することが出来る。圧力調整手段２１５７に用いる排気装置としては、例えばクライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプ、或いは、ターボ分子ポンプにコールドトラップを加えたものを用いると良い。
また、成膜ガス等を導入するためのガス導入手段２１５９を有する。例えば希ガスを主成分としたガスに酸素を添加したガスを導入して反応性スパッタリング法による成膜を行うことにより、酸化膜を形成することができる。さらに、ガス導入手段２１５９から導入されるガスは、水素や水、水酸化物などの不純物が低減された高純度ガスを導入することが出来る。例えば、酸素、窒素、希ガス（代表的にはアルゴン）、又はこれらの混合ガスを導入することが出来る。
以上のような圧力調整手段２１５７とガス導入手段２１５９を有する成膜室２１５０では、水素分子や水（Ｈ２Ｏ）などの水素を含む化合物などが（より好ましくは炭素原子を含む化合物と共に）除去されるため、成膜室２１５０で成膜した膜中に含まれる不純物の濃度を低減できる。
成膜室２１５０と隣接する部屋との境界は、ゲートバルブ２１６１で仕切られている。ゲートバルブ２１６１で室内を隔離することにより、室内の不純物を排気しやすくし、成膜雰囲気を清浄に保つことが出来る。さらに、室内を清浄な状態にした後にゲートバルブ２１６１を開放し基板を搬出することにより、隣接する処理室への汚染を抑制することができる。なお、必要でなければ、ゲートバルブ２１６１を設けない構成としてもよい。
次に、第１の加熱室２１２１、第２の加熱室２１２２、及び第３の加熱室２１２３について、これらに共通する部分について説明する。
第１の加熱室２１２１、第２の加熱室２１２２、及び第３の加熱室２１２３は、基板２１００に対して加熱処理を行うことが出来る。加熱装置には、抵抗加熱ヒータ、ランプ、または加熱されたガスを用いるものなどを設けると良い。
図４８（Ａ）、（Ｂ）に棒状のヒータを用いた加熱装置を適用した、加熱室の一例を示す。なお、図４８（Ａ）は、基板の進行方向に対して垂直方向の加熱室の断面模式図を、図４８（Ｂ）は、基板の進行方向に対して水平方向の加熱室の断面模式図を、それぞれ示す。
加熱室２１７０には成膜室２１５０と同様、移動手段２１４３によって基板支持部２１４１に支持された基板２１００を搬入、搬出することが出来る。
加熱室２１７０には棒状のヒータ２１７１が基板２１００と平行になるように配置されている。図４８（Ａ）には、その断面となる形状を模式的に現している。棒状のヒータ２１７１には、抵抗加熱ヒータ、またはランプヒータを用いることができる、抵抗加熱ヒータには、誘導加熱を用いたものも含まれる。また、ランプヒータに用いることのできるランプは、中心波長が赤外線領域にあるものが好ましい。ヒータ２１７１を基板２１００に平行に配置することにより、これらの距離を一定にし、均一に加熱することが出来る。また、棒状のヒータ２１７１は、それぞれ個別に温度を制御できることが好ましい。例えば上部のヒータよりも下部のヒータを高い温度に設定することにより、基板を均一な温度で加熱することができる。
加熱室２１７０に設ける加熱機構の構成としては、上述した機構に限定されず、例えば、抵抗発熱体などを用いて加熱する加熱機構、または、加熱されたガスなどの媒体からの熱伝導または熱輻射によって、加熱する加熱機構、例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を用いることができる。ＬＲＴＡは、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する。ＧＲＴＡは、高温のガスを用いて熱処理を行う。ガスとしては、不活性ガスが用いられる。ＲＴＡ装置を用いることによって、処理時間が短縮することができるので、量産する上では好ましい。
また、加熱室２１７０は、棒状のヒータ２１７１と基板２１００の間に、保護板２１７３を設ける構成としている。保護板２１７３は棒状のヒータ２１７１、及び基板２１００の保護のために設けられるもので、例えば石英などを用いることができる。保護板２１７３は必要なければ設けない構成としてもよい。
また、加熱室２１７０は、成膜室２１５０と同様の圧力調整手段２１５７及びガス導入手段２１５９を有する。したがって、加熱処理中や処理を行っていない状態においてもつねに減圧な状態を保持することが出来る。また加熱室２１７０内の水素分子や水（Ｈ２Ｏ）などの水素を含む化合物などが（より好ましくは炭素原子を含む化合物と共に）除去されるため、当該加熱室で処理した膜中、膜界面、膜表面に含有、もしくは吸着する不純物の濃度を低減できる。
また、圧力調整手段２１５７及びガス導入手段２１５９により、不活性ガス雰囲気や、酸素を含む雰囲気での加熱処理が可能である。なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、加熱室２１７０に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
次に、それぞれの処理室における構成の一例について、説明を行う。
第１の成膜室２１１１では基板に対し酸化物絶縁膜を成膜する。成膜装置は、スパッタリング装置、またはＰＥ−ＣＶＤ装置のどちらかであれば、特に限定はされない。第１の成膜室２１１１で成膜可能な膜には、トランジスタ等の下地層、またはゲート絶縁層として機能する膜であれば何を用いても良いが、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ガリウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウムなどの単膜、又はこれらの混合膜などが挙げられる。
例えば、スパッタリング装置の場合は、用いる膜種によって最適なターゲットを用いればよく、ＰＥ−ＣＶＤ装置であれば、成膜ガスを適宜選択する。
第２の成膜室２１１２ではスパッタリング法により、酸化膜を成膜することが出来る。ここで成膜する酸化膜としては、例えば亜鉛とガリウムの酸化物などが挙げられる。成膜方法としては、マイクロ波プラズマスパッタリング法、ＲＦプラズマスパッタリング法、ＡＣスパッタリング法、もしくはＤＣスパッタリング法を適用することが出来る。
また、第２の成膜室２１１２では基板加熱手段２１５５により、６００℃以下、好ましくは４５０℃以下、さらに好ましくは３００℃以下の温度で基板を加熱しながら成膜を行うことが出来る。
第１の加熱室２１２１は、２００℃以上７００℃以下の温度で基板を加熱することが出来る。さらに圧力調整手段２１５７及びガス導入手段２１５９によって、加熱処理中の雰囲気を例えば１０Ｐａ乃至１気圧とし、酸素雰囲気下、窒素雰囲気下、酸素と窒素の混合雰囲気下で加熱処理を行うことが出来る。
第３の成膜室２１１３では、基板２１００に酸化物半導体を成膜する。例えば酸化物半導体としては、少なくともＺｎを含む酸化物半導体であり、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体などの、先の実施の形態で挙げた酸化物半導体を成膜することが出来る。
また、基板加熱手段２１５５によって、成膜時の温度を２００℃以上６００℃以下で加熱しながら成膜を行うことが出来る。
第２の加熱室２１２２では、２００℃以上７００℃以下の温度で基板２１００を加熱することが出来る。さらに、圧力調整手段２１５７とガス導入手段２１５９により、酸素もしくは窒素を含み、水素や水、水酸基などの不純物が極めて低減された雰囲気の下、１０Ｐａ以上１気圧以下の圧力で加熱処理を行うことが出来る。
第４の成膜室２１１４では、第３の成膜室２１１３と同様、基板２１００に酸化物半導体を成膜する。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体用ターゲットを用いて、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体膜を成膜することが出来る。さらに、基板温度を２００℃以上６００℃以下で加熱しながら成膜を行うことが出来る。
第３の加熱室では、２００℃以上７００℃以下の温度で基板２１００に対して加熱処理を行うことが出来る。
さらに圧力調整手段２１５７、及びガス導入手段２１５９によって、当該加熱処理は窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことが出来る。
なお、第１の加熱室２１２１、第２の加熱室２１２２、及び第３の加熱室２１２３で加熱する温度は、量産する上では、基板の歪み、またはエネルギー効率の観点から、好ましくは４５０℃以下、さらに好ましくは３５０℃以下とする。
本実施の形態で示した装置構成は、ロード室から各処理室、及びアンロード室まで一貫して大気に触れない構成となっており、また常に減圧な環境下で基板を搬送することが出来る。したがって本装置構成を用いて成膜した膜の界面への不純物の混入を抑制することができ、界面状態の極めて良好な膜を形成することができる。
なお、本実施の形態においては、ロード室、成膜室、加熱室、アンロード室まで一貫した構成について例示したが、これに限定されず、例えば、ロード室、成膜室、アンロード室で構成された装置（いわゆる成膜装置）、またはロード室、加熱室、アンロード室で構成された装置（いわゆる加熱装置）を、それぞれ独立して設ける構成としてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態１２）
本実施の形態においては、本発明の一態様の表示装置と組み合わせることができるタッチセンサ、及び表示モジュールについて、図４９乃至図５１を用いて説明する。
図４９（Ａ）はタッチセンサ４５００の構成例を示す分解斜視図であり、図４９（Ｂ）は、タッチセンサ４５００の電極の構成例を示す平面図である。また、図５０は、タッチセンサ４５００の構成例を示す断面図である。
図４９（Ａ）、（Ｂ）に示すタッチセンサ４５００は、基板４９１０上に、Ｘ軸方向に配列された複数の導電層４５１０と、Ｘ軸方向と交差するＹ軸方向に配列された複数の導電層４５２０とが形成されている。図４９（Ａ）、（Ｂ）に示すタッチセンサ４５００は、複数の導電層４５１０が形成された平面図と、複数の導電層４５２０の平面図と、を分離して表示されている。
また、図５０は、図４９に示すタッチセンサ４５００の導電層４５１０と導電層４５２０との交差部分の等価回路図である。図５０に示すように、導電層４５１０と導電層４５２０の交差する部分には、容量４５４０が形成される。
また、導電層４５１０、４５２０は、複数の四辺形状の導電膜が接続された構造を有している。複数の導電層４５１０及び複数の導電層４５２０は、導電膜の四辺形状の部分の位置が重ならないように、配置されている。導電層４５１０と導電層４５２０の交差する部分には、導電層４５１０と導電層４５２０が接触しないように間に絶縁膜が設けられている。
また、図５１は、図４９に示すタッチセンサ４５００の導電層４５１０と導電層４５２０との接続構造の一例を説明する断面図であり、導電層４５１０（導電層４５１０ａ、４５１０ｂ、４５１０ｃ）と導電層４５２０が交差する部分の断面図を一例として示す。
図５１に示すように、導電層４５１０は、１層目の導電層４５１０ａおよび導電層４５１０ｂ、ならびに、絶縁層４８１０上の２層目の導電層４５１０ｃにより構成される。導電層４５１０ａと導電層４５１０ｂは、導電層４５１０ｃにより接続されている。導電層４５２０は、１層目の導電膜により形成される。導電層４５１０、４５２０及び電極４７１０を覆って絶縁層４８２０が形成されている。絶縁層４８１０、４８２０として、例えば、酸化窒化シリコン膜を形成すればよい。なお、基板４９１０と導電層４５１０及び電極４７１０の間に絶縁膜でなる下地膜を形成してもよい、下地膜としては、例えば、酸化窒化シリコン膜を形成することができる。
導電層４５１０と導電層４５２０は、可視光に対して透光性を有する導電材料で形成される。例えば、透光性を有する導電材料として、酸化珪素を含む酸化インジウムスズ、酸化インジウムスズ、酸化亜鉛、酸化インジウム亜鉛、ガリウムを添加した酸化亜鉛等がある。
導電層４５１０ａは、電極４７１０に接続されている。電極４７１０は、ＦＰＣとの接続用端子を構成する。導電層４５２０も、導電層４５１０と同様、他の電極４７１０に接続される。電極４７１０は、例えば、タングステン膜から形成することができる。
導電層４５１０、４５２０及び電極４７１０を覆って絶縁層４８２０が形成されている。電極４７１０とＦＰＣとを電気的に接続するために、電極４７１０上の絶縁層４８１０及び絶縁層４８２０には開口が形成されている。絶縁層４８２０上には、基板４９２０が接着剤又は接着フィルム等により貼り付けられている。接着剤又は接着フィルムにより基板４９１０側を表示パネルのカラーフィルタ基板に取り付けることで、タッチパネルが構成される。
次に、本発明の一態様の表示装置を用いることのできる表示モジュールについて、図５２を用いて説明を行う。
図５２に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続された表示パネルセル８００６、バックライトユニット８００７、フレーム８００９、プリント基板８０１０、バッテリー８０１１を有する。
上部カバー８００１及び下部カバー８００２は、タッチパネル８００４及び表示パネルセル８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネルセル８００６に重畳して用いることができる。また、表示パネルセル８００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。また、表示パネルセル８００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
バックライトユニット８００７は、光源８００８を有する。光源８００８は、バックライトユニット８００７の端部に設け、光拡散板を用いる構成としてもよい。
フレーム８００９は、表示パネルセル８００６の保護機能の他、プリント基板８０１０の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム８００９は、放熱板としての機能を有していてもよい。
プリント基板８０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリー８０１１による電源であってもよい。バッテリー８０１１は、商用電源を用いる場合には、省略可能である。
また、表示モジュール８０００は、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態１３）
本実施の形態においては、電子機器の例について説明する。
図５３（Ａ）乃至図５３（Ｈ）、図５４（Ａ）乃至図５４（Ｄ）は、電子機器を示す図である。これらの電子機器は、筐体５０００、表示部５００１、スピーカ５００３、ＬＥＤランプ５００４、操作キー５００５（電源スイッチ、又は操作スイッチを含む）、接続端子５００６、センサ５００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン５００８、等を有することができる。
図５３（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ５００９、赤外線ポート５０１０、等を有することができる。図５３（Ｂ）は記録媒体を備えた携帯型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図５３（Ｃ）はゴーグル型ディスプレイであり、上述したものの他に、第２表示部５００２、支持部５０１２、イヤホン５０１３、等を有することができる。図５３（Ｄ）は携帯型遊技機であり、上述したものの他に、記録媒体読込部５０１１、等を有することができる。図５３（Ｅ）はテレビ受像機能付きデジタルカメラであり、上述したものの他に、アンテナ５０１４、シャッターボタン５０１５、受像部５０１６、等を有することができる。図５３（Ｆ）は携帯型遊技機であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図５３（Ｇ）はテレビ受像器であり、上述したものの他に、チューナ、画像処理部、等を有することができる。図５３（Ｈ）は持ち運び型テレビ受像器であり、上述したものの他に、信号の送受信が可能な充電器５０１７、等を有することができる。図５４（Ａ）はディスプレイであり、上述したものの他に、支持台５０１８、等を有することができる。図５４（Ｂ）はカメラであり、上述したものの他に、外部接続ポート５０１９、シャッターボタン５０１５、受像部５０１６、等を有することができる。図５４（Ｃ）はコンピュータであり、上述したものの他に、ポインティングデバイス５０２０、外部接続ポート５０１９、リーダ／ライタ５０２１、等を有することができる。図５４（Ｄ）は携帯電話機であり、上述したものの他に、送信部、受信部、携帯電話・移動端末向けの１セグメント部分受信サービス用チューナ、等を有することができる。
図５３（Ａ）乃至図５３（Ｈ）、図５４（Ａ）乃至図５４（Ｄ）に示す電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報を表示する機能、または、複数の表示部に視差を考慮した画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する機能、撮影した画像を記録媒体（外部又はカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる。なお、図５３（Ａ）乃至図５３（Ｈ）、図５４（Ａ）乃至図５４（Ｄ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有することを特徴とする。
次に、表示装置の応用例を説明する。
図５４（Ｅ）に、表示装置を、建造物と一体にして設けた例について示す。図５４（Ｅ）は、筐体５０２２、表示部５０２３、操作部であるリモコン装置５０２４、スピーカ５０２５等を含む。表示装置は、壁かけ型として建物と一体となっており、設置するスペースを広く必要とすることなく設置可能である。
図５４（Ｆ）に、建造物内に表示装置を、建造物と一体にして設けた別の例について示す。表示モジュール５０２６は、ユニットバス５０２７と一体に取り付けられており、入浴者は表示モジュール５０２６の視聴が可能になる。
なお、本実施の形態において、建造物として壁、ユニットバスを例としたが、本実施の形態はこれに限定されず、様々な建造物に表示装置を設置することができる。
次に、表示装置を、移動体と一体にして設けた例について示す。
図５４（Ｇ）は、表示装置を、自動車に設けた例について示した図である。表示モジュール５０２８は、自動車の車体５０２９に取り付けられており、車体の動作又は車体内外から入力される情報をオンデマンドに表示することができる。なお、ナビゲーション機能を有していてもよい。
図５４（Ｈ）は、表示装置を、旅客用飛行機と一体にして設けた例について示した図である。図５４（Ｈ）は、旅客用飛行機の座席上部の天井５０３０に表示モジュール５０３１を設けたときの、使用時の形状について示した図である。表示モジュール５０３１は、天井５０３０とヒンジ部５０３２を介して一体に取り付けられており、ヒンジ部５０３２の伸縮により乗客は表示モジュール５０３１の視聴が可能になる。表示モジュール５０３１は乗客が操作することで情報を表示する機能を有する。
なお、本実施の形態において、移動体としては自動車車体、飛行機機体について例示したがこれに限定されず、自動二輪車、自動四輪車（自動車、バス等を含む）、電車（モノレール、鉄道等を含む）、船舶等、様々なものに設置することができる。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数又は複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態様を構成することは可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
本実施例では、半導体層、及び酸化物積層の抵抗について、図５５及び図５６を用いて説明する。
はじめに、試料の構造について図５５を用いて説明する。
図５５（Ａ）は、試料１乃至試料４の上面図であり、一点破線Ａ５−Ａ６の断面図を図５５（Ｂ）、（Ｃ）、（Ｄ）に示す。なお、試料１至試料４は、上面図が同一であり、断面の積層構造が異なるため、断面図が異なる。試料１の断面図を図５５（Ｂ）に、試料２の断面図を図５５（Ｃ）に、試料３及び試料４の断面図を図５５（Ｄ）に、それぞれ示す。
試料１は、ガラス基板１９０１上に絶縁層１９０３が形成され、絶縁層１９０３上に絶縁層１９０４が形成され、絶縁層１９０４上に半導体層１９０５が形成される。また、半導体層１９０５の両端を電極として機能する導電層１９０７、１９０９が覆い、半導体層１９０５及び導電層１９０７、１９０９を絶縁層１９１０、１９１１が覆う。なお、絶縁層１９１０、１９１１には、開口部１９１３、１９１５が設けられており、それぞれ当該開口部において、導電層１９０７、１９０９が露出している。
試料２は、ガラス基板１９０１上に絶縁層１９０３が形成され、絶縁層１９０３上に絶縁層１９０４が形成され、絶縁層１９０４上に半導体層１９０５が形成される。また、半導体層１９０５の両端を電極として機能する導電層１９０７、１９０９が覆い、半導体層１９０５及び導電層１９０７、１９０９を絶縁層１９１１が覆う。なお、絶縁層１９１１には、開口部１９１７、１９１９が設けられており、それぞれ当該開口部において、導電層１９０７、１９０９が露出している。
試料３及び試料４は、ガラス基板１９０１上に絶縁層１９０３が形成され、絶縁層１９０３上に絶縁層１９０４が形成され、絶縁層１９０４上に酸化物積層１９０６が形成される。また、酸化物積層１９０６の両端を電極として機能する導電層１９０７、１９０９が覆い、酸化物積層１９０６及び導電層１９０７、１９０９を絶縁層１９１１が覆う。なお、絶縁層１９１１には、開口部１９１７、１９１９が設けられており、それぞれ当該開口部において、導電層１９０７、１９０９が露出している。
このように、試料１乃至試料４は、半導体層１９０５、または酸化物積層１９０６上に接する絶縁層の構造が異なる。試料１は、半導体層１９０５と絶縁層１９１０が接しており、試料２は、半導体層１９０５と絶縁層１９１１が接しており、試料３及び試料４は、酸化物積層１９０６と絶縁層１９１１が接している。
次に、各試料の作製方法について説明する。
はじめに、試料１の作製方法について説明する。
ガラス基板１９０１上に、絶縁層１９０３として、ＰＥ−ＣＶＤ法により厚さ４００ｎｍの窒化シリコン膜を成膜した。
次に、絶縁層１９０３上に、絶縁層１９０４として、ＰＥ−ＣＶＤ法により厚さ５０ｎｍの酸化窒化シリコン膜を成膜した。
次に、絶縁層１９０４上に、半導体層１９０５として、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を用い、スパッタリング法により厚さ３５ｎｍのＩＧＺＯ膜（Ｉｎ−Ｇａ−Ｚｎ酸化物膜（以下、ＩＧＺＯ膜ともいう。）を成膜した。その後、フォトリソグラフィ工程により形成したマスクを用いてエッチング処理を行い、半導体層１９０５を形成した。
次に、絶縁層１９０４及び半導体層１９０５上に、スパッタリング法により厚さ５０ｎｍのタングステン膜、厚さ４００ｎｍのアルミニウム膜、及び厚さ１００ｎｍのチタン膜を順に積層した後、フォトリソグラフィ工程により形成したマスクを用いてエッチング処理を行い、導電層１９０７及び導電層１９０９を形成した。
次に、絶縁層１９０４、半導体層１９０５、導電層１９０７、及び導電層１９０９上に、絶縁層１９１０として、ＰＥ−ＣＶＤ法により厚さ４５０ｎｍの酸化窒化シリコン膜を成膜した後、３５０℃の窒素及び酸素の混合雰囲気で１時間の加熱処理を行った。
次に、絶縁層１９１０上に、絶縁層１９１１として、ＰＥ−ＣＶＤ法により厚さ５０ｎｍの窒化シリコン膜を成膜した。
次に、絶縁層１９１１上に、フォトリソグラフィ工程により形成したマスクを設けた後、エッチング処理を行い、絶縁層１９１０、及び絶縁層１９１１に開口部１９１３、１９１５を形成した。
以上の工程により試料１を作製した。
次に、試料２の作製方法について説明する。
試料１の絶縁層１９０３、半導体層１９０５、導電層１９０７、及び導電層１９０９上に、絶縁層１９１０として、ＰＥ−ＣＶＤ法により厚さ４５０ｎｍの酸化窒化シリコン膜を成膜した後、３５０℃の窒素及び酸素の混合雰囲気で１時間の加熱処理を行った。その後、絶縁層１９１０の除去を行った。
次に、絶縁層１９０４、半導体層１９０５、導電層１９０７、及び導電層１９０９上に、絶縁層１９１１として、ＰＥ−ＣＶＤ法により厚さ５０ｎｍの窒化シリコン膜を成膜した。
次に、絶縁層１９１１上に、フォトリソグラフィ工程により形成したマスクを設けた後、エッチング処理を行い、絶縁層１９１１に開口部１９１７、１９１９を形成した。
以上の工程により試料２を作製した。
次に、試料３の作製方法について、説明する。
試料３は、試料２の半導体層１９０５の代わりに、酸化物積層１９０６と用いた。酸化物積層１９０６としては、絶縁層１９０４上に、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）を用い、スパッタリング法により厚さ１０ｎｍのＩＧＺＯ膜を成膜し、続けて金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を用い、スパッタリング法により厚さ１０ｎｍのＩＧＺＯ膜を成膜し、続けて金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）を用い、スパッタリング法により厚さ１０ｎｍのＩＧＺＯ膜を成膜した。その後、フォトリソグラフィ工程により形成したマスクを用いてエッチング処理を行い、酸化物積層１９０６を形成した。
以上の工程により試料３を作製した。
次に、試料４の作製方法について、説明する。
試料４は、試料２の半導体層１９０５の代わりに、酸化物積層１９０６と用いた。酸化物積層１９０６としては、絶縁層１９０４上に、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）を用い、スパッタリング法により厚さ２０ｎｍのＩＧＺＯ膜を成膜し、続けて金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を用い、スパッタリング法により厚さ１５ｎｍのＩＧＺＯ膜を成膜し、続けて金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）を用い、スパッタリング法により厚さ１０ｎｍのＩＧＺＯ膜を成膜した。その後、フォトリソグラフィ工程により形成したマスクを用いてエッチング処理を行い、分離された酸化物積層１９０６を形成した。
以上の工程により試料４を作製した。
次に、試料１乃至試料４に設けられた半導体層１９０５、及び酸化物積層１９０６のシート抵抗を測定した。試料１においては、開口部１９１３及び開口部１９１５にプローブを接触させ、半導体層１９０５のシート抵抗を測定した。また、試料２乃至試料４においては、開口部１９１７及び開口部１９１９にプローブを接触させ、半導体層１９０５、及び酸化物積層１９０６のシート抵抗を測定した。なお、試料１乃至試料４の半導体層１９０５、及び酸化物積層１９０６において、導電層１９０７及び導電層１９０９が対向する幅を１ｍｍ、距離を１０μｍとした。また、試料１乃至試料４において、導電層１９０７を接地電位とし、導電層１９０９に１Ｖを印加した。
試料１乃至試料４のシート抵抗を図５６に示す。
試料１のシート抵抗は、約１×１０１１Ω／ｓｑであった。また、試料２のシート抵抗は、２６２０Ω／ｓｑであった。また、試料の３のシート抵抗は、４４１０Ω／ｓｑであった。また、試料４のシート抵抗は、２９３０Ω／ｓｑであった。
このように、半導体層１９０５、及び酸化物積層１９０６に接する絶縁層の違いにより、半導体層１９０５、及び酸化物積層１９０６のシート抵抗は、異なる値を示す。
なお、上述した試料１乃至試料４のシート抵抗を抵抗率に換算した場合、試料１は、３．９×１０５Ωｃｍ、試料２は、９．３×１０−３Ωｃｍ、試料３は、１．３×１０−２Ωｃｍ、試料４は、１．３×１０−２Ωｃｍであった。
試料１は、半導体層１９０５上に接して絶縁層１９１０として用いる酸化窒化シリコン膜が形成されており、半導体層１９０５は、絶縁層１９１１として用いる窒化シリコン膜と離れて形成されている。一方、試料２乃至試料４は、半導体層１９０５、及び酸化物積層１９０６上に接して絶縁層１９１１として用いる窒化シリコン膜が形成されている。このように、半導体層１９０５、及び酸化物積層１９０６は、絶縁層１９１１として用いる窒化シリコン膜に接して設けると、半導体層１９０５、及び酸化物積層１９０６に欠陥、代表的には酸素欠損が形成されると共に、該窒化シリコン膜に含まれる水素が、半導体層１９０５、及び酸化物積層１９０６へ移動または拡散し導電性が向上する。
例えば、トランジスタのチャネル形成領域に酸化物半導体層を用いる場合、試料１に示すように酸化物半導体層に接して酸化窒化シリコン膜を設ける構成が好ましい。また、抵抗素子、または容量素子の電極に用いる半導体層としては、試料２乃至試料４に示すように酸化物半導体層または酸化物積層に接して窒化シリコン膜を設ける構成が好ましい。このような構成を用いることによって、トランジスタのチャネル形成領域に用いる酸化物半導体層または酸化物積層と、抵抗素子または容量素子の電極に用いる酸化物半導体層または酸化物積層と、を同一工程で作製しても酸化物半導体層、及び酸化物積層の抵抗率を変えることができる。
上述の試料１乃至試料４の測定結果より、酸化物半導体層または酸化物積層を、抵抗素子として用いる場合、トランジスタのチャネル形成領域に用いる酸化物半導体層または酸化物積層よりも抵抗率が低ければよく、好ましくは抵抗率が１×１０−３Ωｃｍ以上１×１０４Ωｃｍ未満、さらに好ましくは、抵抗率が１×１０−３Ωｃｍ以上１×１０−１Ωｃｍ未満であるとよい。
本実施例に示す構成は、他の実施の形態、または実施例に示す構成と適宜組み合わせて用いることができる。
本実施例は、酸化物半導体層と、酸化物半導体層上に形成された絶縁層との不純物分析について、図５７を用いて説明する。
本実施例においては、不純物分析用のサンプルとして、２種類のサンプル（以下、試料５、及び試料６）を作製した。
まず、はじめに試料５の作製方法を以下に示す。
試料５は、ガラス基板上にＩＧＺＯ膜を成膜し、その後窒化シリコン膜を成膜した。その後、窒素雰囲気下で４５０℃、１時間の熱処理を行い、続けて窒素と酸素の混合ガス雰囲気（窒素＝８０％、酸素＝２０％）下で４５０℃、１時間の熱処理を行った。
なお、ＩＧＺＯ膜の成膜条件としては、スパッタリング法にて、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を用い、Ａｒ／Ｏ２＝１００／１００ｓｃｃｍ（Ｏ２＝５０％）、圧力＝０．６Ｐａ、成膜電力＝５０００Ｗ、基板温度＝１７０℃の条件で１００ｎｍの厚さＩＧＺＯ膜を成膜した。
また、窒化シリコン膜の成膜条件としては、ＰＥ−ＣＶＤ法にて、ＳｉＨ４／Ｎ２／ＮＨ３＝５０／５０００／１００ｓｃｃｍ、圧力＝１００Ｐａ、成膜電力＝１０００Ｗ、基板温度＝２２０℃の条件で１００ｎｍの厚さの窒化シリコン膜を成膜した。
次に、試料６の作製方法を以下に示す。
ガラス基板上にＩＧＺＯ膜を成膜し、その後酸化窒化シリコン膜と窒化シリコン膜との積層膜を成膜した。その後、窒素雰囲気下で４５０℃、１時間の熱処理を行い、続けて窒素と酸素の混合ガス雰囲気（窒素＝８０％、酸素＝２０％）下で４５０℃、１時間の熱処理を行った。
なお、ＩＧＺＯ膜の成膜条件、及び窒化シリコン膜の成膜条件としては、試料５と同様の条件を用いた。また、酸化窒化シリコン膜の成膜条件としては、ＰＥ−ＣＶＤ法にて、ＳｉＨ４／Ｎ２Ｏ＝３０／４０００ｓｃｃｍ、圧力＝４０Ｐａ、成膜電力＝１５０Ｗ、基板温度＝２２０℃の条件で５０ｎｍの厚さの酸化窒化シリコン膜を成膜し、その後、ＰＥ−ＣＶＤ法にて、ＳｉＨ４／Ｎ２Ｏ＝１６０／４０００ｓｃｃｍ、圧力＝２００Ｐａ、成膜電力＝１５００Ｗ、基板温度＝２２０℃の条件で４００ｎｍの厚さの酸化窒化シリコン膜を成膜した。
試料５及び試料６の不純物分析結果を図５７に示す。
なお、不純物分析としては、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用い、図５７に示す矢印の方向から分析を行った。すなわち、ガラス基板側からの測定である。
また、図５７（Ａ）は、試料５の測定により得られた水素（Ｈ）の濃度プロファイルである。図５７（Ｂ）は、試料６の測定により得られた水素（Ｈ）の濃度プロファイルである。
図５７（Ａ）よりＩＧＺＯ膜中の水素（Ｈ）濃度は、１．０×１０２０ａｔｏｍｓ／ｃｍ３であることがわかる。また、窒化シリコン膜中の水素（Ｈ）濃度は、１．０×１０２３ａｔｏｍｓ／ｃｍ３であることがわかる。また、図５７（Ｂ）よりＩＧＺＯ膜中の水素（Ｈ）濃度は、５．０×１０１９ａｔｏｍｓ／ｃｍ３であることがわかる。また、酸化窒化シリコン膜中の水素（Ｈ）濃度は、３．０×１０２１ａｔｏｍｓ／ｃｍ３であることがわかる。
なお、ＳＩＭＳ分析は、その測定原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素（Ｈ）の厚さ方向の分布を、ＳＩＭＳで分析する場合、対象となる膜の存在する範囲において、極端な変動が無く、ほぼ一定の強度が得られる領域における平均値を採用する。
このように、ＩＧＺＯ膜に接する絶縁層の構成を変えることにより、ＩＧＺＯ膜中の水素（Ｈ）濃度に差が確認された。
例えば、トランジスタのチャネル形成領域に上述したＩＧＺＯ膜を用いる場合、試料６に示すようにＩＧＺＯ膜に接して酸化窒化シリコン膜を設ける構成が好ましい。また、抵抗素子、または容量素子の電極に用いる半導体層としては、試料５に示すようにＩＧＺＯ膜に接して窒化シリコン膜を設ける構成が好ましい。このような構成を用いることによって、トランジスタのチャネル形成領域に用いるＩＧＺＯ膜と、抵抗素子、または容量素子の電極に用いるＩＧＺＯ膜と、を同一工程で作製してもＩＧＺＯ膜中の水素濃度を変えることができる。
本実施例に示す構成は、他の実施の形態、または実施例に示す構成と適宜組み合わせて用いることができる。
本実施例では、酸化物半導体膜及び酸化物積層の欠陥量について、図５８および図５９を用いて説明する。
はじめに、各試料の構造について説明する。
試料７は、石英基板上に形成された厚さ３５ｎｍの酸化物半導体膜と、酸化物半導体膜上に形成された厚さ１００ｎｍの窒化絶縁膜とを有する。
試料８及び試料９は、石英基板上に形成された厚さ３０ｎｍの酸化物積層と、酸化物積層上に形成された厚さ１００ｎｍの窒化絶縁膜とを有する。なお、試料８の酸化物積層は、厚さ１０ｎｍの第１の酸化物膜、厚さ１０ｎｍの酸化物半導体膜、及び厚さ１０ｎｍの第２の酸化物膜が順に積層されている。また、試料９は、厚さ２０ｎｍの第１の酸化物膜、厚さ１５ｎｍの酸化物半導体膜、及び厚さ１０ｎｍの第２の酸化物膜が順に積層されている。試料８及び試料９は、試料７と比較して、酸化物半導体膜の代わりに酸化物積層を有する点が異なる。
試料１０は、石英基板上に形成された厚さ１００ｎｍの酸化物半導体膜と、酸化物半導体膜上に形成された厚さ２５０ｎｍの酸化絶縁膜と、酸化絶縁膜上に形成された厚さ１００ｎｍの窒化絶縁膜とを有する。試料１０は、試料７乃至試料９と比較して酸化物半導体膜が窒化絶縁膜と接しておらず、酸化絶縁膜と接している点が異なる。
次に、各試料の作製方法について説明する。
はじめに、試料７の作製方法について説明する。
石英基板上に、酸化物半導体膜として厚さ３５ｎｍのＩＧＺＯ膜を成膜した。ＩＧＺＯ膜の成膜条件としては、スパッタリング法にて、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を用い、Ａｒ／Ｏ２＝１００ｓｃｃｍ／１００ｓｃｃｍ（Ｏ２＝５０％）、圧力＝０．６Ｐａ、成膜電力＝５０００Ｗ、基板温度＝１７０℃の条件を用いた。
次に、第１の加熱処理として、４５０℃の窒素雰囲気で１時間の加熱処理を行った後、４５０℃の窒素と酸素の混合ガス雰囲気（窒素＝８０％、酸素＝２０％）で１時間の加熱処理を行った。
次に、酸化物半導体膜上に、窒化絶縁膜として厚さ１００ｎｍの窒化シリコン膜を成膜した。窒化シリコン膜の成膜条件としては、ＰＥ−ＣＶＤ法にて、ＳｉＨ４／Ｎ２／ＮＨ３＝５０／５０００／１００ｓｃｃｍ、圧力＝１００Ｐａ、成膜電力＝１０００Ｗ、基板温度＝３５０℃の条件を用いた。
次に、第２の加熱処理として、２５０℃の窒素雰囲気で１時間の加熱処理を行った。
以上の工程により試料７を作製した。
次に、試料８の作製方法について説明する。
試料８は、試料７の酸化物半導体膜の代わりに、酸化物積層を形成した。酸化物積層としては、石英基板上に、スパッタリング法にて、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）を用い、Ａｒ／Ｏ２＝１８０／２０ｓｃｃｍ（Ｏ２＝１０％）、圧力＝０．６Ｐａ、成膜電力＝５０００Ｗ、基板温度＝２５℃の条件で厚さ１０ｎｍの第１の酸化物膜を成膜した。次に、スパッタリング法にて、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を用い、Ａｒ／Ｏ２＝１００／１００ｓｃｃｍ（Ｏ２＝５０％）、圧力＝０．６Ｐａ、成膜電力＝５０００Ｗ、基板温度＝１７０℃の条件で厚さ１０ｎｍの酸化物半導体膜を成膜した。次に、スパッタリング法にて、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）を用い、Ａｒ／Ｏ２＝１８０／２０ｓｃｃｍ（Ｏ２＝１０％）、圧力＝０．６Ｐａ、成膜電力＝５０００Ｗ、基板温度＝２５℃の条件で厚さ１０ｎｍの第２の酸化物膜を成膜した。
その他の工程は、試料７と同様である。以上の工程により試料８を形成した。
次に、試料９の作製方法について説明する。
試料９は、試料７の酸化物半導体膜の代わりに、酸化物積層を形成した。酸化物積層としては、石英基板上に、試料８に示す第１の酸化物膜と同じ条件を用いて、厚さ２０ｎｍの第１の酸化物膜を成膜した。次に、スパッタリング法にて、試料８に示す酸化物半導体膜と同じ条件を用いて、厚さ１５ｎｍの酸化物半導体膜を成膜した。次に、試料８に示す第２の酸化物膜と同じ条件を用いて、厚さ１０ｎｍの第２の酸化物膜を成膜した。
その他の工程は、試料７と同様である。以上の工程により試料９を形成した。
次に、試料１０の作製方法について説明する。
試料１０は、試料７と同じ条件を用いて石英基板上に厚さ１００ｎｍの酸化物半導体膜を形成した。
次に、試料７と同様の条件を用いて、第１の加熱処理を行った。
次に、酸化物半導体膜上に、酸化絶縁膜として、厚さ５０ｎｍの第１の酸化窒化シリコン膜及び厚さ２００ｎｍの第２の酸化窒化シリコン膜を形成した。ここでは、ＰＥ−ＣＶＤ法にて、ＳｉＨ４／Ｎ２Ｏ＝３０／４０００ｓｃｃｍ、圧力＝４０Ｐａ、成膜電力＝１５０Ｗ、基板温度＝２２０℃の条件で５０ｎｍの厚さの第１の酸化窒化シリコン膜を成膜し、その後、ＰＥ−ＣＶＤ法にて、ＳｉＨ４／Ｎ２Ｏ＝１６０／４０００ｓｃｃｍ、圧力＝２００Ｐａ、成膜電力＝１５００Ｗ、基板温度＝２２０℃の条件で２００ｎｍの厚さの第２の酸化窒化シリコン膜を成膜した。なお、第２の酸化窒化シリコン膜は、化学量論的組成を満たす酸素よりも多くの酸素を含む膜である。
次に、試料７と同じ条件を用いて、酸化絶縁膜上に厚さ１００ｎｍの窒化シリコン膜を形成した。
次に、試料７と同様の条件を用いて、第２の加熱処理を行った。
以上の工程により試料１０を形成した。
次に、試料７乃至試料１０についてＥＳＲ測定を行った。ＥＳＲ測定は、所定の温度で、マイクロ波の吸収の起こる磁場の値（Ｈ０）から、式ｇ＝ｈｖ／βＨ０、を用いてｇ値というパラメータが得られる。なお、ｖはマイクロ波の周波数である。ｈはプランク定数であり、βはボーア磁子であり、どちらも定数である。
ここでは、下記の条件でＥＳＲ測定を行った。測定温度を室温（２５℃）とし、８．９２ＧＨｚの高周波電力（マイクロ波パワー）を２０ｍＷとし、磁場の向きは作製した試料の膜表面と平行とした。
試料７乃至試料９に含まれる酸化物半導体膜及び酸化物積層をＥＳＲ測定して得られた一次微分曲線を図５８に示す。図５８（Ａ）は、試料７の測定結果であり、図５８（Ｂ）は、試料８の測定結果であり、図５８（Ｃ）は、試料９の測定結果である。
試料１０に含まれる酸化物半導体膜をＥＳＲ測定して得られた一次微分曲線を図５９に示す。
図５８（Ａ）乃至図５８（Ｃ）において、試料７は、ｇ値が１．９３において、酸化物半導体膜中の欠陥に起因する対称性を有する信号が検出されている。試料８及び試料９は、ｇ値が１．９５において、酸化物積層中の欠陥に起因する対称性を有する信号が検出されている。試料７におけるｇ値が１．９３のスピン密度は、２．５×１０１９ｓｐｉｎｓ／ｃｍ３であり、試料８におけるｇ値が１．９３及び１．９５のスピン密度の総和は、１．６×１０１９ｓｐｉｎｓ／ｃｍ３であり、試料９におけるｇ値が１．９３及び１．９５のスピン密度の総和は、２．３×１０１９ｓｐｉｎｓ／ｃｍ３であった。即ち、酸化物半導体膜及び酸化物積層には、欠陥が含まれることが分かる。なお、酸化物半導体膜及び酸化物積層の欠陥の一例としては酸素欠損がある。
図５９において、試料１０は、試料７乃至試料９と比較して、酸化物半導体膜の厚さが厚いにも関わらず、欠陥に起因する対称性を有する信号が検出されず、即ち、検出下限以下（ここでは、検出下限を３．７×１０１６ｓｐｉｎｓ／ｃｍ３とする。）であった。このことから、酸化物半導体膜に含まれる欠陥量が検出できないことが分かる。
酸化物半導体膜または酸化物積層に窒化絶縁膜、ここではＰＥ−ＣＶＤで形成された窒化シリコン膜が接すると、酸化物半導体膜または酸化物積層に欠陥、代表的には酸素欠損が形成されることが分かる。一方、酸化物半導体膜に酸化絶縁膜、ここでは、酸化窒化シリコン膜を設けると、酸化窒化シリコン膜に含まれる過剰酸素、即ち化学量論的組成を満たす酸素よりも多くの酸素が酸化物半導体膜に拡散し、酸化物半導体膜中の欠陥が増加しない。
以上のことから、試料７乃至試料９に示すように、窒化絶縁膜に接する酸化物半導体膜または酸化物積層は欠陥、代表的には酸素欠損量が多く、導電性が高いため、抵抗素子または、容量素子の電極として用いることができる。一方、試料１０に示すように、酸化絶縁膜に接する酸化物半導体膜または酸化物積層は、酸素欠損量が少なく、導電性が低いため、トランジスタのチャネル形成領域として用いることができる。
１０２ 画素部
１０４ 駆動回路部
１０４ａ ゲートドライバ
１０４ｂ ソースドライバ
１０６ 保護回路部
１０６＿１ 保護回路部
１０６＿２ 保護回路部
１０６＿３ 保護回路部
１０６＿４ 保護回路部
１０７ 端子部
１０８ 画素回路部
１１０ 配線
１１２ 配線
１１４ 抵抗素子
１１６ トランジスタ
１３１＿１ トランジスタ
１３１＿２ トランジスタ
１３１＿３ トランジスタ
１３３＿１ 容量素子
１３３＿２ 容量素子
１３４ トランジスタ
１３５ 発光素子
１５１ トランジスタ
１５２ トランジスタ
１５３ トランジスタ
１５４ トランジスタ
１５５ トランジスタ
１５５Ａ トランジスタ
１５５Ｂ トランジスタ
１５６ トランジスタ
１５６Ａ トランジスタ
１５６Ｂ トランジスタ
１５７ トランジスタ
１５７Ａ トランジスタ
１５７Ｂ トランジスタ
１５８ トランジスタ
１５８Ａ トランジスタ
１５８Ｂ トランジスタ
１５９ トランジスタ
１６０ トランジスタ
１６１ トランジスタ
１６２ トランジスタ
１６３ トランジスタ
１６４ トランジスタ
１６５ トランジスタ
１６６ トランジスタ
１７１ 抵抗素子
１７２ 抵抗素子
１７３ 抵抗素子
１７４ 抵抗素子
１７４Ａ 抵抗素子
１７４Ｂ 抵抗素子
１７５ 抵抗素子
１７５Ａ 抵抗素子
１７５Ｂ 抵抗素子
１７６ 抵抗素子
１７７ 抵抗素子
１７８ 抵抗素子
１７９ 抵抗素子
１８０ 抵抗素子
１８１ 配線
１８２ 配線
１８３ 配線
１８４ 配線
１８５ 配線
１８６ 配線
１８７ 配線
１８８ 配線
１８９ 配線
１９０ 配線
１９１ 配線
１９９ 抵抗素子
２０２ 基板
２０５ 絶縁層
２０６ 絶縁層
２０８ 半導体層
２０９ 開口部
２１０ａ 導電層
２１０ｂ 導電層
２１２ 絶縁層
２１４ 絶縁層
３０２ 基板
３０４ａ 導電層
３０４ｂ 導電層
３０４ｃ 導電層
３０４ｄ 導電層
３０５ 絶縁層
３０６ 絶縁層
３０７ 半導体層
３０８ａ 半導体層
３０８ｂ 半導体層
３０８ｃ 半導体層
３０８ｄ 半導体層
３０９ 導電層
３１０ａ 導電層
３１０ｂ 導電層
３１０ｃ 導電層
３１０ｄ 導電層
３１０ｅ 導電層
３１０ｆ 導電層
３１０ｇ 導電層
３１１ 絶縁層
３１２ 絶縁層
３１３ 絶縁層
３１４ 絶縁層
３１５ 導電層
３１６ａ 導電層
３１６ｂ 導電層
３１６ｃ 導電層
３１８ 配向膜
３２０ 液晶層
３２２ 液晶素子
３２４ 絶縁層
３４２ 基板
３４４ 遮光層
３４６ 有色層
３４８ 絶縁層
３５０ 導電層
３５２ 配向膜
３６２ 開口部
３６３ 開口部
３６４ａ 開口部
３６４ｂ 開口部
３６４ｃ 開口部
３７２ 開口部
３７２ａ 開口部
３７２ｂ 開口部
３７２ｃ 開口部
３７２ｄ 開口部
３７２ｅ 開口部
３７４ａ 開口部
３７４ｂ 開口部
３７４ｃ 開口部
３７４ｄ 開口部
３７４ｅ 開口部
３７６ａ 開口部
３７６ｂ 開口部
３８０ 酸化物積層
３８０ａ 酸化物半導体層
３８０ｂ 酸化物層
３８２ ｎ型領域
３８２ａ 開口部
３８２ｂ 開口部
３８２ｃ 開口部
３８４ａ 開口部
３８４ｂ 開口部
３８４ｃ 開口部
１９０１ ガラス基板
１９０３ 絶縁層
１９０４ 絶縁層
１９０５ 半導体層
１９０６ 酸化物積層
１９０７ 導電層
１９０９ 導電層
１９１０ 絶縁層
１９１１ 絶縁層
１９１３ 開口部
１９１５ 開口部
１９１７ 開口部
１９１９ 開口部
２０００ 装置
２１００ 基板
２１０１ ロード室
２１０２ アンロード室
２１１１ 成膜室
２１１２ 成膜室
２１１３ 成膜室
２１１４ 成膜室
２１２１ 加熱室
２１２２ 加熱室
２１２３ 加熱室
２１４１ 基板支持部
２１４３ 移動手段
２１５０ 成膜室
２１５１ ターゲット
２１５３ 防着板
２１５５ 基板加熱手段
２１５７ 圧力調整手段
２１５９ ガス導入手段
２１６１ ゲートバルブ
２１７０ 加熱室
２１７１ ヒータ
２１７３ 保護板
４５００ タッチセンサ
４５１０ 導電層
４５１０ａ 導電層
４５１０ｂ 導電層
４５１０ｃ 導電層
４５２０ 導電層
４５４０ 容量
４７１０ 電極
４８１０ 絶縁層
４８２０ 絶縁層
４９１０ 基板
４９２０ 基板
５０００ 筐体
５００１ 表示部
５００２ 表示部
５００３ スピーカ
５００４ ＬＥＤランプ
５００５ 操作キー
５００６ 接続端子
５００７ センサ
５００８ マイクロフォン
５００９ スイッチ
５０１０ 赤外線ポート
５０１１ 記録媒体読込部
５０１２ 支持部
５０１３ イヤホン
５０１４ アンテナ
５０１５ シャッターボタン
５０１６ 受像部
５０１７ 充電器
５０１８ 支持台
５０１９ 外部接続ポート
５０２０ ポインティングデバイス
５０２１ リーダ／ライタ
５０２２ 筐体
５０２３ 表示部
５０２４ リモコン装置
５０２５ スピーカ
５０２６ 表示モジュール
５０２７ ユニットバス
５０２８ 表示モジュール
５０２９ 車体
５０３０ 天井
５０３１ 表示モジュール
５０３２ ヒンジ部
８０００ 表示モジュール
８００１ 上部カバー
８００２ 下部カバー
８００３ ＦＰＣ
８００４ タッチパネル
８００５ ＦＰＣ
８００６ 表示パネルセル
８００７ バックライトユニット
８００８ 光源
８００９ フレーム
８０１０ プリント基板
８０１１ バッテリー

Claims (12)

  1. 半導体層と、
    前記半導体層上に形成された絶縁層と、を有し、
    前記半導体層は、
    少なくともインジウム（Ｉｎ）、亜鉛（Ｚｎ）及びＭ（Ａｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆの金属）を含むＩｎ−Ｍ−Ｚｎ酸化物で表記される酸化物であり、
    前記絶縁層は、少なくとも水素を含む
    ことを特徴とする抵抗素子。
  2. 半導体層と、
    前記半導体層上に形成された絶縁層と、を有し、
    前記半導体層は、
    少なくともインジウム（Ｉｎ）、亜鉛（Ｚｎ）及びＭ（Ａｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆの金属）を含むＩｎ−Ｍ−Ｚｎ酸化物で表記される酸化物であり、且つ微結晶領域を含み、
    前記微結晶領域は、ビーム径が５ｎｍφ以上１０ｎｍφ以下とした電子線回折パターンにおいて、円周状に配置された複数のスポットが観察され、且つ、ビーム径が３００ｎｍφ以上とした電子線回折パターンにおいては、前記複数のスポットが観察されず、
    前記絶縁層は、少なくとも水素を含む
    ことを特徴とする抵抗素子。
  3. 請求項１または請求項２において、
    前記半導体層上に形成された一対の電極層を有する
    ことを特徴とする抵抗素子。
  4. 請求項１乃至請求項３のいずれか一において、
    前記絶縁層に含まれる水素濃度は、１×１０２２ａｔｏｍｓ／ｃｍ３以上である
    ことを特徴とする抵抗素子。
  5. 請求項１乃至請求項４のいずれか一において、
    前記絶縁層は、窒化シリコン膜である
    ことを特徴とする抵抗素子。
  6. 請求項１乃至請求項５のいずれか一において、
    前記半導体層は、抵抗率が１×１０−３Ωｃｍ以上１×１０４Ωｃｍ未満である
    ことを特徴とする抵抗素子。
  7. 画素部と、
    前記画素部の外側に配置された駆動回路部と、
    前記画素部または前記駆動回路部のいずれか一方または双方に電気的に接続された保護回路部と、を有し、
    前記画素部は、
    画素電極と、
    前記画素電極に電気的に接続された第１のトランジスタと、を有し、
    前記駆動回路部は、
    前記第１のトランジスタのオン状態、オフ状態を制御する第２のトランジスタと、を有し、
    前記第１のトランジスタ、及び前記第２のトランジスタは、
    チャネル形成領域に第１の酸化物半導体層を有し、
    前記保護回路部が、
    前記第１の酸化物半導体層と同一工程で形成された第２の酸化物半導体層を有し、
    前記第１の酸化物半導体層と、前記第２の酸化物半導体層とは、水素濃度が異なる
    ことを特徴とする表示装置。
  8. 画素部と、
    前記画素部の外側に配置された駆動回路部と、
    前記画素部または前記駆動回路部のいずれか一方または双方に電気的に接続された保護回路部と、を有し、
    前記画素部は、
    画素電極と、
    前記画素電極に電気的に接続された第１のトランジスタと、を有し、
    前記駆動回路部は、
    前記第１のトランジスタのオン状態、オフ状態を制御する第２のトランジスタと、を有し、
    前記第１のトランジスタ、及び前記第２のトランジスタは、
    チャネル形成領域に第１の酸化物半導体層を有し、
    前記保護回路部が、
    前記第１の酸化物半導体層と同一工程で形成された第２の酸化物半導体層を有し、
    前記第１の酸化物半導体層と、前記第２の酸化物半導体層とは、水素濃度が異なり、
    前記第１の酸化物半導体層、及び前記第２の酸化物半導体層は、微結晶領域を含み、
    前記微結晶領域は、ビーム径が５ｎｍφ以上１０ｎｍφ以下とした電子線回折において、円周状に配置された複数のスポットが観察され、且つ、ビーム径が３００ｎｍφ以上とした電子線回折パターンにおいては、前記複数のスポットが観察されない
    ことを特徴とする表示装置。
  9. 請求項７または請求項８において、
    前記第２の酸化物半導体層は、前記第１の酸化物半導体層よりも水素濃度が高い
    ことを特徴とする表示装置。
  10. 請求項７または請求項８において、
    前記第２の酸化物半導体層は、前記第１の酸化物半導体層よりも抵抗率が低い
    ことを特徴とする表示装置。
  11. 請求項７乃至請求項１０のいずれか一において、
    前記第１の酸化物半導体層、及び前記第２の酸化物半導体層は、
    少なくともインジウム（Ｉｎ）、亜鉛（Ｚｎ）及びＭ（Ａｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆの金属）を含むＩｎ−Ｍ−Ｚｎ酸化物で表記される酸化物である
    ことを特徴とする表示装置。
  12. 請求項７乃至請求項１１のいずれか一に記載の表示装置を有する電子機器。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017109642A1 (ja) * 2015-12-24 2017-06-29 株式会社半導体エネルギー研究所 金属酸化物膜、および半導体装置
WO2018163997A1 (ja) * 2017-03-09 2018-09-13 シャープ株式会社 アクティブマトリクス基板およびその製造方法

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI602249B (zh) 2011-03-11 2017-10-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
KR20220145922A (ko) 2012-12-25 2022-10-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US10416504B2 (en) 2013-05-21 2019-09-17 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
KR102244553B1 (ko) 2013-08-23 2021-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 용량 소자 및 반도체 장치
US9425217B2 (en) 2013-09-23 2016-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2015179247A (ja) 2013-10-22 2015-10-08 株式会社半導体エネルギー研究所 表示装置
US9455142B2 (en) * 2014-02-06 2016-09-27 Transtron Solutions Llc Molecular precursor compounds for ABIGZO zinc-group 13 mixed oxide materials
CN104867981B (zh) * 2014-02-21 2020-04-21 株式会社半导体能源研究所 半导体膜、晶体管、半导体装置、显示装置以及电子设备
US10109707B2 (en) * 2014-03-31 2018-10-23 Flosfia Inc. Crystalline multilayer oxide thin films structure in semiconductor device
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20170098839A (ko) 2014-12-29 2017-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치를 가지는 표시 장치
CN106206743B (zh) * 2015-05-04 2020-04-28 清华大学 薄膜晶体管及其制备方法、薄膜晶体管面板以及显示装置
JP2016219550A (ja) * 2015-05-18 2016-12-22 キヤノン株式会社 撮像装置、撮像システムおよび撮像装置の製造方法
JP6539123B2 (ja) * 2015-06-18 2019-07-03 キヤノン株式会社 固体撮像装置及びその製造方法ならびにカメラ
US10501003B2 (en) 2015-07-17 2019-12-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, lighting device, and vehicle
US9852926B2 (en) 2015-10-20 2017-12-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for semiconductor device
US10333004B2 (en) 2016-03-18 2019-06-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, module and electronic device
CN105866704A (zh) * 2016-05-27 2016-08-17 湖南福德电气有限公司 一款ups电源专用测试负载箱
CN106896598A (zh) * 2017-02-27 2017-06-27 武汉华星光电技术有限公司 一种goa驱动面板
CN107146816B (zh) * 2017-04-10 2020-05-15 华南理工大学 一种氧化物半导体薄膜及由其制备的薄膜晶体管
CN109698204B (zh) * 2017-10-24 2021-09-07 元太科技工业股份有限公司 驱动基板及显示装置
TWI659254B (zh) * 2017-10-24 2019-05-11 元太科技工業股份有限公司 驅動基板及顯示裝置
CN109449168B (zh) * 2018-11-14 2021-05-18 合肥京东方光电科技有限公司 导线结构及其制造方法、阵列基板和显示装置
CN111223459B (zh) * 2018-11-27 2022-03-08 元太科技工业股份有限公司 移位寄存器以及栅极驱动电路
CN116864510A (zh) * 2019-03-19 2023-10-10 群创光电股份有限公司 具有晶体管元件的工作模块
TWI818428B (zh) * 2022-01-27 2023-10-11 友達光電股份有限公司 通訊裝置及其通訊元件與此通訊元件的製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007250983A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
WO2009075161A1 (ja) * 2007-12-12 2009-06-18 Idemitsu Kosan Co., Ltd. パターン化結晶質半導体薄膜、薄膜トランジスタの製造方法、及び電界効果型トランジスタ
JP2009141002A (ja) * 2007-12-04 2009-06-25 Canon Inc 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
WO2009093625A1 (ja) * 2008-01-23 2009-07-30 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ及びその製造方法、それを用いた表示装置、並びに半導体装置
JP2010171394A (ja) * 2008-12-24 2010-08-05 Semiconductor Energy Lab Co Ltd 論理回路及び半導体装置
JP2011109084A (ja) * 2009-10-21 2011-06-02 Semiconductor Energy Lab Co Ltd 半導体装置
JP2011142309A (ja) * 2009-12-08 2011-07-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2012134475A (ja) * 2010-12-03 2012-07-12 Semiconductor Energy Lab Co Ltd 酸化物半導体膜および半導体装置

Family Cites Families (140)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
US6140198A (en) 1998-11-06 2000-10-31 United Microelectronics Corp. Method of fabricating load resistor
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US7199016B2 (en) * 2004-08-13 2007-04-03 Raytheon Company Integrated circuit resistor
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
AU2005302964B2 (en) 2004-11-10 2010-11-04 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
KR101139522B1 (ko) 2004-12-04 2012-05-07 엘지디스플레이 주식회사 반투과형 박막 트랜지스터 기판 및 그 제조 방법
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112652B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP2007310334A (ja) 2006-05-19 2007-11-29 Mikuni Denshi Kk ハーフトーン露光法を用いた液晶表示装置の製造法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
TWI834568B (zh) * 2006-09-29 2024-03-01 日商半導體能源研究所股份有限公司 半導體裝置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101146574B1 (ko) 2006-12-05 2012-05-16 캐논 가부시끼가이샤 산화물 반도체를 이용한 박막 트랜지스터의 제조방법 및 표시장치
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
KR100787464B1 (ko) 2007-01-08 2007-12-26 삼성에스디아이 주식회사 박막 트랜지스터, 및 그 제조방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP2009071289A (ja) * 2007-08-17 2009-04-02 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
KR101375831B1 (ko) 2007-12-03 2014-04-02 삼성전자주식회사 산화물 반도체 박막 트랜지스터를 이용한 디스플레이 장치
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
US9041202B2 (en) 2008-05-16 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP5435326B2 (ja) * 2008-09-02 2014-03-05 日立金属株式会社 ダイカスト用被覆金型およびその製造方法
EP2327069A4 (en) 2008-09-12 2013-03-20 Semiconductor Energy Lab DISPLAY DEVICE
KR101829673B1 (ko) 2008-09-12 2018-02-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101408715B1 (ko) 2008-09-19 2014-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR101507324B1 (ko) 2008-09-19 2015-03-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
EP2172804B1 (en) 2008-10-03 2016-05-11 Semiconductor Energy Laboratory Co, Ltd. Display device
KR101273972B1 (ko) 2008-10-03 2013-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
CN101719493B (zh) 2008-10-08 2014-05-14 株式会社半导体能源研究所 显示装置
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
EP2184783B1 (en) 2008-11-07 2012-10-03 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and method for manufacturing the same
US8232947B2 (en) * 2008-11-14 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP5455753B2 (ja) 2009-04-06 2014-03-26 株式会社半導体エネルギー研究所 Ｉｃカード
KR101900653B1 (ko) 2009-07-10 2018-09-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101746198B1 (ko) 2009-09-04 2017-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 전자기기
KR101460869B1 (ko) * 2009-09-04 2014-11-11 가부시끼가이샤 도시바 박막 트랜지스터 및 그 제조 방법
CN102576677B (zh) * 2009-09-24 2015-07-22 株式会社半导体能源研究所 半导体元件及其制造方法
KR101082174B1 (ko) * 2009-11-27 2011-11-09 삼성모바일디스플레이주식회사 유기전계발광 표시 장치 및 그의 제조 방법
JP5584103B2 (ja) 2009-12-04 2014-09-03 株式会社半導体エネルギー研究所 半導体装置
JP5095864B2 (ja) 2009-12-09 2012-12-12 シャープ株式会社 半導体装置およびその製造方法
JP5727204B2 (ja) 2009-12-11 2015-06-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2011089767A1 (ja) 2010-01-21 2011-07-28 シャープ株式会社 回路基板、表示装置及び回路基板の製造方法
WO2011093150A1 (en) 2010-01-29 2011-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20120112803A (ko) 2010-01-29 2012-10-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 이를 이용한 전자 기기
KR101773992B1 (ko) 2010-03-12 2017-09-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9537043B2 (en) 2010-04-23 2017-01-03 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and manufacturing method thereof
US8610180B2 (en) 2010-06-11 2013-12-17 Semiconductor Energy Laboratory Co., Ltd. Gas sensor and method for manufacturing the gas sensor
US9230994B2 (en) 2010-09-15 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
TWI573277B (zh) 2011-05-05 2017-03-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR20220145922A (ko) 2012-12-25 2022-10-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007250983A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
JP2009141002A (ja) * 2007-12-04 2009-06-25 Canon Inc 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
WO2009075161A1 (ja) * 2007-12-12 2009-06-18 Idemitsu Kosan Co., Ltd. パターン化結晶質半導体薄膜、薄膜トランジスタの製造方法、及び電界効果型トランジスタ
WO2009093625A1 (ja) * 2008-01-23 2009-07-30 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ及びその製造方法、それを用いた表示装置、並びに半導体装置
JP2010171394A (ja) * 2008-12-24 2010-08-05 Semiconductor Energy Lab Co Ltd 論理回路及び半導体装置
JP2011109084A (ja) * 2009-10-21 2011-06-02 Semiconductor Energy Lab Co Ltd 半導体装置
JP2011142309A (ja) * 2009-12-08 2011-07-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2012134475A (ja) * 2010-12-03 2012-07-12 Semiconductor Energy Lab Co Ltd 酸化物半導体膜および半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017109642A1 (ja) * 2015-12-24 2017-06-29 株式会社半導体エネルギー研究所 金属酸化物膜、および半導体装置
WO2018163997A1 (ja) * 2017-03-09 2018-09-13 シャープ株式会社 アクティブマトリクス基板およびその製造方法

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