JP2014099684A - 入力回路 - Google Patents
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Abstract
【課題】信号の伝搬遅延時間の増大を抑制することができる入力回路を提供することができる。
【解決手段】入力回路10は、電源線L1に接続された第1端子とノードN2に接続された第2端子とを有するPチャネルMOSトランジスタTP1と、ノードN2に接続された第1端子とノードN1に接続された第2端子とを有するPチャネルMOSトランジスタTP2とを有する。入力回路10は、ノードN1に接続された第1端子とノードN3に接続された第2端子とを有するNチャネルMOSトランジスタTN1と、ノードN3に接続された第1端子と電源線L2に接続された第2端子とを有するNチャネルMOSトランジスタTN2とを有する。トランジスタTP1,TP2,TN1,TN2は、入力信号Vinを入力するゲート端子を有する。入力回路10は、入力信号VinとノードN1の電圧V1とに基づいて、ノードN2,N3の電位を制御する制御回路15を有する。
【選択図】図1
【解決手段】入力回路10は、電源線L1に接続された第1端子とノードN2に接続された第2端子とを有するPチャネルMOSトランジスタTP1と、ノードN2に接続された第1端子とノードN1に接続された第2端子とを有するPチャネルMOSトランジスタTP2とを有する。入力回路10は、ノードN1に接続された第1端子とノードN3に接続された第2端子とを有するNチャネルMOSトランジスタTN1と、ノードN3に接続された第1端子と電源線L2に接続された第2端子とを有するNチャネルMOSトランジスタTN2とを有する。トランジスタTP1,TP2,TN1,TN2は、入力信号Vinを入力するゲート端子を有する。入力回路10は、入力信号VinとノードN1の電圧V1とに基づいて、ノードN2,N3の電位を制御する制御回路15を有する。
【選択図】図1
Description
本発明は、入力回路に関するものである。
近年、半導体集積回路装置には、入力信号に乗るノイズの影響を無くすためにCMOS(Complementary Metal Oxide Semiconductor)型のシュミット入力回路が用いられている(例えば、特許文献1,2参照)。図7は、従来のシュミット入力回路(入力回路)30を示している。
図7に示すように、入力回路30は、インバータ回路31と、そのインバータ回路31の出力信号を入力するインバータ回路32と、ヒステリシス特性を得るためのヒステリシス設定回路33とを有している。
インバータ回路31は、高電位電源電圧VDDが供給される電源線L1と低電位電源電圧VSSが供給される電源線L2との間に直列に接続されたPチャネルMOSトランジスタTP11,TP12及びNチャネルMOSトランジスタTN11,TN12を有している。これらトランジスタTP11,TP12,TN11,TN12のゲート端子には、入力端子Tiが接続されており、入力信号Vinが供給される。インバータ回路31の出力端子となるトランジスタTP12,TN11間のノードN11は、後段のインバータ回路32の入力端子に接続されている。このインバータ回路32の出力端子には出力端子Toが接続され、インバータ回路32から出力信号Voが出力される。
ヒステリシス設定回路33は、PチャネルMOSトランジスタTP13とNチャネルMOSトランジスタTN13とを有している。トランジスタTP13のソース端子はトランジスタTP11,TP12間のノードN12に接続され、トランジスタTP13のドレイン端子は電源線L2に接続されている。また、トランジスタTN13のソース端子はトランジスタTN11,TN12間のノードN13に接続され、トランジスタTN13のドレイン端子は電源線L1に接続されている。これらトランジスタTP13,TN13のゲート端子は、トランジスタTP12,TN11間のノードN11、つまり初段のインバータ回路31の出力端子に接続されている。
次に、上記入力回路30の動作について説明する。
入力信号VinがLレベル(例えば、低電位電源電圧VSSレベル)のときは、トランジスタTP11,TP12がオン、トランジスタTN11,TN12がオフし、ノードN11の電位がHレベル(例えば、高電位電源電圧VDDレベル)になる。このため、インバータ回路32からはLレベルの出力信号Voが出力される。このとき、トランジスタTN13は、ゲート端子にHレベルの信号が印加されているため、オン状態となっている。
入力信号VinがLレベル(例えば、低電位電源電圧VSSレベル)のときは、トランジスタTP11,TP12がオン、トランジスタTN11,TN12がオフし、ノードN11の電位がHレベル(例えば、高電位電源電圧VDDレベル)になる。このため、インバータ回路32からはLレベルの出力信号Voが出力される。このとき、トランジスタTN13は、ゲート端子にHレベルの信号が印加されているため、オン状態となっている。
次に、入力信号VinがLレベルからHレベルに遷移するとき、トランジスタTP11,TP12,TN11,TN12のオン状態又はオフ状態の切り替えが発生する。このとき、入力信号Vinの電圧値が上昇しトランジスタTN11,TN12がオンしても、トランジスタTN13がオンしているため、ノードN13の電圧はトランジスタTN12とトランジスタTN13とで分圧された電圧となり、ノードN13の電圧が低電位電源電圧VSSレベルまで下がらない。すなわち、トランジスタTN13は、そのオン抵抗によりノードN13の電位を下げないように働く。これにより、入力信号Vinの立ち上がり時における入力回路30のスレッショルド電圧VIHは、トランジスタTN13が無い場合のスレッショルド電圧(例えば、(VDD+VSS)/2程度)に比べて高くなる。
一方、入力信号VinがHレベルのときは、トランジスタTP11,TP12がオフ、トランジスタTN11,TN12がオンし、ノードN11がLレベルになる。このため、インバータ回路32からはHレベルの出力信号Voが出力される。このとき、トランジスタTP13は、ゲート端子にLレベルの信号が印加されているため、オン状態となっている。
次に、入力信号VinがHレベルからLレベルに遷移するとき、トランジスタTP11,TP12,TN11,TN12のオン状態又はオフ状態の切り替えが発生する。このとき、入力信号Vinの電圧値が低下しトランジスタTP11,TP12がオンしても、トランジスタTP13がオンしているため、ノードN12の電圧はトランジスタTP12とトランジスタTP13とで分圧された電圧となり、ノードN12の電圧が高電位電源電圧VDDレベルまで上がらない。すなわち、トランジスタTP13は、そのオン抵抗によりノードN12の電位を上げないように働く。これにより、入力信号Vinの立ち下がり時における入力回路30のスレッショルド電圧VILは、トランジスタTP13が無い場合のスレッショルド電圧(例えば、(VDD+VSS)/2程度)に比べて低くなる。
このように、ヒステリシス設定回路33内のトランジスタTN13,TP13の働きによってスレッショルド電圧VIH,VILに相違が生じ、入力回路30はヒステリシスを持つ伝達特性を得る。
ところで、上記シュミット入力回路30では、CMOSの特性上、入力信号Vinの振幅が小さくなるほど、信号の伝搬遅延時間が増加するという問題がある。図8(a)に、入力信号Vinの振幅が電源電圧間、つまり高電位電源電圧VDDから低電位電源電圧VSSまでの振幅(フル振幅)を持つ場合の信号の伝搬遅延時間Td1を示し、図8(b)に、入力信号Vinの振幅が入力回路30のスレッショルド電圧VIH,VIL間の振幅を持つ場合の信号の伝搬遅延時間Td2を示している。これら図8(a)及び図8(b)に示されるように、入力信号Vinの振幅が小さい場合の伝搬遅延時間Td1は、入力信号Vinの振幅が大きい場合の伝搬遅延時間Td2よりも長くなる。このように入力信号Vinの振幅が小さい場合に伝搬遅延時間Td2が長くなる理由について説明する。
入力信号VinがLレベル(電圧VILレベル)からHレベル(電圧VIHレベル)に遷移するときには、トランジスタTN11,TN12のゲート電圧がスレッショルド電圧VIH付近まで上昇しても、上述したヒステリシス特性により、ノードN11の電圧はしばらく高電位電源電圧VDDレベルに保持される。しかし、このとき、電圧VIHと高電位電源VDDレベルとの大小関係(VIH<VDD)より、トランジスタTN11のゲート電圧がドレイン電圧(又はソース電圧)よりも低くなるため、トランジスタTN11がオンし難い。このため、ノードN11の電圧を低電位電源電圧VSSレベルまで下げるための時間が長くなる。これにより、トランジスタTN13がオフ状態となる時間が遅れることになる。この結果、トランジスタTN13のオン抵抗によってノードN13の電圧が下がらないため、トランジスタTN11が更にオンし難くなる。これにより、フル振幅の入力信号Vinに比べて、信号の伝搬遅延時間が大幅に増大するという問題が生じる。なお、スレッショルド電圧VIHを下げ、スレッショルド電圧VILを上げることで、つまり入力信号Vinの振幅よりも電圧VIH,VIL間の電位差を小さくすることにより、信号の伝搬遅延時間の増大を抑制することはできる。しかし、この場合には、ヒステリシスVhys(図7参照)が小さくなるため、ノイズ耐性が下がるという新たな問題が生じてしまう。
本発明の一観点によれば、高電位電源電圧が供給される第1電源線に接続された第1端子と、第1ノードに接続された第2端子と、入力信号が入力されるゲート端子とを有する第1のPチャネルMOSトランジスタと、前記第1ノードに接続された第1端子と、第2ノードに接続された第2端子と、前記入力信号が入力されるゲート端子とを有する第2のPチャネルMOSトランジスタと、前記第2ノードに接続された第1端子と、第3ノードに接続された第2端子と、前記入力信号が供給されるゲート端子とを有する第1のNチャネルMOSトランジスタと、前記第3ノードに接続された第1端子と、前記高電位電源電圧よりも低い低電位電源電圧が供給される第2電源線に接続された第2端子と、前記入力信号が入力されるゲート端子とを有する第2のNチャネルMOSトランジスタと、前記入力信号と前記第2ノードの電位とに基づいて、前記第1ノード及び前記第3ノードの電位を制御する制御回路と、を有する。
本発明の一観点によれば、信号の伝搬遅延時間の増大を抑制することができるという効果を奏する。
(第1実施形態)
以下、第1実施形態を図1〜図4に従って説明する。
図1に示す入力回路10は、CMOS型のシュミット入力回路である。入力回路10は、入力信号Vinの立ち上がり時における当該入力回路10のスレッショルド電圧VIHが、入力信号Vinの立ち下がり時における当該入力回路10のスレッショルド電圧VILよりも高く設定されたヒステリシス特性を有している。この入力回路10は、入力信号Vinを入力するインバータ回路11と、インバータ回路11の出力信号を反転増幅するインバータ回路12とを有している。また、入力回路10は、上記ヒステリシス特性(ヒステリシスVhys)を得るためのヒステリシス設定回路13と、入力信号Vinが所定の閾値を超えたときにヒステリシス設定回路13の動作を停止させるヒステリシス停止回路(停止回路)14とを含む制御回路15を有している。
以下、第1実施形態を図1〜図4に従って説明する。
図1に示す入力回路10は、CMOS型のシュミット入力回路である。入力回路10は、入力信号Vinの立ち上がり時における当該入力回路10のスレッショルド電圧VIHが、入力信号Vinの立ち下がり時における当該入力回路10のスレッショルド電圧VILよりも高く設定されたヒステリシス特性を有している。この入力回路10は、入力信号Vinを入力するインバータ回路11と、インバータ回路11の出力信号を反転増幅するインバータ回路12とを有している。また、入力回路10は、上記ヒステリシス特性(ヒステリシスVhys)を得るためのヒステリシス設定回路13と、入力信号Vinが所定の閾値を超えたときにヒステリシス設定回路13の動作を停止させるヒステリシス停止回路(停止回路)14とを含む制御回路15を有している。
インバータ回路11は、半導体装置の内部回路(図示略)から入力端子Tiを通じて入力される入力信号Vinを反転増幅して出力信号V1を生成し、その出力信号V1を後段のインバータ回路12に出力する。ここで、入力信号Vinは、上記スレッショルド電圧VILからスレッショルド電圧VIHまでの振幅、つまりフル振幅に比べて小さな振幅を持つ信号である。そして、インバータ回路11は、入力信号Vinを反転増幅して高電位電源電圧VDDレベル又は低電位電源電圧VSSレベルの出力信号V1を生成する。具体的には、インバータ回路11は、電圧VILレベルの入力信号Vinを反転増幅して高電位電源電圧VDDレベルの出力信号V1を生成し、電圧VIHレベルの入力信号Vinを反転増幅して低電位電源電圧VSSレベルの出力信号V1を生成する。以下、説明の便宜上、高電位電源電圧VDDの電圧レベルを単に「VDDレベル」、電圧VIHの電圧レベルを単に「VIHレベル」、低電位電源電圧VSSの電圧レベルを単に「VSSレベル」、電圧VILの電圧レベルを単に「VILレベル」とも言う。
インバータ回路11は、高電位電源電圧VDDが供給される電源線L1と、高電位電源電圧VDDよりも低電圧である低電位電源電圧VSSが供給される電源線L2との間に直列に接続されたPチャネルMOSトランジスタTP1,TP2及びNチャネルMOSトランジスタTN1,TN2を有している。ここで、高電位電源電圧VDDは例えば5Vであり、低電位電源電圧VSSは例えば0Vである。
PチャネルMOSトランジスタTP1は、その第1端子(例えば、ソース端子)が電源線L1に接続され、第2端子(例えば、ドレイン端子)がPチャネルMOSトランジスタTP2の第1端子(例えば、ソース端子)に接続されている。トランジスタTP2の第2端子(例えば、ドレイン端子)はNチャネルMOSトランジスタTN1の第1端子(例えば、ドレイン端子)に接続されている。トランジスタTN1の第2端子(例えば、ソース端子)はNチャネルMOSトランジスタTN2の第1端子(例えば、ドレイン端子)に接続されている。トランジスタTN2の第2端子(例えば、ソース端子)は電源線L2に接続されている。
これらトランジスタTP1,TP2,TN1,TN2の制御端子(ゲート端子)には、入力端子Tiが接続されており、入力信号Vinが供給される。インバータ回路11の出力端子となるトランジスタTP2,TN1間のノードN1は、後段のインバータ回路12の入力端子に接続されている。
インバータ回路12の出力端子は、当該入力回路10の出力端子Toに接続されている。このインバータ回路12は、所定の増幅率(ここでは、1)でインバータ回路11の出力信号V1(ノードN1の電圧)を反転増幅して出力信号Voutを生成し、その出力信号Voutを出力端子Toを通じて例えば内部回路(図示略)に出力する。なお、以下の説明では、出力信号V1をノードN1の電圧V1とも称する。
制御回路15は、入力信号VinとノードN1の電圧V1とに基づいて、ノードN2の電圧V2及びノードN3の電圧V3を制御する。この制御回路15は、PチャネルMOSトランジスタTP3とNチャネルMOSトランジスタTN3とを有する上記ヒステリシス設定回路13と、PチャネルMOSトランジスタTP4,TP5とNチャネルMOSトランジスタTN4,TN5とを有する上記停止回路14とを有している。
ヒステリシス設定回路13内のトランジスタTP3の第1端子(例えば、ソース端子)は、トランジスタTP1,TP2間のノードN2に接続されるとともに、トランジスタTP4を介して電源線L1に接続されている。トランジスタTP3の第2端子(例えば、ドレイン端子)は、トランジスタTN4を介して電源線L2に接続されている。
一方、トランジスタTN3の第1端子(例えば、ソース端子)は、トランジスタTN1,TN2間のノードN3に接続されるとともに、トランジスタTN5を介して電源線L2に接続されている。トランジスタTN3の第2端子(例えば、ドレイン端子)は、トランジスタTP5を介して電源線L1に接続されている。
これらトランジスタTP3,TN3は、インバータ回路11の出力信号V1をそのインバータ回路11内のノードN2,N3にそれぞれフィードバックすることで、当該入力回路10にヒステリシスVhysを持たせている。詳述すると、トランジスタTP3は、出力信号V1をノードN2にフィードバックすることで、入力信号Vinの立ち下がり時におけるノードN2の電圧V2(つまり、トランジスタTP2のソース電圧)の上昇を抑制する。これにより、入力信号Vinの立ち下がり時における入力回路10のスレッショルド電圧VILが、トランジスタTP3が無い場合のスレッショルド電圧(例えば、(VDD+VSS)/2程度)よりも低くなる。一方、トランジスタTN3は、出力信号V1をノードN3にフィードバックすることで、入力信号Vinの立ち上がり時におけるノードN3の電圧V3(つまり、トランジスタTN2のソース電圧)の低下を抑制する。これにより、入力信号Vinの立ち上がり時における入力回路10のスレッショルド電圧VIHが、トランジスタTP3が無い場合のスレッショルド電圧(例えば、(VDD+VSS)/2程度)よりも高くなる。
停止回路14内のPチャネルMOSトランジスタTP4は、その第1端子(例えば、ソース端子)が電源線L1に接続され、第2端子(例えば、ドレイン端子)が上記トランジスタTP3の第1端子に接続されている。すなわち、トランジスタTP4は、トランジスタTP3と電源線L1との間に介在して設けられている。また、NチャネルMOSトランジスタTN4の第1端子(例えば、ドレイン端子)は上記トランジスタTP3の第2端子に接続され、トランジスタTN4の第2端子(例えば、ソース端子)は電源線L2に接続されている。すなわち、トランジスタTN4は、トランジスタTP3と電源線L2との間に介在して設けられている。
PチャネルMOSトランジスタTP5は、その第1端子(例えば、ソース端子)が電源線L1に接続され、第2端子(例えば、ドレイン端子)が上記トランジスタTN3の第2端子に接続されている。すなわち、トランジスタTP5は、トランジスタTN3と電源線L1との間に介在して設けられている。また、NチャネルMOSトランジスタTN5は、その第1端子(例えば、ドレイン端子)がトランジスタTN3の第1端子(ノードN3)に接続され、第2端子(例えば、ソース端子)が電源線L2に接続されている。すなわち、トランジスタTN5は、トランジスタTN3と電源線L2との間に介在して設けられている。
そして、これらトランジスタTP4,TP5,TN4,TN5の制御端子(例えば、ゲート端子)には、入力端子Tiが接続されており、入力信号Vinが供給される。
なお、本実施形態において、インバータ回路12はインバータ回路の一例、トランジスタTP1は第1のPチャネルMOSトランジスタの一例、トランジスタTP2は第2のPチャネルMOSトランジスタの一例である。また、トランジスタTP3は第4のPチャネルMOSトランジスタの一例、トランジスタTP4は第3のPチャネルMOSトランジスタの一例、トランジスタTP5は第5のPチャネルMOSトランジスタの一例である。トランジスタTN1は第1のNチャネルMOSトランジスタの一例、トランジスタTN2は第2のNチャネルMOSトランジスタの一例、トランジスタTN3は第4のNチャネルMOSトランジスタの一例、トランジスタTN4は第3のNチャネルMOSトランジスタの一例、トランジスタTN5は第5のNチャネルMOSトランジスタの一例である。ノードN1は第2ノードの一例、ノードN2は第1ノードの一例、ノードN3の第3ノードの一例、電源線L1は第1電源線の一例、電源線L2は第2電源線の一例、電圧VIHは高電位電圧の一例、電圧VILは低電位電圧の一例である。
なお、本実施形態において、インバータ回路12はインバータ回路の一例、トランジスタTP1は第1のPチャネルMOSトランジスタの一例、トランジスタTP2は第2のPチャネルMOSトランジスタの一例である。また、トランジスタTP3は第4のPチャネルMOSトランジスタの一例、トランジスタTP4は第3のPチャネルMOSトランジスタの一例、トランジスタTP5は第5のPチャネルMOSトランジスタの一例である。トランジスタTN1は第1のNチャネルMOSトランジスタの一例、トランジスタTN2は第2のNチャネルMOSトランジスタの一例、トランジスタTN3は第4のNチャネルMOSトランジスタの一例、トランジスタTN4は第3のNチャネルMOSトランジスタの一例、トランジスタTN5は第5のNチャネルMOSトランジスタの一例である。ノードN1は第2ノードの一例、ノードN2は第1ノードの一例、ノードN3の第3ノードの一例、電源線L1は第1電源線の一例、電源線L2は第2電源線の一例、電圧VIHは高電位電圧の一例、電圧VILは低電位電圧の一例である。
次に、上記入力回路10の動作を説明する。なお、図2において、縦軸及び横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。
まず、入力信号Vinが電圧VILレベル(Lレベル)から電圧VIHレベル(Hレベル)に立ち上がる際の入力回路10(とくに、制御回路15)の動作を説明する。
まず、入力信号Vinが電圧VILレベル(Lレベル)から電圧VIHレベル(Hレベル)に立ち上がる際の入力回路10(とくに、制御回路15)の動作を説明する。
図2に示す時刻t1では、つまり入力信号VinがVILレベルのときは、トランジスタTP1,TP2がオンし、トランジスタTN1,TN2がオフする。このため、ノードN1の電圧、つまりインバータ回路11の出力信号V1は高電位電源電圧VDDレベル(Hレベル)になる。そして、インバータ回路12においてVDDレベルの出力信号V1が反転増幅され、低電位電源電圧VSSレベル(Lレベル)の出力信号Voutがインバータ回路12から出力される。このとき、ヒステリシス設定回路13では、トランジスタTN3がVDDレベルの出力信号V1に応答してオン状態となっており、トランジスタTP3がVDDレベルの出力信号V1に応答してオフ状態となっている。また、停止回路14では、トランジスタTN4,TN5がVILレベルの入力信号Vinに応答してオフ状態となっており、トランジスタTP4,TP5がVILレベルの入力信号Vinに応答してオン状態となっている。但し、本例のように、入力信号VinのLレベル(VILレベル)が低電位電源電圧VSSレベルよりも高い場合には、Lレベルの入力信号VinによってNチャネルMOSトランジスタTN2を完全にオフさせることができない。このため、時刻t1におけるノードN3の電圧V3は、トランジスタTN2,TN3,TP5の抵抗成分によって分圧された電圧値となる。具体的には、時刻t1における電圧V3の電圧値Vaは、トランジスタTN2,TN3,TP5の抵抗成分をそれぞれRtn2,Rtn3,Rtp5とすると、
次に、入力信号VinがVILレベルからVIHレベルに遷移すると、インバータ回路11内のトランジスタTP1,TP2,TN1,TN2のオン状態又はオフ状態の切り替えが発生する。この入力信号Vinの立ち上がり開始当初(時刻t2参照)には、VDDレベルの出力信号V1に応答してトランジスタTN3がオン状態に維持され、VILレベルに近い信号レベルの入力信号Vinに応答してトランジスタTP5がオン状態に維持される。これらトランジスタTN3,TP5がオンしていることによって、上述したように、ノードN3の電圧V3がトランジスタTN2の抵抗成分Rtn2とトランジスタTN3,TP5の抵抗成分Rtn3,Rtp5とで分圧された電圧となる。このため、ノードN3の電圧V3がVSSレベルまで低下するのが抑制される。このように、入力信号Vinの立ち上がり時は、トランジスタTN3がオンしていることによって、入力回路10のヒステリシス特性が保持されている。なお、入力信号Vinの立ち上がり時には、VDDレベルの出力信号V1に応答してトランジスタTP3がオフ状態に維持されている。
ここで、停止回路14を有さない従来の入力回路30では、トランジスタTN12のゲート電圧(入力信号Vin)の上昇に伴って(時刻t2以降参照)、トランジスタTN12がノードN3の電荷を電源線L2に抜き始めるため、ノードN13の電圧V13が低下し始める。すなわち、トランジスタTN12がオンし始める。但し、このとき、電圧VIHと高電位電源電圧VDDとの電圧レベルの大小関係(VIH<VDD)から、トランジスタTN11のゲート電圧(入力信号Vin)がドレイン電圧(ノードN11の電圧V11)より低くなる。このため、入力信号VinのHレベルがVDDレベルである場合に比べて、トランジスタTN11がオンし難く、電圧V13の電圧低下が緩やかになり(破線波形参照)、トランジスタTN11が完全にオンする(時刻t10参照)までに多大な時間が掛かる。すると、ノードN11の電圧V11をVSSレベルまで低下させるのに多大な時間が掛かり、トランジスタTN13のオン状態が長時間維持される。そして、このトランジスタTN13の抵抗成分により、ノードN13の電圧V13の電圧低下が更に抑制されるため、電圧V13の電圧低下が更に緩やかになる。この結果、入力信号Vinの立ち上がり開始(信号レベルの遷移開始)から、電圧V13がVSSレベルまで低下するのに多大な時間が掛かり、電圧V11がVSSレベルに遷移するまでに多大な時間が掛かる。
これに対し、入力回路10では、停止回路14内のトランジスタTP5,TN5が入力信号Vinをモニタし、その入力信号Vinが所定の閾値を超えた場合にトランジスタTN5をオンすることによって、ノードN3の電圧V3を迅速に低下させるようにした。詳述すると、トランジスタTN4,TN5のゲート端子に印加される入力信号Vinの電圧レベルが上昇し、入力信号Vinと低電位電源電圧VSSとの電位差がトランジスタTN4,TN5の閾値電圧Vtnよりも高くなると、トランジスタTN4,TN5がオンされる(時刻t2参照)。すると、ノードN3がオン状態のトランジスタTN5を通じて電源線L2に接続されるため、そのノードN3の電圧V3の電圧レベルが急速に低下する。このように、入力信号Vinが所定の閾値を超えた場合にトランジスタTN5をオンすることで、トランジスタTN3(ヒステリシス設定回路13)の機能を停止させる、つまりインバータ回路11,12の動作からトランジスタTN3(ヒステリシス設定回路13)を分離(遮断)させる。これによって、ノードN3の電圧V3をVSSレベルまで迅速に低下させることができる。したがって、従来の場合に比べて(破線波形参照)、入力信号Vinの立ち上がり開始から電圧V3をVSSレベルに低下させるまでの時間を大幅に短縮することができる。
また、このような電圧V3の電圧低下及び入力信号Vinの電圧上昇によってトランジスタTN2が完全にオンされる。このトランジスタTN2のオンに伴って、トランジスタTN1がノードN1の電荷をノードN3側に抜き始めるため、ノードN1の電圧V1が低下し始める(時刻t3参照)。すなわち、トランジスタTN1がオンし始める。そして、上記電圧V1の低下に伴って、トランジスタTP3がオンされ、その後にトランジスタTN3がオフされる。
一方、上述した動作と並行して、上記時刻t2以降に入力信号Vinの電圧レベルが更に上昇し、入力信号Vinと高電位電源電圧VDDとの電位差がトランジスタTP4,TP5の閾値電圧Vtpよりも低くなると、トランジスタTP4,TP5がオフされる(時刻t4参照)。このトランジスタTP5のオフ動作によって、トランジスタTN3への高電位電源電圧VDDの供給が遮断される。これにより、トランジスタTN3(ヒステリシス設定回路13)の機能が完全に停止される。
続いて、上述したようにトランジスタTN5のオン動作によってノードN3の電圧V3がVSSレベル付近まで低下すると、トランジスタTN1が完全にオンされる(時刻t5参照)。このトランジスタTN1のオン動作によって、ノードN1の電圧V1が急速にVSSレベルまで低下する。その後、電圧V1がVSSレベルまで低下すると、インバータ回路12の出力信号VoutがVSSレベルからVDDレベルに遷移する(出力信号Voutの信号レベルが反転する)。
このように、入力信号VinがVILレベルからVIHレベルに遷移した後、ノードN3の電圧V3を迅速にVSSレベルまで低下させることができるため、VIHレベルの入力信号VinによってトランジスタTN1を迅速にオンさせることができる。すなわち、トランジスタTN1のゲート端子に印加される入力信号Vinの信号レベル(VIHレベル)が高電位電源電圧VDDレベルよりも低くなる場合であっても、ノードN3の電圧V3(つまり、トランジスタTN1のドレイン電圧)をVSSレベルに迅速に低下させることにより、トランジスタTN1を迅速にオンさせることができる。さらに、トランジスタTN1を迅速にオンさせることによって、出力信号Voutの信号レベルを迅速に反転させることができる。これにより、入力信号Vinの立ち上がりエッジから出力信号Voutの立ち上がりエッジまでの時間、つまり信号の伝搬遅延時間Tdを、従来の入力回路30における伝搬遅延時間Td2に比べて大幅に短縮することができる。
次に、入力信号VinがVIHレベル(Hレベル)からVILレベル(Lレベル)に立ち下がる際の入力回路10(とくに、制御回路15)の動作を説明する。
図2に示す時刻t11では、つまり入力信号VinがVIHレベルのときは、トランジスタTP1,TP2がオフし、トランジスタTN1,TN2がオンする。このため、インバータ回路11の出力信号V1はVSSレベルになる。そして、インバータ回路12においてVSSレベルの出力信号V1が反転増幅され、VDDレベルの出力信号Voutがインバータ回路12から出力される。このとき、ヒステリシス設定回路13では、トランジスタTN3がVSSレベルの出力信号V1に応答してオフ状態となっており、トランジスタTP3がVSSレベルの出力信号V1に応答してオン状態となっている。また、停止回路14では、トランジスタTN4,TN5がVIHレベルの入力信号Vinに応答してオン状態となっており、トランジスタTP4,TP5がVILレベルの入力信号Vinに応答してオフ状態となっている。但し、本例のように、入力信号VinのHレベル(VIHレベル)が高電位電源電圧VDDレベルよりも低い場合には、Hレベルの入力信号VinによってPチャネルMOSトランジスタTP1を完全にオフさせることができない。このため、時刻t11におけるノードN2の電圧V2は、トランジスタTP1,TP3,TN4の抵抗成分によって分圧された電圧値となる。具体的には、時刻t11における電圧V2の電圧値Vbは、トランジスタTP1,TP3,TN4の抵抗成分をそれぞれRtp1,Rtp3,Rtn4とすると、
図2に示す時刻t11では、つまり入力信号VinがVIHレベルのときは、トランジスタTP1,TP2がオフし、トランジスタTN1,TN2がオンする。このため、インバータ回路11の出力信号V1はVSSレベルになる。そして、インバータ回路12においてVSSレベルの出力信号V1が反転増幅され、VDDレベルの出力信号Voutがインバータ回路12から出力される。このとき、ヒステリシス設定回路13では、トランジスタTN3がVSSレベルの出力信号V1に応答してオフ状態となっており、トランジスタTP3がVSSレベルの出力信号V1に応答してオン状態となっている。また、停止回路14では、トランジスタTN4,TN5がVIHレベルの入力信号Vinに応答してオン状態となっており、トランジスタTP4,TP5がVILレベルの入力信号Vinに応答してオフ状態となっている。但し、本例のように、入力信号VinのHレベル(VIHレベル)が高電位電源電圧VDDレベルよりも低い場合には、Hレベルの入力信号VinによってPチャネルMOSトランジスタTP1を完全にオフさせることができない。このため、時刻t11におけるノードN2の電圧V2は、トランジスタTP1,TP3,TN4の抵抗成分によって分圧された電圧値となる。具体的には、時刻t11における電圧V2の電圧値Vbは、トランジスタTP1,TP3,TN4の抵抗成分をそれぞれRtp1,Rtp3,Rtn4とすると、
次に、入力信号VinがVIHレベルからVILレベルに遷移すると(時刻t12以降参照)、インバータ回路11内のトランジスタTP1,TP2,TN1,TN2のオン状態又はオフ状態の切り替えが発生する。この入力信号Vinの立ち下がり開始当初(時刻t12参照)には、VSSレベルの出力信号V1に応答してトランジスタTP3がオン状態に維持され、VIHレベルに近い信号レベルの入力信号Vinに応答してトランジスタTN4がオン状態に維持される。これらトランジスタTP3,TN4がオンしていることによって、上述したように、ノードN2の電圧V2がトランジスタTP1の抵抗成分Rtp1とトランジスタTP3,TN4の抵抗成分Rtp3,Rtn4とで分圧された電圧となる。このため、ノードN2の電圧V2がVDDレベルまで上昇するのが抑制される。このように、入力信号Vinの立ち下がり時は、トランジスタTP3がオンしていることによって、入力回路10のヒステリシス特性が保持されている。なお、入力信号Vinの立ち下がり時には、VSSレベルの出力信号V1に応答してトランジスタTN3がオフ状態に維持されている。
ここで、停止回路14を有さない従来の入力回路30では、トランジスタTP11のゲート電圧(入力信号Vin)の低下に伴って(時刻t12以降参照)、トランジスタTP11が電源線L1側の電荷をノードN12に移動し始めるため、ノードN12の電圧V12が上昇し始める。すなわち、トランジスタTP11がオンし始める。但し、このとき、電圧VILと低電位電源電圧VSSとの電圧レベルの大小関係(VIL>VSS)から、トランジスタTP12のゲート電圧(入力信号Vin)とソース電圧(ノードN12の電圧V12)との電位差が、入力信号VinのLレベルがVSSレベルの場合よりも低くなる。このため、入力信号VinのLレベルがVSSレベルである場合に比べて、トランジスタTP12がオンし難く、電圧V12の電圧上昇が緩やかになり(破線波形参照)、トランジスタTP12が完全にオンする(時刻t20参照)までに多大な時間が掛かる。すると、ノードN11の電圧V11をVDDレベルまで上昇させるのに多大な時間が掛かり、トランジスタTP13のオン状態が長時間維持される。そして、このトランジスタTP13の抵抗成分により、ノードN12の電圧V12の電圧上昇が更に抑制されるため、電圧V12の電圧上昇が更に緩やかになる。この結果、入力信号Vinの立ち下がり開始(信号レベルの遷移開始)から、電圧V12がVDDレベルまで上昇するのに多大な時間が掛かり、電圧V11がVSSレベルに遷移するまでに多大な時間が掛かる。
これに対し、入力回路10では、停止回路14内のトランジスタTP4,TN4が入力信号Vinをモニタし、その入力信号Vinが所定の閾値を超えた場合にトランジスタTP4をオンすることによって、ノードN2の電圧V2を迅速に上昇させるようにした。詳述すると、トランジスタTP4,TP5のゲート端子に印加される入力信号Vinの電圧レベルが低下し、入力信号Vinと高電位電源電圧VDDとの電位差がトランジスタTP4,TP5の閾値電圧Vtpよりも高くなると、トランジスタTP4,TP5がオンされる(時刻t12参照)。すると、ノードN2がオン状態のトランジスタTP4を通じて電源線L1に接続されるため、そのノードN2の電圧V2の電圧レベルが急速に上昇する。このように、入力信号Vinが所定の閾値を超えた場合にトランジスタTP4をオンすることで、トランジスタTP3(ヒステリシス設定回路13)の機能を停止させる、つまりインバータ回路11,12の動作からトランジスタTP3(ヒステリシス設定回路13)を分離(遮断)させる。これによって、ノードN2の電圧V2をVDDレベルまで迅速に上昇させることができる。したがって、従来の場合に比べて(破線波形参照)、入力信号Vinの立ち下がり開始から電圧V2をVDDレベルに上昇させるまでの時間を大幅に短縮することができる。
また、このような電圧V2の電圧上昇及び入力信号Vinの電圧低下によってトランジスタTP1が完全にオンされる。このトランジスタTP1のオンに伴って、トランジスタTP2がノードN2の電荷をノードN1側に移動し始めるため、ノードN1の電圧V1が上昇し始める(時刻t13参照)。すなわち、トランジスタTP2がオンし始める。そして、上記電圧V1の上昇に伴って、トランジスタTN3がオンされ、その後にトランジスタTP3がオフされる。
一方、上述した動作と並行して、上記時刻t12以降に入力信号Vinの電圧レベルが更に低下し、入力信号Vinと低電位電源電圧VSSとの電位差がトランジスタTN4,TN5の閾値電圧Vtnよりも低くなると、トランジスタTN4,TN5がオフされる(時刻t14参照)。このトランジスタTN4のオフ動作によって、トランジスタTP3への低電位電源電圧VSSの供給が遮断される。これにより、トランジスタTP3(ヒステリシス設定回路13)の機能が完全に停止される。
続いて、上述したようにトランジスタTP4のオン動作によってノードN2の電圧V2がVDDレベル付近まで上昇すると、トランジスタTP2が完全にオンされる(時刻t15参照)。このトランジスタTP2のオン動作によって、ノードN1の電圧V1が急速にVDDレベルまで上昇する。その後、電圧V1がVDDレベルまで上昇すると、インバータ回路12の出力信号VoutがVDDレベルからVSSレベルに遷移する(出力信号Voutの信号レベルが反転する)。
このように、入力信号VinがVIHレベルからVILレベルに遷移した後、ノードN2の電圧V2を迅速にVDDレベルまで上昇させることができるため、VILレベルの入力信号VinによってトランジスタTP2を迅速にオンさせることができる。すなわち、トランジスタTP2のゲート端子に印加される入力信号Vinの信号レベル(VILレベル)が低電位電源電圧VSSレベルよりも高くなる場合であっても、ノードN2の電圧V2(つまり、トランジスタTP2のソース電圧)をVDDレベルに迅速に上昇させることにより、トランジスタTP2を迅速にオンさせることができる。さらに、トランジスタTP2を迅速にオンさせることによって、出力信号Voutの信号レベルを迅速に反転させることができる。これにより、入力信号Vinの立ち下がりエッジから出力信号Voutの立ち下がりエッジまでの時間、つまり信号の伝搬遅延時間Tdを、従来の入力回路30における伝搬遅延時間Td2に比べて大幅に短縮することができる。
図3は、図1に示した入力回路10と図7に示した従来の入力回路30とにおいて、入力信号Vinの振幅を変化させたときの信号の伝搬遅延時間の変化についてシミュレーションした結果を示したものである。具体的には、図3は、入力回路10,30において、入力信号VinのLレベルをVSSレベルに固定し、入力信号VinのHレベルをVDDレベルからVIHレベルまで変化させたときの信号の伝搬遅延時間の変化についてシミュレーションした結果を示している。図3(a),(b)において、横軸はHレベルの入力信号Vinの電圧レベルを示し、縦軸は入力回路10,30における信号の伝搬遅延時間を示している。なお、図3(b)は、図3(a)における一点鎖線枠内のシミュレーション結果を拡大して示している。
図3の結果から明らかなように、信号の伝搬遅延時間は、Hレベルの入力信号Vinの電圧レベルが低くなるほど、つまり入力信号Vinの振幅が小さくなるほど増大するように変動する。但し、その伝搬遅延時間の変動(増大)は、入力回路30の場合に比べて入力回路10の場合の方が緩やかである。詳述すると、停止回路14を有する入力回路10は、停止回路14を有さない従来の入力回路30に比べて、入力信号Vinの振幅の変動に伴う信号の伝搬遅延時間の変動幅が小さくなる。すなわち、入力回路10は、入力信号VinのHレベルがVDDレベルのとき(入力信号Vinの振幅が大きいとき)の伝搬遅延時間と、入力信号VinのHレベルがVIHレベル付近のレベルのとき(入力信号Vinの振幅が小さいとき)の伝搬遅延時間との差が小さくなる。これによって、入力回路10では、入力信号Vinの振幅が小さくなった場合であっても、信号の伝搬遅延時間が増大することを抑制することができる。
以上説明したように、本実施形態によれば、以下の効果を奏することができる。
(1)入力信号Vinが所定の閾値を超えた場合に、停止回路14内のトランジスタTP4,TP5又はトランジスタTN4,TN5をオンし、ヒステリシス設定回路13の機能を停止するようにした。これらトランジスタTP4,TN5のオン動作によって、入力信号Vinの立ち上がり時にはノードN3の電圧V3が迅速に低下され、入力信号Vinの立ち下がり時にはノードN2の電圧V2が迅速に低下される。これにより、入力信号Vinの振幅が小さい場合であっても、入力信号Vinの立ち上がり時にはトランジスタTN1を迅速にオンさせることができ、入力信号Vinの立ち下がり時にはトランジスタTP2を迅速にオンさせることができる。このため、入力信号Vinの振幅が小さくなった場合に、従来の入力回路30に比べて、信号の伝搬遅延時間Tdを大幅に短縮することができる。
(1)入力信号Vinが所定の閾値を超えた場合に、停止回路14内のトランジスタTP4,TP5又はトランジスタTN4,TN5をオンし、ヒステリシス設定回路13の機能を停止するようにした。これらトランジスタTP4,TN5のオン動作によって、入力信号Vinの立ち上がり時にはノードN3の電圧V3が迅速に低下され、入力信号Vinの立ち下がり時にはノードN2の電圧V2が迅速に低下される。これにより、入力信号Vinの振幅が小さい場合であっても、入力信号Vinの立ち上がり時にはトランジスタTN1を迅速にオンさせることができ、入力信号Vinの立ち下がり時にはトランジスタTP2を迅速にオンさせることができる。このため、入力信号Vinの振幅が小さくなった場合に、従来の入力回路30に比べて、信号の伝搬遅延時間Tdを大幅に短縮することができる。
(2)さらに、入力信号Vinの振幅の変動に伴う信号の伝搬遅延時間の変動幅を小さくすることができる。このため、入力信号Vinの振幅が小さくなった場合であっても、信号の伝搬遅延時間Tdが増大することを好適に抑制することができる。これにより、入力信号Vinの振幅が小さくなった場合であっても、入力回路10のスレッショルド電圧VIH,VILの電圧レベルを変更することなく(例えば、ヒステリシスVhysを小さくすることなく)、信号の伝搬遅延時間Tdの変動を抑制することができる。
(第2実施形態)
以下、第2実施形態について、図4に従って説明する。先の図1に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。以下、第1実施形態との相違点を中心に説明する。
以下、第2実施形態について、図4に従って説明する。先の図1に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。以下、第1実施形態との相違点を中心に説明する。
図4に示すように、入力回路10Aは、インバータ回路11と、インバータ回路12と、制御回路15とを有している。制御回路15は、ヒステリシス設定回路13と、停止回路14と、貫通電流防止回路16とを有している。
貫通電流防止回路16は、NチャネルMOSトランジスタTN6と、PチャネルMOSトランジスタTP6とを有している。
トランジスタTN6の第1端子(例えば、ドレイン端子)は、停止回路14内のトランジスタTP4の第2端子(例えば、ドレイン端子)に接続されている。また、トランジスタTN6の第2端子(例えば、ソース端子)は、ノードN2及びヒステリシス設定回路13内のトランジスタTP3の第1端子(例えば、ソース端子)に接続されている。すなわち、トランジスタTN6は、ノードN2とトランジスタTP4との間に介在して設けられている。
トランジスタTN6の第1端子(例えば、ドレイン端子)は、停止回路14内のトランジスタTP4の第2端子(例えば、ドレイン端子)に接続されている。また、トランジスタTN6の第2端子(例えば、ソース端子)は、ノードN2及びヒステリシス設定回路13内のトランジスタTP3の第1端子(例えば、ソース端子)に接続されている。すなわち、トランジスタTN6は、ノードN2とトランジスタTP4との間に介在して設けられている。
トランジスタTP6の第1端子(例えば、ソース端子)は、ノードN3及びヒステリシス設定回路13内のトランジスタTN3の第1端子(例えば、ソース端子)に接続されている。また、トランジスタTP6の第2端子(例えば、ドレイン端子)は、停止回路14内のトランジスタTN5の第1端子(例えば、ドレイン端子)に接続されている。すなわち、トランジスタTP6は、ノードN3とトランジスタTN5との間に介在して設けられている。
そして、これらトランジスタTN6,TP6の制御端子(例えば、ゲート端子)には、出力端子Toが接続されており、インバータ回路12の出力信号Voutが供給される。
なお、本実施形態において、トランジスタTN6は第6のNチャネルMOSトランジスタの一例、トランジスタTP6は第6のPチャネルMOSトランジスタの一例である。
なお、本実施形態において、トランジスタTN6は第6のNチャネルMOSトランジスタの一例、トランジスタTP6は第6のPチャネルMOSトランジスタの一例である。
次に、上記入力回路10A(とくに、貫通電流防止回路16)の動作を説明する。ここでは、入力信号VinがVILレベルからVIHレベルに立ち上がった後、所定時間経過後に入力信号VinがVIHレベルからVILレベルに立ち下がった場合の入力回路10Aの動作を説明する。なお、貫通電流防止回路16(トランジスタTN6,TP6)以外の回路の動作は、上記第1実施形態と同様であるため、ここでは詳細な説明を割愛する。また、図5において、縦軸及び横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。
図5に示す時刻t2において、入力信号Vinの立ち上がりに伴って入力信号Vinと低電位電源電圧VSSとの電位差がトランジスタTN5の閾値電圧Vtnよりも高くなると、トランジスタTN5がオンされる。このとき、貫通電流防止回路16では、トランジスタTP6がVSSレベルの出力信号Voutに応答してオン状態となっている。このため、ノードN3がオン状態のトランジスタTP6,TN5を通じて電源線L2に接続される。したがって、上記入力回路10と同様に、ノードN3の電圧V3をVSSレベルまで迅速に低下させることができ、トランジスタTN1を迅速にオンさせることができる。この結果、出力信号VoutをVSSレベルからVDDレベルに迅速に遷移させることができ、信号の伝搬遅延時間の増大を抑制することができる。
続いて、出力信号Voutの立ち上がりに伴って出力信号Voutと高電位電源電圧VDDとの電位差がトランジスタTP6の閾値電圧Vtpよりも低くなると、トランジスタTP6がオフされる(時刻t6参照)。このとき、NチャネルMOSトランジスタTN1,TN5,TN6はオン状態であり、PチャネルMOSトランジスタTP2,TP4はオフ状態である。また、ノードN3の電圧V3はVSSレベルであり、ノードN2の電圧V2は電圧レベルは上記電圧値Vbである。
その後、入力信号VinがVIHレベルからVILレベルに立ち下がるときに、入力信号Vinと高電位電源電圧VDDとの電位差がトランジスタTP4の閾値電圧Vtpよりも高くなると、トランジスタTP4がオンされる(時刻t12参照)。このとき、貫通電流防止回路16では、トランジスタTN6がVDDレベルの出力信号Voutに応答してオン状態となっているため、ノードN2がオン状態のトランジスタTN6,TP4を通じて電源線L1に接続される。したがって、上記入力回路10と同様に、ノードN2の電圧V2をVDDレベルまで迅速に上昇させることができ、トランジスタTP2を迅速にオンさせることができる。この結果、出力信号VoutをVDDレベルからVSSレベルに迅速に遷移させることができ、信号の伝搬遅延時間の増大を抑制することができる。
その一方で、時刻t12において、貫通電流防止回路16では、トランジスタTP6がVDDレベルの出力信号Voutに応答してオフ状態となっている。続いて、トランジスタTP1のオン動作に伴う電圧V2の電圧上昇及び入力信号Vinの電圧低下によってトランジスタTP1が完全にオンされる。このトランジスタTP1のオンに伴って、トランジスタTP2がノードN2の電荷をノードN1側に移動し始める、つまりトランジスタTP2がオンし始める(時刻t13参照)。このとき、入力信号Vinと低電位電源電圧VSSとの電位差がトランジスタTN1,TN5の閾値電圧Vtnよりも高いため、トランジスタTN1,TN5がオン状態に維持されている。すなわち、ノードN2の電圧V2が電圧値Vbから上昇し始めるため、トランジスタTN1がオン状態からオフ状態に切り替わる前に、トランジスタTP2がオンし始める場合がある。
ここで、上記第1実施形態の入力回路10(図1参照)では、時刻t13において、PチャネルMOSトランジスタTP4、PチャネルMOSトランジスタTP2、NチャネルMOSトランジスタTN1及びNチャネルMOSトランジスタTN5がオンされることになる。このため、電源線L1からオン状態のトランジスタTP4,TP2,TN1,TN5を通じて電源線L2に貫通電流が流れてしまう。このような貫通電流は、入力信号Vinと低電位電源電圧VSSとの電位差がトランジスタTN1の閾値電圧Vtnよりも低くなってトランジスタTN1がオフ状態に切り替わるまで流れ続ける(時刻t13〜t14参照)。
これに対し、本実施形態の入力回路10Aでは、時刻t13において、PチャネルMOSトランジスタTP4,TP2及びNチャネルMOSトランジスタTN1,TN5がオンされる一方で、貫通電流防止回路16内のPチャネルMOSトランジスタTP6がVDDレベルの出力信号Voutに応答してオフされている。このトランジスタTP6のオフ動作によって、電源線L1から電源線L2に向かって貫通電流が流れることを防止することができる。なお、トランジスタTN6は、出力信号Voutの立ち下がりに伴って出力信号Voutと低電位電源電圧VSSとの電位差がトランジスタTN6の閾値電圧Vtpよりも低くなると、オン状態からオフ状態に切り替えられる(時刻t16参照)。
同様に、入力信号Vinの立ち上がり時には、PチャネルMOSトランジスタTP2及びNチャネルMOSトランジスタTN1が共にオンする期間(例えば、時刻t3〜t4参照)において、貫通電流防止回路16内のNチャネルMOSトランジスタTN6がVSSレベルの出力信号Voutに応答してオフされる。このため、入力信号Vinの立ち上がり時においても、トランジスタTN6のオフ動作によって、電源線L1から電源線L2に向かって貫通電流が流れることを防止することができる。
このような貫通電流防止回路16の動作によって、図6に示すように、入力回路10に比べて、電源線L1から電源線L2に向かって流れる貫通電流を低減することができる。この図6において、入力回路10Aで貫通電流が多少流れるのは、入力信号Vinの立ち上がり時には電源線L1からトランジスタTP5,TN3,TP6,TN5を通じて電源線L2に貫通電流が流れ、入力信号Vinの立ち下がり時には電源線L1からトランジスタTP4,TN6,TP3,TN4を通じて電源線L2に貫通電流が流れるためである。
以上説明した実施形態によれば、第1実施形態の(1)及び(2)の効果に加えて以下の効果を奏する。
(3)トランジスタTP4,TP2,TN1,TN5を通じて電源線L1から電源線L2に至る経路に、その経路に貫通電流が流れることを防止する貫通電流防止回路16(トランジスタTN6,TP6)を設けるようにした。この貫通電流防止回路16の動作により、電源線L1からトランジスタTP4,TP2,TN1,TN5を通じて電源線L2に貫通電流が流れることを防止できるため、入力回路10Aの消費電流を低減することができる。
(3)トランジスタTP4,TP2,TN1,TN5を通じて電源線L1から電源線L2に至る経路に、その経路に貫通電流が流れることを防止する貫通電流防止回路16(トランジスタTN6,TP6)を設けるようにした。この貫通電流防止回路16の動作により、電源線L1からトランジスタTP4,TP2,TN1,TN5を通じて電源線L2に貫通電流が流れることを防止できるため、入力回路10Aの消費電流を低減することができる。
(他の実施形態)
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記各実施形態のヒステリシス設定回路13内のトランジスタTP3,TN3のゲート端子にフィードバックする信号は、インバータ回路11の出力信号V1に限らず、例えばインバータ回路12の出力信号Voutであってもよい。この場合には、トランジスタTP3をNチャネルMOSトランジスタに変更し、トランジスタTN3をPチャネルMOSトランジスタに変更する。
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記各実施形態のヒステリシス設定回路13内のトランジスタTP3,TN3のゲート端子にフィードバックする信号は、インバータ回路11の出力信号V1に限らず、例えばインバータ回路12の出力信号Voutであってもよい。この場合には、トランジスタTP3をNチャネルMOSトランジスタに変更し、トランジスタTN3をPチャネルMOSトランジスタに変更する。
・上記各実施形態の停止回路14内のNチャネルMOSトランジスタTN4及びPチャネルMOSトランジスタTP5を省略してもよい。この場合であっても、入力信号Vinの立ち上がり時にはトランジスタTN5のオン動作によってノードN3の電圧V3をVSSレベルまで迅速に低下させることができ、入力信号Vinの立ち下がり時にはトランジスタTP4のオン動作によってノードN2の電圧V2をVDDレベルまで迅速に上昇させることができる。なお、この場合には、トランジスタTP3の第2端子が電源線L2に直接接続され、トランジスタTN3の第2端子が電源線L1に直接接続されることになる。
・上記各実施形態では、ヒステリシス設定回路13、停止回路14や貫通電流防止回路16(つまり、制御回路15)を入力回路10,10Aに適用するようにした。これに限らず、これらヒステリシス設定回路13、停止回路14や貫通電流防止回路16を入出力回路に適用するようにしてもよい。
・上記各実施形態では、非反転型の入力回路に具体化したが、反転型の入力回路に具体化してもよい。この場合には、例えばインバータ回路12と出力端子Toとの間に奇数段のインバータ回路が設けられる。
10,10A 入力回路
11 インバータ回路
12 インバータ回路
13 ヒステリシス設定回路
14 ヒステリシス停止回路
15 制御回路
16 貫通電流防止回路
TP1 PチャネルMOSトランジスタ
TP2 PチャネルMOSトランジスタ
TP3 PチャネルMOSトランジスタ
TP4 PチャネルMOSトランジスタ
TP5 PチャネルMOSトランジスタ
TP6 PチャネルMOSトランジスタ
TN1 NチャネルMOSトランジスタ
TN2 NチャネルMOSトランジスタ
TN3 NチャネルMOSトランジスタ
TN4 NチャネルMOSトランジスタ
TN5 NチャネルMOSトランジスタ
TN6 NチャネルMOSトランジスタ
Vin 入力信号
V1 出力信号
Vout 出力信号
L1 電源線
L2 電源線
11 インバータ回路
12 インバータ回路
13 ヒステリシス設定回路
14 ヒステリシス停止回路
15 制御回路
16 貫通電流防止回路
TP1 PチャネルMOSトランジスタ
TP2 PチャネルMOSトランジスタ
TP3 PチャネルMOSトランジスタ
TP4 PチャネルMOSトランジスタ
TP5 PチャネルMOSトランジスタ
TP6 PチャネルMOSトランジスタ
TN1 NチャネルMOSトランジスタ
TN2 NチャネルMOSトランジスタ
TN3 NチャネルMOSトランジスタ
TN4 NチャネルMOSトランジスタ
TN5 NチャネルMOSトランジスタ
TN6 NチャネルMOSトランジスタ
Vin 入力信号
V1 出力信号
Vout 出力信号
L1 電源線
L2 電源線
Claims (5)
- 入力回路であって、
高電位電源電圧が供給される第1電源線に接続された第1端子と、第1ノードに接続された第2端子と、入力信号が入力されるゲート端子とを有する第1のPチャネルMOSトランジスタと、
前記第1ノードに接続された第1端子と、第2ノードに接続された第2端子と、前記入力信号が入力されるゲート端子とを有する第2のPチャネルMOSトランジスタと、
前記第2ノードに接続された第1端子と、第3ノードに接続された第2端子と、前記入力信号が供給されるゲート端子とを有する第1のNチャネルMOSトランジスタと、
前記第3ノードに接続された第1端子と、前記高電位電源電圧よりも低い低電位電源電圧が供給される第2電源線に接続された第2端子と、前記入力信号が入力されるゲート端子とを有する第2のNチャネルMOSトランジスタと、
前記入力信号と前記第2ノードの電位とに基づいて、前記第1ノード及び前記第3ノードの電位を制御する制御回路と、
を有することを特徴とする入力回路。 - 前記制御回路は、
前記第1電源線に接続された第1端子と、前記第1ノードに接続された第2端子と、前記入力信号が入力されるゲート端子とを有する第3のPチャネルMOSトランジスタと、
前記第1ノードに接続された第1端子と、第2端子と、前記第2ノードに接続されたゲート端子とを有する第4のPチャネルMOSトランジスタと、
前記第4のPチャネルMOSトランジスタの第2端子に接続された第1端子と、前記第2電源線に接続された第2端子と、前記入力信号が入力されるゲート端子とを有する第3のNチャネルMOSトランジスタと、
前記第1電源線に接続された第1端子と、第2端子と、前記入力信号が入力されるゲート端子とを有する第5のPチャネルMOSトランジスタと、
前記第3ノードに接続された第1端子と、前記第5のPチャネルMOSトランジスタの第2端子に接続された第2端子と、前記第2ノードに接続されたゲート端子とを有する第4のNチャネルMOSトランジスタと、
前記第3ノードに接続された第1端子と、前記第2電源線に接続された第2端子と、前記入力信号が入力されるゲート端子とを有する第5のNチャネルMOSトランジスタと
を有することを特徴とする請求項1に記載の入力回路。 - 前記第2ノードに入力端子が接続されたインバータ回路を更に有し、
前記制御回路は、
前記第1電源線に接続された第1端子と、第2端子と、前記入力信号が入力されるゲート端子とを有する第3のPチャネルMOSトランジスタと、
前記第3のPチャネルMOSトランジスタの第2端子に接続された第1端子と、前記第1ノードに接続された第2端子と、前記インバータ回路の出力端子に接続されたゲート端子とを有する第6のNチャネルMOSトランジスタと、
前記第1ノードに接続された第1端子と、第2端子と、前記第2ノードに接続されたゲート端子とを有する第4のPチャネルMOSトランジスタと、
前記第4のPチャネルMOSトランジスタの第2端子に接続された第1端子と、前記第2電源線に接続された第2端子と、前記入力信号が入力されるゲート端子とを有する第3のNチャネルMOSトランジスタと、
前記第1電源線に接続された第1端子と、第2端子と、前記入力信号が入力されるゲート端子とを有する第5のPチャネルMOSトランジスタと、
前記第3ノードに接続された第1端子と、前記第5のPチャネルMOSトランジスタの第2端子に接続された第2端子と、前記第2ノードに接続されたゲート端子とを有する第4のNチャネルMOSトランジスタと、
前記第3ノードに接続された第1端子と、第2端子と、前記インバータ回路の出力端子に接続されたゲート端子とを有する第6のPチャネルMOSトランジスタと、
前記第6のPチャネルMOSトランジスタの第2端子に接続された第1端子と、前記第2電源線に接続された第2端子と、前記入力信号が入力されるゲート端子とを有する第5のNチャネルMOSトランジスタと
を有することを特徴とする請求項1に記載の入力回路。 - 前記制御回路は、前記入力信号が前記低電位電源電圧の場合に、前記第3ノードを前記高電位電源電圧よりもNチャネルMOSトランジスタの閾値電圧分低い電圧とし、前記入力信号が前記高電位電源電圧の場合に、前記第1ノードを前記低電位電源電圧よりもPチャネルMOSトランジスタの閾値電圧分高い電圧とすることを特徴とする請求項1に記載の入力回路。
- 前記入力信号は、前記高電位電源電圧よりも低い高電位電圧から、前記低電位電源電圧よりも高く、且つ前記高電位電圧よりも低い低電位電圧までの振幅を有することを特徴とする請求項1〜4のいずれか1項に記載の入力回路。
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