KR20160025056A - 메모리 장치 - Google Patents

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KR20160025056A
KR20160025056A KR1020140110661A KR20140110661A KR20160025056A KR 20160025056 A KR20160025056 A KR 20160025056A KR 1020140110661 A KR1020140110661 A KR 1020140110661A KR 20140110661 A KR20140110661 A KR 20140110661A KR 20160025056 A KR20160025056 A KR 20160025056A
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홍희범
정락교
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삼성전자주식회사
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Abstract

본 발명의 실시 형태에 따른 메모리 장치는, 복수의 단위 셀 영역을 갖는 기판, 상기 기판에 마련되는 복수의 활성 영역, 및 상기 기판 상에서 제1 방향을 따라 연장되어 상기 복수의 활성 영역 중 적어도 하나와 교차하는 복수의 게이트 전극을 포함하고, 상기 복수의 활성 영역은 상기 복수의 단위 셀 영역 사이의 경계에 인접하여 배치되며, 상기 복수의 단위 셀 영역 내에서 상기 제1 방향과 교차하는 제2 방향을 따라 서로 분리될 수 있다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
휴대용 전자 제품이나 데스크톱 또는 랩톱 컴퓨터의 캐쉬 메모리 등에 사용되는 SRAM(Static Random Access Memory)은 전력 소모가 적고 동작 속도가 빠르며, 커패시터를 이용하는 DRAM(Dynamic Random Access Memory)와 달리 주기적인 리프레시(refresh) 동작이 필요없는 장점을 갖는다. SRAM은 복수의 CMOS 소자를 포함하는 단위 셀 영역을 여러 개 포함할 수 있으며, CMOS 소자로 구현되는 SRAM은 우수한 저 전압 특성 및 낮은 대기 전류 특성을 갖는다. 특히 듀얼 포트 SRAM은, 읽기 동작과 동시에 쓰기 동작을 할 수 있어 싱글 포트 SRAM에 비해 더 빠른 동작 속도 특성을 갖는다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 듀얼 포트SRAM에서 패스 트랜지스터 간의 전류 경로 차이를 최소화 함으로써, 패스 트랜지스터 사이의 불일치(mismatch)를 줄일 수 있는 메모리 장치를 제공하는 것이다.
본 발명의 일 실시 형태에 따른 메모리 장치는, 복수의 단위 셀 영역을 갖는 기판, 상기 기판에 마련되는 복수의 활성 영역, 및 상기 기판 상에서 제1 방향을 따라 연장되어 상기 복수의 활성 영역 중 적어도 하나와 교차하는 복수의 게이트 전극을 포함하고, 상기 복수의 활성 영역은 상기 복수의 단위 셀 영역 사이의 경계에 인접하여 배치되며, 상기 복수의 단위 셀 영역 내에서 상기 제1 방향과 교차하는 제2 방향을 따라 서로 분리된다.
본 발명의 일부 실시 형태에 따르는 메모리 장치는, 상기 복수의 단위 셀 영역 사이의 경계에 배치되는 복수의 제1 연결부와, 상기 복수의 단위 셀 영역 각각의 내부에서 상기 복수의 게이트 전극 사이에 배치되는 복수의 제2 연결부를 더 포함하며, 상기 복수의 제2 연결부 중 적어도 일부는 상기 제2 방향을 따라 서로 다른 위치에 배치될 수 있다.
본 발명의 일부 실시 형태에서, 상기 복수의 활성 영역 각각은 적어도 하나의 핀(fin) 구조체를 포함할 수 있다.
본 발명의 일부 실시 형태에서, 상기 복수의 활성 영역 중 적어도 일부는 서로 다른 개수의 상기 핀 구조체를 포함할 수 있다.
본 발명의 일부 실시 형태에서, 상기 복수의 제2 연결부 중 적어도 하나는 서로 다른 상기 복수의 활성 영역에 포함되는 핀 구조체를 서로 전기적으로 연결할 수 있다.
본 발명의 일부 실시 형태에서, 서로 다른 상기 복수의 활성 영역에 포함되는 핀 구조체를 서로 전기적으로 연결하는 상기 적어도 하나의 제2 연결부는, 서로 다른 상기 복수의 활성 영역에 인가되는 전류가 흐르는 경로로 제공될 수 있다.
본 발명의 일부 실시 형태에서, 상기 복수의 제1 연결부 및 복수의 제2 연결부는 금속 실리사이드(metallic silicide)를 포함할 수 있다.
본 발명의 일부 실시 형태에서, 상기 복수의 활성 영역은 복수의 제1 도전형 활성 영역 및 복수의 제2 도전형 활성 영역을 포함할 수 있다.
본 발명의 일부 실시 형태에서, 상기 복수의 게이트 전극은, 상기 복수의 제1 도전형 활성 영역 중 적어도 일부와 교차하는 패스 게이트 전극, 및 상기 복수의 제1 도전형 활성 영역 중 나머지 일부 및 상기 복수의 제2 도전형 활성 영역과 교차하는 공유 게이트 전극을 포함할 수 있다.
본 발명의 일 실시 형태에 따른 메모리 장치는, 복수의 단위 셀 영역을 갖는 기판, 상기 기판에 마련되는 복수의 활성 영역, 및 상기 복수의 활성 영역 중 적어도 일부와 교차하는 복수의 게이트 전극을 포함하고, 하나의(single) 상기 단위 셀 영역에 배치되며 서로 평행한 상기 게이트 전극들 사이의 간격은, 인접한 서로 다른 상기 단위 셀 영역에 배치되며 서로 평행한 상기 게이트 전극들 사이의 간격보다 크다.
본 발명의 일부 실시 형태에서, 하나의 상기 단위 셀 영역에 배치되며 서로 평행한 상기 게이트 전극들 사이의 간격은, 인접한 서로 다른 상기 단위 셀 영역에 배치되며 서로 평행한 상기 게이트 전극들 사이의 간격의 2배일 수 있다.
본 발명의 일부 실시 형태에서, 상기 복수의 활성 영역은 복수의 제1 도전형 활성 영역 및 복수의 제2 도전형 활성 영역을 포함하고, 상기 복수의 게이트 전극은 하나 이상의 패스 게이트 전극 및 하나 이상의 공유 게이트 전극을 포함하며, 상기 복수의 제1 도전형 활성 영역 중 적어도 일부는 상기 하나 이상의 패스 게이트 전극과 교차하고, 상기 복수의 제1 도전형 활성 영역 중 나머지 일부와 상기 복수의 제2 도전형 활성 영역은 상기 공유 게이트 전극과 교차할 수 있다.
본 발명의 일부 실시 형태에서, 상기 복수의 제1 도전형 활성 영역 및 상기 복수의 제2 도전형 활성 영역 중 적어도 일부와 전기적으로 연결되는 복수의 연결부를 더 포함할 수 있다.
본 발명의 일부 실시 형태에서, 상기 복수의 연결부는, 상기 복수의 단위 셀 영역 사이의 경계에 배치되는 복수의 제1 연결부 및 상기 복수의 단위 셀 영역 내에 배치되는 복수의 제2 연결부를 포함할 수 있다.
본 발명의 일부 실시 형태에서, 상기 복수의 제2 연결부는 상기 패스 게이트 전극 및 상기 공유 게이트 전극과 평행할 수 있다.
본 발명의 일부 실시 형태에서, 상기 복수의 제2 연결부는, 상기 하나 이상의 패스 게이트 전극과 교차하는 상기 적어도 일부의 제1 도전형 활성 영역으로부터 전달되는 전류가 흐르는 경로로 제공될 수 있다.
본 발명의 일부 실시 형태에서, 상기 복수의 활성 영역 각각은 적어도 하나의 핀(fin) 구조체를 포함하며, 하나의 상기 활성 영역에 포함되는 둘 이상의 상기 핀 구조체는, 상기 복수의 연결부에 의해 서로 전기적으로 연결될 수 있다.
본 발명의 일부 실시 형태에서, 상기 적어도 일부의 제1 도전형 활성 영역 및 상기 하나 이상의 패스 게이트 전극은 패스 트랜지스터를 제공하며, 상기 나머지 일부의 제1 도전형 활성 영역과 상기 복수의 제2 도전형 활성 영역 및 상기 공유 게이트 전극은 인버터 소자를 제공할 수 있다.
본 발명의 일 실시 형태에 따른 메모리 장치는, 반도체 기판 상에 배치되는 복수의 트랜지스터를 갖는 메모리 장치로서, 복수의 인버터 소자, 및 상기 복수의 인버터 소자 각각의 입력단과 출력단 중 적어도 하나에 연결되는 복수의 패스 트랜지스터를 포함하고, 상기 복수의 인버터 소자 각각은 하나의 풀-업 트랜지스터 및 하나의 풀-다운 트랜지스터를 가지며, 상기 복수의 패스 트랜지스터 중 적어도 하나가 턴-온되면, 상기 턴-온된 패스 트랜지스터의 드레인 단자로 인가되는 전류는, 상기 턴-온된 패스 트랜지스터와 연결된 상기 인버터 소자에 포함되는 풀-업 트랜지스터 및 풀-다운 트랜지스터의 소스 단자를 연결하는 도전성 라인을 통해 흐를 수 있다.
본 발명의 일부 실시 형태에 따른 메모리 장치는, 상기 반도체 기판 상에 배치되며, 제1 방향으로 연장되는 복수의 게이트 전극, 및 상기 복수의 게이트 전극과 교차하는 복수의 활성 영역을 포함하며, 상기 복수의 트랜지스터는 상기 복수의 게이트 전극과 상기 복수의 활성 영역에 의해 정의되고, 상기 도전성 라인은 상기 제1 방향과 교차하는 제2 방향에서 상기 복수의 게이트 전극 사이에 배치되는 복수의 연결부를 포함할 수 있다.
본 발명의 기술적 사상에 따른 메모리 장치에 따르면, SRAM에서 하나의 단위 셀 영역에 포함되는 복수의 패스 트랜지스터 각각을 통해 인가되는 전류가, 상대적으로 높은 저항을 갖는 게이트 전극을 통과하지 않을 수 있다. 따라서, 패스 트랜지스터 간의 불일치(mismatch)를 최소화하고, 워드 라인(Word Line) 및 비트 라인(Bit Line) 간의 간격을 충분히 확보할 수 있는 구조의 SRAM을 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 회로도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 5a는 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 단면도이다.
도 5b는 도 5a의 A 영역을 확대 도시한 도이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 8 내지 10은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 단면도이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 단면도이다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 단면도이다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 16 및 도 17은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
본 발명의 실시 형태는 여러 가지 다른 형태로 변형되거나 여러 가지 실시 형태가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 회로도이다.
도 1을 참조하면, 본 발명의 실시 형태에 따른 메모리 장치는 8개의 트랜지스터(PU1, PU2, PD1, PD2, PT1~PT4)를 갖는 단위 셀 영역을 포함할 수 있다. 메모리 장치는 복수의 단위 셀 영역을 포함할 수 있으며, 각 단위 셀 영역에 포함되는 8개의 트랜지스터(PU1, PU2, PD1, PD2, PT1~PT4)는 듀얼 포트(Dual Port) SRAM의 단위 셀을 제공할 수 있다. 도 1에 도시한 바와 같이, 하나의 단위 셀 영역은 2개의 풀-업 트랜지스터(PU1, PU2) 및 2개의 풀-다운 트랜지스터(PD1, PD2)를 포함하는 2개의 인버터 소자(INV1, INV2)와, 각 인버터 소자(INV1, INV2)의 동작을 제어하는 4개의 패스 트랜지스터(PT1~PT4)를 포함할 수 있다.
각 인버터 소자(INV1, INV2)에 포함되는 풀-업 트랜지스터(PU1, PU2)와 풀-다운 트랜지스터(PD1, PD2)의 게이트 단자는 서로 연결되며, 각 게이트 단자는 패스 트랜지스터(PT1~PT4) 중 적어도 하나와 연결될 수 있다. 제1 워드 라인(WLa)에 일정 전압이 인가되면, 제1, 제3 패스 트랜지스터(PT1, PT3)이 턴-온될 수 있으며, 제1 비트라인(BLa)과 제1 상보 비트라인(BLBa)을 통해 데이터를 입출력할 수 있다. 마찬가지로, 제2 워드 라인(WLb)에 일정 전압을 인가하여 제2, 제4 패스 트랜지스터(PT2, PT4)를 턴-온할 수 있으며, 이때 제2 비트라인(BLb)과 제2 상보 비트라인(BLBb)을 통해 데이터를 입출력할 수 있다.
도 1에 도시한 회로도와 같은 단위 셀 영역 여러 개가 모여서 하나의 셀 어레이를 제공할 수 있으며, 셀 어레이는 워드 라인(WL)을 통해 구동 회로에 연결되고 비트 라인(BL)을 통해 읽기/쓰기 회로에 연결될 수 있다. 한편, SRAM에서 각 단위 셀 영역에 포함되는 풀-업 트랜지스터(PU1, PU2)의 드레인 단자는 소정의 전압 VDD를 인가받아야 하므로, 셀 어레이는 소정의 풀-업 회로에 연결될 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 평면도이며, 도 3은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 단면도이다. 일례로, 도 3은 도 2에 도시한 메모리 장치의 I-I` 방향 단면도일 수 있다. 도 2 및 도 3은, 본 발명의 일 실시예에 따른 메모리 장치의 일부 레이어를 나타낸 도일 수 있다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치는 반도체 기판(100)을 포함할 수 있다. 반도체 기판(100)에는 메모리 장치에서 셀 어레이를 제공하는 단위 셀 영역(SC)이 구현될 수 있으며, 단위 셀 영역(SC)은 SRAM의 단위 셀 영역일 수 있다.
반도체 기판(100)은 복수의 웰 영역들을 포함할 수 있다. SRAM의 단위 단위 셀 영역에 포함되는 8개의 트랜지스터(PU1, PU2, PD1, PD2, PT1~PT4) 중에서 PMOS로 구현되는 풀-업 트랜지스터(PU1, PU2)는, 반도체 기판(100)의 일부 영역에 마련된 N-형 웰 영역(NW)에 구현될 수 있다. 한편, 반도체 기판(100)에서 N-형 웰 영역(NW, 105)을 제외한 나머지 영역들은, NMOS로 구현되는 다른 트랜지스터들(PD1, PD2, PT1~PT4)을 구현하기 위한 영역으로 제공될 수 있다. N-형 웰 영역(NW, 105)을 제외한 반도체 기판(100)의 나머지 영역들에는 P-형 도전형을 갖는 웰 영역이 형성될 수 있다.
반도체 기판(100)의 상면에는 복수의 핀 구조체(FPU1, FPU2, FPD1, FPD2, FPT1~FPT4)가 형성될 수 있다. 핀 구조체(FPU1, FPU2, FPD1, FPD2, FPT1~FPT4)는 하나의 단위 셀 영역(SC)에 포함되는 각 트랜지스터(PU1, PU2, PD1, PD2, PT1~PT4)의 활성 영역으로 제공될 수 있다. 각 트랜지스터(PU1, PU2, PD1, PD2, PT1~PT4)의 전기적 특성은, 핀 구조체(FPU1, FPU2, FPD1, FPD2, FPT1~FPT4) 각각의 개수 및 폭과 높이 등에 따라 결정될 수 있다.
예를 들어, 하나의 단위 셀 영역(SC)에 포함되는 4개의 패스 트랜지스터(PT1~PT4)는 각각 2개의 핀을 포함할 수 있다. 4개의 패스 트랜지스터(PT1~PT4)가 동일한 형태의 핀 구조체(FPT1~FPT4)를 포함하므로, 4개의 패스 트랜지스터(PT1~PT4)의 전기적 특성은 서로 실질적으로 동일할 수 있다.
또한, 2개의 풀-다운 트랜지스터(PD1, PD2)는 패스 트랜지스터(PT1~PT4)보다 많은 5개의 핀 구조체(FPD1, FPD2)를 가질 수 있으며, 2개의 풀-업 트랜지스터(PU1, PU2)는 패스 트랜지스터(PT1~PT4)보다 적은 1개의 핀 구조체(PU1, PU2)를 가질 수 있다. 도 2에 도시한 실시예에서, 풀-다운 트랜지스터(PD1, PD2)가 가장 많은 개수의 핀 구조체(FPD1, FPD2)를 가지며, 풀-업 트랜지스터(PU1, PU2)가 가장 적은 개수의 핀 구조체(FPU1, FPU2)를 갖는 것으로 도시되었으나, 반드시 이와 같은 형태로 한정되는 것은 아니다.
각 핀 구조체(FPU1, FPU2, FPD1, FPD2, FPT1~FPT4)와 반도체 기판(100)의 상면이 형성하는 공간에는, 소정의 절연층(110)이 형성될 수 있다. 절연층(110)은 산화막을 포함할 수 있으며, 핀 구조체(FPU1, FPU2, FPD1, FPD2, FPT1~FPT4)와 반도체 기판(100)의 상면이 형성하는 공간을 효율적으로 채우기 위해 HDP(High Density Plasma) 산화막을 포함할 수 있다. 절연층(110)에 의해 핀 구조체(FPU1, FPU2, FPD1, FPD2, FPT1~FPT4)의 상부 일부 영역이 노출될 수 있다. 한편 절연층(110)은 복수의 트랜지스터(PU1, PU2, PD1, PD2, PT1~PT4) 사이의 소자 분리막으로 제공될 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 평면도이다. 도 4를 도 5a, 도 5b 및 도 6과 함께 참조하여 본 발명의 일 실시예에 따른 메모리 장치를 설명한다. 도 5a는 도 4에 도시한 메모리 장치의 I-I` 방향 단면도일 수 있으며, 도 6은 도 4에 도시한 메모리 장치의 Ⅱ-Ⅱ` 방향 단면도일 수 있다.
도 4를 참조하면, 반도체 기판(100)에 형성된 핀 구조체(FPU1, FPU2, FPD1, FPD2, FPT1~FPT4) 및 절연층(110) 상에 복수의 게이트 전극(GTS1, GTS2, GTPT1~ GTPT4)이 형성될 수 있다. 복수의 게이트 전극(GTS1, GTS2, GTPT1~GTPT4)은 절연층(110) 상에서 복수의 핀 구조체(FPU1, FPU2, FPD1, FPD2, FPT1~FPT4)를 타고 넘어가는 형상을 가질 수 있다. 복수의 게이트 전극(GTS1, GTS2, GTPT1~GTPT4)과 복수의 핀 구조체(FPU1, FPU2, FPD1, FPD2, FPT1~FPT4) 사이에는 전하의 이동을 위한 게이트 산화막이 배치될 수 있다.
복수의 게이트 전극(GTS1, GTS2, GTPT1~GTPT4)은 제1 방향 - 도 4에서 X축 방향 - 으로 연장되어 핀 구조체(FPU1, FPU2, FPD1, FPD2, FPT1~FPT4)와 교차할 수 있다. 핀 구조체(FPU1, FPU2, FPD1, FPD2, FPT1~FPT4)는 제1 방향과 교차하는 제2 방향 - 도 4에서 Y축 방향 - 으로 연장될 수 있다.
본 발명의 실시 형태에 따른 메모리 장치에서는, SRAM의 단위 셀 영역(SC)에 포함되는 트랜지스터(PU1, PU2, PD1, PD2, PT1~PT4) 각각에 대해 활성 영역으로 제공되는 핀 구조체(FPU1, FPU2, FPD1, FPD2, FPT1~FPT4)가 단위 셀 영역(SC) 내에서 제2 방향을 따라 서로 분리될 수 있다. 즉, 제2 방향을 따라 단위 셀 영역(SC) 내에서 핀 구조체(FPU1, FPU2, FPD1, FPD2, FPT1~FPT4)가 연결되지 않고 서로 분리됨으로써, 본 발명의 실시 형태에 따른 SRAM의 단위 셀 영역(SC)은 게이트 전극(GTS1, GTS2, GTPT1~GTPT4)과 연결되는 워드 라인 사이의 간격을 충분히 확보할 수 있다.
복수의 게이트 전극(GTS1, GTS2, GTPT1~GTPT4)은, 복수의 공유 게이트 전극(GTS1, GTS2)과, 복수의 패스 게이트 전극(GTPT1~GTPT4)을 포함할 수 있다. 공유 게이트 전극(GTS1, GTS2)은 인버터(INV1, INV2)에 포함되는 풀-업 트랜지스터(PU1, PU2) 및 풀-다운 트랜지스터(PD1, PD2)의 게이트 전극으로 제공될 수 있다. 패스 게이트 전극(GTPT1~GTPT4)은 듀얼 포트 SRAM의 단위 셀 영역에 포함되는 4개의 패스 트랜지스터(PT1~PT4) 각각의 게이트 전극으로 제공될 수 있다.
복수의 게이트 전극(GTS1, GTS2, GTPT1~GTPT4)은 게이트 스페이서 사이의 공간에 배치되는 고유전율막 및 고유전율막 내에 마련되는 도전층을 포함할 수 있다. 고유전율막 내에 마련되는 좁은 공간에 도전층이 마련되므로, 도전층의 전기 저항이 증가할 수 있다. 따라서, 공유 게이트 전극(GTS1, GTS2) 가운데 일부가 패스 트랜지스터(PD1~PD4)와 풀-업 또는 풀-다운 트랜지스터(PU1, PU2, PD1, PD2) 사이의 전류 경로로 제공되는 경우, 패스 트랜지스터(PD1~PD4) 간의 불일치(mismatch)가 발생하여 SRAM에서 오류(fail)가 나타날 수 있다. 본 발명의 실시 형태에서는, 공유 게이트 전극(GTS1, GTS2)이 풀-업 및 풀-다운 트랜지스터(PU1, PU2, PD1, PD2)의 게이트 전극으로만 제공되며, 공유 게이트 전극(GTS1, GTS2)을 따라서 전류가 흐르지 않도록 SRAM 단위 셀 영역(SC)의 레이아웃을 설계함으로써, 패스 트랜지스터(PT1~PT4) 간의 불일치(mismatch)를 최소화할 수 있다.
도 5a를 참조하면, 반도체 기판(100)과 복수의 핀 구조체(FPU1, FPU2, FPD1, FPD2, FPT1~FPT4) 사이의 공간을 채우는 절연층(110) 상에 복수의 게이트 전극(GTS1, GTS2, GTPT1~GTPT4)이 배치될 수 있다. 복수의 게이트 전극(GTS1, GTS2, GTPT1~GTPT4)은 핀 구조체(FPU1, FPU2, FPD1, FPD2, FPT1~FPT4)를 타고 넘어가는 형상을 가지게 되며, 핀 구조체(FPU1, FPU2, FPD1, FPD2, FPT1~FPT4)와 게이트 전극(GTS1, GTS2, GTPT1~GTPT4)이 서로 접하는 영역에서 전하의 이동이 발생할 수 있다.
도 5b는 도 5a에서 A 영역을 확대 도시한 부분도이다. 도 5b를 참조하면, 제1 풀-업 트랜지스터(PU1)의 활성 영역으로 제공되는 핀 구조체(FPU1)의 측면이 절연층(110)으로 채워지며, 절연층(110)이 형성되지 않아 외부로 노출되는 핀 구조체(FPU1)의 상부 일부분은 제1 공유 게이트 전극(GTS1)에 의해 덮일 수 있다. 제1 공유 게이트 전극(GTS1)과 핀 구조체(FPU1) 사이에는 게이트 산화막(115)이 더 형성될 수 있다. 도 5b에서 게이트 산화막(115)은 단일 층으로 도시되었으나, 서로 다른 특성과 물질을 갖는 복수의 층으로 게이트 산화막(115)이 제공될 수도 있다.
도 6은 도 4에 도시한 메모리 장치의 Ⅱ-Ⅱ` 방향 단면도이다. 도 6을 참조하면, 반도체 기판(100) 내에 N-형 웰 영역(105)이 형성될 수 있으며, N-형 웰 영역(105) 상에 핀 구조체(FPU1, FPU2) 및 공유 게이트 전극(GTS1, GTS2)이 마련될 수 있다. 공유 게이트 전극(GTS1, GTS2)은 도 4에 도시된 바와 같이 제2 방향 - 핀 구조체(FPU1, FPU2)의 길이 방향 - 을 따라 핀 구조체(FPU1, FPU2)의 상부 일부분을 덮도록 형성될 수 있다.
공유 게이트 전극(GTS1, GTS2)은 게이트 스페이서(111), 게이트 스페이서(111) 사이에 마련되는 고유전율막(112) 및 고유전율막(112) 내에 형성되는 도전층(113)을 포함할 수 있다. 이하 도 4 및 도 6을 참조하여 게이트 전극(GTS1, GTS2, GTPT1, GTPT2, GTPT3, GTPT4)의 제조 방법을 설명한다.
게이트 전극(GTS1, GTS2, GTPT1~GTPT4)을 형성하는 과정은, 핀 구조체(FPU1, FPU2, FPD1, FPD2, FPT1~FPT4) 상에 더미 게이트 전극(GTD)을 형성하는 것으로 시작될 수 있다. 이때, 더미 게이트 전극(GTD)은 제1 방향 - 도 4의 X축 방향 - 으로 연장될 수 있으며, 하나의 단위 셀 영역(SC) 내에 제2 방향을 따라 총 3개의 라인으로 형성될 수 있다. 즉, 더미 게이트 전극(GTD)은 도 4에 도시된 것 외에, 게이트 전극(GTS1, GTS2, GTPT1~GTPT4)을 형성하고자 하는 영역에 형성될 수 있다.
더미 게이트 전극(GTD)은 게이트 스페이서(111)를 형성하고, 이후 진행되는 이온 주입 공정 - Halo 이온 주입, LDD 도핑 등 - 에서 발생할 수 있는 데미지를 받아내기 위한 더미 전극일 수 있다. 다만, 단위 셀 영역(SC) 내에서 제2 방향으로 가운데에 위치하는 더미 게이트 전극(GTD)의 측면에는 게이트 스페이서(111)가 형성되지 않을 수 있다. 즉, 활성 영역으로 제공되는 핀 구조체(FPU1, FPU2, FPD1, FPD2, FPT1~FPT4)와 교차하지 않는 더미 게이트 전극(GTD)의 측면에는 게이트 스페이서(111)가 형성되지 않을 수 있다.
핀 구조체(FPU1, FPU2, FPD1, FPD2, FPT1~FPT4)와 교차하는 더미 게이트 전극의 측면에 게이트 스페이서(111)가 형성되고, 이온 주입 공정 등이 완료되면 더미 게이트 전극(GTD)이 제거될 수 있다. 따라서, 단위 셀 영역(SC)의 가운데에 형성되는 더미 게이트 전극(GTD)은 완전히 제거될 수 있다. 더미 게이트 전극(GTD)이 제거되면, 게이트 스페이서(111) 사이의 공간에 고유전율막(112) 및 도전층(113)을 채워 넣음으로써 게이트 전극(GTS1, GTS2, GTPT1~GTPT4)을 형성할 수 있다.
SRAM의 단위 셀 영역(SC) 내에 형성되는 총 3줄의 더미 게이트 전극(GTD) 중에서, 가운데에 위치한 더미 게이트 전극(GTD)을 완전히 제거함으로써, 단위 셀 영역(SC)의 내부에서 제2 방향으로 동일한 위치에 배치되는 일부의 게이트 전극(GTS2, GTPT1, GTPT2)과, 나머지 게이트 전극(GTS1, GTPT3, GTPT4) 사이에 충분한 공간을 확보할 수 있다. 따라서, 상기 일부의 게이트 전극(GTS2, GTPT1, GTPT2)과 상기 나머지 게이트 전극(GTS1, GTPT3, GTPT4) 상에 각각 배치되어 제1 방향으로 연장되는 워드 라인 사이의 공간을 충분히 확보하여 공정 안정성을 높이고, 워드 라인 사이의 간섭을 최소화할 수 있다.
또한, 더미 게이트 전극(GTD)을 총 3줄로 형성한 후 제거하기 때문에, 동일한 단위 셀 영역(SC)에 포함되며 서로 평행한 게이트 전극(GTS1, GTS2, GTPT1~GTPT4) 사이의 간격이, 인접한 다른 단위 셀 영역(SC)에 포함되며 서로 평행한 게이트 전극(GTS1, GTS2, GTPT1~GTPT4) 사이의 간격보다 클 수 있다. 더미 게이트 전극(GTD) 사이의 간격이 모두 동일한 경우, 동일한 단위 셀 영역(SC)에 포함되며 서로 평행한 게이트 전극(GTS1, GTS2, GTPT1~GTPT4) 사이의 간격은, 인접한 다른 단위 셀 영역(SC)에 포함되며 서로 평행한 게이트 전극(GTS1, GTS2, GTPT1~GTPT4) 사이의 간격의 약 2배일 수 있다.
게이트 전극(GTS1, GTS2, GTPT1~GTPT4)이 고유전율막(112) 및 고유전율막(112)의 내측을 채우는 도전층(113)을 포함하기 때문에, 게이트 전극(GTS1, GTS2, GTPT1~GTPT4)은 높은 저항을 가질 수 있다. 본 발명의 실시 형태에서는, 게이트 전극(GTS1, GTS2, GTPT1~GTPT4)을 따라서 전류가 흐르지 않도록 단위 셀 영역(SC)의 레이아웃을 설계함으로써, 전류 경로 차이에 따른 패스 트랜지스터(PT1~PT4) 간의 불일치를 최소화할 수 있다. 고유전율막(112)은 실리콘 산화막보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 포함할 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 7을 참조하면, 본 발명의 실시 형태에 따른 메모리 장치의 단위 셀 영역(SC)에서, 복수의 핀 구조체(FPU1, FPU2, FPD1, FPD2, FPT1~FPT4)가 반도체 기판(100) 상에 형성되며, 복수의 핀 구조체(FPU1, FPU2, FPD1, FPD2, FPT1~FPT4) 상에는 복수의 게이트 전극(GTS1, GTS2, GTPT1~GTPT4)이 마련될 수 있다. 복수의 게이트 전극(GTS1, GTS2, GTPT1~GTPT4)은 제1 방향으로 연장되어 제2 방향으로 연장되는 복수의 핀 구조체(FPU1, FPU2, FPD1, FPD2, FPT1~FPT4)와 서로 교차할 수 있다.
복수의 핀 구조체(FPU1, FPU2, FPD1, FPD2, FPT1~FPT4) 상에는 동일한 트랜지스터(PU1, PU2, PD1, PD2, PT1~PT4)에 포함되는 핀 구조체(FPU1, FPU2, FPD1, FPD2, FPT1~FPT4)를 서로 전기적으로 연결하기 위한 복수의 연결부(TDPT1~TDPT4, TSPT1, TSPT4, TSPD1, TSPD2, TDPU1, TDPD2, TSC1, TSC2)가 배치될 수 있다. 복수의 연결부(TDPT1~TDPT4, TSPT1, TSPT4, TSPD1, TSPD2, TDPU1, TDPD2, TSC1, TSC2)는 핀 구조체(FPU1, FPU2, FPD1, FPD2, FPT1~FPT4) 사이의 공간을 채우도록 형성될 수 있다.
복수의 연결부(TDPT1~TDPT4, TSPT1, TSPT4, TSPD1, TSPD2, TDPU1, TDPD2, TSC1, TSC2)는, 단위 셀 영역(SC) 간의 경계에 배치되는 제1 연결부(TDPT1~TDPT4, TDPD1, TDPD2, TDPU1, TDPU2) 및 단위 셀 영역(SC)의 내부에 배치되는 제2 연결부(TSPT1, TSPT4, TSC1, TSC2)를 포함할 수 있다. 제1 연결부(TDPT1~TDPT4, TDPD1, TDPD2, TDPU1, TDPU2)와 제2 연결부(TSPT1, TSPT4, TSC1, TSC2)는 각 트랜지스터(PU1, PU2, PD1, PD2, PT1~PT4)의 드레인 영역 및 소스 영역으로 제공될 수 있다.
일례로, 제1 풀-업 트랜지스터(PU1)의 드레인 영역에 연결되는 제1 연결부(TDPU1)는 제1 풀-업 트랜지스터(PU1)의 활성 영역으로 제공되는 5개의 핀 구조체(FPU1)를 서로 전기적으로 연결할 수 있다. 유사하게, 제1 패스 트랜지스터(PT1)의 소스 영역에 연결되는 제2 연결부(TSPT1)는, 제1 패스 트랜지스터(PT1)의 활성 영역으로 제공되는 2개의 핀 구조체(FPT1)를 서로 연결할 수 있다.
복수의 연결부(TDPT1~TDPT4, TSPT1, TSPT4, TSPD1, TSPD2, TDPU1, TDPD2, TSC1, TSC2) 및 게이트 전극(GTS1, GTS2, GTPT1~GTPT4)은 각각 하나 이상의 컨택부(CBLa, CBLb, CBLBa, CBLBb, CVSS1, CVSS2, CVDD1, CVDD2, CWLA, CWLB, CWLA`, CWLB`, CS1~CS4)와 연결될 수 있다. 복수의 연결부(TDPT1~TDPT4, TSPT1, TSPT4, TSPD1, TSPD2, TDPU1, TDPD2, TSC1, TSC2)가 핀 구조체(FPU1, FPU2, FPD1, FPD2, FPT1~FPT4) 사이의 빈 공간을 채우도록 형성되므로, 반도체 기판(100)의 상면을 기준으로 게이트 전극(GTS1, GTS2, GTPT1~GTPT4)의 상면은 복수의 연결부(TDPT1~TDPT4, TSPT1, TSPT4, TSPD1, TSPD2, TDPU1, TDPD2, TSC1, TSC2)의 상면과 서로 다른 높이를 가질 수 있다. 따라서, 게이트 전극(GTS1, GTS2, GTPT1~ GTPT4)에 직접 연결되는 컨택부(CS2, CS3)는 다른 컨택부(CBLa, CBLb, CBLBa, CBLBb, CVSS1, CVSS2, CVDD1, CVDD2, CWLA, CWLB, CWLA`, CWLB`, CS1, CS4)와 서로 다른 높이를 가질 수 있다.
컨택부(CBLa, CBLb, CBLBa, CBLBb, CVSS1, CVSS2, CVDD1, CVDD2, CWLA, CWLB, CWLA`, CWLB`, CS1~CS4)는 단위 셀 영역(SC)의 경계에 배치되어 적어도 하나의 외부 라인에 연결되는 제1 컨택부(CBLa, CBLb, CBLBa, CBLBb, CVSS1, CVSS2, CVDD1, CVDD2, CWLA, CWLB, CWLA`, CWLB`)와, 단위 셀 영역(SC)의 내부에 배치되는 제2 컨택부(CS1~CS4)를 포함할 수 있다. 제2 컨택부(CS1~CS4)는 공유 게이트 전극(GTS1, GTS2)을 일부의 제2 연결부(TSC1, TSC2)와 서로 연결하거나, 제2 연결부(TSPT1, TSPT4, TSC1, TSC2) 중 일부를 서로 연결할 수 있다.
단위 셀 영역(SC)의 내부에 배치되는 제2 연결부(TSPT1, TSPT4, TSPD1, TSC1, TSC2)는 금속 실리사이드, 일 실시예로 텅스텐 실리사이드를 포함할 수 있다. 따라서 제2 연결부(TSPT1, TSPT4, TSPD1, TSC1, TSC2)는 게이트 전극(GTS1, GTS2, GTPT1~GTPT4)에 비해 상대적으로 우수한 전기 전도성을 가질 수 있다. 본 발명의 실시 형태에 따른 메모리 장치에서는, 단위 셀 영역(SC) 내에서 전류 경로가 제2 연결부(TSPT1, TSPT4, TSPD1, TSC1, TSC2) 중 적어도 일부를 따라 형성됨으로써, 전류 경로의 차이를 최소화하고 그로부터 패스 트랜지스터(PT1~PT4) 간의 불일치를 줄일 수 있다. 즉, 제2 연결부(TSPT1, TSPT4, TSPD1, TSC1, TSC2) 중 적어도 일부는, 패스 트랜지스터(PT1~PT4)로부터 전달되는 전류가 흐르는 도전성 라인으로 제공될 수 있다.
제2 패스 트랜지스터(PT2)가 턴-온되어 제2 패스 트랜지스터(PT2)의 드레인 단자와 연결되는 비트 라인(BLBa)을 통해 전류 신호가 인가되는 경우, 상기 전류 신호는 제2 연결부(TSC2)를 따라 흘러서 제2 풀-다운 트랜지스터(PD2)의 소스 단자까지 전달될 수 있다. 한편, 제1 패스 트랜지스터(PT1)가 턴-온되어 제1 패스 트랜지스터(PT1)의 드레인 단자와 연결되는 비트 라인(BLa)을 통해 전류 신호가 인가되는 경우, 상기 전류 신호는 제2 연결부(TSC1)을 따라 흘러서 제1 풀-다운 트랜지스터(PD1)의 소스 단자까지 전달될 수 있다. 이와 같이, 복수의 패스 트랜지스터(PT1~PT4) 각각에 연결된 비트 라인(BLa, BLb, BLBa, BLBb)을 통해 인가되는 전류 신호가 단위 셀 영역(SC) 내에서 서로 비슷한 길이의 경로를 통해 전달됨으로써, 전류 전달 경로 차이에 따른 패스 트랜지스터(PT1~PT4)의 불일치를 최소화하고, 그로부터 메모리 장치의 동작 오류를 방지할 수 있다.
한편, 복수의 연결부(TDPT1~TDPT4, TSPT1, TSPT4, TSPD1, TSPD2, TDPU1, TDPD2, TSC1, TSC2)는 복수의 활성 영역(FPU1, FPU2, FPD1, FPD2, FPT1~FPT4)에 연결되어 각 트랜지스터(PU1, PU2, PD1, PD2, PT1~PT4)의 드레인 및 소스 단자를 제공할 수 있다. 본 발명의 실시 형태에 따른 단위 셀 영역(SC)의 레이아웃에서, 복수의 활성 영역(FPU1, FPU2, FPD1, FPD2, FPT1~FPT4)은 제2 방향 - 도 7에서 Y축 방향 - 을 따라 분리되므로, 연결부(TDPT1~TDPT4, TSPT1, TSPT4, TSPD1, TSPD2, TDPU1, TDPD2, TSC1, TSC2)는 하나의 단위 셀 영역(SC) 내에서 제2 방향을 따로 총 4개의 위치에 배치될 수 있다.
도 7을 참조하면, 연결부(TDPT1~TDPT4, TSPT1, TSPT4, TSPD1, TSPD2, TDPU1, TDPD2, TSC1, TSC2)는 활성 영역(FPU1, FPU2, FPD1, FPD2, FPT1~FPT4)의 양단에 배치될 수 있다. 따라서, 하나의 단위 셀 영역(SC)의 제2 방향 높이는 연결부(TDPT1~TDPT4, TSPT1, TSPT4, TSPD1, TSPD2, TDPU1, TDPD2, TSC1, TSC2)가 배치되는 제2 방향의 위치에 따라 3등분 될 수 있다. 즉, 본 발명의 일 실시 형태에 따른 메모리 장치는, 하나의 단위 셀 영역(SC)의 높이가 3등분되는 구조를 가질 수 있다.
도 7에 도시된 바와 같이, 제2 방향을 따라 동일한 위치에 배치되는 연결부(TDPT1~TDPT4, TSPT1, TSPT4, TSPD1, TSPD2, TDPU1, TDPD2, TSC1, TSC2) 사이의 간격을 Ppoly로 정의할 때, 단위 셀 영역(SC)의 높이는 3Ppoly가 될 수 있다. 즉, 본 발명의 실시예에 따른 메모리 장치에 포함되는 각 단위 셀 영역(SC)은, 3 CPP(Contacted Pitch Poly) 구조를 가질 수 있다.
단위 셀 영역(SC)의 경계에 인접하지 않고 단위 셀 영역(SC)의 내부에 배치되는 제2 연결부(TSC1, TSC2, TSPT1, TSPT4)는 하나의 단위 셀 영역(SC)의 내에서 제2 방향으로 서로 다른 위치에 배치될 수 있다. 도 7을 참조하면, 일부의 제2 연결부(TSC1, TSPT4)는 나머지 제2 연결부(TSC2, TSPT1)와 제2 방향에서 서로 다른 위치에 배치될 수 있다. 또한, 상기 일부의 제2 연결부(TSC1, TSPT4)는 나머지 제2 연결부(TSC2, TSPT1)와 서로 평행할 수 있다.
상기 일부의 제2 연결부(TSC1, TSPT4)는 나머지 제2 연결부(TSC2, TSPT1) 사이의 제2 방향에 따른 간격은, 제2 연결부(TSC1, TSC2, TSPT1, TSPT4)와 제1 연결부(TDPT1, TDPD2, TDPU2, TDPT2, TDPT3, TDPD1, TDPU1, TDPT4) 사이의 제2 방향에 따른 간격과 실질적으로 동일할 수 있다. 도 7을 참조하면, 제1 패스 트랜지스터(PT1)에 포함되는 2개의 연결부(TDPT1, TSPT1) 사이의 간격은, 제1, 제2 풀-다운 트랜지스터(PD1, PD2) 각각의 소스 단자에 연결되는 2개의 연결부(TSC1, TSC2) 사이의 간격 및 제4 패스 트랜지스터(PT4)에 포함되는 2개의 연결부(TDPT4, TSPT4) 사이의 간격과 실질적으로 동일할 수 있다.
도 8 내지 10은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 단면도이다. 도 8은 도 7에 도시한 메모리 장치의 I-I` 방향의 단면도일 수 있으며, 도 9는 도 7에 도시한 메모리 장치의 Ⅱ-Ⅱ` 방향의 단면도일 수 있다. 도 10은 도 7에 도시한 메모리 장치의 Ⅲ-Ⅲ` 방향의 단면도일 수 있다.
우선 도 8을 참조하면, 반도체 기판(100)에 형성되는 복수의 핀 구조체(FPD1, FPT3, FPT4) 및 반도체 기판(100)의 상면에 마련되는 절연층(110) 상에 게이트 전극(GTS1, GTPT3, GTPT4)이 마련될 수 있다. 제1 풀-업 및 풀-다운 트랜지스터(PU1, PD1)의 게이트 단자로 제공되는 공유 게이트 전극(GTS1)의 일부분은 컨택부(CS3)와 연결될 수 있다. 공유 게이트 전극(GTS1)과 연결되는 컨택부(CS3)는 제2 풀-업 및 풀-다운 트랜지스터(PU2, PD2)와 제2 패스 트랜지스터(PT2)의 소스 영역과 전기적으로 연결될 수 있다.
컨택부(CS3)는 게이트 전극(GTS1, GTPT3, GTPT4)과 절연층(110) 상에 층간 절연층(120)을 증착한 후, 컨택부(CS3)에 대응하는 영역을 식각 공정으로 제거하여 도전성 물질을 채워 넣음으로써 형성될 수 있다. 층간 절연층(120)은 제1 층간 절연층(123)과 제2 층간 절연층(125)을 포함할 수 있으며, 제1 층간 절연층(123)은 단위 셀 영역(SC)의 일부 영역에 형성되는 연결부(TDPT1, TSPT1, TDPT2, TDPT3, TDPT4, TSPT4, TSPD1, TDPU1, TSPD2, TDPD2, TSC1, TSC2)와 실질적으로 동일한 높이를 가질 수 있다.
다음으로 도 9를 참조하면, N-형 웰 영역(105)이 형성된 반도체 기판(100) 상에 복수의 핀 구조체(FPU1, FPU2)이 형성될 수 있다. 핀 구조체(FPU1, FPU2)의 일부 영역은 절연층(110)에 의해 덮일 수 있으며, 절연층(110)에 덮이지 않고 노출된 핀 구조체(FPU1, FPU2)의 영역에 게이트 전극(GTS1, GTS2) 및 연결부(TDPU1, TDPU2, TSC1, TSC2)가 형성될 수 있다.
연결부(TDPU1, TDPU2, TSC1, TSC2)를 형성하기 위해, 게이트 전극(GTS1, GTS2)과 핀 구조체(FPU1, FPU2) 및 반도체 기판(100)을 덮도록 제1 층간 절연층(123)을 형성할 수 있다. 제1 층간 절연층(123)을 형성한 후 연결부(TDPU1, TDPU2, TSC1, TSC2)를 형성하고자 하는 영역을 식각 공정으로 제거하고, 제거된 영역에 메탈 실리사이드를 채워넣음으로써 연결부(TDPU1, TDPU2, TSC1, TSC2)를 형성할 수 있다. 연결부(TDPU1, TDPU2, TSC1, TSC2)는 텅스텐 실리사이드를 포함할 수 있다.
연결부(TDPU1, TDPU2, TSC1, TSC2)를 형성한 후, 제1 층간 절연층(123) 상에 제2 층간 절연층(125)을 형성할 수 있다. 제2 층간 절연층(125)에서 컨택부(CVDD1, CVDD2)를 형성하기 위한 영역을 식각 공정으로 제거한 후, 제거된 영역에 도전성 물질을 채워넣음으로써 컨택부(CVDD1, CVDD2)를 형성할 수 있다. 이때, 컨택부(CVDD1, CVDD2)의 하면이 연결부(TDPU1, TDPU2)의 상면과 접촉할 수 있도록 제2 층간 절연층(125)의 일부 영역을 제거할 수 있다.
도 10을 참조하면, 반도체 기판(100)에 마련되는 핀 구조체(FPT1, FPD2, FPU2, FPT2) 상에 연결부(TSPT1, TSC2)가 형성될 수 있다. 제1 패스 트랜지스터(PT1)의 소스 영역이 하나의 연결부(TSPT1)에 개별적으로 연결되는 것과 달리, 제2 풀-업, 풀-다운 트랜지스터(PU2, PD2)와 제2 패스 트랜지스터(PT2)의 소스 영역은 하나의 연결부(TSC2)에 공통으로 연결될 수 있다.
제2 풀-업, 풀-다운 트랜지스터(PU2, PD2)와 제2 패스 트랜지스터(PT2)의 소스 영역에 연결되는 연결부(TSC2)는 다수의 컨택부(CS3, CS4)와 연결될 수 있다. N-형 웰 영역(105) 상에 배치되는 컨택부(CS3)는 제1 풀-업 및 풀-다운 트랜지스터(PU1, PD1)의 공유 게이트 전극(GTS1)과 연결될 수 있으며, 다른 컨택부(CS4)는 제4 패스 트랜지스터(PT4)의 소스 영역 상에 배치되는 연결부(TSPT4)와 연결될 수 있다. 한편, 제1 패스 트랜지스터(PT1)의 소스 영역 상에 배치된 연결부(TSPT1)와 연결되는 컨택부(CS1)는 제3 패스 트랜지스터(PT3), 제2 풀-업 및 풀-다운 트랜지스터(PU2, PD2)의 소스 영역에 연결되는 연결부(TSC1)와 연결될 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 11을 참조하면, 도 7에 도시한 평면도에 더하여 일부 메탈 라인이 도시되어 있다. 일 실시예로, 도 11에서 추가 도시된 메탈 라인은 각 트랜지스터(PU1, PU2, PD1, PD2, PT1, PT2, PT3, PT4)의 드레인 영역 또는 소스 영역과 전기적으로 연결되는 비트 라인(BLa, BLb, BLBa, BLBb), 파워 라인(VDD) 및 접지 라인(VSS)일 수 있다.
제1, 제2 비트 라인(BLa, BLb)은 각각 제1, 제3 패스 트랜지스터(PT1, PT3)의 드레인 영역 상에 배치되는 컨택부(CBLa, CBLb)에 연결될 수 있으며, 제1, 제2 상보 비트 라인(BLBa, BLBb)은 각각 제2, 제4 패스 트랜지스터(PT2, PT4)의 드레인 영역 상에 배치되는 컨택부(CBLBa, CBLBb)에 연결될 수 있다. 파워 라인(VDD)은 풀-업 트랜지스터(PU1, PU2)의 드레인 영역 상에 배치되는 컨택부(CVDD1, CVDD2) 연결될 수 있으며, 접지 라인(VSS)은 풀-다운 트랜지스터(PD1, PD2)의 드레인 영역 상에 배치되는 컨택부(CVSS1, CVSS2)에 연결될 수 있다.
비트 라인(BLa, BLb, BLBa, BLBb), 파워 라인(VDD) 및 접지 라인(VSS)은 각각 하나 이상의 비아를 포함할 수 있다. 예를 들어, 파워 라인(VDD)은 제1 풀-업 트랜지스터(PU1)의 드레인 영역 상에 배치되는 컨택부(CVDD1)와 전기적으로 연결되는 제1 파워 비아(VP1)와, 제2 풀-업 트랜지스터(PU2)의 드레인 영역 상에 배치되는 컨택부(CVDD2)와 전기적으로 연결되는 제2 파워 비아(VP2)를 포함할 수 있다. 유사하게, 제2 비트 라인(BLb)은 제3 패스 트랜지스터(PT3)의 드레인 영역 상에 배치되는 컨택부(CBLb)와 연결되는 제2 비트 라인 비아(VBLb)를 포함할 수 있다.
한편, 워드 라인(WLA, WLB)과 연결되는 패스 트랜지스터(PT1~PT4)의 게이트 전극(GTPT1~GTPT4) 상에는 워드 라인 패드(PWLA, PWLA`, PWLB, PWLB`)가 형성될 수 있다. 워드 라인 패드(PWLA, PWLA`, PWLB, PWLB`) 내에는 비아(VWLA, VWLA`, VWLB, VWLB`)가 형성될 수 있으며, 비아(VWLA, VWLA`, VWLB, VWLB`)는 각각 패스 트랜지스터(PT1~PT4)의 게이트 전극(GTPT1~GTPT4) 상에 배치되는 컨택부(CWLA, CWLA`, CWLB, CWLB`)와 연결될 수 있다.
다음으로, 도 12를 참조하여 도 11에 도시한 메모리 장치의 Ⅳ-Ⅳ` 방향의 단면을 설명하기로 한다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 단면도이다. 도 12를 참조하면, 반도체 기판(100)에 복수의 핀 구조체(FPT3, FPD1, FPU1, FPT4)이 형성되며, 복수의 핀 구조체(FPT3, FPD1, FPU1, FPT4)와 반도체 기판(100) 사이의 공간이 절연층(110)에 의해 채워질 수 있다. 한편, 반도체 기판(100) 내의 일부 영역은 N-형 불순물로 도핑되어 N-형 웰 영역(105)으로 제공될 수 있다. N-형 웰 영역(105) 상에는 PMOS인 풀-업 트랜지스터(PU1, PU2)가 형성될 수 있다.
절연층(110) 상에 제1 층간 절연층(123)을 형성한 후, 제1 층간 절연층(123)의 일부 영역을 식각 공정으로 제거하고 도전성 물질을 채워 넣음으로써 선택적으로 연결부(TDPT3, TSPD1, TSPU1, TDPT4)를 형성할 수 있다. 일부의 연결부(TDPT3, TSPD1, TDPT4)는, 복수의 핀 구조체(FPT3, FPD1, FPT4)를 서로 전기적으로 연결할 수 있다.
연결부(TDPT3, TSPD1, TSPU1, TDPT4)가 형성되면, 제1 층간 절연층(123) 상에 제2 층간 절연층(125)을 형성하고 일부 영역을 식각한 후, 도전성 물질을 채워 넣음으로써 컨택부(CBLb, CVSS1, CVDD1, CBLBb)를 형성할 수 있다. 일부의 컨택부(CBLb, CVDD1, CBLBb)는 제1 및 제2 층간 절연층(125)을 모두 관통하여 절연층(110)의 상면에 접촉할 수도 있다.
컨택부(CBLb, CVSS1, CVDD1, CBLBb)가 형성되면, 제2 층간 절연층(125) 상에 제3 층간 절연층(127)을 형성할 수 있다. 제3 층간 절연층(127)의 일부 영역을 식각하고 도전성 물질을 채워넣음으로써 비아(VBLb, VGND2, VP2, VBLBb)를 형성할 수 있다. 각 비아(VBLb, VGND2, VP2, VBLBb)는 비트 라인(BLb, BLBb), 파워 라인(VDD) 및 접지 라인(VSS)과 연결될 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 평면도이다. 도 13을 참조하면, 도 11에 도시한 평면도에 더하여 일부 메탈 라인이 도시되어 있다. 일 실시예로, 도 11에서 추가 도시된 메탈 라인은 각 패스 트랜지스터(PT1~PT4)의 게이트 전극(GTPT1, GTPT2, GTPT3, GTPT4)과 전기적으로 연결되는 워드 라인(WLA, WLB)일 수 있다. 이하, 도 14를 참조하여, 도 13에 도시한 메모리 장치의 Ⅴ-Ⅴ` 방향의 단면을 설명하기로 한다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 단면도이다. 도 14를 참조하면, 반도체 기판(100) 상에 복수의 핀 구조체(FPT3, FPD1, FPU1, FPT4), 복수의 핀 구조체(FPT3, FPD1, FPU1, FPT4)와 반도체 기판(100) 상면 사이의 공간을 덮는 절연층(110), 및 절연층(110)에 의해 덮이지 않고 노출된 복수의 핀 구조체(FPT3, FPD1, FPU1, FPT4)의 상부 일부분을 덮는 게이트 전극(GTPT3, GTS1, GTPT4)이 도시되어 있다.
제2 워드 라인(WLB)은 제3 층간 절연층(127)과, 제3 층간 절연층(127) 상에 형성되는 제4 층간 절연층(129)을 관통하는 비아(VWLB, VWLB`)를 통해 제3, 제4 패스 트랜지스터(PT3, PT4)의 게이트 전극(GTPT3, GTPT4)와 전기적으로 연결될 수 있다. 제4 층간 절연층(129)은 비트 라인(BLa, BLb, BLBa, BLBb), 파워 라인(VDD) 및 접지 라인(VSS)을 워드 라인(WLA, WLB)과 전기적으로 분리할 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 15는 각 트랜지스터(PU1, PU2, PD1, PD2, PT1, PT2, PT3, PT4)의 활성 영역이 핀 구조체가 아닌 평면(PLANAR) 구조로 형성된 실시 형태에 따른 메모리 장치를 도시한 평면도이다. 도 15에서 비트 라인과 전원, 접지 라인 및 워드 라인 등을 포함하는 메탈 라인은 생략되어 있을 수 있다.
도 15를 참조하면, 메모리 장치의 단위 셀 영역(SC)에 복수의 활성 영역(APU1, APU2, APD1, APD2, APT1, APT2, APT3, APT4)이 형성될 수 있다. 복수의 활성 영역(APU1, APU2, APD1, APD2, APT1, APT2, APT3, APT4)이 직사각형 형태를 갖는 것으로 도시되었으나, 반드시 이와 같은 형태로 한정되는 것은 아니다. 복수의 활성 영역(APU1, APU2, APD1, APD2, APT1, APT2, APT3, APT4) 각각은 도 15에서 제2 방향 - 도 15의 Y축 방향 - 으로 연장될 수 있다.
복수의 게이트 전극(GTS1, GTS2, GTPT1, GTPT2, GTPT3, GTPT4)은 제1 방향 - 도 15의 X축 방향 - 으로 연장되도록 복수의 활성 영역(APU1, APU2, APD1, APD2, APT1, APT2, APT3, APT4) 상에 배치될 수 있다. 복수의 게이트 전극(GTS1, GTS2, GTPT1, GTPT2, GTPT3, GTPT4)은 복수의 활성 영역(APU1, APU2, APD1, APD2, APT1, APT2, APT3, APT4)과 교차할 수 있다. 제1 내지 제4 패스 트랜지스터(PT1~PT4)는 각각 개별적으로 분리 형성된 게이트 전극(GTPT1~GTPT4)을 포함할 수 있으며, 제1 풀-업 및 풀-다운 트랜지스터(PU1, PD1)와 제2 풀-업 및 풀-다운 트랜지스터(PU2, PD2)는 공유 게이트 전극(GTS1, GTS2)을 공유할 수 있다. 공유 게이트 전극(GTS1, GTS2)에 의해, 제1 풀-업 및 풀-다운 트랜지스터(PU1, PD1)의 게이트 단자가 서로 연결되며, 제2 풀-업 및 풀-다운 트랜지스터(PU2, PD2)의 게이트 단자가 서로 연결될 수 있다.
게이트 전극(GTS1, GTS2, GTPT1, GTPT2, GTPT3, GTPT4)의 형성 과정에서, 게이트 스페이서를 형성하기 위해 제1 방향으로 연장되는 더미 게이트 전극을 제2 방향을 따라 총 3개의 라인으로 형성할 수 있다. 이때, 제2 방향으로 상하에 위치한 더미 게이트 전극의 측면에만 게이트 스페이서를 형성함으로써, 단위 셀 영역(SC)의 가운데 영역에는 게이트 전극을 형성하지 않을 수 있다. 따라서, 제2 방향으로 동일한 위치에 배치되는 일부 게이트 전극(GTS2, GTPT1, GTPT3)과, 나머지 게이트 전극(GTS1, GTPT2, GTPT4) 사이의 간격을 충분히 확보함으로써 공정 안정성을 높일 수 있다.
또한, 본 발명의 실시 형태에서는, 모든 활성 영역(APU1, APU2, APD1, APD2, APT1, APT2, APT3, APT4)이 제2 방향으로 단위 셀 영역(SC)을 가로지르지 않을 수 있다. 즉, 복수의 활성 영역(APU1, APU2, APD1, APD2, APT1, APT2, APT3, APT4)이 단위 셀 영역(SC)의 내부에서 제2 방향을 따라 서로 분리될 수 있다.
한편, 복수의 활성 영역(APU1, APU2, APD1, APD2, APT1, APT2, APT3, APT4)과 각각 연결되는 연결부(TDPT1, TSPT1, TDPT2, TDPT3, TDPT4, TSPT4, TSPD1, TDPU1, TSPD2, TDPD2, TSC1, TSC2)는 하나의 단위 셀 영역(SC) 내에서 제2 방향을 따로 총 4개의 위치에 배치될 수 있다. 연결부(TDPT1, TSPT1, TDPT2, TDPT3, TDPT4, TSPT4, TSPD1, TDPU1, TSPD2, TDPD2, TSC1, TSC2)는 활성 영역(APU1, APU2, APD1, APD2, APT1, APT2, APT3, APT4)의 양단에 배치되어 각 트랜지스터(PU1, PU2, PD1, PD2, PT1, PT2, PT3, PT4)의 드레인 및 소스 단자를 제공할 수 있다. 결국, 단위 셀 영역(SC)의 내부에서 제2 방향을 따라 분리되는 활성 영역(APU1, APU2, APD1, APD2, APT1, APT2, APT3, APT4)의 구조로 인해, 연결부(TDPT1, TSPT1, TDPT2, TDPT3, TDPT4, TSPT4, TSPD1, TDPU1, TSPD2, TDPD2, TSC1, TSC2)는 단위 셀 영역(SC)에서 제2 방향을 따로 총 4개의 위치에 배치될 수 있다.
따라서, 하나의 단위 셀 영역(SC) 내에서 제2 방향의 높이는 연결부(TDPT1, TSPT1, TDPT2, TDPT3, TDPT4, TSPT4, TSPD1, TDPU1, TSPD2, TDPD2, TSC1, TSC2)가 배치되는 제2 방향의 위치에 따라 3등분 될 수 있다. 즉, 본 발명의 일 실시 형태에 따른 메모리 장치는, 하나의 단위 셀 영역(SC)의 높이가 3등분되는 3 CPP(Contacted Pitch Poly) 구조를 가질 수 있다.
한편, 각 연결부(TDPT1, TSPT1, TDPT2, TDPT3, TDPT4, TSPT4, TSPD1, TDPU1, TSPD2, TDPD2, TSC1, TSC2)는 적어도 하나의 컨택부(CBLa, CBLb, CBLBa, CBLBb, CVSS1, CVSS2, CVDD1, CVDD2, CWLA, CWLB, CWLA`, CWLB`, CS1, CS2, CS3, CS4)와 연결될 수 있다. 단위 셀 영역(SC)의 경계가 아닌 내부에 배치되는 일부의 컨택부(CS1~CS4)는 서로 다른 연결부 또는 연결부와 게이트 전극을 서로 전기적으로 연결할 수 있다. 즉, 상기 일부의 컨택부(CS1~CS4)에 의해, 도 1에 도시한 회로도에서 인버터 소자(INV1, INV2)와 패스 트랜지스터(PT1~PT4)가 서로 연결되는 노드가 제공될 수 있다.
도 16 및 도 17은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 16을 참조하면, 일 실시 형태에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3) 중 적어도 하나는, 상술한 것과 같은 본 발명의 다양한 실시예에 따른 단위 셀 영역(SC)을 갖는 메모리 장치를 포함할 수 있으며, 컨트롤러(1010)는 SRAM 컨트롤러일 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 17은 본 발명의 일 실시 형태에 따른 비휘발성 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 18을 참조하면, 일 실시 형태에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 메모리(2040)는 도 1 내지 도 6 및 도 10을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 비휘발성 메모리 장치를 하나 이상 포함할 수 있으며, 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 메모리(2040)는, 상술한 것과 같은 본 발명의 다양한 실시예에 따른 단위 셀 영역(SC)을 갖는 메모리 장치를 포함할 수 있으며, 프로세스(2050)는 SRAM 컨트롤러를 포함할 수 있다.
프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어할 수 있다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 반도체 기판 105 : N-형 웰 영역
110 : 절연층 120 : 층간 절연층
PD1, PD2 : 풀-다운 트랜지스터 PU1, PU2 : 풀-업 트랜지스터
PT1, PT2, PT3, PT4 : 패스 트랜지스터
GTS1, GTS2 : 공유 게이트 전극
GTPT1, GTPT2, GTPT3, GTPT4 : 패스 게이트 전극
FPU1, FPU2, FPD1, FPD2, FPT1, FPT2, FPT3, FPT4 : 활성 영역
TDPT1, TDPT2, TDPT3, TDPT4, TDPD1, TDPD2, TDPU1, TDPU2 : 제1 연결부
TSPT1, TSPT4, TSC1, TSC2 : 제2 연결부
WLA, WLB : 워드 라인
BLa, BLb, BLBa, BLBb : 비트 라인

Claims (20)

  1. 복수의 단위 셀 영역을 갖는 기판;
    상기 기판에 마련되는 복수의 활성 영역; 및
    상기 기판 상에서 제1 방향을 따라 연장되어 상기 복수의 활성 영역 중 적어도 하나와 교차하는 복수의 게이트 전극; 을 포함하고,
    상기 복수의 활성 영역은 상기 복수의 단위 셀 영역 사이의 경계에 인접하여 배치되며, 상기 복수의 단위 셀 영역 내에서 상기 제1 방향과 교차하는 제2 방향을 따라 서로 분리되는 메모리 장치.
  2. 제1항에 있어서,
    상기 복수의 단위 셀 영역 사이의 경계에 배치되는 복수의 제1 연결부와, 상기 복수의 단위 셀 영역 각각의 내부에서 상기 복수의 게이트 전극 사이에 배치되는 복수의 제2 연결부; 를 더 포함하며,
    상기 복수의 제2 연결부 중 적어도 일부는 상기 제2 방향을 따라 서로 다른 위치에 배치되는 메모리 장치.
  3. 제2항에 있어서,
    상기 복수의 활성 영역 각각은 적어도 하나의 핀(fin) 구조체를 포함하는 메모리 장치.
  4. 제3항에 있어서,
    상기 복수의 활성 영역 중 적어도 일부는 서로 다른 개수의 상기 핀 구조체를 포함하는 메모리 장치.
  5. 제3항에 있어서,
    상기 복수의 제2 연결부 중 적어도 하나는 서로 다른 상기 복수의 활성 영역에 포함되는 핀 구조체를 서로 전기적으로 연결하는 메모리 장치.
  6. 제5항에 있어서,
    서로 다른 상기 복수의 활성 영역에 포함되는 핀 구조체를 서로 전기적으로 연결하는 상기 적어도 하나의 제2 연결부는, 서로 다른 상기 복수의 활성 영역에 인가되는 전류가 흐르는 경로로 제공되는 메모리 장치.
  7. 제2항에 있어서,
    상기 복수의 제1 연결부 및 복수의 제2 연결부는 금속 실리사이드(metallic silicide)를 포함하는 메모리 장치.
  8. 제1항에 있어서,
    상기 복수의 활성 영역은 복수의 제1 도전형 활성 영역 및 복수의 제2 도전형 활성 영역을 포함하는 메모리 장치.
  9. 제8항에 있어서,
    상기 복수의 게이트 전극은, 상기 복수의 제1 도전형 활성 영역 중 적어도 일부와 교차하는 패스 게이트 전극; 및
    상기 복수의 제1 도전형 활성 영역 중 나머지 일부 및 상기 복수의 제2 도전형 활성 영역과 교차하는 공통 게이트 전극; 을 포함하는 메모리 장치.
  10. 복수의 단위 셀 영역을 갖는 기판;
    상기 기판에 마련되는 복수의 활성 영역; 및
    상기 복수의 활성 영역 중 적어도 일부와 교차하는 복수의 게이트 전극; 을 포함하고,
    하나의(single) 상기 단위 셀 영역에 배치되며 서로 평행한 상기 게이트 전극들 사이의 간격은, 인접한 서로 다른 상기 단위 셀 영역에 배치되며 서로 평행한 상기 게이트 전극들 사이의 간격보다 큰 메모리 장치.
  11. 제10항에 있어서,
    하나의 상기 단위 셀 영역에 배치되며 서로 평행한 상기 게이트 전극들 사이의 간격은, 인접한 서로 다른 상기 단위 셀 영역에 배치되며 서로 평행한 상기 게이트 전극들 사이의 간격의 2배인 메모리 장치.
  12. 제10항에 있어서,
    상기 복수의 활성 영역은 복수의 제1 도전형 활성 영역 및 복수의 제2 도전형 활성 영역을 포함하고, 상기 복수의 게이트 전극은 하나 이상의 패스 게이트 전극 및 하나 이상의 공유 게이트 전극을 포함하며,
    상기 복수의 제1 도전형 활성 영역 중 적어도 일부는 상기 하나 이상의 패스 게이트 전극과 교차하고, 상기 복수의 제1 도전형 활성 영역 중 나머지 일부와 상기 복수의 제2 도전형 활성 영역은 상기 공유 게이트 전극과 교차하는 메모리 장치.
  13. 제12항에 있어서,
    상기 복수의 제1 도전형 활성 영역 및 상기 복수의 제2 도전형 활성 영역 중 적어도 일부와 전기적으로 연결되는 복수의 연결부; 를 더 포함하는 메모리 장치.
  14. 제13항에 있어서,
    상기 복수의 연결부는, 상기 복수의 단위 셀 영역 사이의 경계에 배치되는 복수의 제1 연결부 및 상기 복수의 단위 셀 영역 내에 배치되는 복수의 제2 연결부; 를 포함하는 메모리 장치.
  15. 제14항에 있어서,
    상기 복수의 제2 연결부는 상기 패스 게이트 전극 및 상기 공유 게이트 전극과 평행한 메모리 장치.
  16. 제14항에 있어서,
    상기 복수의 제2 연결부는, 상기 하나 이상의 패스 게이트 전극과 교차하는 상기 적어도 일부의 제1 도전형 활성 영역으로부터 전달되는 전류가 흐르는 경로로 제공되는 메모리 장치.
  17. 제13항에 있어서,
    상기 복수의 활성 영역 각각은 적어도 하나의 핀(fin) 구조체를 포함하며,
    하나의 상기 활성 영역에 포함되는 둘 이상의 상기 핀 구조체는, 상기 복수의 연결부에 의해 서로 전기적으로 연결되는 메모리 장치.
  18. 제12항에 있어서,
    상기 적어도 일부의 제1 도전형 활성 영역 및 상기 하나 이상의 패스 게이트 전극은 패스 트랜지스터를 제공하며,
    상기 나머지 일부의 제1 도전형 활성 영역과 상기 복수의 제2 도전형 활성 영역 및 상기 공유 게이트 전극은 인버터 소자를 제공하는 메모리 장치.
  19. 반도체 기판 상에 배치되는 복수의 트랜지스터를 갖는 메모리 장치에 있어서,
    복수의 인버터 소자; 및
    상기 복수의 인버터 소자 각각의 입력단과 출력단 중 적어도 하나에 연결되는 복수의 패스 트랜지스터; 를 포함하고,
    상기 복수의 인버터 소자 각각은 하나의 풀-업 트랜지스터 및 하나의 풀-다운 트랜지스터를 가지며,
    상기 복수의 패스 트랜지스터 중 적어도 하나가 턴-온되면, 상기 턴-온된 패스 트랜지스터의 드레인 단자로 인가되는 전류는, 상기 턴-온된 패스 트랜지스터와 연결된 상기 인버터 소자에 포함되는 풀-업 트랜지스터 및 풀-다운 트랜지스터의 소스 단자들을 서로 연결하는 도전성 라인을 통해 전달되는 메모리 장치.
  20. 제19항에 있어서,
    상기 반도체 기판 상에 배치되며, 제1 방향으로 연장되는 복수의 게이트 전극; 및
    상기 복수의 게이트 전극과 교차하는 복수의 활성 영역; 을 포함하며,
    상기 복수의 트랜지스터는 상기 복수의 게이트 전극과 상기 복수의 활성 영역에 의해 정의되고,
    상기 도전성 라인은 상기 제1 방향과 교차하는 제2 방향에서 상기 복수의 게이트 전극 사이에 배치되는 복수의 연결부를 포함하는 메모리 장치.
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