JP2014056930A - 電力用半導体素子 - Google Patents
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Abstract
【解決手段】実施形態によれば、積層体、ゲート電極、及び、第1〜第3電極を備えた電力用半導体素子が提供される。積層体は、第1〜第5半導体層を含む。第2半導体層は、第1半導体層の上に設けられる。第3半導体層は、第2半導体層に複数設けられ、第1半導体層と第2半導体層との積層方向に対して垂直な第1方向に並べられる。第4半導体層は、第2半導体層の上に設けられる。第5半導体層は、第2半導体層と離間して第4半導体層に設けられる。ゲート電極は、積層体に複数設けられる。第1電極は、複数のゲート電極の下に設けられる。第2電極は、第1半導体層と導通する。第3電極は、第5半導体層と導通する。複数の第1電極のうちのいずれかは、ゲート電極と導通する。複数の第1電極のうちの他のいずれかは、第3電極と導通する。
【選択図】図1
Description
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図1は、第1の実施形態に係る電力用半導体素子の構成を例示する模式的断面図である。
図1に表したように、MOSFET110(電力用半導体素子)は、積層体10と、ドレイン電極21(第2電極)と、ソース電極22(第3電極)と、ゲート電極31と、フィールドプレート電極41(第1電極)と、を含む。MOSFET110は、トレンチゲート型構造のMOSFETである。
n+ドレイン層11は、n形(第1導電形)である。第1導電形は、p形でもよく、この場合は、第2導電形がn形となる。
nソース層15は、pベース層14に設けられ、ドリフト層12と離間して配置される。nソース層15はn形である。この例では、nソース層15は、Y軸方向に沿って延びる。複数のnソース層15が設けられ、複数のnソース層15は、X軸方向に並べられる。複数のnソース層15は、例えば、ストライプ状である。nソース層15は、pベース層14全体の上に設けられる1つの層でもよい。
MOSFET110を動作させる場合には、例えば、ドレイン電極21にプラスの電圧を印加し、ソース電極22を接地し、ゲート電極31にプラスの電圧を印加する。これにより、ドレイン電極21とソース電極22との間に電流が流れる。ゲート電極31、ドレイン電極21及びソース電極22に電圧を印加すると、pベース層14のうちのゲート絶縁膜33に近接する領域に、反転チャネルが形成される。電流は、例えば、ドレイン電極21から、n+ドレイン層11、ドリフト層12、反転チャネル、及び、nソース層15を経由して、ソース電極22に流れる。
SJ構造において、トレンチ30内にフィールドプレート電極41を設けることで、フィールドプレート電極41からX軸方向に空乏層が延びやすくなる。これにより、nピラー層12aの不純物の濃度と、pピラー層13の不純物の濃度と、を高くすることができる。しかしながら、nピラー層12a及びpピラー層13の不純物の濃度を高くすると、ドリフト層12におけるpn接合の接合容量(すなわち、ドレイン−ソース間容量)が増加してしまう。ドレイン−ソース間容量は、閾値電圧よりも低い電圧をゲート電極31に印加している状態で、ドレイン電極21とソース電極22との間に電圧を印加した場合でも充電される。ドレイン−ソース間容量は、例えば、ドレイン電極21とソース電極22との間の電圧の印加を停止することによって放電される。このように、電力用半導体素子に電流を流さずにスイッチング動作をさせても、ドレイン−ソース間容量は充放電される。その充放電エネルギーは損失となるので、例えば、電力用半導体素子を電源回路やモータ駆動回路などの応用回路に用いた場合に、応用回路の消費電力(スタンバイ損失)を増加させてしまう。
図2は、第1の実施形態に係る別の電力用半導体素子の構成を例示する模式的断面図である。
図2に表したように、本実施形態に係るMOSFET112においては、2つの第2フィールドプレート電極41qの間に、2つの(ペアの)第1フィールドプレート電極41pが配置される。換言すれば、ペアの第1フィールドプレート電極41pの間に1つの第2フィールドプレート電極41qが設けられる。MOSFET112においても、低損失、低ノイズで低オン抵抗の電力用半導体素子が提供できる。
次に、第2の実施形態について説明する。
図3は、第2の実施形態に係る電力用半導体素子の構成を例示する模式的斜視断面図である。
図3に表したように、MOSFET120においても、複数のpピラー層13は、n+ドレイン層11とドリフト層12との積層方向に対して垂直な第1方向(X軸方向)に沿って、所定の間隔で並べられる。そして、本実施形態では、複数のnソース層15は、Y軸方向に沿って並べられる。nソース層15は、X軸方向に沿って延びる。複数のゲート電極31は、Y軸方向に沿って並べられ、複数のフィールドプレート電極41もY軸方向に沿って並べられる。ゲート電極31及びフィールドプレート電極41は、X軸方向に沿って延びる。pピラー層13の下端13aは、絶縁膜32の下端32a(トレンチ30の下端)よりも下に位置する。これ以外は、第1の実施形態と同様とすることができるので説明を省略する。
次に、第3の実施形態について説明する。
図4(a)及び図4(b)は、第3の実施形態に係る電力用半導体素子の構成を例示する模式図である。
図4(a)は、MOSFET130の模式的断面図である。図4(b)は、ドリフト層12のn形の不純物の濃度プロファイル、及び、pピラー層13のp形の不純物の濃度プロファイルを表すグラフ図である。図4(b)の横軸は、不純物の濃度Nである。縦軸は、Z軸方向の位置Zである。なお、n形の不純物濃度はp形の不純物濃度と等しい、として、濃度Nで表している。
図5(a)及び図5(b)は、第3の実施形態に係る別の電力用半導体素子の構成を例示する模式図である。
図5(a)は、MOSFET132の模式的断面図である。図5(b)は、ドリフト層12のn形の不純物の濃度、及び、pピラー層13のp形の不純物の濃度を表すグラフ図である。図5(b)の横軸は、不純物の濃度Nである。縦軸は、Z軸方向の位置Zである。図5(b)において、実線は、ドリフト層12のn形の不純物の濃度であり、破線は、pピラー層13のp形の不純物の濃度である。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
Claims (9)
- 第1半導体層と、
前記第1半導体層の上に設けられた第1導電形の第2半導体層と、
前記第2半導体層に設けられ、前記第1半導体層と前記第2半導体層との積層方向に対して垂直な第1方向に沿って所定の間隔で並べられた第2導電形の複数の第3半導体層と、
前記第2半導体層の上に設けられた第2導電形の第4半導体層と、
前記第4半導体層に設けられ、前記積層方向において前記第2半導体層と離間する第1導電形の第5半導体層と、
を含む積層体と、
前記積層体に絶縁膜を介して設けられ、前記積層方向及び前記第1方向に対して垂直な第2方向に沿って並べられた複数のゲート電極であって、前記積層方向に沿って延び、前記第2半導体層よりも上に位置する上端と、前記第4半導体層よりも下に位置する下端と、を有し、前記ゲート電極の少なくとも一部が隣り合う2つの前記第3半導体層の間に配置された複数のゲート電極と、
前記複数のゲート電極のそれぞれの下に絶縁膜を介して設けられ、前記第1半導体層よりも上に位置する下端を有する複数の第1電極と、
前記第1半導体層と電気的に接続された第2電極と、
前記第5半導体層と電気的に接続された第3電極と、
を備え、
前記複数の第1電極のうちのいずれかは、前記ゲート電極と電気的に接続され、
前記複数の第1電極のうちの他のいずれかは、前記第3電極と電気的に接続され、
前記ゲート電極と電気的に接続された前記複数の第1電極と、前記第3電極と電気的に接続された前記複数の第1電極とは、前記第2方向に沿って交互に配置され、
隣り合う2つの前記第3半導体層の前記第1方向におけるピッチは、隣り合う2つの前記第1電極の前記第2方向におけるピッチよりも大きい電力用半導体素子。 - 第1半導体層と、
前記第1半導体層の上に設けられた第1導電形の第2半導体層と、
前記第2半導体層に設けられ、前記第1半導体層と前記第2半導体層との積層方向に対して垂直な第1方向に沿って所定の間隔で並べられた第2導電形の複数の第3半導体層と、
前記第2半導体層の上に設けられた第2導電形の第4半導体層と、
前記第4半導体層に設けられ、前記積層方向において前記第2半導体層と離間する第1導電形の第5半導体層と、
を含む積層体と、
前記積層体に絶縁膜を介して設けられた複数のゲート電極であって、前記積層方向に沿って延び、前記第2半導体層よりも上に位置する上端と、前記第4半導体層よりも下に位置する下端と、を有し、前記ゲート電極の少なくとも一部が隣り合う2つの前記第3半導体層の間に配置された複数のゲート電極と、
それぞれが前記複数のゲート電極のそれぞれの下に絶縁膜を介して設けられた複数の第1電極であって、前記第1電極の下端は前記第1半導体層よりも上に位置する複数の第1電極と、
前記第1半導体層と電気的に接続された第2電極と、
前記第5半導体層と電気的に接続された第3電極と、
を備え、
前記複数の第1電極のうちのいずれかは、前記ゲート電極と電気的に接続され、
前記複数の第1電極のうちの他のいずれかは、前記第3電極と電気的に接続されている電力用半導体素子。 - 前記ゲート電極と電気的に接続された前記複数の第1電極と、前記第3電極と電気的に接続された前記複数の第1電極と、は、交互に配置されている請求項2記載の電力用半導体素子。
- 前記複数のゲート電極は、前記第1方向に沿って並べられ、前記ゲート電極の前記下端は、前記第2半導体層に設けられる請求項2または3に記載の電力用半導体素子。
- 前記複数のゲート電極は、前記積層方向及び前記第1方向に対して垂直な第2方向に沿って並べられる請求項2または3に記載の電力用半導体素子。
- 隣り合う2つの前記第3半導体層の前記第1方向におけるピッチは、隣り合う2つの前記第1電極の前記第2方向におけるピッチよりも大きい請求項5記載の電力用半導体素子。
- 前記第2半導体層のうちの前記第1電極の前記下端よりも上の部分における不純物の濃度は、前記第2半導体層のうちの前記第1電極の前記下端よりも下の部分における不純物の濃度よりも高く、
前記第3半導体層の下端は、前記第1電極の前記下端よりも下であり、
前記第3半導体層のうちの前記第1電極の前記下端よりも上の部分における不純物の濃度は、前記第3半導体層のうちの前記第1電極の前記下端よりも下の部分における不純物の濃度よりも高い請求項2〜6のいずれか1つに記載の電力用半導体素子。 - 前記第2半導体層のうちの前記第1電極の前記下端よりも上の部分における不純物の濃度は、前記第3半導体層のうちの前記第1電極の前記下端よりも上の部分における不純物の濃度よりも高い請求項2〜7のいずれか1つに記載の電力用半導体素子。
- 前記第3半導体層の下端は、前記第1電極の前記下端よりも下であり、
前記第2半導体層のうちの前記第1電極の前記下端よりも下の部分における不純物の濃度は、前記第3半導体層のうちの前記第1電極の前記下端よりも下の部分における不純物の濃度よりも低い請求項2〜8のいずれか1つに記載の電力用半導体素子。
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