JP2014041120A - 同期サブパターン自動的識別方法及び試験測定機器 - Google Patents

Abstract

【課題】試験パターンに関連した同期サブパターンを自動的に識別する方法、装置及びシステムを提供する。
【解決手段】試験測定機器は、データ・ストリーム内のトリガ・パターンの第１インスタンスに応答してトリガされる。トリガ対トリガ・カウンタ５２５は、第１トリガ・イベントの時に計数を開始する。試験測定機器は、データ・ストリーム内のトリガ・パターンの第２インスタンスに応答して再びトリガされ、このときに計数が終了する。計数値を試験パターンの所定長と比較し、等しいときに、トリガ・パターンが試験パターンに関連したユニークな同期サブパターンであると自動的に判断する。
【選択図】図５

Description

本発明は、試験測定機器でのビット・エラー検出に関し、試験パターン内の同期サブパターンを自動的に検索し識別する同期サブパターン自動的識別方法及び試験測定機器に関する。

オシロスコープ、ロジック・アナライザなどの試験測定機器を用いて、データを測定及び分析できる。試験パターンを発生して被測定装置（ＤＵＴ）に供給する。試験パターンは、意図的にストレスをＤＵＴに与える信号を含むことができる。例えば、ＤＵＴの動作マージンを決定するために、試験パターンは、信号減衰、ジッタ、又は拡散スペクトラム・クロック（ＳＳＣ）を含むことができる。

予め記録された正確なパターンを試験測定機器のメモリに蓄積して、入力ビット・ストリームと比較することにより、ビット・エラー検出を実行できる。試験が開始すると、試験測定機器は、入力ストリーム内の同期サブパターンを待ち、予め記録された正しいパターン内容と入力ビットとの比較を開始する。同期サブパターンは、全体が繰り返す固定長の試験パターン内のユニークなパターン（独自パターン）である。

特開２０１１−３９０４７号公報

同期サブパターンは、ＤＵＴの評価に関与する操作者や他の技術者に常に知られているわけではない。特に、試験パターンが長く複雑な場合は、試験パターン内の独自の同期サブパターンを手動で識別することは、困難であるか、又は場合によっては不可能である。従来の１つのアプローチは、入力ビット・ストリームと予め記録した試験パターンとの比較においてエラーが発生しなくなるまで、同期サブパターンの候補を繰り返し選択し続けることである。しかし、かかるアプローチが有効なのは、同期点を決めようとしている間、信号のどのようなビット・エラーもペーシング・プリミティブ（pacing primitives）も入力パターンが含まない場合のみである。さらに、かかるアプローチは、資源集約的であり、非効率である。

よって、試験測定機器でビット毎にエラーを検出するために、試験パターン内の同期サブパターンを自動的に検索し識別できる改良システム、方法及び装置が必要である。本発明の実施例では、従来技術の上述及びその他の制限を解決する。

本発明の概念は、次の通りである。
（１）所定長の試験パターン（４１５）に関連した同期サブパターン（８００）を自動的に識別する方法であって；試験測定機器（１２０）の入力手段により、被試験装置（１１０、２１０）からの試験パターンを含むデータ・ストリーム（３２０）を受け；メモリ・アドレスに関連したメモリ・ワードの内容をメモリ（３１８）から受け；上記メモリ・ワードの内容をトリガ・パターンとして設定し；上記トリガ・パターンをトリガ手段（６３０）にロードし；上記データ・ストリーム内の上記トリガ・パターン（４０５）の第１インスタンスの検出に応答して、上記試験測定機器をトリガし；上記トリガ・パターンの上記第１インスタンスの検出に応答して、トリガ対トリガ・カウンタ（６２５）により計数を開始し；上記データ・ストリーム内の上記トリガ・パターンの第２インスタンスの検出に応答して、上記試験測定機器をトリガし；上記トリガ・パターンの第２インスタンスの検出に応答して、上記トリガ対トリガ・カウンタにより上記計数を終了し；上記計数を上記試験パターンの所定長と比較することを特徴とする同期サブパターン自動的識別方法。
なお、括弧内の参照番号は、実施例との対応関係を単に示すものであり、本発明を限定するものではない。
（２）さらに、上記試験パターンの所定長に等しい上記計数値に応答して、上記トリガ・パターンが、上記試験パターンに関連する上記同期サブパターンであるかを判断することを特徴とする概念１の方法。
（３）上記計数の開始は、上記トリガ・パターンの上記第１インスタンスの検出に応答して、時間の計数を開始することを含み；上記計数の終了は、上記トリガ・パターンの上記第２インスタンスの検出に応答して、上記時間の計数を終了することを含み；上記試験パターンの所定長は、時間の長さであり；上記比較は、上記時間の計数値と上記試験パターンの時間の長さとの比較を含むことを特徴とする概念１の方法。
（４）上記計数の開始は、上記トリガ・パターンの上記第１インスタンスの検出に応答して、キャラクタの計数を開始することを含み；上記計数の終了は、上記トリガ・パターンの上記第２インスタンスの検出に応答して、上記キャラクタの計数を終了することを含み；上記試験パターンの所定長は、キャラクタの長さであり；上記比較は、上記キャラクタの計数値と上記試験パターンのキャラクタの長さとの比較を含むことを特徴とする概念１の方法。
（５）さらに、上記試験パターンの所定長に等しくない上記計数値に応答して、上記トリガ・パターンが上記同期サブパターンでないと判断し、上記トリガ・パターンを変更することを特徴とする概念１の方法。
（６）さらに、上記試験パターンの所定長に等しい計数値に応答して、上記同期サブパターンをセーブすることを特徴とする概念１の方法。
（７）さらに、上記メモリの制御を得て；上記計数値をリセットすることを特徴とする概念１の方法。
（８）さらに、待ちカウンタ（５５０）をリセットし；上記トリガ・パターンの上記第１インスタンスの検出に応答して、上記待ちカウンタにより待ち計数を開始し；上記試験パターンの所定長の少なくとも２倍の後の上記待ち計数の満了に応答して、上記待ちカウンタによる上記待ち計数を終了させることを特徴とする概念１の方法。
（９）さらに、上記テスト・パターンの所定長の２倍内で、所定のトリガ・パターンが上記同期サブパターンであるか否かを判断することを特徴とする概念１の方法。
（１０）さらに、上記待ち計数の満了に応答して、上記データ・ストリームの受信を停止すると共に、上記メモリからの読出しを停止することを特徴とする概念８の方法。
（１１）さらに、上記データ・ストリーム内の整列されたプリミティブに対する上記トリガ対トリガ・カウンタによる計数をスキップすることを特徴とする概念１の方法。
（１２）上記メモリ・アドレスを第１メモリ・アドレスとし、上記メモリ・ワードを第１メモリ・ワードとし；さらに、上記試験パターンの所定長に等しくない計数値に応答して、第２メモリ・アドレスに関連する第２メモリ・ワードのメモリ内容を読み出し、上記第２メモリ・ワードの内容を上記トリガ・パターンに設定することを特徴とする概念１の方法。
（１３）上記メモリ・アドレスを第１メモリ・アドレスとし、上記メモリ・ワードを第１メモリ・ワードとし；さらに、上記試験パターンの所定長に等しくない計数値に応答して；一連の繰り返しの各々に対して、第２〜第Ｎメモリ・アドレスに夫々関連した第２〜第Ｎメモリ・ワードの選択された１つのメモリ内容から読出しをし；上記一連の繰り返しの各々に対して、上記第２〜第Ｎメモリ・ワードの選択された１つを上記トリガ・パターンとして設定し；上記一連の繰り返しの各々に対して、上記トリガ・パターンを上記トリガ手段にロードし、上記データ・ストリーム内の上記トリガ・パターンの上記第１インスタンスの検出に応答して上記試験測定機器をトリガし、上記データ・ストリーム内の上記トリガ・パターンの上記第２インスタンスの検出に応答して上記試験測定機器をトリガし、上記トリガ・パターンの上記第２インスタンスに応答して上記計数を終了し、上記計数値を上記テストの所定長と比較し；上記試験パターンの所定長に等しい計数値に応答して、任意の上記一連の繰り返し期間中に、上記トリガ・パターンが上記試験パターンに関連した上記同期サブパターンであるかを判断し、さらなる繰り返しを停止することを特徴とする概念１の方法。
（１４）所定長の試験パターン（４１５）を含むデータ・ストリーム（３２０）を受ける入力手段（３１２）と；複数のメモリ・ワードを蓄積するメモリ（３１８）と；該メモリに結合され、上記複数のメモリ・ワードの中から１つのメモリ・ワードの内容を読み取り、該メモリ・ワードの内容をトリガ・パターン（４０５）として設定する自動同期ロジック手段（３０５）と；上記データ・ストリーム内の上記トリガ・パターンの第１インスタンスに応答して試験測定機器（１２０）をトリガし、上記データ・ストリーム内の上記トリガ・パターンの第２インスタンスに応答して上記試験測定機器をトリガするトリガ手段（６３０）と；上記トリガ・パターンの上記トリガされた第１インスタンスに応答して計数を開始し、上記トリガ・パターンの上記トリガされた第２インスタンスに応答して上記計数を終了するトリガ対トリガ・カウンタ（６２５）と；上記計数を上記試験パターンの所定長と比較する比較器（６６０）とを具える試験測定機器。
（１５）上記試験パターンは、同期サブパターンに関連し；上記試験パターンの所定長に等しい計数値に応答して、上記トリガ・パターンが上記試験パターンに関連する上記同期サブパターンであるかを上記自動同期ロジック手段が判断することを特徴とする概念１４の試験測定機器。
（１６）上記所定長が時間の長さであり、上記トリガ対トリガ・カウンタが時間を計数することを特徴とする概念１４の試験測定機器。
（１７）上記所定長がキャラクタの長さであり、上記トリガ対トリガ・カウンタがキャラクタを計数することを特徴とする概念１４の試験測定機器。
（１８）上記試験パターンが同期サブパターンに関連し；上記テスト・パターンの所定長に等しくない上記計数値に応答して、上記自動同期ロジック手段は、上記トリガ・パターンが上記試験パターンに関連した上記同期サブパターンではないと判断し、上記トリガ・パターンを変更することを特徴とする概念１４の試験測定機器。
（１９）上記トリガ・パターンの上記第１インスタンスに応答して待ち計数を開始し、上記試験パターンの所定長の少なくとも２倍後の満了での上記待ち計数値に応答して上記待ち計数を終了する待ちカウンタ（５５０）を更に具えることを特徴とする概念１４の試験測定機器。
（２０）上記待ち計数値の満了に応答して、上記入力手段が上記データ・ストリームの受信を停止し、上記自動同期ロジック手段が上記メモリからの読出しを停止することを特徴とする概念１４の試験測定機器。
（２１）上記自動同期ロジック手段は、上記試験パターンの所定長の２倍以内で、所定トリガ・パターンが同期サブパターンであるか否かを判断することを特徴とする概念１４の試験測定機器。
（２２）上記データ・ストリーム内の任意の整列されたプリミティブの計数を上記トリガ対トリガ・カウンタにスキップさせるブランキング・プリミティブ検出器を更に具えたことを特徴とする概念１４の試験測定機器。
（２３）上記トリガ・パターンは、総合的にユニークなサブ・サブパターンを有する同期サブパターンに対応することを特徴とする概念１４の試験測定機器。

本発明の実施例による自動同期エラー検出器を含む試験測定機器と、被測定装置と、信号発生器とを含むシステムのブロック図である。 本発明の実施例による自動同期エラー検出器を含む試験測定機器と、被測定装置と、信号発生器とを含むシステムのブロック図である。 図１及び図２に示し、本発明の実施例による自動同期ロジック手段を含む自動同期エラー検出器の一例のブロック図である。 本発明の実施例により試験パターン内の同期サブパターンを自動的に判断する技術に関連した説明図である。 本発明の実施例により試験パターン内の同期サブパターンを自動的に判断する技術に関連した説明図である。 図３に示し、本発明の実施例によるトリガ対トリガ・パターン比較器及び自動同期ステート・マシンを含む自動同期ロジック手段の一例のブロック図である。 図５に示すトリガ対トリガ・パターン比較器の一例のブロック図である。 図５の自動同期ステート・マシンに関連した種々の動作要素を含むステート・マシン図の一例である。 本発明の実施例によりサブパターン内に独自のサブパターンを有する繰り返し同期サブパターンを示す図である。

本発明の上述及びその他の特徴及び利点は、添付図を参照した実施例の以下の詳細な説明からより一層容易に明らかになろう。

本発明の実施例について詳細に記載するに際し、その例を添付図に示す。以下の詳細説明において、いくつかの特定の詳細は、本発明の概要を理解するためのものである。しかし、これら特定の詳細によらなくても本発明を実施できることが当業者には理解できよう。他の例では、実施例の概念を不必要に不明瞭としないために、既知の方法、手順、コンポーネント、回路及びネットワークについて詳細に説明しない。

ここでは、種々の要素を説明するために第１、第２などの用語を用いるが、これら要素は、これら用語により制限されないことが理解できよう。これら用語は、ある要素を他の要素と区別するためにのみ用いる。例えば、本発明の要旨を逸脱することなく、第１入力手段という用語を第２入力手段に用いることができ、同様に、第２入力手段という用語を第１入力手段に用いることができる。

ここで、種々の実施例の説明に用いる専門用語は、特定の実施例を説明する目的のみであり、本発明の概念を制限することを意図するものではない。文脈が明らかな限り、明細書及び請求項に用いる際に、単数形は複数形を含むものである。ここで用いる用語「及び／又は」は、関連して挙げた１つ以上の項目の任意且つ全ての組合せを包含し且つ言及するものであることが理解できよう。本願で用いる用語「具える」などは、特徴、整数、ステップ、動作、要素及び／又はコンポーネントの存在を特定するものであるが、１つ以上の他の特徴、整数、ステップ、動作、要素、コンポーネント及び／又はこれらのグループの存在や追加を排除するものではないことが更に理解できよう。図面のコンポーネント及び特徴は、必然的にその縮尺としたものではない。

図１及び図２は、本発明の実施例により、信号発生器１０５と、被試験装置（例えば、ＤＵＴ１１０及び２１０）と、自動同期エラー検出器１２５を含む試験測定機器１２０とを具えたシステム（例えば、１００及び２００）を示す。信号発生器１０５は、試験目的の信号を発生できる任意適切な装置である。信号発生器１０５は、例えば、任意波形発生器（ＡＷＧ）の如き高速シリアル発生器である。発生する試験信号は、信号減衰、ジッタ、拡散スペクトラム・クロック（ＳＳＣ）などを意図的に損なうことができるので、ＤＵＴに対してストレス試験を実行できる。試験測定機器１２０は、オシロスコープ、ロジック・アナライザ、スペクトラム・アナライザ、ネットワーク・アナライザなどである。概して、整合性や説明の目的のために、以下の説明では、試験測定機器１２０をオシロスコープとも呼ぶこともある。

図１は、ＤＵＴ１１０を含むシステム１００を示す。ＤＵＴ１１０は、信号を送受信できる任意の適切なデジタル装置又はアナログ装置である。ＤＵＴ１１０は、例えば、受信器１１２、内部ロジック回路１１６及び送信器１１４を含んでいる。ＤＵＴ１１０の出力をオシロスコープ１２０に供給する。

オシロスコープ１２０は、自動同期エラー検出器１２５を含む。この自動同期エラー検出器１２５は、試験パターン内の同期サブパターンを自動的に検索し識別すると共に、試験パターン内のシンボル・エラー・レート及びビット・エラー・レートを検出し測定する。自動同期エラー検出器１２５については、後に続く添付図を参照して、更に詳細に説明する。一般的に、デジタル的にタイミング変更されるループ・バックとしてＤＵＴ１１０を構成することができる。さらに、システム１００は、デジタル的にタイミング変更できるループ・バックにより、受信器の試験を行えるように構成できる。オシロスコープ１２０及び自動同期エラー検出器１２５を用いて、受信マージン試験の如き試験を実行できる。この試験は、ループ・バック・モード、好ましくは、タイミング変更できるループ・バック・モードを用いて、ＤＵＴ１１０の受信器からのいかなるエラーも検出できる。

図２は、ＤＵＴ２１０を含むシステムを示す。ＤＵＴ２１０は、例えば、受信器２１２を含んでいる。ＤＵＴ２１０の出力段は、試験測定機器１２０に結合される。一般的に、ＤＵＴ２１０をアナログ・ループ・バックとして構成することができる。さらに、システム２００は、アナログ・ループ・バックにより、受信器試験を実行できるように構成することができる。上述のシステム１００に関して、オシロスコープ１２０及び自動同期エラー検出器１２５を用いて、受信マージン試験の如き試験を実行できる。これら試験は、ループ・バック・モード、好ましくは、アナログ・ループ・バック・モードを用いて、ＤＵＴ２１０の受信器からの如何なるエラーも検出できる。システム２００のいくつかのコンポーネントは、上述したシステム１００のコンポーネントと同じか類似しているので、これらの詳細説明は繰り返さない。

図３は、図１及び図２の自動同期エラー検出器１２５の一例のブロック図を示す。この自動同期エラー検出器１２５は、本発明の実施例による入力手段３１２、メモリ３１８、自動同期ロジック手段３０５を含んでいる。

入力手段３１２は、信号を受信し、デジタル化データ（データ・ストリーム）３２０を出力する。いくつかの実施例において、この信号は、デジタル信号でもよい。また、いくつかの実施例において、この信号は、デジタル化データ３２０を表すアナログ信号でもよい。例えば、入力手段３１２は、クロック及びデータ回復回路（ＣＤＲ）を含んでいる。このＣＤＲは、信号内で符号化されたデジタル化データ３２０を回復させる。他の実施例において、入力手段３１２は、アナログ・デジタル変換器を含み、信号を、その信号のデジタル化表現の信号に変換する。追加の回路は、デジタル化信号を１つの形式又は他の形式のデジタル化データ３２０に変換する。その信号内で符号化されたデジタル化データ３２０を受信する任意の回路を入力手段３１２として用いることができる点を理解できよう。

デジタル化データ３２０は、種々の形式で表すことができる。例えば、デジタル化データ３２０は、シリアル・データ又はパラレル・データである。デジタル化データ３２０は、ランニング・ディスパリティ（ＲＤ）情報、ステータス情報などを含むことができる。また、デジタル化データ３２０は、データに関連した追加の情報、信号なども含むことができる。例えば、上述の如く、入力手段３１２は、ＣＤＲである。よって、デジタル化データ３２０は、回復されたクロックを含むことができる。他の実施例において、デジタル化データ３２０は、フレーム・エラーの如きフレーミング情報や、イリーガル８ｂ／１０ｂコード・シーケンスの如きイリーガル符号情報、同期損失情報などを含む。デジタル化データ３２０は、任意のかかる情報を含むことができる。他の実施例において、デジタル化データ３２０は、ＣＤＲからのタイミング変更されたデマルチプレクス・データである。

メモリ３１８は、任意の種々のメモリである。ここでは、メモリ３１８を記録メモリと呼ぶことがあるが、それは、基準試験パターンを記録するためである。記録メモリ３１８は、ダイナミック・メモリ、スタチック・メモリ、読出し専用メモリ、ランダム・アクセス・メモリなどである。記録メモリ３１８は、基準試験パターンを含む基準デジタル化データ又は予め記録されたデジタル化データを蓄積する。例えば、基準デジタル化データは、疑似ランダム・ビット・シーケンスである。基準デジタル化データは、疑似ランダム・パターンの長さに対して適切な特定の一連の「１」又は一連の「０」でもよい。

他の例において、基準デジタル化データは、ユーザ定義のパターン、業界標準パターンなどでもよい。基準試験パターンは、全体の繰り返しパターンの中でユニークな任意のデータのシーケンスである。さらに、基準デジタル化データは、開始同期サブパターンを含むか関連することもできる。詳細に後述するように、この開始同期サブパターンを用いて、試験手順又はエラー検出を揃える（整列させる）ことができる。記録メモリ３１８に蓄積する前に、整列させた任意のプリミティブ、シフト・シーケンスなどを基準データから取り除くこともできる。持続的蓄積手段（例えば、磁気又は光のディスク・ドライブ）から試験パターンを読出し、その試験パターンを記録メモリに書き込むことにより、基準データを予め記録することができる（即ち、試験を開始する前に蓄積することができる）。すなわち、ＤＵＴを試験する準備において、基準試験パターン・データは、予め書き込まれているか、又はメモリ３１８に予め記録されている。その代わりに、自動同期エラー検出器１２５によるデータの処理を介して、基準試験パターン・データ３２５を学習することもできる。

記録メモリ３１８は、メモリ制御器（ＭＣ）３１９を含む。このメモリ制御器３１９は、自動同期ロジック手段３０５からの制御信号３３０に応答して、メモリ３１８が基準デジタル化データ３２５を出力するように構成できる。いくつかの実施例において、メモリ制御器３１９は、メモリ３１８と一体になっている。しかし、他の実施例において、メモリ制御器３１９をメモリ３１８から分離してもよい。例えば、メモリ制御器３１９を試験測定機器１２０の制御システムの一部にできる。

オシロスコープ１２０は、その入力端に、ＤＵＴからの試験パターンを含むシリアル・データ・ストリームを受ける。試験パターンは、予め定義した長さ、即ち所定長である。この長さは、信号発生器１０５及びＤＵＴの試験パラメータ又は特定の試験構成に基づいて決まる。一般的に、特定の試験の期間中、所定長は、固定されている。自動同期ロジック手段３０５及び／又はメモリ３１８は、入力手段３１２からのデータ・ストリーム３２０を受ける。自動同期ロジック手段は、技術の一部として、記録メモリ３１８の制御、メモリ内容のスイープ（即ち、予め記録した情報の読出し）を自動的に行い、予め記録した情報を用いてオシロスコープを複数回にわたってトリガし、複数のトリガ・イベントの間の長さと全体の試験パターンの長さを比較して、大きな試験パターン内の同期サブパターンを自動的に求める。この点は、更に詳細に後述する。

図４Ａ及び図４Ｂは、試験パターン内の同期サーバーを自動的に求める技術に関連したブロック図の例を示す。自動同期ロジック手段３０５（図３）は、メモリ３１８のメモリ・アドレス空間を自動的にスイープできる。すなわち、メモリ・アドレス１、２、３・・・Ｎにて、自動同期ロジック手段３０５は、そのメモリ・アドレスの内容（例えば、Ｃ１、Ｃ２、Ｃ３・・・ＣＮ）を読み取る。自動同期ロジック手段３０５は、各アドレスにてメモリの内容を得るので、この内容をオシロスコープ１２０のシリアル・トリガのシリアル・トリガ・パターン４０５に適用する。

入力データ・ストリーム３２０内にてシリアル・トリガ・パターン４０５が検出されると、オシロスコープ１２０がトリガされる。自動同期ロジック手段３０５は、入力データ・ストリーム３２０内で見つかったシリアル・トリガ・パターン４０５の第１インスタンスとシリアル・トリガ・パターン４０５の第２インスタンスとの間の時間の長さ４１０、又はその代わりに、その間のキャラクタの数の長さ４１０を測定する。図４Ａに示すように、複数のトリガ・イベントの間の測定した長さ４１０が、予め定義された試験パターン４１５の長さに等しいと、そのシリアル・トリガ・パターン４０５を、試験パターン４１５に関連する同期サブパターンと判断する。それとは逆に、図４Ｂに示すように、測定した長さ４１２が予め定義された試験パターン４１５の長さに等しくないと、シリアル・トリガ・パターン４０５は、試験パターン４１５に関連した同期サブパターンではないと判断し、そのシリアル・トリガ・パターン４０５が新たな値に変化する（例えば、メモリ内容Ｃ１からメモリ内容Ｃ２に変化させる。メモリ内容ＣＮまで以下同様である）。

この方法において、記録メモリに予め記録された内容は、繰り返し読み取られ、候補シリアル・トリガ・パターン４０５として供給される。各繰り返しにおいて、トリガ・イベントの２つのインスタンスの間の長さを計数し（即ち、入力データ・ストリーム３２０内で）、この計数値を、予め定義された試験パターン４１５の長さ４１０と比較する。かかる比較を実行することにより、高精度且つ低い誤判定にて、同期サブパターンを自動的に判断できる。同期サブパターンが独自且つ正しいサブパターンであると判断した場合、今後のビット毎のエラー検出試験に関連した同期サブパターンとして後で利用するためにセーブする。

別な方法としては、試験パターンの所定長と等しくない計数値に応答して、一連の繰り返しを実行できる。一連の繰り返しの各々に対して、第２〜第Ｎメモリ・アドレスに関連した第２〜第Ｎメモリ・ワードの選択された１つのメモリ内容を夫々読み取ることができる。一連の繰り返しの各々に対して、第２〜第Ｎメモリ・ワードの選択された１つをトリガ・パターンとして設定できる。一連の繰り返しの各々に対して、トリガ・パターンをトリガにロードでき、データ・ストリーム内のトリガ・パターンの第１インスタンスの検出に応答して試験測定機器をトリガでき、トリガ・パターンの第１インスタンスの検出に応答して計数を開始でき、データ・ストリーム内のトリガ・パターンの第２インスタンスの検出に応答して試験測定機器をトリガでき、トリガ・パターンの第２インスタンスの検出に応答して計数を終了でき、この計数値を試験パターンの所定長と比較できる。さらに、任意の一連の繰り返しの期間中に、試験パターンの所定長に等しい計数値に応答して、その繰り返し用のトリガ・パターンが、試験パターンに関連した同期サブパターンであるかを自動的に判断でき、更なる繰り返しを終了できる。

図５は、図３の自動同期ロジック手段の一例のブロック図であり、本発明の実施例によるトリガ対トリガ・パターン比較器５２５及び自動同期ステート・マシン５０５を具えている。図６は、図５のトリガ対トリガ・パターン比較器５２５の一例のブロック図である。次に、これら図５及び図６を参照する。

図５に示すように、自動同期ステート・マシン５０５は、書き込み又は自動同期ストロボ５３５に応答して動作を開始し、選択器５５５に供給される選択信号５３０を用いてメモリ３１８の制御を得る。選択器５５５は、マルチプレクサ、若しくは他の適切なスイッチ又は制御ロジック手段である。選択器５５５は、自動同期ステート・マシン５０５からの制御信号（単数又は複数）５２９と、他のエラー検出ステート・マシン及び／又はロジック手段（図示せず）に関連した制御信号（単数又は複数）５２０との間で選択を行う。選択された信号に応じて、制御信号５１５をメモリ３１８（又はメモリ制御器３１９）に送る。記録メモリ３１８の制御を得た後、開始から終了まで一時に一つずつ、又は、同期サブパターンが認識されるまで、ステート・マシン５０５は、メモリ・アドレス５１７をスイープできる。すなわち、ステート・マシン５０５は、一度に一つずつ、メモリ・アドレスに関連したメモリ・ワードの内容を読み取り、各メモリ・ワードの内容を一連のトリガ・パターン５６０として設定できる。シリアル・トリガ・パターン５６０をトリガ対トリガ比較器５２５に転送できる。このトリガ対トリガ比較器５２５は、図６に示すように、シリアル・トリガ・パターン５６０をロードするシリアル・トリガ手段６３０を有する。

トリガ対トリガ・パターン比較器５２５は、入力データ・ストリーム３１２を受け、シリアル・トリガ手段６３０は、入力データ・ストリーム３１２に現れるシリアル・トリガ・パターン５６０に応答して、トリガする。すなわち、データ・ストリーム３１２内のトリガ・パターン５６０の第１インスタンスの検出に応答して、オシロスコープがトリガされる。このとき、トリガ対トリガ・カウンタ６２５は、トリガ・パターンの第１インスタンスの検出に応答して、計数値の計数を開始する。シリアル・トリガ手段６３０は、入力データ・ストリーム３１２内に現れるシリアル・トリガ・パターン５６０の第２インスタンスに応答して再びトリガする。トリガ対トリガ・カウンタ６２５は、トリガ・パターン５６０の第２インスタンスの検出に応答して計数を終了する。比較器６６０は、計数値と、ライン５１０を介して受信した試験パターンの所定長と比較する。すなわち、２つのトリガ・パターンの間の間隔を試験パターンの全体の長さと比較する。

試験パターンの所定長に等しい計数値に応答して、比較器６６０は、トリガ・パターン５６０が、試験パターンに関連した同期サブパターンであるかを判断すると共に、等値信号５７５を自動同期ステート・マシン５０５に伝送する。逆に、試験パターンの所定長に等しくない計数値に応答して、比較器６６０は、トリガ・パターン５６０が、試験パターンに関連した同期サブパターンではないと判断すると共に、不等値信号５７５を自動同期ステート・マシン５０５に伝送する。これにより、新たなシリアル・トリガ・パターンが自動的に設定され、シリアル・トリガ出力６３０にロードされる。

試験パターンの所定長を時間の長さとすることができ、トリガ対トリガ・カウンタ６２５は、時間を計数できる。代わりに、試験パターンの所定長をキャラクタの長さとし、トリガ対トリガ・カウンタ６２５がキャラクタを計数するように構成できる。キャラクタを１つ以上のワード、シンボル、バイトなどにできる。

自動同期ステート・マシン５０５は、リセット信号５６５及び／又はイネーブル信号５７０をトリガ対トリガ・パターン比較器５２５に伝送する。トリガ対トリガ・カウンタ６２６のリセット・ピン（ＲＥＳ）６５５にてリセット信号５６５を受ける。アクティブになると、リセット・ピン６５５は、トリガ対トリガ・カウンタ６２５の計数をリセットできる。上述の如く、入力データ・ストリーム３１２内のシリアル・トリガ・パターン５６０の第１インスタンスを検出する前に、計数をリセットできる。

ロジック・ゲート６４０は、イネーブル信号５７０をブランキング・プリミティブ検出器信号６３７と一緒に受ける。ロジック・ゲート６４０の出力信号は、トリガ対トリガ・カウンタ６２５のイネーブル・ピン（ＥＮ）６５０に供給され、トリガ対トリガ・カウンタ６２５が計数を進めさせるか、若しくは、時間のある部分又はあるキャラクタの部分の計数をスキップさせる。例えば、一例の実施例において、ロジック・ゲート６４０は、１つの入力端に反転器６４５を有するので、ブランキング・プリミティブ検出器６３５が入力データ・ストリーム３１２内に、整列されたプリミティブなどを検出した場合、検出器信号６３７が反転されてイネーブル信号５７０と共にアンド・ゲートに供給されるので、イネーブル・ピン６５０に伝送されるイネーブル信号６４７が生じる。マルチプレクサの如き任意の適切な選択器をロジック・ゲート６４０の代わりに用いることができる点が理解できよう。

ブランキング・プリミティブ検出器６３５は、トリガ対トリガ・カウンタ６２５が任意の順序設定、整列されたプリミティブ、クロック整列、シフト・シーケンスなどをスキップするようにできる。なお、これらは、入力データ・ストリーム３１２内に存在するものである。すなわち、無視されるデータ・ストリーム３１２の部分が存在すると、ブランキング・プリミティブ検出器６３５は、トリガ対トリガ・カウンタ６２５がこれら部分を無視したり又は計数しないようにしたりすることができる。

再び図５を参照する。自動同期ロジック手段３０５は、待ちカウンタ５５０を含んでいる。待ちカウンタ５５０は、トリガ・パターンの第１インスタンスに応答して待ち計数値の計数を開始し、試験パターンの所定長の２倍、又は所定長の少なくとも２倍の満了のとき、若しくはその頃に、待ち計数値に応答して待ち計数値の計数を終了させる。待ち計数の満了に応答して、入力手段（例えば、図３の３１２）は、データ・ストリームの受信を停止し、自動同期ロジック手段３０５は、メモリ３１８からの読取りを停止する。これは、任意の動作エラー用に追加した予防対策である。例えば、シリアル・トリガ・パターンがユニークか否かにより、入力データ・ストリーム内に全く存在しないシリアル・トリガ・パターンの実りのない検索を持続することを２パターン長内で又はその付近で避けるように判断することが望ましい。このようにして、待ち計数の満了を信号５４０によりステート・マシン５０５に伝える。これにより、機器構成などの他の設定を試験及びチェックする手順を停止できる。待ちカウンタ５５０は、待ち値５４５を受ける。この待ち値５４５は、試験パターンの所定長の少なくとも２倍、又は他の適切な待ち値である。これで、同期サブパターンを正確且つ効率的に判断できる。

図７は、図５の自動同期ステート・マシン５０５に関連した種々の動作要素を含むステート・マシン図の例を示す。システム・リセットにより、自動同期ステート・マシン５０５がアイドル状態７０５になる。自動同期ステート・マシン５０５は、書き込み又は自動同期ストロボ５３５に応答して動作を開始する。開始すると、７１０にて自動同期ステート・マシン５０５は、記録メモリの制御を得る。７１５にてトリガ対トリガ・カウンタ６２５及び待ちカウンタ５５０がリセットされ、第１シリアル・トリガ・パターン（例えば、図４の４０５）を設定する。動作は、７２０に進み、シリアル・トリガ・パターンをシリアル・トリガ手段６３０にロードする。７２５にて、トリガ対トリガ・カウンタ６２５がリセット及び／又はイネーブルされて、その他、計数の開始が準備される。

７３０にて、待ちカウンタ５５０を準備するが、これには、待ちカウンタのリセット又は再ロードが含まれる。待ちカウンタ５５０が満了になった後、７３５にてチェック手順が行われる。このチェック手順には、トリガ対トリガ・カウンタ６２５が発生した計数値がテスト・パターンの所定長に等しいか否かのチェックも含まれる。計数値が試験パターンの所定長に等しくないと判断されると、動作は、矢印７３７に沿って７４０に進み、シリアル・トリガ・パターンが新たなシリアル・トリガ・パターンに変更され、動作は、更なる処理のために７２０に戻る。そうでなく、計数値が試験パターンの所定長に等しいと判断された場合、処理は矢印７３９に沿って７４５に進む。ここでは、シリアル・トリガ・パターンを後で用いるために、同期サブパターンとして蓄積する。

７３５でのチック処理期間中に自動同期ステート・マシン５０５がリセットされると、動作は、直ちに矢印７４９に沿って７５０に進み、自動同期ステート・マシン５０５に属するフラグ及び／又は他のステータスを更新する。更なる試験がないと、動作は、矢印７４７に沿って７５０に進み、自動同期ステート・マシン５０５に属するフラグ及び／又は他のステータスを更新する。さらに、７４５でシリアル・トリガ・パターンをセーブした後、動作は７５０に進み、同様な処理となる。フラグ又は他のステータスを更新した後、動作は７５５に進み、記録メモリの制御を解放し、動作は７０５のアイドル状態に戻る。

図７のステート・マシン図５０５での判断は、上述の特定の順序で生じる必要がなく、むしろ、これら判断及び動作は、異なる時点で、同じ又は異なるハードウェア機器若しくは他の適切なデジタル・プロセッサによって行われることが理解できよう。これら技術で述べたステップは、図示した又は説明した順序で必然的に生じる必要がないことも理解できよう。

図８は、本発明の実施例により、サブパターン８００内にユニークなサブ・サブパターン８３０を有する繰り返し同期サブパターン８００を示す図である。同期サブパターン８００は、好ましくは４０ビット幅であり、全体的にユニークな１０ビット、２０ビット、３０ビット、又は４０ビットのサブ・サブパターンを含む。これらは、同期サブパターン８００内で正確に１回生じる。例えば、１０ビットのサブ・サブパターンの場合、８１０が示す１０ビットは、ユニークなサブ・サブパターン８３０に対応する。他の１０ビット・ワード（例えば、８０５、８１５及び８２０）は、４０ビットのサブ・サブパターンの一部でもよいが、ユニークなサブ・サブパターン８３０のみを用いて、４０ビットの同期サブパターン８００のユニーク性を決定するという点で重要ではない。この方法において、シリアル・トリガ・ハードウェアが探す４０ビット・ワードが１０ビットの全体的にユニークなサブ・サブパターンを含む場合、他の３０ビットが他の場所にて現れ、そうでなければビット・エラーであっても、４０ビット・ワードは、そのシーケンス内でユニークであるとみなす。その結果、ビット・エラーが試験に影響する可能性が少なくなる。ここでは、４０ビット幅の同期サブパターンについて説明したが、実施例はこれに制限されず、ここで説明した発明の概念から逸脱することなく、任意の適切なサブパターン幅とサブ・サブパターン幅を用いることができる点が理解できよう。

更に他の例では、全体の試験パターンが１００,０００ビットの長さならば、２０,０００試験パターンの繰り返しがあり、全ての可能なシーケンスを通じて検索する。任意のシーケンスにエラーがあれば、アルゴリズムが正しい同期点を見逃し、再開しなければならない可能性がある。１０^−９のビット・エラーの場合、１０,０００パターン当たり１ビットのエラーがある。これは、試験期間中、潜在的に２つのエラーがあることを意味する。各試験が４０ビット・ワード（及び所定試験パターンの期待される所定の長さ内でそのワードが繰り返されたか否か）を試験するので、全ての単一の被試験パターンにビット・エラーがあれば、シリアル・トリガ・パターンに対して問題となるまさにその時にビット・エラーが生じる可能性は、約１／１２５０である。１０,０００パターンに対して１つのエラーの場合、その可能性は、約１／１２,５００,０００にまで低下する。これらの推定は、ランダムに分布するビット・エラーを仮定している。

上述の説明は、特定実施例に焦点を当てているが、他の構成も考えられる。以下の説明は、適切な単一又は複数のマシーンの簡単且つ一般的な説明であり、本発明のコンセプトのある概念を実現している。典型的には、単一又は複数のマシーンは、システム・バスを含んでいる。このシステム・バスは、プロセッサ、メモリ、蓄積装置、ビデオ・インタフェース、及び入力／出力インタフェース・ポートに付随している。メモリは、例えば、ランダム・アクセス・メモリ（ＲＡＭ）、リード・オンリ・メモリ（ＲＯＭ）、又は他のステート保存媒体である。単一又は複数のマシーンは、キーボード、マウスなどの従来の入力装置からの入力や、他のマシーン、仮想現実（ＶＲ）環境との相互作用、生体フィードバックから受けた指示、又は他の入力信号により少なくとも部分的に制御される。ここで用いたように、用語「マシーン」は、単一のマシーン、仮想マシーン、又は、これらマシーンや仮想マシーンにコミュニケーション可能に結合されたシステム、又は一緒に動作する複数の装置を広く含む。マシーンの例としては、パーソナル・コンピュータ、ワークステーション、サーバー、ポータブル・コンピュータ、ハンドヘルド装置、電話機、タブレットなどの計算装置と共に、プライベート又はパブリック移動体、例えば、自動車、電車、タクシーなどの輸送手段を含む。

単一又は複数のマシーンは、プログラマブル又は非プログラマブル・ロジック装置又はアレイ、用途特定集積回路（ＡＳＩＣ）、埋め込み形コンピュータ、スマート・カードの如き埋め込み制御器を含むことができる。単一又は複数のマシーンは、ネットワーク・インタフェース、モデム又はコミュニケーション可能な結合を介して１つ以上の遠隔マシーンに１つ以上の結合ができる。複数のマシーンは、イントラネット、インターネット、ローカル・エリア・ネットワーク、ワイド・エリア・ネットワークなどの物理的及び／又は論理上のネットワークによって相互接続できる。ネットワーク・コミュニケーションは、種々の配線及び／又は無線の短距離又は長距離キャリア及びプロトコルを利用でき、これらには、無線周波数（ＲＦ）、サテライト、マイクロ波、電気電子技術者協会（ＩＥＥＥ）５４５．１１、ブルーツース（商標）、光、赤外線、ケーブル、レーザなどを含むことが当業者には理解できよう。

発明の概念の実施例は、機能、手順、データ構造、アプリケーション・プログラムなどを参照し、又はこれらと関連して説明できる。これらをマシーンがアクセスした際の結果は、マシーンによるタスクの実行、若しくは概念上のデータ形式又は低レベルのハードウェア・コンテキストの定義となる。関連データを例えばＲＡＭ、ＲＯＭなどの揮発性及び／又は不揮発性メモリ、又は他の蓄積装置及び関連した蓄積媒体に蓄積できる。これらには、ハード・ドライブ、フロッピー（登録商標）ディスク、光学蓄積装置、テープ、フラッシュ・メモリ、メモリ・ステック、デジタル・ビデオ・ディスク、バイオロジカル蓄積装置などがある。関連したデータは、物理的及び／又は論理上のネットワークを含む伝送環境により、パケット、シリアル・データ、パラレル・データ、伝搬信号などの形式で配信でき、圧縮形式又は暗号化形式で利用できる。関連データは、分散環境にて使用でき、マシーンのアクセスのために局部的に及び／又は遠隔的に蓄積できる。発明概念の実施例は、１つ以上のプロセッサが実行可能な命令から構成された非一時的なマシーンが読出し可能な媒体を含み、これら命令は、上述の発明概念の要素を実行する命令から構成されている。

本発明の要旨を逸脱することなく、他の同様な又は異なる変形が可能である。よって、本発明の要旨は、特許請求の範囲を除いて限定されない。

１００
１０５ 信号発生器
１１０、２１０ 被試験装置（ＤＵＴ）
１１２、２１２ 受信器
１１４ 送信機
１１６ 内部ロジック手段
１２０ 試験測定機器
１２５ 自動同期エラー検出器
３０５ 自動同期ロジック手段
３１２ 入力手段
３１８ メモリ
３１９ メモリ制御器
５０５ 自動同期ステート・マシン
５２５ トリガ対トリガ・パターン・カウンタ
５５０ 待ちカウンタ
５５５ 選択器
６３０ シリアル・トリガ手段
６２５ トリガ対トリガ・カウンタ
６３５ ブランキング・プリミティブ検出器
６６０ 比較器

Claims (2)

1. 所定長の試験パターンに関連した同期サブパターンを自動的に識別する方法であって、
   試験測定機器の入力手段により、被試験装置からの試験パターンを含むデータ・ストリームを受け、
   メモリ・アドレスに関連したメモリ・ワードの内容をメモリから受け、
   上記メモリ・ワードの内容をトリガ・パターンとして設定し、
   上記トリガ・パターンをトリガ手段にロードし、
   上記データ・ストリーム内の上記トリガ・パターンの第１インスタンスの検出に応答して、上記試験測定機器をトリガし、
   上記トリガ・パターンの上記第１インスタンスの検出に応答して、トリガ対トリガ・カウンタにより計数を開始し、
   上記データ・ストリーム内の上記トリガ・パターンの第２インスタンスの検出に応答して、上記試験測定機器をトリガし、
   上記トリガ・パターンの第２インスタンスの検出に応答して、上記トリガ対トリガ・カウンタにより上記計数を終了し、
   上記計数を上記試験パターンの所定長と比較する
   ことを特徴とする同期サブパターン自動的識別方法。
2. 所定長の試験パターンを含むデータ・ストリームを受ける入力手段と、
   複数のメモリ・ワードを蓄積するメモリと、
   該メモリに結合され、上記複数のメモリ・ワードの中から１つのメモリ・ワードの内容を読み取り、該メモリ・ワードの内容をトリガ・パターンとして設定する自動同期ロジック手段と、
   上記データ・ストリーム内の上記トリガ・パターンの第１インスタンスに応答して試験測定機器をトリガし、上記データ・ストリーム内の上記トリガ・パターンの第２インスタンスに応答して上記試験測定機器をトリガするトリガ手段と、
   上記トリガ・パターンの上記トリガされた第１インスタンスに応答して計数を開始し、上記トリガ・パターンの上記トリガされた第２インスタンスに応答して上記計数を終了するトリガ対トリガ・カウンタと、
   上記計数を上記試験パターンの所定長と比較する比較器と
   を具えた試験測定機器

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