JP2014038882A - 半導体記憶装置 - Google Patents
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Abstract
【課題】微細化が可能で且つ高耐圧の半導体記憶装置を提供する。
【解決手段】半導体基板内に設けられ、データを格納する複数のメモリセルを直列接続したストリングを備えた記憶部と、ビット線スイッチ回路とを具備している。ビット線スイッチ回路は、記憶部の各メモリセルに対してデータの書き込み、および読み出しをすべく、ストリングの両端に接続された、ビット線及びソース線と、メモリセルの制御ゲートに接続されるワード線に接続される。そして、ビット線スイッチ回路のビット線に接続されるビット線配線が、高電位側のビット線配線BLHVからなる高電位側配線部(第1配線部)RHVと低電位側のビット線配線BLLVからなる低電位側配線部(第2配線部)RLVとに、分断部を介して配列され、この分断部に、電位を印加されないダミー線DMを備えたダミー配線部(第3配線部)RDが配設される。
【選択図】図1
【解決手段】半導体基板内に設けられ、データを格納する複数のメモリセルを直列接続したストリングを備えた記憶部と、ビット線スイッチ回路とを具備している。ビット線スイッチ回路は、記憶部の各メモリセルに対してデータの書き込み、および読み出しをすべく、ストリングの両端に接続された、ビット線及びソース線と、メモリセルの制御ゲートに接続されるワード線に接続される。そして、ビット線スイッチ回路のビット線に接続されるビット線配線が、高電位側のビット線配線BLHVからなる高電位側配線部(第1配線部)RHVと低電位側のビット線配線BLLVからなる低電位側配線部(第2配線部)RLVとに、分断部を介して配列され、この分断部に、電位を印加されないダミー線DMを備えたダミー配線部(第3配線部)RDが配設される。
【選択図】図1
Description
本実施形態は、半導体記憶装置に関する。
近年、小型大容量の情報記録再生装置(記憶装置)の需要が急速に拡大してきている。その中でも、NAND型フラッシュメモリ及び小型HDD(Hard Disk Drive)は、急速な記録密度の進化を遂げ、大きな市場を形成するに至っている。このような状況の下、記録密度の限界を大幅に超えることを目指した新規メモリが幾つか提案されている。
その1つとして、交互に積層した電極層と層間絶縁膜、およびこれらを貫通する円柱電極からなる大容量メモリBiCS(Bit Cost Scalable Memory)が提案されている。
本実施形態は、微細化が可能で且つ高耐圧の半導体記憶装置を提供する。
本実施形態の半導体記憶装置は、半導体基板上に積層された複数のメモリセルを有する記憶部と、前記メモリセルに電気的に接続されるビット線と、前記メモリセルのデータを消去する消去動作に用いる電圧を生成する電圧生成部と、前記メモリセルのデータをセンスするセンスアンプと、ビット線スイッチ回路とを備えている。さらに、前記ビット線に接続される第1配線部(RLV)と、前記センスアンプに接続される第2配線部(RHV)とを備え、前記ビット線スイッチ回路は、前記第1配線部と前記電圧生成部との間の接続と、前記第1配線部と前記第2配線部との間の接続とを切り替える。そして、第1配線部(RLV)は第1方向に延び、第2配線部(RHV)は前記第1配線部に対して、前記第1方向と交差する第2方向にずれて配置されており、前記第2方向において前記第1配線部と前記第2配線部との間に開放状態の第3配線部(RD)を備えている。
以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下に示す図面においては、理解の容易のため、各部材の縮尺が実際とは異なる場合がある。各図面間においても同様である。また、平面図あるいは斜視図であっても、図面を見易くするためにハッチングを付す場合がある。
(第1の実施形態)
図1は、第1の実施形態の半導体記憶装置を適用した3次元積層型半導体メモリのビット線配線部の配列を模式的に示す平面図である。図2−1は、図1の要部拡大図、図2−2は、図2−1のA−A断面を模式的に示す断面図、図2−3は、図2−1のB−B断面を模式的に示す断面図、図2−4は、図2−1のC−C断面を模式的に示す断面図である。図3−1は、同実施形態の半導体記憶装置の概要図である。図3−2は、同実施形態の半導体記憶装置の2ブロック分の概要説明図、図3−3は、同実施形態の半導体記憶装置の等価回路図である。図3−4は、同実施形態の半導体記憶装置のビット線スイッチ回路の等価回路の概略を示す説明図である。なお、特に図2−1は、図1の矢印方向に拡大したもので、縦横の寸法比は実際のものとは異なる。また、断面図においては層間絶縁膜、ゲート絶縁膜などの絶縁膜を省略している。
図1は、第1の実施形態の半導体記憶装置を適用した3次元積層型半導体メモリのビット線配線部の配列を模式的に示す平面図である。図2−1は、図1の要部拡大図、図2−2は、図2−1のA−A断面を模式的に示す断面図、図2−3は、図2−1のB−B断面を模式的に示す断面図、図2−4は、図2−1のC−C断面を模式的に示す断面図である。図3−1は、同実施形態の半導体記憶装置の概要図である。図3−2は、同実施形態の半導体記憶装置の2ブロック分の概要説明図、図3−3は、同実施形態の半導体記憶装置の等価回路図である。図3−4は、同実施形態の半導体記憶装置のビット線スイッチ回路の等価回路の概略を示す説明図である。なお、特に図2−1は、図1の矢印方向に拡大したもので、縦横の寸法比は実際のものとは異なる。また、断面図においては層間絶縁膜、ゲート絶縁膜などの絶縁膜を省略している。
本実施形態の半導体記憶装置は、3次元積層型のセルアレイを有する記憶部(100)と、この記憶部(100)を駆動するための駆動回路などの周辺回路部(200)とを具備している(図3−1)。本実施形態の半導体記憶装置はこの周辺回路部(200)のうちのビット線スイッチ回路(210)で切り替えられるビット線配線部の小型化をはかるものである。
セルアレイについては、後述するBiCSメモリで構成され、このセルアレイへのデータの格納、読み出しを、ビット線スイッチ回路210を含む周辺回路部200によって行なう。3次元積層型のメモリセルの場合、トレンチに形成された縦型のメモリセルMLのチャネルが連結されてストリングSPを構成している。従ってストリングSPのチャネルに対し、直接電圧を印加することができない。このため、GIDL(Gate Induced Drain Leacage)を利用して、ドレイン側に電荷電流を取り出すことで、データの消去を行なうという方法がとられる。つまり、ソース領域に接続されたソース線またはビット線に高電位を印加することで、ゲート電極GC下に形成されるチャネルに誘起電位を発生させて、ドレイン側に電荷電流を取り出すことで、データの消去を行なう。一方、データの読み出しに際しては、ビット線は、センスアンプに接続され、低電位が印加される。
このように、3次元積層型のメモリセル構造を用いた場合には、セルアレイからのデータの消去と、読み出しで高電位と低電位の2種の電位を印加する必要がある。本実施形態ではこの3次元積層型のメモリセル構造の記憶部に対し、高電位と低電位の2種の電位を印加する配線部(ビット線配線部R1)の配線構造を有する。図1に示すようにビット線配線部R1は、第1方向(図1のD1)に延びる第1配線部(RLV)と、第1配線部に対して、第1方向と交差する第2方向(図1のD2)にずれて配置され、第1方向に延びる第2配線部(RHV)と、第2方向において第1配線部と第2配線部との間に配置された開放状態の第3配線部(RD)とを具備している。第1配線部(RLV)はビット線に接続される。第1配線部(RlV)はセンスアンプ220に接続される。そして、ビット線スイッチ回路210によって、ビット線と、第1配線部と第2配線部との間の接続とが切り替えられる。
以下、第1配線部(RLV)は、低電位側配線部RLV、第2配線部(RHV)は、高電位側配線部RHVと呼ぶことにする。そして第3配線部(RD)をダミー配線部RDと呼ぶことにする。電圧生成部としての電源回路230はメモリセルのデータを消去する消去動作に用いる電圧を生成する。センスアンプ220は、メモリセルのデータをセンスする。ビット線スイッチ回路210は図1および図2−1において図示はしないが、これらビット線配線部R1の下層に存在する。
このように、周辺回路部200は、多層の配線部を有しているが、これら配線部中に、ビット線スイッチ回路(210)を介して、ビット線BL(D1)に接続されるビット線配線部R1を有している。そして、図1および図2−1に示すように、ビット線配線部R1は、センスアンプ220に接続する低電位側配線部RLVと、メモリセルMCに消去電圧を印加する高電位側配線部RHVとに分離されている。そして、その間を分断部とし、開放状態のダミー配線部RDを配置し、低電位側配線部RLVと、高電位側配線部RHVとの実質的な間隔を確保している。カラムデコーダはワード線方向に同基本回路を周期的に配置する。本実施形態は、ビット線スイッチ回路(210)で切り替えられるビット線配線部R1の構成に特徴を有するものである。
また、このビット線配線部R1は、図1および図2−1に示すように、所定幅の分断部であるダミー配線部RDを介して、これらの配線の伸びる方向である第1の方向D1に対して、垂直な方向である第2の方向D2に、一定幅ずつずれるように配置される。図1および図2−1の上端と下端の低電位側配線部RLVと高電位側配線部RHV、ダミー配線部RDの位置のずれからもこのずれ幅の大きさが確認され、上端と下端の配線を比較するとここでは配線4本分ずれていることがわかる。ここでAAは、活性層(アクティブエリア)であり、半導体基板の表面に短冊状に形成される。そして、この上層に図示しないゲート絶縁膜を介してゲート電極配線GCが形成されている。つまり、ビット線配線が、ダミー配線部RDを介して、ビット線配線部(低電位側配線部RLVと高電位側配線部RHV)の伸張する方向に対して、垂直な方向に、一定幅ずつずれるように配置されている。このため、実質的に、低電位側配線部RLVと高電最上層配線であるM1位側配線部RHVの配線端はそのずれ幅分だけ離れることになり、耐圧はその距離分高まることになる。
つまり、第1および第2配線部(低電位側配線部RLV、高電位側配線部RHV)は、図1および図2−1に示すように、端部が、平行線上にあるように、前記第1の方向D1に対して、所定の角度をなすように斜めに形成された分断部を介して、分断されている。そしてこれら第1および第2の配線部は第1の方向に対して垂直な方向である第2の方向D2に配線4本分ずれている。そして、このずれた領域で第1および第2配線部は、前記第1の方向に対して、所定の角度をなすように斜めに形成された分断部を介して、分断されている。このように、第1の方向に対して垂直な方向である第2の方向にずれており、このずれた領域に第3の配線部が配列されていることになる。
したがって、本実施形態の構成によれば、配線に要する占有面積を大幅に増大することなく、耐圧の向上をはかることができる。
さらに図2−2から図2−4に示すように、この上層に、第1層配線M0、第2層配線M1が順次積層され、この第2層配線M1がビット線配線部R1を構成している。図示されている最上層配線であるM1は上層側に位置する第2層配線であり、ビット線配線(BLLV,BLHVと、ダミー配線M1DM)を構成している。このビット線配線部R1は記憶部100を構成するメモリセルMCの下層部に設けられている。そしてビット線配線部(低電位側配線部RLVと高電位側配線部RHV)R1は、ビアV1を介して第1層配線M0を貫通し、活性層AAに形成されたソース領域に、ソースコンタクトCSを介して接続されている。一方活性層AAに形成されたドレイン領域はドレインコンタクトDS、第1層配線M0を介してセレクトゲート線(図示せず)に接続される。
また、図3−1および図3−2に同実施形態の半導体記憶装置の概要説明図を示す。本実施形態の半導体記憶装置は、記憶部100と周辺回路部200とを具備している。記憶部100は、半導体基板内に設けられ、データを格納する複数のメモリセルを直列接続したストリングSPを備える。周辺回路部200は、記憶部100の各メモリセルMCに対してデータの書き込み、および読み出しをすべく、ストリングSPの両端に接続された、ビット線及びソース線と、メモリセルMCの制御ゲートに接続されるワード線とを制御する。そして、周辺回路部(200)のビット線スイッチ回路210が、メモリセルに消去電圧を印加する高電位側配線部RHVと、センスアンプに接続される低電位側に接続される低電位側配線部RLVとに接続されこれらの切り替えを行なう。
そして、周辺回路部200は、メモリセルアレイの積層された記憶部100と、この上層にビット線配線に接続されたビット線の上位配線である上位ビット線BLUが配列されており、メモリセルアレイの下層にカラムデコーダ20を備えている。またセルアレイ直下にあるカラムデコーダ20の外側には、コントロールゲート接続部(CG_Hook Up)31を介してロウデコーダ30が接続されている。
周辺回路部200のうち、ビット線スイッチ回路210に接続されるビット線配線M1BLは、上位配線である上位ビット線BLUを介してセルアレイに接続されたビット線BL(D1)に接続される。そしてストリングSPに対して、低電位側のビット線配線BLLV(低電位側配線部RLV)と、高電位側のビット線配線BLHV(高電位側配線部RHV)との接続切替を行なうことで、データの書き込み、および読み出しを行なう。低電位側のビット線配線BLLVは第1配線部を構成し、高電位側のビット線配線BLHVは第2配線部を構成する。ストリングSPは、メモリセルMCの積層構造体で構成される。ここでは、2本の積層構造体の底部がバックゲートBGで接続され、U字状のストリングSPを構成している。ビット線スイッチ回路210は、活性層AAをソースドレインとしたFETなどのスイッチングトランジスタを具備し、第1層配線M0に対し、ビアV1を介して第2層配線M1(ビット線配線)に接続されている。
また、図3−3に示すように、周辺回路部200は、ビット線スイッチ回路210と、センスアンプ220と、電源回路230とを有している。202はビット線接続部であり、記憶部100上を走行するビット線配線部R1と、周辺回路部200との接続部であり、ビアV1を介して最上層配線M1に接続されている。ビット線スイッチ回路210は、ビット線配線のうち、各セルアレイに接続されるビット線BLcを、センスアンプ220に接続されるビット線配線BLs(BLLV)と、消去電圧となる高電位線(図示せず)に接続されるビット線配線BLV(BLHV)とに切り替え可能に構成されている。
さらにセンスアンプ220は、増幅回路221と、フリップフロップからなるラッチ回路222とで構成され、増幅回路221で増幅したそれぞれのデータをフリップフロップで一時保存できるように構成されている。センスアンプ220は、メモリセルアレイの下側に配されている。
そして図3−4にビット線スイッチ回路210の等価回路の概略を示すように、ビット線スイッチ回路210はそれぞれ2つのトランジスタを有している。そしてこの2つのトランジスタによってビット線BLが低電位側ビット線配線BLLVとまたは高電位側ビット線配線BLHVに接続される。センスアンプ220に接続される低電位側ビット線配線BLLVと、消去電圧となる高電位線VERAに接続される高電位側ビット線配線BLHVとは隣接している。この高電位線VERAは電源回路(電圧生成部)230に接続されており、消去時には、図3−4のビット線スイッチ回路210では、内側のトランジスタがオンし、ビット線BLが高電位線VERAに接続される。この例では、読み出し、書き込みの際には、内側のトランジスタはオフし、外側のトランジスタがオンし、ビット線BLが高電位側ビット線配線BLHVを介して低電位側ビット線配線BLLVに接続され、ビット線BLはセンスアンプ220に接続されることになる。
次に、この半導体記憶装置の耐圧とダミー配線部の配置について考察する。隣接配線の単位間隔あたりの耐圧をV0としたとき、この分断部であるダミー配線部RDにおける1本のビット線配線間の幅dは、以下の式を満たすように形成するのが望ましい。ここでは幅dは配線の中心から中心までの距離をいうものとする。
ΔV/(n+1)≦d・V0
ΔV:高電位側配線部と低電位側配線部の最大電位差
ここで、nは、高電位配線と低電位配線とからなるビット線配線の配線対の数である。このとき分断部RDであるダミー配線部の幅は(n+1)・dとなる。例えば、高電位側配線と低電位側配線の電位差が20V、ある定められたスペースでの配線間の耐圧を5Vとした場合には、ダミー線はn=3本追加すればよいことになる。
ΔV/(n+1)≦d・V0
ΔV:高電位側配線部と低電位側配線部の最大電位差
ここで、nは、高電位配線と低電位配線とからなるビット線配線の配線対の数である。このとき分断部RDであるダミー配線部の幅は(n+1)・dとなる。例えば、高電位側配線と低電位側配線の電位差が20V、ある定められたスペースでの配線間の耐圧を5Vとした場合には、ダミー線はn=3本追加すればよいことになる。
また、低電位側配線部RLVと高電位側配線部RHVとからなるビット線配線部の配線と、ダミー配線部RDの配線は、互いに同一幅とする。これにより、配線のレイアウトが簡単であり、リソグラフィーの精度も向上する。
さらにまた、センスアンプに接続する低電位側配線部RLVと、セルに消去電圧を印加する高電位側配線部RHVとの間に電位を印加されない(開放状態の)ダミー配線部RDを配置する。つまり、低電位側配線部RLVと、高電位側配線部RHVとの間の領域を完全に分断し、その間にフローティング状態のダミー線を同幅/スペースで配置する。これにより、消去時の耐圧問題を解消することが可能である。例えば4本のダミー線が入った場合、配線間容量によって等電位差に充電されていくが、配線間電位差は5V程度になるので耐圧的に問題はない。また、コンタクト‐隣接配線間も同様に解決できる。
これに対し、比較のために図10および図11−1〜11−4に、比較例のビット線配線、ダミー線の詳細レイアウトと概略図をそれぞれ示す。図10は、比較例の半導体記憶装置を適用した3次元積層型半導体メモリのビット線配線部の配線の配列を模式的に示す平面図である。図11−1は、図10の要部拡大図、図11−2は、図11−1のA−A断面を模式的に示す断面図、図11−3は、図11−1のB−B断面を模式的に示す断面図、図11−4は、図11−1のC−C断面を模式的に示す断面図である。本実施形態1の3次元積層型半導体メモリを示す図1および図2−1〜2−4は、この図10および図11−1〜11−4に対応する。比較例では、センスアンプ(SA:図示せず)に接続する低電圧側のビット線配線BLLVとセルに消去電圧を印加するための高電圧側のビット線配線BLHVとの間に1本のダミー線Dを追加する構造となっている。しかし、この構造ではダミー線Dを含めたビット線配線BLHV,BLLV間に大きな電圧差(例えば20V以上)が生じてしまうため、耐圧が持たないという欠点がある。図11−4は図11−1中の破線で囲った領域の近傍を示す図であるが、ビット線配線BLHVとBLLVとが隣接している箇所もある。
また、上位層あるいは下位層に接続するために配置されているビット線配線上のビアV1に関しても、同様に耐圧問題が生じる。例えば図11−4に示すように下位層に接続するために配置されているビット線配線BLHV,BLLV上のビアV1は、隣接して、高電位側のビット線配線BLHV下のビアV1と低電位側のビット線配線BLLV下のビアV1とが隣接している。さらに、ダミー線Dに隣り合うビット線配線の切断箇所に起因し、ダミー線自体の切断にも制限が存在することも問題である。
以上のように、本実施形態に係る半導体記憶装置は、高電位側のビット線配線BLHVと低電位側のビット線配線BLLVとを完全に分断し、その間に位置する分断部を構成するダミー配線部RDにフローティング状態のダミー線DMを同幅/スペースで配置している。これにより、消去時の耐圧問題を解消することが可能である。本実施形態の効果は、図1、図2−1〜図2−4と、図10、図11−1〜図11−4との比較からも明らかである。例えば本実施形態の構成のように16本のダミー線が入った場合、消去時に20Vの電圧を印加すると、配線間容量によって等電位差に充電されていくが、配線間電位差は1.25V程度になるので耐圧的に極めて優れた構成となっている。
また、コンタクト−隣接配線間も同様に解決できる。また、4本のダミー線を挿入した場合においても、消去時に20Vの電圧を印加すると、配線間容量によって等電位差に充電されていくが、配線間電位差は5V程度になるので耐圧的に問題はない。また、この場合もコンタクト‐隣接配線間も同様に解決できる。
また、本実施形態に係る3次元積層型半導体メモリでは、ビット線配線はミラー化され、対称構造をなすように配列されている。これは必須ではないが、ミラー化しない場合には、高電位側のビット線配線BLHVと低電位側のビット線配線BLLVとが接する境界が増える。このため、その分、余分なダミー線DMを必要本数分挿入する必要が生じるという不都合がある。このため、面積効率という観点からみると、ビット線配線部はミラー化するのが良い。
次に、本発明の実施形態に係る3次元積層型半導体メモリを構成するBiCSメモリからなる記憶部100の構成について説明する。
図4は、本実施形態のBiCS−NANDフラッシュメモリの鳥瞰図を示している。図5−1は、図4のブロック(メモリセルアレイ)の一部を抽出した鳥瞰図である。又、図5−2は、ブロック内に設けられた1つのNANDセルユニットの等価回路図を示している。
記憶部100は、半導体基板10と、半導体基板10上に互いに絶縁されて積層される3以上の導電層とを備え、前記3以上の導電層を突き抜けて、下端が前記半導体基板10側に位置する複数の半導体柱からなるストリングSPを具備している。そしてこのストリングSPの各々に複数のメモリセルMCが設けられる。そして、複数のビット線BL、複数のビット線側のセレクトゲート線SGDと、ワード線WLとを有する。複数のビット線BLは、3以上の導電層上にこれらとは絶縁されて配置され、第1の方向に延びる。また、複数のビット線側のセレクトゲート線SGDは、3以上の導電層のうち最上層の導電層からなり、前記第1の方向と直交する第2の方向に延びる。コントロールゲート線としてのワード線WLは、3以上の導電層のうち前記最上層を除いた導電層からなる。
そして、前述したように、ビット線スイッチ回路(図3−3の210)を構成する周辺回路部200は、前記複数のビット線BLの各々に接続される複数の読み出し回路を備え、前記読み出し回路にデータを読み出す。読み出し回路へのデータの読み出しは、前記複数のメモリセルのうち、同じビット線側のセレクトゲート線SGDを共通に用いている複数のメモリセルを、1つの読み出し単位として、行なわれる。
BiCS−NANDフラッシュメモリからなる記憶部100は、例えば、各々が消去の一単位となる複数のブロックから構成される。図5−2では、2つのブロックについて図示する。
最上層を除く残りの5つの導電層は、1つのブロック内でそれぞれプレート状に形成される。また、最上層を除く残りの5つの導電層のx方向の端部は、各々の導電層にコンタクトをとるために階段状に形成される。5つの導電層のうちの1層は、ソース線側のセレクトゲート線(第2セレクトゲート線)SGSとなり、このSGSを構成する層及び最上層を除く残りの4つの導電層は、ワード線WLとなる。
最上層は、x方向に延びるライン状の複数の導電線から構成される。1つのブロック内には、例えば、6本の導電線が配置される。例えば、最上層の6本の導電線は、ビット線側のセレクトゲート線(第1セレクトゲート線)SGDとなる。
そして、NANDセルユニットを構成するための複数の活性層(アクティブエリア)AAは、複数の導電層を突き抜けてバックゲートBGに達するように、z方向(半導体基板の表面に対して垂直方向)に柱状に形成される。
複数の活性層AAの上端は、y方向に延びる複数のビット線BLに接続される。また、ソース線側のセレクトゲート線SGSは、コンタクトプラグPSGSを介して、x方向に延びる引き出し線SGS・M1に接続され、ワード線WLは、それぞれ、コンタクトプラグPWLを介して、x方向に延びる引き出し線WL・M1に接続される。
さらに、ビット線側のセレクトゲート線SGDは、それぞれ、コンタクトプラグPSGDを介して、x方向に延びる引き出し線SGD・M1に接続される。
複数のビット線BL及び引き出し線SGS・M1は、例えば、金属から構成される。
図4及び図5−2に示す構造のBiCS−NANDフラッシュメモリにおいては、例えば、導電性ポリシリコンから構成される3以上の導電層が積層される(本例では6層構造)。そして、複数のU字状の活性層(アクティブエリア)UAAが、積層された複数の導電層を突き抜け、U字状の活性層UAAとワード線WLを構成する導電層との交差箇所に、メモリセルMCが形成される。図4及び図5−2に示すBiCS−NANDフラッシュメモリは、積層された導電層のうち最下層の導電層はプレート状に形成されているが、最下層を除いた他の導電層は、ライン状に形成されている。尚、図4に示すように、積層されている導電層のx方向の端部は、各々の導電層にコンタクトをとるために階段状に形成される。
図4〜図5−2に示すBiCS−NANDフラッシュメモリにおいて、複数の活性層UAAは、例えば、x方向から見た形状が、U字状の形状になっている。図5−1に示すように、このU字状の活性層UAAは、柱状に形成された2つの半導体柱からなるストリングSPの下端が、連結部JPによって接続された構造になっている。
これに伴って、ソース線SLは、U字状の活性層UAAの上端側に設けられたドレイン側のセレクトゲート線SGDよりも上層に設けられる。より具体的には、ビット線BLが設けられた層とドレイン側のセレクトゲート線SGDが設けられた層との間の層に設けられている。ソース線SLは、x方向に延在し、1つのU字状の活性層UAAを構成する2つの半導体柱のうち、一方の半導体柱に接続される。そして、1つのソース線SLは、y方向に隣接している2つのNANDセルユニットNANDで共有される。
また、ソース線側のセレクトゲート線SGSは、例えば、ビット線側のセレクトゲート線SGDと同じ導電層から構成され、x方向に延びるライン状の導電線となっている。
また、図4および図5−2に示す例において、ワード線WLは、x方向に延びるライン状の導電線となっている。
このように、図4に示すBiCS−NANDフラッシュメモリにおいて、1つのNANDセルユニットNANDは2つの半導体柱からなるストリングSPを含むため、図5−1および図5−2に示すように、1つのNANDセルユニットが有するメモリセルの個数が多くなる(本例では8個)。尚、1つの半導体柱SPには、4個のメモリセルMCが設けられている。
尚、図5−1及び図5−2に示すように、連結部JPは、バックゲートトランジスタBGTrを経由して、バックゲートBGに接続されてもよい。バックゲートBGとなる導電層は、ワード線となる導電層よりも下層に位置し、バックゲートBGは、例えば、半導体基板10上に2次元的に広がるプレート状をなすように形成されている。バックゲートトランジスタBGTrは、連結部JPとプレート状のバックゲートBGとの交差箇所に設けられ、例えば、メモリセルMCと同じ構造を有する。尚、本例のように、バックゲートBGが設けられた構造である場合には、連結部JPは、例えば、半導体基板10とは電気的に接続されていない。
また、BiCSメモリのメモリセル構造については、電荷蓄積層が絶縁体(例えば、窒化物)から構成されるいわゆるMONOS型やMNOS型が有効であると考えられているが、本発明の例は、これに限られず、電荷蓄積層が導電性ポリシリコンから構成されるフローティングゲート型に適用することも可能である。
さらに、1つのメモリセルに記憶させるデータ値については、2値であってもよいし、3値以上の多値(multi-level)であってもよい。
(第2の実施形態)
次に第2の実施形態について説明する。図6は、第2の実施形態の半導体記憶装置を適用した3次元積層型半導体メモリのビット線配線部の配列を模式的に示す平面図である。図7は、図6の要部拡大図である。なお、特に図7は、矢印方向に、図6を拡大したもので、縦横の寸法比は実際のものとは異なる。
次に第2の実施形態について説明する。図6は、第2の実施形態の半導体記憶装置を適用した3次元積層型半導体メモリのビット線配線部の配列を模式的に示す平面図である。図7は、図6の要部拡大図である。なお、特に図7は、矢印方向に、図6を拡大したもので、縦横の寸法比は実際のものとは異なる。
第2の実施形態の半導体記憶装置は、第1の実施形態の構成に加えさらに、ビット線スイッチ回路のビット線配線部のダミー配線部RDのダミー線DMを切断部Diで分割したことを特徴とするものである。他部の構成については前記第1の実施形態の半導体記憶装置と同様であるため、ここでは説明を省略するが、同一部位には同一符号を付す。また記憶部の構成については前記第1の実施形態と同様である。
この構成によれば、ダミー線DM自体を切断部Diで分割しているため、ダミー線DMに充電される総電荷を減らすことができる。また、ダミー線DMの切断には自由度があり、リソグラフィー的にやさしいパターンの形成が可能である。リソグラフィーを考慮して、ダミー線DMの切断箇所はずらしている。
また、ダミー配線部RDのダミー線DMは、高電位側のビット線配線BLHVと低電位側のビット線配線BLLVとからなるビット線配線部と互いに平行となるように同一方向に伸張し、切断部Diを介して切断され、不連続となっている。
このように、本実施形態では、ダミー配線部RDに充電される総電荷を減らすために、ダミー線DMを分割している。ダミー配線部RDの切断には自由度があり、リソグラフィー的にやさしいパターンの形成が可能である。リソグラフィーを考慮して、ダミー配線部RDの切断部Diの場所はずらしている。
なお、本実施形態においてダミー配線部RDは、ビット線配線部を構成する配線と同一幅かつ同一間隔で形成したが、ダミー配線部RDは、ビット線配線部を構成する配線よりも、大きな間隔を有するパターンで形成してもよい。これにより、パターン精度の向上をはかることができる。
(第3の実施形態)
図8は、第3の実施形態の半導体記憶装置を適用した3次元積層型半導体メモリのビット線配線部R2の配列を模式的に示す平面図である。図9は、サイズの比較例を示す図である。本実施形態では実施形態1の構成に、耐圧を満たすために必要となる最小のダミー線を挿入し、より短いピッチでのレイアウトを可能としたものである。
図8は、第3の実施形態の半導体記憶装置を適用した3次元積層型半導体メモリのビット線配線部R2の配列を模式的に示す平面図である。図9は、サイズの比較例を示す図である。本実施形態では実施形態1の構成に、耐圧を満たすために必要となる最小のダミー線を挿入し、より短いピッチでのレイアウトを可能としたものである。
図9は、図1に示した第1の実施形態のビット線配線部R1と本実施形態のビット線配線部R2との配線の配列を模式的に示す比較図である。第1の実施形態では16本のダミー線を挿入したが、本実施形態では耐圧の実績に基づいて、8本のみを挿入した。例えば、第1の実施形態の半導体記憶装置を適用した3次元積層型半導体メモリのビット線配線部R1では、カラム基本回路の幅は対象とするビット線の配線幅/スペースの組の2倍に相当する幅をもっているため、第1の実施形態のレイアウトで十分である。
これに対し、図9の比較から、第3の実施形態の半導体記憶装置を適用した3次元積層型半導体メモリのビット線配線部R2では、カラム基本回路幅が短い場合に有効であることがわかる。また、耐圧を基準にしてダミー線の数を決めるようにしてもよい。例えばダミー線1本のある定められたスペースにおける耐圧V0が5Vである場合、高電位側配線部RHVと低電位側配線部RLVの電位差ΔVが20Vであるとき、ΔV/V0≦(n+1)から、3≦nとなり、3本のダミー線を設ければよい。
なお、ビット線スイッチ回路210の構成については、本実施の形態の例に限定されるものではなく、高電位側ビット線配線BLHVと低電位側ビット線配線BLLVとが並置される回路構成となる半導体記憶装置のビット線スイッチ回路全般に適用可能であることはいうまでもない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
RHV 高電位側配線部、RLV 低電位側配線部、RD ダミー配線部(ビット線配線の分断部)、R1,R2 ビット線配線部、10 半導体基板、20 カラムデコーダ、30 ロウデコーダ、31 コントロールゲート接続部、100 記憶部、200 周辺回路部、202 ビット線接続部、210 ビット線スイッチ回路、220 センスアンプ、221 増幅回路、222 ラッチ回路、230 電源回路、AA 活性層、UAA U字状の活性層、SP ストリング(半導体柱)、D,DM ダミー線、Di 切断部。
Claims (5)
- 半導体基板上に積層された複数のメモリセルを有する記憶部と、
前記メモリセルに電気的に接続されるビット線と、
前記メモリセルのデータを消去する消去動作に用いる電圧を生成する電圧生成部と、
前記メモリセルのデータをセンスするセンスアンプと、
前記ビット線と、前記電圧生成部および前記センスアンプとの間の接続を切り替えるビット線スイッチ回路とを備え、
前記ビット線スイッチ回路は、第1方向に延びる第1配線部(RLV)と、
前記第1配線部に対して、前記第1方向と交差する第2方向にずれて配置され、前記センスアンプに接続され、前記第1方向に延びる第2配線部(RHV)と、
前記第2方向において前記第1配線部と前記第2配線部との間に配置された開放状態の第3配線部(RD)と、
を備え、
前記第1および第2配線部は、端部が、互いに平行線上にあるように、前記第1の方向に対して、所定の角度をなすように斜めに形成された分断部を介して、分断されており、
前記第1の方向に対して垂直な方向である第2の方向にずれており、このずれた領域に第3の配線部が配列された同一長さの配線からなる第3の配線部が配列され、
前記第3の配線部は、前記第1の方向と同一方向に伸張し、切断部を介して切断されており、
前記第1および第2の配線部の間に形成される前記第3の配線部の配線の本数は、耐圧に基づいて決定された値である半導体記憶装置。 - 半導体基板上に積層された複数のメモリセルを有する記憶部と、
前記メモリセルに電気的に接続されるビット線と、
前記メモリセルのデータを消去する消去動作に用いる電圧を生成する電圧生成部と、
前記メモリセルのデータをセンスするセンスアンプと、
前記ビット線と、前記電圧生成部および前記センスアンプとの間の接続を切り替えるビット線スイッチ回路とを備え、
前記ビット線スイッチ回路は、
第1方向に延びる第1配線部(RLV)と、
前記第1配線部に対して、前記第1方向と交差する第2方向にずれて配置され、前記第1方向に延びる第2配線部(RHV)と、
前記第2方向において前記第1配線部と前記第2配線部との間に配置された開放状態の第3配線部(RD)と、
を備える半導体記憶装置。 - 前記第1および第2配線部は、端部が、互いに平行線上にあるように、前記第1の方向に対して、所定の角度をなすように斜めに形成された分断部を介して、分断され、
前記第1の方向に対して垂直な方向である第2の方向にずれており、
このずれた領域に第3の配線部が配列された請求項2に記載の半導体記憶装置。 - 前記第3の配線部は、前記第1の方向と同一方向に伸張し、切断部を介して切断された請求項3に記載の半導体記憶装置。
- 前記第1および第2の配線部の間に形成される前記第3の配線部の配線の本数は、耐圧に基づいて決定された値である請求項2〜4のいずれか1項に記載の半導体記憶装置。
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