JP2014022514A - 電子素子搭載用基板およびそれを用いた電子装置 - Google Patents

電子素子搭載用基板およびそれを用いた電子装置 Download PDF

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Abstract

【課題】 長期信頼性に優れた回路基板を提供する。
【解決手段】 本発明の電子素子搭載用基板は、絶縁基体11と、ＣｕおよびＡｇを含むろう材３によって絶縁基体11の主面に接合されており、互いに積層されたＣｕを含む第１金属部121および第１金属部121よりも熱膨張係数の小さい第２金属部122を有する金属板12
とを有しており、ろう材３が第１金属部121の側面の少なくとも一部を覆っており、第１
金属部121がろう材３に接するＡｇ混合部121ｂを有している。
【選択図】図２

Description

本発明は、電子素子が搭載される電子素子搭載用基板およびそれを用いた電子装置に関するものである。
パワーモジュールまたはスイッチングモジュール等の例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）などの電子素子が搭載された電子装置に用いられる電子素子搭載用基板として、セラミック基板に例えば銅（Ｃｕ）またはモリブデン（Ｍｏ）等からなる金属板が接合された電子素子搭載用基板が用いられる（例えば、特許文献１を参照。）。電子素子は、金属板に搭載され、例えばボンディングワイヤによって金属回路板に電気的に接続される。
特開2007−335795号公報
しかしながら、従来、金属板と絶縁基体とをろう材を介して接合した電子素子搭載用基板は、金属板の熱膨張係数と絶縁基体の熱膨張係数との差によって、絶縁基体にクラックが発生したり、金属板が絶縁基体から剥がれてしまう場合があった。
本発明の一つの態様による電子素子搭載用基板は、絶縁基体と、銀（Ａｇ）を含むろう材によって絶縁基体の主面に接合されており、互いに積層された第１金属部および第２金属部を有しており、第１金属部がＣｕを含んでおり、第２金属部が第１金属部よりも小さい熱膨張係数を有する金属板とを有している。ろう材が第１金属部の側面の少なくとも一部を覆っており、第１金属部がろう材に接するＡｇ混合部を有している。
本発明の他の態様による電子素子搭載用基板は、絶縁基体と、Ａｇを含んでおり絶縁基体の主面に設けられている第１金属部材と、絶縁基体の主面上に設けられている第２金属部材とを有しており、縦断面視において、第１金属部材と第２金属部材の側面とが互いにかみ合うように接している。
本発明の他の態様によれば、電子装置は、上記構成の電子素子搭載用基板と、電子素子搭載用基板の金属板上に設けられた電子素子とを含んでいる。
本発明の一つの態様による電子素子搭載用基板は、ろう材が第１金属部の側面の少なくとも一部を覆っており、第１金属部がろう材に接するＡｇ混合部を有していることによって、ろう材中のＡｇと第１金属部のＣｕとが強固に接合されており、絶縁基体と第１金属部とを強固に接合できるので、金属板が絶縁基体から剥がれてしまうことを低減できる。
本発明の他の態様による電子素子搭載用基板は、縦断面視において、第１金属部材と第２金属部材の側面とがかみ合うように接していることから、第１金属部材に第２金属部材が引っかかるので、第２金属部材が絶縁基体から剥がれてしまうことを低減できる。
本発明の他の態様によれば、電子装置は、上記構成の電子素子搭載用基板と、電子素子搭載用基板の金属板に搭載された電子素子とを含んでいるので、長期信頼性に優れたものとできる。
本発明の第１の実施形態における電子装置を示す断面図である。 （ａ）は図１のＡ部の拡大図であり、（ｂ）はＢ部の拡大図である。 （ａ）は本発明の第２の実施形態における電子装置を示す部分断面図であり、（ｂ）はＢ部の拡大図である。
以下、本発明のいくつかの例示的な実施形態について図面を参照して説明する。
（第１の実施形態）
図１および図２を参照して本発明の第１の実施形態における電子装置について説明する。本実施形態における電子装置は、電子素子搭載用基板１と、電子素子搭載用基板１に搭載された電子素子２とを有している。なお、図１および図２において、電子装置は、仮想のｘｙｚ空間内に設けられて、ｘｙ平面上に載置されている。また、本実施形態における上方とは仮想のｚ軸の正方向のことである。
電子素子搭載用基板１は、絶縁基体11と、絶縁基体11上に設けられた金属板12とを含んでいる。
絶縁基体11は、略四角形状であり、金属板12を支持する支持部材として機能する。絶縁基体11は、電気絶縁材料からなり、例えば、酸化アルミニウム質セラミックス，ムライト質セラミックス，炭化ケイ素質セラミックス，窒化アルミニウム質セラミックス，または窒化ケイ素質セラミックス等のセラミックスからなる。これらセラミック材料の中では放熱性に影響する熱伝導性の点に関して、炭化ケイ素質セラミックス，窒化アルミニウム質セラミックス，または窒化ケイ素質セラミックスが好ましく、強度の点に関して、窒化ケイ素質セラミックスまたは炭化ケイ素質セラミックスが好ましい。絶縁基体11が窒化ケイ素質セラミックスのように比較的強度の高いセラミック材料からなる場合、より厚みの大きい金属板12を用いたとしても絶縁基体11にクラックが入る可能性が低減されるので、小型化を図りつつより大きな電流を流すことができる電子素子搭載用基板１を実現することができる。
絶縁基体11の厚みは、薄い方が熱伝導性の点ではよく、例えば約0.1ｍｍ〜１ｍｍであ
り、電子素子搭載用基板１の大きさまたは用いる材料の熱伝導率または強度に応じて選択すればよい。
絶縁基体11は、例えば窒化ケイ素質セラミックスからなる場合であれば、窒化ケイ素，酸化アルミニウム，酸化マグネシウム，および酸化イットリウム等の原料粉末に適当な有機バインダー，可塑剤，および溶剤を添加混合して泥漿物に従来周知のドクターブレード法またはカレンダーロール法を採用することによってセラミックグリーンシート（セラミック生シート）を形成し、次にこのセラミックグリーンシートに適当な打ち抜き加工等を施して所定形状となすとともに、必要に応じて複数枚を積層して成形体となし、しかる後、これを窒化雰囲気等の非酸化性雰囲気にて1600〜2000℃の温度で焼成することによって製作される。
金属板12は、互いに積層された第１金属部121および第２金属部122を有しており、第１金属部121は複数の第１金属層121ａを含んでおり、第２金属部122は複数の第１金属層121
ａの間に設けられており複数の第１金属層121ａよりも熱膨張係数の小さい第２金属層122ａを含んでいる。本実施形態において金属板12は、２層の第１金属層121ａの間に第２金
属層122ａが設けられた３層構造である。第１金属層121ａと第２金属層122ａは、絶縁基
体11の厚み方向、すなわちｚ軸方向に積層されている。
金属板12は、絶縁基体11の上面または下面に取着され、金属板12上に搭載される電子素子２で発生する熱を放熱するための放熱板として機能する。
金属板12の第１金属層121ａは、放熱性の観点から、熱伝導率の高い金属材料が用いら
れ、高熱伝導率の金属材料である銅（Ｃｕ）が好適に用いられる（Ｃｕの熱伝導率：395
Ｗ／ｍ・Ｋ）。Ｃｕのインゴット（塊）に圧延加工法または打ち抜き加工法等の機械的加工、またはエッチング等の化学的加工のような金属加工法を施すことによって、例えば厚さが10〜300μｍの平板状で所定パターンに形成される。
金属板12の第２金属層122ａは、金属板12の熱膨張を抑えるためのものであり、Ｃｕよ
りも熱膨張係数の小さいＭｏまたは鉄−ニッケル（Ｆｅ−Ｎｉ）合金等の金属材料を用いて、第１金属層121ａと同様の方法で20〜300μｍの厚みの平板状で所定パターンに形成される。
金属板12は、第１金属層121ａと第２金属層122ａとを重ねて形成される。具体的には、第１金属層121ａ上に第２金属層122ａを重ねた後、第２金属層122ａ上に第１金属層121ａをさらに重ねて金属積層体を形成する。金属積層体は、圧延加工法または打ち抜き加工法等の機械的加工、またはエッチング等の化学的加工のような金属加工法を施すことによって、例えば厚さが0.05〜１ｍｍの平板状で所定パターンに形成された金属板12となる。また、絶縁基体11の下面に金属板12が設けられる場合は、図１に示された例のように、金属板12は絶縁基体11の下面のほぼ全面に形成され、電子素子搭載用基板１に搭載された電子素子２の放熱性を高めるようにすることが好ましい。
第１金属層121ａに用いられる銅は、無酸素銅であることが好ましい。無酸素銅を用い
ると、金属板12と絶縁基体11とを接合する際に、銅の表面が銅中に存在する酸素によって酸化されることが低減されるとともに、接合材との濡れ性が良好となるので、金属板12と絶縁基体11との接合強度が向上される。
金属板12を絶縁基体11に接合した後に、金属板12をエッチングによって金属板12の所定パターン形状に加工する場合は、例えば以下のように加工する。絶縁基体11の上に接合された金属板12の表面にエッチングレジストインクをスクリーン印刷法等の技術を用いて所定パターン形状に印刷塗布してレジスト膜を形成した後、例えばリン酸、酢酸、硝酸、過酸化水素水、硫酸、ふっ酸、塩化第２鉄、塩化第２銅溶液等を単体もしくは混合したエッチング液に浸漬したり、エッチング液を吹き付けたりしておよび金属板12の所定パターン以外の部分を除去し、その後にレジスト膜を除去すればよい。
なお、絶縁基体11に接合された金属板12に導電性が高くかつ耐蝕性およびろう材との濡れ性が良好な金属をめっき法により被着させておくと、金属板12と外部電気回路（図示せず）との電気的接続を良好なものとすることができる。この場合は、内部に燐を８〜15質量％含有させてニッケル−燐のアモルファス合金としておくと、ニッケルからなるめっき層の表面酸化を抑制してろう材との濡れ性等を長く維持することができるので好ましい。ニッケルに対する燐の含有量が８質量％以上15質量％以下であると、ニッケル−燐のアモルファス合金を形成しやすくなってめっき層に対する半田の接着強度を向上させることができる。このニッケルからなるめっき層は、その厚みが1.5μｍ以上であると、金属板12
の露出した表面を被覆しやすく、金属板12の酸化腐蝕を抑制することができる。また、10
μｍ以下であると、特に絶縁基体11の厚さが300μｍ未満の薄いものになった場合には、
めっき層の内部に内在する内在応力を低減させることができ、金属板12に生じる反り、およびそれによって生じる絶縁基体11の反りまたは割れ等を抑制することができる。
金属板12は、接合金属層等の接合材を介して絶縁基体11に接合される。接合材としてはろう材３が用いられており、ろう材３は金属板12の下面から第１金属層121ａの側面にか
けて設けられている。
金属板12は、図２に示された例のように、第１金属部121の側面の一部にろう材３に接
しており、ＣｕおよびＡｇを含んでいるＡｇ混合部121ｂを有している。本実施形態にお
いては、第１金属部121を構成する複数の第１金属層121ａのうち、下方の第１金属層121
ａの側面にＡｇ混合部121ｂを有している。Ａｇ混合部121ｂは、ＣｕおよびＡｇを含んでおり、Ａｇ混合部に含まれているＡｇとろう材３に含まれているＡｇとが接合されている。Ａｇ混合部121ｂは、ＣｕとＡｇとが混ざった状態でもよいし、ＣｕとＡｇとの少なく
とも一部が合金化された状態であってもよい。
Ａｇ混合部121ｂは、ろう材３に含まれているＡｇ成分が、第１金属層121ａの側面に拡散することによって、第１金属部121の端部に形成される。また、Ａｇ混合部121ｂは、金属板12を作製する際に、第１金属層121ａの端部にＡｇを混ぜることによって形成されて
いてもよい。
Ａｇ混合部121ｂは、図２に示された例のように、第２金属層122ａの端部の下方に設けられており、第１金属層121ａの端部から中央側に１μｍ〜400μｍの厚さを有している。このような構成であることから、金属板12に上方に引っ張られるような力が加わった際に、第１金属層121ａの端部がＡｇ混合部121ｂによってろう材３と強固に接合されているので、金属板12が端部を起点として絶縁基体11から剥がれることを低減できる。
ろう材３は、第１金属部121に含まれている第１金属層121ａの側面の一部を覆っており、ろう材３に含まれているＡｇ成分が、第１金属層121ａの側面に拡散して第１金属部121にＡｇ混合部121ｂが形成される。ろう材ペーストは、例えばＡｇおよびＣｕ粉末，Ａｇ
−Ｃｕ合金粉末，またはこれらの混合粉末からなるＡｇろう材（例えば、Ａｇ：７２質量％−Ｃｕ：２８質量％）粉末に、チタン，ハフニウム，ジルコニウムまたはその水素化物等の活性金属をＡｇろう材に対して２〜５質量％添加混合し、適当なバインダーと有機溶剤および溶媒とを添加混合し、混練することによって製作される。Ａｇろう材の接合温度は780℃〜900℃であり、接合温度または接合材の硬度を低下させる目的でインジウム（Ｉｎ）またはスズ（Ｓｎ）を１〜10質量％程度添加しても良い。
なお、Ａｇ混合部121ｂを除く第１金属層121ａと第２金属層122ａとをあわせて第２金
属部材14と呼称し、ろう材３とＡｇ混合部121ｂとをあわせて第１金属部材13と呼称する
と、本実施形態の電子素子搭載用基板１は以下に記載するような構成といえる。すなわち、本実施形態の電子素子搭載用基板１は、図２に示された例のように、絶縁基体11と、Ａｇを含んでおり絶縁基体11の主面に設けられている第１金属部材13と、絶縁基体11の主面に設けられている第２金属部材14とを有しており、縦断面視において、第１金属部材13と第２金属部材14の側面とが互いにかみ合うように接している。
縦断面視において、第１金属部材13と第２金属部材14の側面とがかみ合うように接していることから、第１金属部材13に第２金属部材14が引っかかるので、第２金属部材14が絶縁基体11から剥がれてしまうことを低減できる。
第２金属部材14は、板状金属部材141を複数積層することによって作製されている。例
えば、３枚の板状金属部材141を積層して作製できる。板状金属部材141のうち最上層と最下層に配置された第１板状金属部材141ａの平面視における大きさは、積層方向の中央に
配置された第２板状金属部材141ｂよりも小さい。また、平面視において第１板状金属部
材141ａの縁は、第２板状金属部材141ｂの縁よりも内側に位置している。このような構成であることによって、第２金属部材14は側面に凹凸を有する。
第２金属部材14の材料は、例えば第１板状金属部材141ａの材料として、熱伝導率の高
い金属材料を用いることができ、高熱伝導率の金属材料である銅（Ｃｕ）が好適に用いられる。また、第２板状金属部材141ｂは第２金属部材14の熱膨張を抑えるためのものであ
り、Ｃｕよりも熱膨張係数の小さいＭｏまたは鉄−ニッケル（Ｆｅ−Ｎｉ）合金等の金属材料を用いることができる。
第１金属部材13は、第２金属部材14の側面の一部を覆っており、第２金属部材14の側面とかみ合うように設けられている。第１金属部材13は、ろう材３と同様の材料および製造方法によって作製される。
このような電子素子搭載用基板１の上面にダイボンド材４を介して電子素子２を搭載し、電子素子２を複数のボンディングワイヤ５によって金属板12に電気的に接続して電子装置を構成するものとなる。なお、ダイボンド材４は、例えば、金属接合材または導電性樹脂からなる。このような金属接合材は、例えば、半田、金−スズ（Ａｕ−Ｓｎ）合金、またはスズ−銀−銅（Ｓｎ−Ａｇ−Ｃｕ）合金等である。電子素子２は、例えば、トランジスタ、ＣＰＵ（Central Processing Unit）用のＬＳＩ（Large Scale Integrated circuit）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、またはＭＯＳ−ＦＥＴ（Metal Oxide Semiconductor - Field Effect Transistor）等の半導体素子であ
る。
本実施形態の電子素子搭載用基板１は、絶縁基体11と、ＣｕおよびＡｇを含むろう材３によって絶縁基体11の主面に接合されており、互いに積層されたＣｕを含む第１金属部121および第１金属部121よりも熱膨張係数の小さい第２金属部122を有する金属板12とを有
しており、ろう材３が第１金属部121の側面の少なくとも一部を覆っており、第１金属部121がろう材３に接するＡｇ混合部121ｂを有している。ろう材３中のＡｇと第１金属部121のＣｕとが強固に接合されており、絶縁基体11と第１金属部121とを強固に接合できるの
で、金属板12が絶縁基体11から剥がれてしまうことを低減できる。
また、本実施形態の電子素子搭載用基板１は、金属板12の最下層がＣｕを含む第１金属層121ａであることから、金属板12の下面にＡｇ混合部121ｂが形成されて、金属板12とろう材３との接合強度を向上できる。
また、本実施形態の電子素子搭載用基板１は、絶縁基体11と、Ａｇを含んでおり絶縁基体11の主面に設けられている第１金属部材13と、絶縁基板11の主面上に設けられている第２金属部材14とを有しており、縦断面視において、第１金属部材13と第２金属部材14の側面とが互いにかみ合うように接している。このような構成であることから、第１金属部材13に第２金属部材14が引っかかるので、第２金属部材14が絶縁基体11から剥がれてしまうことを低減できる。
本実施形態の電子装置は、上記構成の電子素子搭載用基板１と、電子素子搭載用基板１の金属板12に搭載された電子素子２とを含んでいることから、電子素子搭載用基板１と電子素子２との接合強度が高く、長期信頼性に優れたものとできる。
（第２の実施形態）
次に、本発明の第２の実施形態による電子装置について図３を参照しつつ説明する。
本発明の第２の実施形態における電子装置において、上記した第１の実施形態の電子装置と異なる点は、第１金属部121が複数の第１金属層121ａを有しており、第２金属部122
が複数の第１金属層121ａの間に設けられた第２金属層122ａを有しており、複数の第１金属層121ａの各々がＡｇ混合部121ｂを有している点である。本実施形態の電子素子搭載用基板１は、金属板12の側面とろう材３との間に加わる応力を複数のＡｇ混合部121ｂに分
散できるので、金属板12とろう材３との接合強度を向上できる。
なお、金属板12は、図３に示されたようなＣｕ−Ｍｏ−Ｃｕ−Ｍｏ−Ｃｕの５層構造であってもよいし、Ｃｕ−Ｍｏ−Ｃｕ−Ｍｏ−Ｃｕ−Ｍｏ−銅の７層構造であってもよい。このように金属板12が５層構造または７層構造の場合には、金属層121ａが金属板12の最
も上方に位置する。
１・・・・電子素子搭載用基板
11・・・・絶縁基体
12・・・・金属板
121・・・第１金属部
121ａ・・・第１金属層
121ｂ・・・Ａｇ混合部
122・・・第２金属部
122ａ・・・第２金属層
13・・・第１金属部材
14・・・第２金属部材
141・・・板状金属部材
141ａ・・・第１板状金属部材
141ｂ・・・第２板状金属部材
２・・・・電子素子
３・・・・ろう材
４・・・・ダイボンド材
５・・・・ボンディングワイヤ

Claims (4)

  1. 絶縁基体と、
    Ａｇを含むろう材によって前記絶縁基体の主面に接合されており、互いに積層された第１金属部および第２金属部を有しており、前記第１金属部がＣｕを含んでおり、前記第２金属部が前記第１金属部よりも小さい熱膨張係数を有する金属板とを備えており、
    前記ろう材が前記第１金属部の側面の少なくとも一部を覆っており、前記第１金属部が前記ろう材に接するＡｇ混合部を有していることを特徴とする電子素子搭載用基板。
  2. 前記第１金属部が複数の第１金属層を有しており、前記第２金属部が前記複数の第１金属層の間に設けられた第２金属層を有しており、該複数の第１金属層の各々が前記Ａｇ混合部を有していることを特徴とする請求項１に記載の電子素子搭載用基板。
  3. 絶縁基体と、
    Ａｇを含んでおり、前記絶縁基体の主面に設けられている第１金属部材と、
    前記絶縁基体の前記主面上に設けられている第２金属部材とを備えており、
    縦断面視において、前記第１金属部材と前記第２金属部材の側面とが互いにかみ合うように接していることを特徴とする電子素子搭載用基板。
  4. 請求項１に記載の電子素子搭載用基板と、
    該電子素子搭載用基板の前記金属板上に設けられた電子素子とを備えていることを特徴とする電子装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107887279A (zh) * 2016-09-30 2018-04-06 英飞凌科技股份有限公司 用于制造金属‑陶瓷衬底的方法以及金属‑陶瓷衬底

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09148491A (ja) * 1995-09-19 1997-06-06 Tokyo Tungsten Co Ltd パワー半導体基板及びその製造方法
JP2001332854A (ja) * 2000-05-24 2001-11-30 Toshiba Corp セラミックス回路基板
JP2006062930A (ja) * 2004-08-30 2006-03-09 Sumitomo Metal Electronics Devices Inc セラミックと金属との接合体及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09148491A (ja) * 1995-09-19 1997-06-06 Tokyo Tungsten Co Ltd パワー半導体基板及びその製造方法
JP2001332854A (ja) * 2000-05-24 2001-11-30 Toshiba Corp セラミックス回路基板
JP2006062930A (ja) * 2004-08-30 2006-03-09 Sumitomo Metal Electronics Devices Inc セラミックと金属との接合体及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107887279A (zh) * 2016-09-30 2018-04-06 英飞凌科技股份有限公司 用于制造金属‑陶瓷衬底的方法以及金属‑陶瓷衬底
CN107887279B (zh) * 2016-09-30 2020-08-25 英飞凌科技股份有限公司 用于制造金属-陶瓷衬底的方法以及金属-陶瓷衬底
US10759714B2 (en) 2016-09-30 2020-09-01 Infineon Technologies Ag Method for producing a metal-ceramic substrate

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