JP2014022417A - Semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To inhibit loop oscillation in a multi-finger FET cell and inhibit increase in chip area.SOLUTION: A semiconductor device comprises: multi-finger unit FET cells each having a gate finger electrode, a source finger electrode and a drain finger electrode; designated gate bus lines for parallel connecting the gate finger electrodes; and gate lead-out lines connected with the designated gate bus lines at connection points, respectively. Here, at least one of an arrangement of the connection points with respect to a center line of a bundle of gate finger electrodes, an arrangement of the center line of the bundle of gate finger electrodes with respect to a center line of a bundle of drain finger electrodes and an arrangement of a center line of a bundle of source finger electrodes with respect to a center line of the bundle of drain finger electrodes is displaced.

Description

本発明の実施形態は、半導体装置に関する。   Embodiments described herein relate generally to a semiconductor device.

近年、窒化ガリウム（ＧａＮ: Gallium Nitride）系高電子移動度トランジスタ（ＨＥＭＴ: High Electron Mobility Transistor）が、実用化されている。   In recent years, gallium nitride (GaN) -based high electron mobility transistors (HEMTs) have been put into practical use.

従来のＧａＮ系ＨＥＭＴなどの高周波用半導体装置は、微小な電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）からなるＦＥＴセルを複数個並列に配置したマルチＦＥＴセル構成を備え、ＦＥＴセル間のループ発振を抑制するために、各々のＦＥＴセルのゲート入力間に適切なセル間バランス抵抗を入れている。   Conventional high-frequency semiconductor devices such as GaN-based HEMTs have a multi-FET cell configuration in which a plurality of FET cells composed of small field effect transistors (FETs) are arranged in parallel, and loop oscillation between FET cells is achieved. In order to suppress this, an appropriate inter-cell balance resistor is inserted between the gate inputs of each FET cell.

特許第３２８９４６４号公報Japanese Patent No. 3289464 特開平８−３２３７６号公報JP-A-8-32376

本発明が解決しようとする課題は、ＦＥＴセル内ループ発振を抑制させた半導体装置を提供することである。   The problem to be solved by the present invention is to provide a semiconductor device in which the loop oscillation in the FET cell is suppressed.

本実施の形態に係る半導体装置は、マルチフィンガー単位ＦＥＴセルと、指定ゲートバスラインと、ゲート引き出しラインとを備える。   The semiconductor device according to the present embodiment includes a multi-finger unit FET cell, a designated gate bus line, and a gate lead line.

マルチフィンガー単位ＦＥＴセルは、基板と、基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、基板の第１表面に配置され,ゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極とを備える。   The multi-finger unit FET cell is disposed on the substrate and the first surface of the substrate, each of which has a plurality of fingers, a gate finger electrode, a source finger electrode and a drain finger electrode, and is disposed on the first surface of the substrate. And a gate terminal electrode, a source terminal electrode, and a drain terminal electrode formed by bundling a plurality of fingers for each of the source finger electrode and the drain finger electrode.

指定ゲートバスラインは、マルチフィンガー単位ＦＥＴセルのゲートフィンガー電極を並列接続する。   The designated gate bus line connects the gate finger electrodes of the multi-finger unit FET cells in parallel.

ゲート引き出しラインは、接続点において指定ゲートバスラインに接続される。   The gate lead line is connected to the designated gate bus line at the connection point.

ここで、ゲートフィンガー電極の束ね方の中心線に対する接続点の配置、ドレインフィンガー電極の束ね方の中心線に対するゲートフィンガー電極の束ね方の中心線の配置、ドレインフィンガー電極の束ね方の中心線に対するソースフィンガー電極の束ね方の中心線の配置の内、少なくともいずれか１つはずらして配置する。   Here, the arrangement of connection points with respect to the center line of how to bundle the gate finger electrodes, the arrangement of the center line of how to bundle the gate finger electrodes with respect to the center line of how to bundle the drain finger electrodes, and the center line with respect to how to bundle the drain finger electrodes At least one of the arrangements of the center lines of how to bundle the source finger electrodes is shifted.

基本技術に係る半導体装置の模式的平面パターン構成図。The typical plane pattern block diagram of the semiconductor device which concerns on basic technology. 図１のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。FIG. 2 is an enlarged view of the vicinity of a multi-finger unit FET cell FET6 of FIG. （ａ）第１の実施の形態に係る半導体装置の模式的平面パターン構成図、（ｂ）図３（ａ）のＪ部分の拡大図。(A) The typical plane pattern block diagram of the semiconductor device which concerns on 1st Embodiment, (b) The enlarged view of J part of Fig.3 (a). 図３のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。FIG. 4 is an enlarged view of the vicinity of the multi-finger unit FET cell FET6 of FIG. 第１の実施の形態に係る半導体装置の構造例１であって、図３（ｂ）のＩ−Ｉ線に沿う模式的断面構造図。FIG. 4 is a schematic cross-sectional structure diagram illustrating a first example of the semiconductor device according to the first embodiment and taken along line II in FIG. 3B; 第１の実施の形態に係る半導体装置の構造例２であって、図３（ｂ）のＩ−Ｉ線に沿う模式的断面構造図FIG. 3 is a structural example 2 of the semiconductor device according to the first embodiment, and is a schematic cross-sectional structure diagram taken along line II in FIG. 第１の実施の形態に係る半導体装置の構造例３であって、図３（ｂ）のＩ−Ｉ線に沿う模式的断面構造図。FIG. 4 is a schematic cross-sectional structure diagram taken along line II of FIG. 3B, which is a third structural example of the semiconductor device according to the first embodiment. 第１の実施の形態に係る半導体装置の構造例４であって、図３（ｂ）のＩ−Ｉ線に沿う模式的断面構造図。FIG. 4 is a schematic cross-sectional structure diagram taken along line II of FIG. 3B, which is a fourth structural example of the semiconductor device according to the first embodiment. （ａ）第１の実施の形態に係る半導体装置において、セル内ループ発振を説明する模式的回路構成図、（ｂ）セル内ループ発振の抑制効果を説明する模式的回路構成図。(A) In the semiconductor device which concerns on 1st Embodiment, the schematic circuit block diagram explaining the loop oscillation in a cell, (b) The schematic circuit block diagram explaining the suppression effect of the loop oscillation in a cell. 第２の実施の形態に係る半導体装置の模式的平面パターン構成図。The typical plane pattern block diagram of the semiconductor device which concerns on 2nd Embodiment. 図１０のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。FIG. 11 is an enlarged view of the vicinity of the multi-finger unit FET cell FET 6 of FIG. 10. 第３の実施の形態に係る半導体装置の模式的平面パターン構成図。The typical plane pattern block diagram of the semiconductor device which concerns on 3rd Embodiment. 第３の実施の形態に係る半導体装置において、特定のＦＥＴセルＦＥＴ（ｎ）に着目して、セル内ループ発振の抑制効果を説明する模式的回路構成図。In the semiconductor device which concerns on 3rd Embodiment, paying attention to specific FET cell FET (n), the typical circuit block diagram explaining the suppression effect of loop oscillation in a cell. 図１２のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。FIG. 13 is an enlarged view of the vicinity of the multi-finger unit FET cell FET6 of FIG. 第４の実施の形態に係る半導体装置の模式的平面パターン構成図。The typical plane pattern block diagram of the semiconductor device which concerns on 4th Embodiment. 図１５のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。FIG. 16 is an enlarged view of the vicinity of the multi-finger unit FET cell FET6 of FIG. 第４の実施の形態の変形例に係る半導体装置の模式的平面パターン構成図。The typical plane pattern block diagram of the semiconductor device which concerns on the modification of 4th Embodiment. 図１７のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。FIG. 18 is an enlarged view of the vicinity of the multi-finger unit FET cell FET6 of FIG. 第５の実施の形態に係る半導体装置の模式的平面パターン構成図。The typical plane pattern block diagram of the semiconductor device which concerns on 5th Embodiment. （ａ）第５の実施の形態に係る半導体装置において、マルチフィンガー単位セルの模式的平面パターン構成図、（ｂ）図２０（ａ）のマルチフィンガー単位セルを１／２セルに分割した模式的平面パターン構成図、（ｃ）図２０（ａ）および図２０（ｂ）に対応する模式的等価回路構成図。(A) In the semiconductor device which concerns on 5th Embodiment, the typical plane pattern block diagram of a multifinger unit cell, (b) The schematic which divided | segmented the multifinger unit cell of Fig.20 (a) into 1/2 cell Planar pattern configuration diagram, (c) A schematic equivalent circuit configuration diagram corresponding to FIGS. 20 (a) and 20 (b). （ａ）第５の実施の形態に係る半導体装置において、マルチフィンガー単位セルの２単位セル部分の模式的平面パターン構成図、（ｂ）図２１（ａ）に対応する模式的ループ等価回路構成図。(A) In the semiconductor device which concerns on 5th Embodiment, the typical plane pattern block diagram of the 2 unit cell part of a multi-finger unit cell, (b) The typical loop equivalent circuit block diagram corresponding to Fig.21 (a) . 図１９のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。FIG. 20 is an enlarged view of the vicinity of the multi-finger unit FET cell FET6 of FIG. 第６の実施の形態に係る半導体装置の模式的平面パターン構成図。The typical plane pattern block diagram of the semiconductor device which concerns on 6th Embodiment. 図２３のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。FIG. 24 is an enlarged view of the vicinity of the multi-finger unit FET cell FET6 of FIG. 第７の実施の形態に係る半導体装置の模式的平面パターン構成図。The typical plane pattern block diagram of the semiconductor device which concerns on 7th Embodiment. 図２５のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。FIG. 26 is an enlarged view of the vicinity of the multi-finger unit FET cell FET6 of FIG. 第７の実施の形態の変形例に係る半導体装置の模式的平面パターン構成図。The typical plane pattern block diagram of the semiconductor device which concerns on the modification of 7th Embodiment. 図２７のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。FIG. 28 is an enlarged view of the vicinity of the multi-finger unit FET cell FET6 of FIG. 第８の実施の形態に係る半導体装置の模式的平面パターン構成図。The typical plane pattern block diagram of the semiconductor device which concerns on 8th Embodiment. 図２９のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。FIG. 30 is an enlarged view of the vicinity of the multi-finger unit FET cell FET6 of FIG. 第９の実施の形態に係る半導体装置の模式的平面パターン構成図。FIG. 20 is a schematic plan pattern configuration diagram of a semiconductor device according to a ninth embodiment. 図３１のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。FIG. 32 is an enlarged view of the vicinity of the multi-finger unit FET cell FET6 of FIG. 第９の実施の形態の変形例に係る半導体装置の模式的平面パターン構成図。The typical plane pattern block diagram of the semiconductor device which concerns on the modification of 9th Embodiment. 図３３のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。FIG. 34 is an enlarged view of the vicinity of the multi-finger unit FET cell FET6 of FIG. 第１０の実施の形態に係る半導体装置の模式的平面パターン構成図。FIG. 20 is a schematic planar pattern configuration diagram of a semiconductor device according to a tenth embodiment. 図３５のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。FIG. 36 is an enlarged view of the vicinity of the multi-finger unit FET cell FET6 of FIG. 第１１の実施の形態に係る半導体装置の模式的平面パターン構成図。FIG. 20 is a schematic plan pattern configuration diagram of a semiconductor device according to an eleventh embodiment. 図３７のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。FIG. 38 is an enlarged view of the vicinity of the multi-finger unit FET cell FET6 of FIG. 第１１の実施の形態の変形例に係る半導体装置の模式的平面パターン構成図。FIG. 38 is a schematic planar pattern configuration diagram of a semiconductor device according to a modification of the eleventh embodiment. 図３９のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。FIG. 40 is an enlarged view of the vicinity of the multi-finger unit FET cell FET6 of FIG. 第１２の実施の形態に係る半導体装置の模式的平面パターン構成図。FIG. 20 is a schematic planar pattern configuration diagram of a semiconductor device according to a twelfth embodiment. 図４１のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。FIG. 42 is an enlarged view of the vicinity of the multi-finger unit FET cell FET6 of FIG. 第１２の実施の形態の変形例に係る半導体装置の模式的平面パターン構成図。The typical plane pattern block diagram of the semiconductor device which concerns on the modification of 12th Embodiment. 図４３のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。FIG. 44 is an enlarged view of the vicinity of the multi-finger unit FET cell FET6 of FIG. 第１３の実施の形態に係る半導体装置の模式的平面パターン構成図。FIG. 20 is a schematic plan pattern configuration diagram of a semiconductor device according to a thirteenth embodiment. 図４５のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。FIG. 46 is an enlarged view of the vicinity of the multi-finger unit FET cell FET6 of FIG. 第１３の実施の形態の変形例に係る半導体装置の模式的平面パターン構成図。FIG. 38 is a schematic planar pattern configuration diagram of a semiconductor device according to a modification of the thirteenth embodiment. 図４７のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。FIG. 48 is an enlarged view of the vicinity of the multi-finger unit FET cell FET6 of FIG.

次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。   Next, embodiments will be described with reference to the drawings. In the following, the same elements are denoted by the same reference numerals to avoid duplication of explanation and to simplify the explanation. It should be noted that the drawings are schematic and different from the actual ones. Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.

以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。   The embodiment described below exemplifies an apparatus and a method for embodying the technical idea, and the embodiment does not specify the arrangement of each component as described below. This embodiment can be modified in various ways within the scope of the claims.

[基本技術]
基本技術に係る半導体装置２４ａの模式的平面パターン構成は、図１に示すように表される。 [Basic technology]
A schematic planar pattern configuration of the semiconductor device 24a according to the basic technology is expressed as shown in FIG.

基本技術に係る半導体装置２４ａは、図１に示すように、ユニットフィンガーの並列接続からなるマルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８と、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲートフィンガーを並列接続する指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８と、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８に接続されたゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８とを備え、マルチフィンガー単位ＦＥＴセルのゲートフィンガーおよびソースフィンガーの束ね方の中心線の配置をドレインフィンガーの束ね方の中心線に対して一致させている。   As shown in FIG. 1, the semiconductor device 24a according to the basic technology includes multi-finger unit FET cells FET1, FET2, FET3,..., FET8 composed of unit fingers connected in parallel, and multi-finger unit FET cells FET1, FET2, FET3, ..., designated gate bus lines GBL1, GBL2, GBL3, ..., GBL8 that connect the gate fingers of FET8 in parallel, and gate lead lines EBL1, EBL2, EBL3 connected to the designated gate bus lines GBL1, GBL2, GBL3, ..., GBL8 ,..., EBL8, and the arrangement of the center lines of how to bundle the gate fingers and the source fingers of the multi-finger unit FET cell is matched with the center line of the drain fingers.

ここで、指定ゲートバスラインＧＢＬ１は、指定ゲートバスラインＧＢＬ１１・ＧＢＬ１２の結合で表され、指定ゲートバスラインＧＢＬ２は、指定ゲートバスラインＧＢＬ２１・ＧＢＬ２２の結合で表され、指定ゲートバスラインＧＢＬ３は、指定ゲートバスラインＧＢＬ３１・ＧＢＬ３２の結合で表され、…、指定ゲートバスラインＧＢＬ８は、指定ゲートバスラインＧＢＬ８１・ＧＢＬ８２の結合で表されている。   The designated gate bus line GBL1 is represented by a combination of designated gate bus lines GBL11 and GBL12, the designated gate bus line GBL2 is represented by a combination of designated gate bus lines GBL21 and GBL22, and the designated gate bus line GBL3 is represented by The designated gate bus lines GBL31 and GBL32 are represented by a combination,..., And the designated gate bus lines GBL8 are represented by a combination of designated gate bus lines GBL81 and GBL82.

また、基本技術に係る半導体装置２４ａにおいては、図１に示すように、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８と指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８の接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８の中心にそれぞれ配置している。したがって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数と等しい。   Further, in the semiconductor device 24a according to the basic technology, as shown in FIG. 1, the connection points Q1, GBL8 of the gate lead lines EBL1, EBL2, EBL3,..., EBL8 and the designated gate bus lines GBL1, GBL2, GBL3,. .., Q8 are arranged at the centers of the multi-finger unit FET cells FET1, FET2, FET3,. Therefore, the number of gate fingers connected to one of the connection points Q1, Q2, Q3,..., Q8 is equal to the number of gate fingers connected to the other.

図１のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図２に示すように表される。ここで、複数のゲートフィンガー電極の束ね方の中心線をゲート中心線ＣＬＧ、複数のソースフィンガー電極の束ね方の中心線をソース中心線ＣＬＳ、複数のドレインフィンガー電極の束ね方の中心線をドレイン中心線ＣＬＤで定義する。   An enlarged view of the vicinity of the multi-finger unit FET cell FET6 in FIG. 1 is expressed as shown in FIG. Here, the center line of how to bundle the plurality of gate finger electrodes is the gate center line CLG, the center line of how to bundle the plurality of source finger electrodes is the source center line CLS, and the center line of how to bundle the plurality of drain finger electrodes is the drain It is defined by the center line CLD.

ここで、複数のゲートフィンガー電極の束ね方の中心線とは、マルチフィンガー単位ＦＥＴにおいて、並列接続される複数のゲートフィンガー電極の数が左右対称になるゲート中心線ＣＬＧを意味する。   Here, the center line in the manner of bundling a plurality of gate finger electrodes means a gate center line CLG in which the number of the plurality of gate finger electrodes connected in parallel is symmetrical in the multi-finger unit FET.

同様に、複数のソースフィンガー電極の束ね方の中心線とは、マルチフィンガー単位ＦＥＴにおいて、並列接続される複数のソースフィンガー電極の数が左右対称になるソース中心線ＣＬＳを意味する。   Similarly, the center line of how to bundle a plurality of source finger electrodes means a source center line CLS in which the number of the plurality of source finger electrodes connected in parallel is symmetrical in the multi-finger unit FET.

同様に、複数のドレインフィンガー電極の束ね方の中心線とは、マルチフィンガー単位ＦＥＴにおいて、並列接続される複数のドレインフィンガー電極の数が左右対称になるドレイン中心線ＣＬＤを意味する。   Similarly, the center line of how to bundle a plurality of drain finger electrodes means a drain center line CLD in which the number of drain finger electrodes connected in parallel in the multi-finger unit FET is symmetrical.

基本技術に係る半導体装置２４ａにおいては、図２に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧ、ソース中心線ＣＬＳは一致しており、ずれは生じていない。また、接続点Ｑ６は、ゲート中心線ＣＬＧ上に配置され、ゲート中心線ＣＬＧに対してずれは生じていない。このため、セル内ループ発振の発振条件を満たす。   In the semiconductor device 24a according to the basic technology, as shown in FIG. 2, the gate center line CLG and the source center line CLS coincide with the drain center line CLD, and no deviation occurs. Further, the connection point Q6 is disposed on the gate center line CLG, and there is no deviation with respect to the gate center line CLG. For this reason, the oscillation condition of the intra-cell loop oscillation is satisfied.

マルチフィンガーＦＥＴセル内のループ発振を抑制するためには、マルチフィンガーＦＥＴセルをさらに２分割し、２分割した１／２セル間にセル間バランス抵抗を入れることで、発振を抑制することができる。しかし、この方法では、チップ面積が大きくなる。   In order to suppress the loop oscillation in the multi-finger FET cell, the multi-finger FET cell can be further divided into two, and the oscillation can be suppressed by inserting a cell-to-cell balance resistance between the ½ cells divided into two. . However, this method increases the chip area.

ここで、図１の基本技術を比較例として、第１〜第１３の実施の形態との関係をまとめて表１に示す。
Here, using the basic technique of FIG. 1 as a comparative example, the relationship with the first to thirteenth embodiments is summarized in Table 1.

表１において、接続点Ｑを、ゲート中心線ＣＬＧ上に配置し、接続点Ｑの一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数と等しい例を“０”で表す。また、接続点Ｑを、ゲート中心線ＣＬＧ上からずらして配置し、接続点Ｑの一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数と異なる例を“１”で表す。   In Table 1, “0” represents an example in which the connection point Q is arranged on the gate center line CLG, and the number of gate fingers connected to one of the connection points Q is equal to the number of gate fingers connected to the other. Further, an example in which the connection point Q is shifted from the gate center line CLG and the number of gate fingers connected to one of the connection points Q is different from the number of gate fingers connected to the other is represented by “1”.

すなわち、接続点Ｑの配置がゲート中心線ＣＬＧ上に一致する配置を“０”で表し、ずらした配置を“１”で表している。   That is, an arrangement in which the arrangement of the connection points Q coincides with the gate center line CLG is represented by “0”, and a shifted arrangement is represented by “1”.

また、表１において、ゲートフィンガー電極１２４の束ね方の中心線ＣＬＧをドレインフィンガー電極１２２の束ね方の中心線ＣＬＤに対して一致させて配置した例を“０”で表し、ずらして配置した例を“１”で表す。   In Table 1, an example in which the center line CLG of how to bundle the gate finger electrodes 124 is aligned with the center line CLD of how to bundle the drain finger electrodes 122 is represented by “0”, and is shifted. Is represented by “1”.

また、表１において、ソースフィンガー電極１２０の束ね方の中心線ＣＬＳをドレインフィンガー電極１２２の束ね方の中心線ＣＬＤに対して一致させて配置した例を“０”で表し、ずらして配置した例を“１”で表す。   Further, in Table 1, an example in which the center line CLS of the source finger electrodes 120 is aligned with the center line CLD of the drain finger electrodes 122 is represented by “0” and is shifted. Is represented by “1”.

さらに、表１において、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧのズレ量ΔＧとソース中心線ＣＬＳのズレ量ΔＳとが同じである例を“０”で表している。尚、“選択枝なし”とあるのは、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧのズレ量ΔＧとソース中心線ＣＬＳのズレ量ΔＳとが、一義的に決まる例を表す。また、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧのズレ量ΔＧとソース中心線ＣＬＳのズレ量ΔＳとが異なる例を“１”で表す。   Further, in Table 1, “0” represents an example in which the deviation amount ΔG of the gate center line CLG and the deviation amount ΔS of the source center line CLS with respect to the drain center line CLD are the same. Note that “no selection branch” represents an example in which the shift amount ΔG of the gate center line CLG and the shift amount ΔS of the source center line CLS with respect to the drain center line CLD are uniquely determined. Further, “1” represents an example in which the deviation amount ΔG of the gate center line CLG with respect to the drain center line CLD is different from the deviation amount ΔS of the source center line CLS.

表１から明らかなように、図１の基本技術は、ズレ量ΔＳとズレ量ΔＧに選択枝が無い例であり、上記の関係が（０００）である。   As is apparent from Table 1, the basic technique of FIG. 1 is an example in which there is no selection branch between the deviation amount ΔS and the deviation amount ΔG, and the above relationship is (000).

また、第１、２、５の実施の形態は、ズレ量ΔＳとズレ量ΔＧに選択枝が無い例であり、それぞれ（００１）、（０１０）、（１００）に対応している。さらに、第３、６、８、１０〜１１の実施の形態は、ズレ量ΔＳとズレ量ΔＧが等しい例であり、（０１１）、（１０１）、（１１０）、（１１１）に対応している。   The first, second, and fifth embodiments are examples in which there is no selection branch between the shift amount ΔS and the shift amount ΔG, and correspond to (001), (010), and (100), respectively. Further, the third, sixth, eighth, and tenth to eleventh embodiments are examples in which the deviation amount ΔS and the deviation amount ΔG are equal, corresponding to (011), (101), (110), and (111). Yes.

また、第４、７、９、１２〜１３の実施の形態は、ズレ量ΔＳとズレ量ΔＧが異なる例であり、それぞれ（０１１）、（１０１）、（１１０）、（１１１）に対応している。   Further, the fourth, seventh, ninth, and 12-13 embodiments are examples in which the deviation amount ΔS and the deviation amount ΔG are different, and correspond to (011), (101), (110), and (111), respectively. ing.

本実施の形態では、ゲート中心線ＣＬＧに対する接続点Ｑの配置、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置の内、少なくともいずれか１つはずらして配置している。   In the present embodiment, at least one of the arrangement of the connection point Q with respect to the gate center line CLG, the arrangement of the gate center line CLG with respect to the drain center line CLD, and the arrangement of the source center line CLS with respect to the drain center line CLD is shifted. Arranged.

[第１の実施の形態]
（平面パターン構成）
第１の実施の形態に係る半導体装置の模式的平面パターン構成は、図３（ａ）に示すように表され、図３（ａ）のＪ部分の拡大図は、図３（ｂ）に示すように表される。 [First embodiment]
(Plane pattern configuration)
A schematic planar pattern configuration of the semiconductor device according to the first embodiment is expressed as shown in FIG. 3A, and an enlarged view of a portion J in FIG. 3A is shown in FIG. It is expressed as follows.

第１の実施の形態に係る半導体装置２４は、図３（ｂ）に示すように、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８と、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８と、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８とを備える。   As shown in FIG. 3B, the semiconductor device 24 according to the first embodiment includes multi-finger unit FET cells FET1, FET2, FET3,..., FET8, and designated gate bus lines GBL1, GBL2, GBL3,. , GBL8 and gate lead lines EBL1, EBL2, EBL3,..., EBL8.

マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８は、基板１１０と、基板１１０の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、基板１１０の第１表面に配置され,ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Ｇ１、Ｇ２、Ｇ３、…、Ｇ８、ソース端子電極Ｓ１１・Ｓ１２、Ｓ２１・Ｓ２２、Ｓ３１・Ｓ３２、…、Ｓ８１・Ｓ８２およびドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８とを備える。   The multi-finger unit FET cells FET1, FET2, FET3,..., FET8 are disposed on the substrate 110 and the first surface of the substrate 110, and each includes a gate finger electrode 124, a source finger electrode 120, and a drain finger electrode 122 having a plurality of fingers. And gate terminal electrodes G1, G2, G3,..., G8, which are arranged on the first surface of the substrate 110 and formed by bundling a plurality of fingers for each of the gate finger electrode 124, the source finger electrode 120 and the drain finger electrode 122. Source terminal electrodes S11, S12, S21, S22, S31, S32,..., S81, S82 and drain terminal electrodes D1, D2, D3,.

指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８は、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲートフィンガー電極１２４を並列接続する。   The designated gate bus lines GBL1, GBL2, GBL3,..., GBL8 connect the gate finger electrodes 124 of the multi-finger unit FET cells FET1, FET2, FET3,.

図３のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図４に示すように表される。図２と同様に、複数のゲートフィンガー電極の束ね方の中心線をゲート中心線ＣＬＧ、複数のソースフィンガー電極の束ね方の中心線をソース中心線ＣＬＳ、複数のドレインフィンガー電極の束ね方の中心線をドレイン中心線ＣＬＤで表す。   An enlarged view of the vicinity of the multi-finger unit FET cell FET6 in FIG. 3 is expressed as shown in FIG. As in FIG. 2, the center line of how to bundle a plurality of gate finger electrodes is the gate center line CLG, the center line of how to bundle the plurality of source finger electrodes is the source center line CLS, and the center of how to bundle the plurality of drain finger electrodes The line is represented by the drain center line CLD.

第１の実施の形態に係る半導体装置２４においては、図４に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧは一致しており、ずれは生じていない。一方、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳは、シフト量ΔＳだけずれが生じている。また、接続点Ｑ６は、ゲート中心線ＣＬＧ上に配置され、ずれは生じていない。   In the semiconductor device 24 according to the first embodiment, as shown in FIG. 4, the gate center line CLG coincides with the drain center line CLD, and no deviation occurs. On the other hand, the source center line CLS is shifted from the drain center line CLD by the shift amount ΔS. Further, the connection point Q6 is arranged on the gate center line CLG, and no deviation occurs.

すなわち、第１の実施の形態に係る半導体装置においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置は一致しており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置も一致しており、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置は、シフト量ΔＳだけずれが生じている。   That is, in the semiconductor device according to the first embodiment, the arrangement of the connection points Q with respect to the gate center line CLG is the same, and the arrangement of the gate center line CLG with respect to the drain center line CLD is also the same. The arrangement of the source center line CLS with respect to the line CLD is shifted by a shift amount ΔS.

ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８は、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８において、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８に接続される。   The gate lead lines EBL1, EBL2, EBL3,..., EBL8 are connected to the designated gate bus lines GBL1, GBL2, GBL3,..., GBL8 at the connection points Q1, Q2, Q3,.

ここで、指定ゲートバスラインＧＢＬ１は、指定ゲートバスラインＧＢＬ１１・ＧＢＬ１２の結合で表され、指定ゲートバスラインＧＢＬ２は、指定ゲートバスラインＧＢＬ２１・ＧＢＬ２２の結合で表され、指定ゲートバスラインＧＢＬ３は、指定ゲートバスラインＧＢＬ３・ＧＢＬ３２の結合で表され、…、指定ゲートバスラインＧＢＬ８は、指定ゲートバスラインＧＢＬ８１・ＧＢＬ８２の結合で表されている。   The designated gate bus line GBL1 is represented by a combination of designated gate bus lines GBL11 and GBL12, the designated gate bus line GBL2 is represented by a combination of designated gate bus lines GBL21 and GBL22, and the designated gate bus line GBL3 is represented by The designated gate bus lines GBL3 and GBL32 are represented by a combination,..., And the designated gate bus lines GBL8 are represented by a combination of designated gate bus lines GBL81 and GBL82.

また、第１の実施の形態に係る半導体装置２４においては、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、ゲート中心線ＣＬＧ上に配置しているため、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数と等しい。このため、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８の各セルにおいて、ゲート端子電極Ｇ１，Ｇ２，…，Ｇ８の接続されたゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８を介して、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８へのゲート給電を均等にすることができる。   In the semiconductor device 24 according to the first embodiment, since the connection points Q1, Q2, Q3,..., Q8 are arranged on the gate center line CLG, the connection points Q1, Q2, Q3,. The number of gate fingers connected to one of Q8 is equal to the number of gate fingers connected to the other. Therefore, in each of the multi-finger unit FET cells FET1, FET2, FET3,..., FET8, the gate lead lines EBL1, EBL2, EBL3,..., EBL8 to which the gate terminal electrodes G1, G2,. Thus, the gate power supply to the designated gate bus lines GBL1, GBL2, GBL3,.

また、第１の実施の形態に係る半導体装置２４においては、図３（ａ）に示すように、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８は、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８とゲート端子電極Ｇ１、Ｇ２、Ｇ３、…、Ｇ８間を接続する。   In the semiconductor device 24 according to the first embodiment, as shown in FIG. 3A, the gate lead-out lines EBL1, EBL2, EBL3,..., EBL8 are designated gate bus lines GBL1, GBL2, GBL3, ..., GBL8 and gate terminal electrodes G1, G2, G3, ..., G8 are connected.

また、第１の実施の形態に係る半導体装置２４は、図３（ａ）に示すように、ソース端子電極Ｓ１１・Ｓ１２、Ｓ２１・Ｓ２２、Ｓ３１・Ｓ３２、…、Ｓ８１・Ｓ８２の下部に配置されたＶＩＡホールＳＣ１１・ＳＣ１２、ＳＣ２１・ＳＣ２２、ＳＣ３１・ＳＣ３２、…、ＳＣ８１・ＳＣ８２と、基板の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１１・Ｓ１２、Ｓ２１・Ｓ２２、Ｓ３１・Ｓ３２、…、Ｓ８１・Ｓ８２に対してＶＩＡホールＳＣ１１・ＳＣ１２、ＳＣ２１・ＳＣ２２、ＳＣ３１・ＳＣ３２、…、ＳＣ８１・ＳＣ８２を介して接続された接地電極（図示省略）とを備える。   Further, as shown in FIG. 3A, the semiconductor device 24 according to the first embodiment is disposed below the source terminal electrodes S11 / S12, S21 / S22, S31 / S32,..., S81 / S82. VIA holes SC11 / SC12, SC21 / SC22, SC31 / SC32,..., SC81 / SC82, and the second surface opposite to the first surface of the substrate, and source terminal electrodes S11 / S12, S21 / S22, S31. S32,..., S81 and S82 are provided with ground electrodes (not shown) connected via VIA holes SC11 and SC12, SC21 and SC22, SC31 and SC32, SC81 and SC82.

また、第１の実施の形態に係る半導体装置２４は、図３（ａ）に示すように、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８を並列接続した構成を備える。   The semiconductor device 24 according to the first embodiment has a configuration in which multi-finger unit FET cells FET1, FET2, FET3,..., FET8 are connected in parallel as shown in FIG.

また、第１の実施の形態に係る半導体装置２４は、図３（ａ）に示すように、互いに隣接するマルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８の指定ゲートバスラインＧＢＬ１・ＧＢＬ２間、ＧＢＬ２・ＧＢＬ３間、ＧＢＬ３・ＧＢＬ４間、…、ＧＢＬ７・ＧＢＬ８間に、セル間バランス抵抗ＲＧ１２、ＲＧ２３、ＲＧ３４、…、ＲＧ７８を備える。   Further, as shown in FIG. 3A, the semiconductor device 24 according to the first embodiment includes the designated gate bus lines GBL1 and GBL2 of the multi-finger unit FET cells FET1, FET2, FET3,. , And between GBL2 and GBL3, between GBL3 and GBL4,..., Between GBL7 and GBL8, intercell balance resistors RG12, RG23, RG34,.

また、第１の実施の形態に係る半導体装置２４において、基板１１０は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板、半絶縁性基板のいずれかを備える。   In the semiconductor device 24 according to the first embodiment, the substrate 110 is a SiC substrate, a GaAs substrate, a GaN substrate, a substrate in which a GaN epitaxial layer is formed on the SiC substrate, and a GaN epitaxial layer is formed on the Si substrate. The substrate includes a substrate having a heterojunction epitaxial layer made of GaN / GaAlN formed on a SiC substrate, a substrate having a GaN epitaxial layer formed on a sapphire substrate, a sapphire substrate, a diamond substrate, or a semi-insulating substrate.

第１の実施の形態に係る半導体装置２４においては、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のソースフィンガーの束ね方を、ドレインフィンガーの束ね方に対してずらしているため、セル内ループ発振の発振条件を満たさなくなり、セル内ループ発振は抑制される。   In the semiconductor device 24 according to the first embodiment, since the method of bundling the source fingers of the multi-finger unit FET cells FET1, FET2, FET3,... The oscillation condition of the inner loop oscillation is not satisfied and the intra-cell loop oscillation is suppressed.

第１の実施の形態に係る半導体装置においては、図３（ａ）に示すように、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８が分割された構成を有するが、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のソースフィンガーの束ね方をドレインフィンガーの束ね方に対してずらしているため、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８を共通電極として構成しても良い。ドレイン端子電極が共通電極として配置される構成では、ソースフィンガーの束ね方をドレインフィンガーの束ね方に対してずらすことで、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８と指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８との接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、セル内ループ発振の定在波の節から外れ、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８は、セル内ループ発振周波数成分にとって負荷となるため、発振条件を満たさなくなり、セル内ループ発振は抑制される。   The semiconductor device according to the first embodiment has a configuration in which the drain terminal electrodes D1, D2, D3,..., D8 are divided as shown in FIG. , FET2, FET3,..., FET8 are bundled in a manner that the source fingers are bundled with respect to the drain fingers, so that the drain terminal electrodes D1, D2, D3,. In the configuration in which the drain terminal electrode is arranged as a common electrode, the gate lead lines EBL1, EBL2, EBL3,..., EBL8 and the designated gate bus line GBL1, The connection points Q1, Q2, Q3,..., Q8 with GBL2, GBL3,..., GBL8 are out of the standing wave node of the intra-cell loop oscillation, and the designated gate bus lines GBL1, GBL2, GBL3,. Since it becomes a load for the intra-cell loop oscillation frequency component, the oscillation condition is not satisfied, and the intra-cell loop oscillation is suppressed.

（素子構造）
第１の実施の形態に係る半導体装置２４の素子構造であって、図３（ｂ）のＩ−Ｉ線に沿う模式的断面構造例１〜４は、それぞれ図５〜図８に示すように表される。 (Element structure)
FIG. 5B is an element structure of the semiconductor device 24 according to the first embodiment, and schematic cross-sectional structure examples 1 to 4 along the line I-I in FIG. expressed.

第１の実施の形態に係る半導体装置２４は、基板１１０と、基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１１６が形成されている。 The semiconductor device 24 according to the first embodiment includes a substrate 110, a nitride-based compound semiconductor layer 112 disposed on the substrate 110, and an aluminum gallium nitride layer disposed on the nitride-based compound semiconductor layer 112 ( Al x Ga 1-x N) (0.1 ≦ x ≦ 1) 118 and source fingers disposed on the aluminum gallium nitride layer (Al x Ga 1-x N) (0.1 ≦ x ≦ 1) 118 An electrode 120, a gate finger electrode 124, and a drain finger electrode 122 are provided. A two-dimensional electron gas (2DEG) layer is formed at the interface between the nitride-based compound semiconductor layer 112 and the aluminum gallium nitride layer (Al x Ga 1-x N) (0.1 ≦ x ≦ 1) 118. 116 is formed.

基板１１０は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板、半絶縁性基板のいずれかを備えていてもよい。
―構造例１―
図３（ｂ）のＩ−Ｉ線に沿う模式的断面構成として、第１の実施の形態に係る半導体装置２４のＦＥＴセルの構造例１は、図５に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ）層１１６が形成されている。図５に示す第１の実施の形態に係る構造例１では、ヘテロ接合電界効果トランジスタ（ＨＦＥＴ：Hetero-junction Field Effect Transistor）若しくは高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。
―構造例２―
図３（ｂ）のＩ−Ｉ線に沿う模式的断面構成として、第１の実施の形態に係る半導体装置２４のＦＥＴセルの構造例２は、図６に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたソース領域１２６およびドレイン領域１２８と、ソース領域１２６上に配置されたソースフィンガー電極１２０、窒化物系化合物半導体層１１２上に配置されたゲートフィンガー電極１２４およびドレイン領域１２８上に配置されたドレインフィンガー電極１２２とを備える。窒化物系化合物半導体層１１２とゲートフィンガー電極１２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。図６に示す第１の実施の形態に係る構造例２では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が示されている。
―構造例３―
図３（ｂ）のＩ−Ｉ線に沿う模式的断面構成として、第１の実施の形態に係る半導体装置２４のＦＥＴセルの構造例３は、図７に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０およびドレインフィンガー電極１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上のリセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図７に示す第１の実施の形態に係る構造例３では、ＨＦＥＴ若しくはＨＥＭＴが示されている。
―構造例４―
図３（ｂ）のＩ−Ｉ線に沿う模式的断面構成として、第１の実施の形態に係る半導体装置２４のＦＥＴセルの構造例４は、図８に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０およびドレインフィンガー電極１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上の２段リセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図８に示す第１の実施の形態に係る構造例４では、ＨＦＥＴ若しくはＨＥＭＴが示されている。 The substrate 110 includes a SiC substrate, a GaAs substrate, a GaN substrate, a substrate in which a GaN epitaxial layer is formed on the SiC substrate, a substrate in which a GaN epitaxial layer is formed on the Si substrate, and a heterojunction epitaxial layer made of GaN / GaAlN on the SiC substrate. The substrate may be any one of a substrate on which a GaN epitaxial layer is formed on a sapphire substrate, a sapphire substrate, a diamond substrate, or a semi-insulating substrate.
―Structure Example 1―
As a schematic cross-sectional configuration along the line II in FIG. 3B, the structure example 1 of the FET cell of the semiconductor device 24 according to the first embodiment includes a semi-insulating substrate 110 as shown in FIG. A nitride compound semiconductor layer 112 disposed on the semi-insulating substrate 110, and an aluminum gallium nitride layer (Al x Ga 1-x N) (0.1) disposed on the nitride compound semiconductor layer 112 ≦ x ≦ 1) 118 and the source finger electrode 120, the gate finger electrode 124, and the drain finger electrode 122 arranged on the aluminum gallium nitride layer (Al x Ga 1-x N) (0.1 ≦ x ≦ 1) 118. With. A two-dimensional electron gas (2DEG) layer 116 is formed at the interface between the nitride-based compound semiconductor layer 112 and the aluminum gallium nitride layer (Al x Ga 1 -xN) (0.1 ≦ x ≦ 1) 118. Yes. In Structural Example 1 according to the first embodiment shown in FIG. 5, a heterojunction field effect transistor (HFET) or a high electron mobility transistor (HEMT) is shown. Yes.
-Structural example 2-
As a schematic cross-sectional configuration along the line II in FIG. 3B, the structure example 2 of the FET cell of the semiconductor device 24 according to the first embodiment includes a semi-insulating substrate 110 as shown in FIG. A nitride compound semiconductor layer 112 disposed on the semi-insulating substrate 110, a source region 126 and a drain region 128 disposed on the nitride compound semiconductor layer 112, and a source region 126. A source finger electrode 120; a gate finger electrode 124 disposed on the nitride-based compound semiconductor layer 112; and a drain finger electrode 122 disposed on the drain region 128. A Schottky contact is formed at the interface between the nitride-based compound semiconductor layer 112 and the gate finger electrode 124. In Structural Example 2 according to the first embodiment shown in FIG. 6, a metal-semiconductor field effect transistor (MESFET) is shown.
―Structure Example 3―
As a schematic cross-sectional configuration along the line II in FIG. 3B, the structure example 3 of the FET cell of the semiconductor device 24 according to the first embodiment includes a semi-insulating substrate 110 as shown in FIG. A nitride compound semiconductor layer 112 disposed on the semi-insulating substrate 110, and an aluminum gallium nitride layer (Al x Ga 1-x N) (0.1) disposed on the nitride compound semiconductor layer 112 ≦ x ≦ 1) 118, source finger electrode 120 and drain finger electrode 122 disposed on aluminum gallium nitride layer (Al x Ga 1-x N) (0.1 ≦ x ≦ 1) 118, and aluminum gallium nitride And a gate finger electrode 124 disposed in a recess portion on the layer (Al x Ga 1-x N) (0.1 ≦ x ≦ 1) 118. A 2DEG layer 116 is formed at the interface between the nitride-based compound semiconductor layer 112 and the aluminum gallium nitride layer (Al x Ga 1-x N) (0.1 ≦ x ≦ 1) 118. In Structural Example 3 according to the first embodiment shown in FIG. 7, an HFET or HEMT is shown.
-Structural example 4-
As a schematic cross-sectional configuration taken along line II in FIG. 3B, the structure example 4 of the FET cell of the semiconductor device 24 according to the first embodiment includes a semi-insulating substrate 110 as shown in FIG. A nitride compound semiconductor layer 112 disposed on the semi-insulating substrate 110, and an aluminum gallium nitride layer (Al x Ga 1-x N) (0.1) disposed on the nitride compound semiconductor layer 112 ≦ x ≦ 1) 118, source finger electrode 120 and drain finger electrode 122 disposed on aluminum gallium nitride layer (Al x Ga 1-x N) (0.1 ≦ x ≦ 1) 118, and aluminum gallium nitride And a gate finger electrode 124 disposed in a two-stage recess portion on the layer (Al x Ga 1-x N) (0.1 ≦ x ≦ 1) 118. A 2DEG layer 116 is formed at the interface between the nitride-based compound semiconductor layer 112 and the aluminum gallium nitride layer (Al x Ga 1-x N) (0.1 ≦ x ≦ 1) 118. In Structural Example 4 according to the first embodiment shown in FIG. 8, an HFET or a HEMT is shown.

また、第１の実施の形態に係る上記の構造例１〜４においては、活性領域以外の窒化物系化合物半導体層１１２を電気的に不活性な素子分離領域として用いている。ここで、活性領域とは、ソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２の直下の２ＤＥＧ層１１６、ソースフィンガー電極１２０とゲートフィンガー電極１２４間およびドレインフィンガー電極１２２とゲートフィンガー電極１２４間の２ＤＥＧ層１１６からなる。   In the structural examples 1 to 4 according to the first embodiment, the nitride compound semiconductor layer 112 other than the active region is used as an electrically inactive element isolation region. Here, the active region refers to the 2DEG layer 116 immediately below the source finger electrode 120, the gate finger electrode 124, and the drain finger electrode 122, between the source finger electrode 120 and the gate finger electrode 124, and between the drain finger electrode 122 and the gate finger electrode 124. 2 DEG layer 116.

素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８および窒化物系化合物半導体層１１２の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０14（ｉｏｎｓ／ｃｍ2）であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶである。 As another method for forming the element isolation region, the aluminum gallium nitride layer (Al x Ga 1-x N) (0.1 ≦ x ≦ 1) 118 and the nitride-based compound semiconductor layer 112 are partially formed in the depth direction. It can also be formed by ion implantation. As the ion species, for example, nitrogen (N), argon (Ar), or the like can be applied. The dose accompanying ion implantation is, for example, about 1 × 10 14 (ions / cm 2 ), and the acceleration energy is, for example, about 100 keV to 200 keV.

素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層（図示省略）が形成されている。この絶縁層としては、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によって堆積された窒化膜、アルミナ（Ａｌ2Ｏ3）膜、酸化膜（ＳｉＯ2）、酸窒化膜（ＳｉＯＮ）などで形成することができる。 A passivation insulating layer (not shown) is formed on the element isolation region and the device surface. As this insulating layer, for example, a nitride film, an alumina (Al 2 O 3 ) film, an oxide film (SiO 2 ), an oxynitride film (SiON) or the like deposited by PECVD (Plasma Enhanced Chemical Vapor Deposition) method is formed. be able to.

ソースフィンガー電極１２０およびドレインフィンガー電極１２２は、例えば、Ｔｉ／Ａｌなどで形成される。ゲートフィンガー電極１２４は、例えばＮｉ／Ａｕなどで形成することができる。   The source finger electrode 120 and the drain finger electrode 122 are made of, for example, Ti / Al. The gate finger electrode 124 can be formed of, for example, Ni / Au.

なお、第１の実施の形態に係る半導体装置２４において、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のパターン長は、マイクロ波／ミリ波／サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、パターン長は、マイクロ波帯においては、約１００μｍであり、ミリ波帯においては、約２５μｍ〜５０μｍである。   In the semiconductor device 24 according to the first embodiment, the longitudinal pattern lengths of the gate finger electrode 124, the source finger electrode 120, and the drain finger electrode 122 are high in operating frequency such as microwave / millimeter wave / submillimeter wave. As it becomes, it is set shorter. For example, the pattern length is about 100 μm in the microwave band and about 25 μm to 50 μm in the millimeter wave band.

また、ソースフィンガー電極１２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の幅は、例えば、約１００μｍ程度である。また、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８の幅は、例えば、約１００μｍ程度である。また、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の形成幅は、例えば、約１０μｍ〜４０μｍ程度である。
（セル内ループ発振）
第１の実施の形態に係る半導体装置において、セル内ループ発振を説明する模式的回路構成は、図９（ａ）に示すように表され、セル内ループ発振の抑制効果を説明する模式的回路構成は、図９（ｂ）に示すように表される。 Further, the width of the source finger electrode 120 is, for example, about 40 μm, and the width of the source terminal electrodes S11, S12, S21, S22,..., S101, S102 is, for example, about 100 μm. The drain terminal electrodes D1, D2, D3,..., D8 have a width of about 100 μm, for example. Further, the formation width of the VIA holes SC11, SC12, SC21, SC22,..., SC101, SC102 is, for example, about 10 μm to 40 μm.
(In-cell loop oscillation)
In the semiconductor device according to the first embodiment, the schematic circuit configuration for explaining the intra-cell loop oscillation is expressed as shown in FIG. 9A, and the schematic circuit for explaining the suppression effect of the intra-cell loop oscillation. The configuration is expressed as shown in FIG.

マルチフィンガー単位ＦＥＴセルは、図９（ａ）および図９（ｂ）に示すように、１／２ＦＥＴセルＡ０１・Ａ０２で表されている。図９（ａ）および図９（ｂ）に示すように、セル内ループＬＰ１は、対となる１／２ＦＥＴセルＡ０１・Ａ０２と、１／２ＦＥＴセルＡ０１・Ａ０２のゲートを接続する指定ゲートバスラインＧＢＬ１と、１／２ＦＥＴセルＡ０１・Ａ０２のドレインを接続する指定ドレインバスラインＤＢＬ１とを備える。   The multi-finger unit FET cell is represented by ½ FET cells A01 and A02 as shown in FIGS. 9A and 9B. As shown in FIG. 9A and FIG. 9B, the intra-cell loop LP1 is a designated gate bus line that connects the gates of the paired 1 / 2FET cells A01 and A02 and the 1 / 2FET cells A01 and A02. GBL1 and a designated drain bus line DBL1 that connects the drains of the 1 / 2FET cells A01 and A02 are provided.

図９（ａ）の例では、１／２ＦＥＴセルＡ０１・Ａ０２からなるセル内ループＬＰ１の中心線ＣＬ上にゲート引き出しラインＥＢＬＧ１およびドレイン引き出しラインＥＢＬＤ１が配置され、中心線ＣＬとセル内ループＬＰ１との交差点Ｐは、ゲート引き出しラインＥＢＬＧ１と指定ゲートバスラインＧＢＬ１との接続点Ｑ１に一致している。   In the example of FIG. 9A, the gate lead-out line EBLG1 and the drain lead-out line EBLD1 are arranged on the center line CL of the in-cell loop LP1 composed of 1/2 FET cells A01 and A02, and the center line CL and the in-cell loop LP1 The intersection P coincides with a connection point Q1 between the gate lead line EBLG1 and the designated gate bus line GBL1.

一方、図９（ｂ）の例では、１／２ＦＥＴセルＡ０１・Ａ０２からなるセル内ループＬＰ１の中心線ＣＬ上にドレイン引き出しラインＥＢＬＤ１が配置され、ゲート引き出しラインＥＢＬＧ１と指定ゲートバスラインＧＢＬ１との接続点Ｑ１は、セル内ループＬＰ１上、中心線ＣＬとセル内ループＬＰ１との交差点Ｐから１／２ＦＥＴセルＡ０１方向にずらした位置に配置されている。   On the other hand, in the example of FIG. 9B, the drain lead line EBLD1 is arranged on the center line CL of the in-cell loop LP1 composed of 1/2 FET cells A01 and A02, and the gate lead line EBLG1 and the designated gate bus line GBL1 The connection point Q1 is arranged on the intra-cell loop LP1 at a position shifted from the intersection P between the center line CL and the intra-cell loop LP1 in the direction of the ½ FET cell A01.

図９（ａ）の例では、セル内ループＬＰ１は、発振ループを構成し、１／２ＦＥＴセルＡ０１・Ａ０２からなるセル内ループＬＰ１の中心線ＣＬとセル内ループＬＰ１との交差点Ｐ上では定在波の節となり、その交差点Ｐから見た外側は全反射と見えるので、その交差点Ｐに接続されたゲート引き出しラインＥＢＬＧ１は、セル内ループ発振にとって負荷とはならない。すなわち、セル内ループ発振が発生する。   In the example of FIG. 9A, the intra-cell loop LP1 constitutes an oscillation loop, and is fixed on the intersection P between the center line CL of the intra-cell loop LP1 composed of 1/2 FET cells A01 and A02 and the intra-cell loop LP1. Since the outside viewed from the intersection P is seen as total reflection, the gate lead-out line EBLG1 connected to the intersection P does not become a load for the intra-cell loop oscillation. That is, intra-cell loop oscillation occurs.

一方、図９（ｂ）に示すように、１／２ＦＥＴセルＡ０１・Ａ０２からなるセル内ループＬＰ１の中心線ＣＬとセル内ループＬＰ１との交差点Ｐから外れた接続点Ｑ１に接続されたゲート引き出しラインＥＢＬＧ１は、セル内ループ発振にとって負荷となるため、発振条件を満たさなくなり、セル内ループ発振は抑制される。   On the other hand, as shown in FIG. 9B, the gate lead connected to the connection point Q1 deviated from the intersection P between the center line CL of the intra-cell loop LP1 composed of the 1/2 FET cells A01 and A02 and the intra-cell loop LP1. Since the line EBLG1 becomes a load for the intra-cell loop oscillation, the oscillation condition is not satisfied, and the intra-cell loop oscillation is suppressed.

第１の実施の形態に係る半導体装置によれば、線対称となるＦＥＴ単位を持つループがセル内に構成されないため、バランス抵抗を用いることなくＦＥＴセル内のループ発振を抑制させることができる。   According to the semiconductor device according to the first embodiment, since a loop having a line-symmetric FET unit is not formed in the cell, loop oscillation in the FET cell can be suppressed without using a balance resistor.

第１の実施の形態に係る半導体装置によれば、主に、マイクロ波帯の高周波用半導体装置において、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。   According to the semiconductor device according to the first embodiment, it is possible to suppress the loop oscillation in the multi-finger FET cell and the increase in the chip area mainly in the microwave high-frequency semiconductor device. .

[第２の実施の形態]
（平面パターン構成）
第２の実施の形態に係る半導体装置２４の模式的平面パターン構成は、図１０に示すように表され、図１０のＪ部分の拡大図は、図３（ｂ）と同様に表される。 [Second Embodiment]
(Plane pattern configuration)
A schematic planar pattern configuration of the semiconductor device 24 according to the second embodiment is expressed as shown in FIG. 10, and an enlarged view of a portion J in FIG. 10 is expressed similarly to FIG.

図１０のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図１１に示すように表される。図２と同様に、複数のゲートフィンガー電極の束ね方の中心線をゲート中心線ＣＬＧ、複数のソースフィンガー電極の束ね方の中心線をソース中心線ＣＬＳ、複数のドレインフィンガー電極の束ね方の中心線をドレイン中心線ＣＬＤで表す。   An enlarged view of the vicinity of the multi-finger unit FET cell FET6 in FIG. 10 is expressed as shown in FIG. As in FIG. 2, the center line of how to bundle a plurality of gate finger electrodes is the gate center line CLG, the center line of how to bundle the plurality of source finger electrodes is the source center line CLS, and the center of how to bundle the plurality of drain finger electrodes The line is represented by the drain center line CLD.

第２の実施の形態に係る半導体装置２４においては、図１１に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧはΔＧだけシフトしており、ずれが生じている。一方、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳは、ずれは生じていない。また、接続点Ｑ６は、ゲート中心線ＣＬＧ上に配置され、ずれは生じていない。   In the semiconductor device 24 according to the second embodiment, the gate center line CLG is shifted by ΔG with respect to the drain center line CLD, as shown in FIG. On the other hand, the source center line CLS is not shifted from the drain center line CLD. Further, the connection point Q6 is arranged on the gate center line CLG, and no deviation occurs.

すなわち、第２の実施の形態に係る半導体装置においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置は一致しており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ΔＧだけずれが生じており、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置は、ずれが生じていない。   That is, in the semiconductor device according to the second embodiment, the arrangement of the connection points Q with respect to the gate center line CLG is the same, and the arrangement of the gate center line CLG with respect to the drain center line CLD is shifted by ΔG. In addition, the arrangement of the source center line CLS with respect to the drain center line CLD is not shifted.

また、第２の実施の形態に係る半導体装置２４においては、図１０に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、ゲート中心線ＣＬＧ上に配置している。したがって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数と等しい。このため、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８の各セルにおいて、ゲート端子電極Ｇ１，Ｇ２，…，Ｇ８の接続されたゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８を介して、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８へのゲート給電を均等にすることができる。   Further, in the semiconductor device 24 according to the second embodiment, as shown in FIG. 10, the connection points Q1, Q2, Q3,..., Q8 are arranged on the gate center line CLG. Therefore, the number of gate fingers connected to one of the connection points Q1, Q2, Q3,..., Q8 is equal to the number of gate fingers connected to the other. Therefore, in each of the multi-finger unit FET cells FET1, FET2, FET3,..., FET8, the gate lead lines EBL1, EBL2, EBL3,..., EBL8 to which the gate terminal electrodes G1, G2,. Thus, the gate power supply to the designated gate bus lines GBL1, GBL2, GBL3,.

また、第２の実施の形態に係る半導体装置２４は、図１０に示すように、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８を並列接続した構成を備える。   Further, the semiconductor device 24 according to the second embodiment has a configuration in which multi-finger unit FET cells FET1, FET2, FET3,..., FET8 are connected in parallel as shown in FIG.

その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。   The other configuration is the same as that of the first embodiment, and a duplicate description is omitted.

尚、第２の実施の形態に係る半導体装置２４においても、基本的な素子構成は、第１の実施の形態と同様であり、例えば、図５〜図８に示された第１の実施の形態に係る構成例１〜４を適用可能である。   In the semiconductor device 24 according to the second embodiment, the basic element configuration is the same as that of the first embodiment. For example, the first embodiment shown in FIGS. The structural examples 1-4 which concern on a form are applicable.

第２の実施の形態に係る半導体装置２４においては、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲートフィンガーの束ね方を、ドレインフィンガーの束ね方に対してずらしているため、セル内ループ発振の発振条件を満たさなくなり、セル内ループ発振は抑制される。   In the semiconductor device 24 according to the second embodiment, since the gate fingers of the multi-finger unit FET cells FET1, FET2, FET3,..., FET8 are shifted with respect to the drain fingers, The oscillation condition of the inner loop oscillation is not satisfied and the intra-cell loop oscillation is suppressed.

第２の実施の形態に係る半導体装置によれば、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲートフィンガーの束ね方を、ドレインフィンガーの束ね方に対してずらしているが、この構成は、ドレイン端子電極がＤ１、Ｄ２，Ｄ３，…、Ｄ８と分割されていることによって、実現可能な構成である。もしも、ドレイン端子電極が共通電極として配置される構成では、ゲートフィンガー電極の束ね方を、ドレインフィンガー電極の束ね方に対してずらしても、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８と指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８との接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、セル内ループ発振の定在波の節となり、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８は、セル内ループ発振周波数成分にとって負荷とはならず、発振条件を満足するからである。   According to the semiconductor device according to the second embodiment, the way of bundling the gate fingers of the multi-finger unit FET cells FET1, FET2, FET3,..., FET8 is shifted with respect to the way of bundling the drain fingers. The configuration can be realized by dividing the drain terminal electrode into D1, D2, D3,..., D8. If the drain terminal electrode is arranged as a common electrode, the gate lead lines are designated as EBL1, EBL2, EBL3,..., EBL8 even if the gate finger electrode is bundled with respect to the drain finger electrode. Connection points Q1, Q2, Q3,..., Q8 to the gate bus lines GBL1, GBL2, GBL3,..., GBL8 become nodes of standing waves of the intra-cell loop oscillation, and the designated gate bus lines GBL1, GBL2, GBL3,. This is because GBL8 does not become a load for the intra-cell loop oscillation frequency component and satisfies the oscillation condition.

第２の実施の形態に係る半導体装置によれば、線対称となるＦＥＴ単位を持つループがチップ内に構成されないため、ＦＥＴセル内のループ発振を抑制させることができる。   According to the semiconductor device according to the second embodiment, since a loop having a line-symmetrical FET unit is not formed in the chip, loop oscillation in the FET cell can be suppressed.

第２の実施の形態に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。   According to the semiconductor device according to the second embodiment, it is possible to suppress the loop oscillation in the multi-finger FET cell and to suppress the increase of the chip area.

[第３の実施の形態]
（平面パターン構成）
第３の実施の形態に係る半導体装置２４の模式的平面パターン構成は、図１２に示すように表され、図１２のＪ部分の拡大図は、図３（ｂ）と同様に表される。 [Third embodiment]
(Plane pattern configuration)
A schematic planar pattern configuration of the semiconductor device 24 according to the third embodiment is expressed as shown in FIG. 12, and an enlarged view of a portion J in FIG. 12 is expressed similarly to FIG.

図１２のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図１４に示すように表される。図２と同様に、複数のゲートフィンガー電極の束ね方の中心線をゲート中心線ＣＬＧ、複数のソースフィンガー電極の束ね方の中心線をソース中心線ＣＬＳ、複数のドレインフィンガー電極の束ね方の中心線をドレイン中心線ＣＬＤで表す。   An enlarged view of the vicinity of the multi-finger unit FET cell FET6 in FIG. 12 is expressed as shown in FIG. As in FIG. 2, the center line of how to bundle a plurality of gate finger electrodes is the gate center line CLG, the center line of how to bundle the plurality of source finger electrodes is the source center line CLS, and the center of how to bundle the plurality of drain finger electrodes The line is represented by the drain center line CLD.

第３の実施の形態に係る半導体装置２４においては、図１４に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧはΔＧだけシフトしており、ずれが生じている。同様に、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳは、ΔＳ（＝ΔＧ）だけシフトしており、ずれが生じている。また、接続点Ｑ６は、ゲート中心線ＣＬＧ上に配置され、ずれは生じていない。   In the semiconductor device 24 according to the third embodiment, the gate center line CLG is shifted by ΔG with respect to the drain center line CLD, as shown in FIG. Similarly, the source center line CLS is shifted by ΔS (= ΔG) with respect to the drain center line CLD, resulting in a shift. Further, the connection point Q6 is arranged on the gate center line CLG, and no deviation occurs.

すなわち、第３の実施の形態に係る半導体装置においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置は一致しており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ΔＧだけずれが生じており、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置は、ΔＳ（＝ΔＧ）だけずれが生じている。   That is, in the semiconductor device according to the third embodiment, the arrangement of the connection points Q with respect to the gate center line CLG is the same, and the arrangement of the gate center line CLG with respect to the drain center line CLD is shifted by ΔG. The arrangement of the source center line CLS with respect to the drain center line CLD is shifted by ΔS (= ΔG).

また、第３の実施の形態に係る半導体装置２４においては、図１２に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、ゲート中心線ＣＬＧ上に配置している。したがって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数と等しい。このため、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８の各セルにおいて、ゲート端子電極Ｇ１，Ｇ２，…，Ｇ８の接続されたゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８を介して、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８へのゲート給電を均等にすることができる。   In the semiconductor device 24 according to the third embodiment, as shown in FIG. 12, the connection points Q1, Q2, Q3,..., Q8 are arranged on the gate center line CLG. Therefore, the number of gate fingers connected to one of the connection points Q1, Q2, Q3,..., Q8 is equal to the number of gate fingers connected to the other. For this reason, in each cell of the multi-finger unit FET cells FET1, FET2, FET3,..., FET8, the gate lead lines EBL1, EBL2, EBL3,. Thus, the gate power supply to the designated gate bus lines GBL1, GBL2, GBL3,.

さらに、第３の実施の形態に係る半導体装置２４は、表１において、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレインフィンガー電極１２２の束ね方に対して、ゲートフィンガー電極１２４の束ね方のズレ量とソースフィンガー電極１２０の束ね方のズレ量が同じである例“０”に対応している。すなわち、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧのズレ量とソース中心線ＣＬＳのズレ量が同じである例“０”に対応している。   Further, in the semiconductor device 24 according to the third embodiment, the gate finger electrode 124 of the multi-finger unit FET cells FET1, FET2, FET3,... This corresponds to an example “0” in which the amount of misalignment and the amount of misalignment of the source finger electrodes 120 are the same. That is, it corresponds to an example “0” in which the shift amount of the gate center line CLG and the shift amount of the source center line CLS are the same with respect to the drain center line CLD of the multi-finger unit FET cells FET1, FET2, FET3,. doing.

その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。   The other configuration is the same as that of the first embodiment, and a duplicate description is omitted.

尚、第３の実施の形態に係る半導体装置２４においても、基本的な素子構成は、第１の実施の形態と同様であり、例えば、図５〜図８に示された第１の実施の形態に係る構成例１〜４を適用可能である。   Note that the basic element configuration of the semiconductor device 24 according to the third embodiment is the same as that of the first embodiment. For example, the first embodiment shown in FIGS. The structural examples 1-4 which concern on a form are applicable.

第３の実施の形態に係る半導体装置２４においては、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲート中心線ＣＬＧおよびソース中心線ＣＬＳを、ドレイン中心線ＣＬＤに対してずらしているため、セル内ループ発振の発振条件を満たさなくなり、セル内ループ発振は抑制される。   In the semiconductor device 24 according to the third embodiment, the gate center line CLG and the source center line CLS of the multi-finger unit FET cells FET1, FET2, FET3,..., FET8 are shifted from the drain center line CLD. Therefore, the oscillation condition for the intra-cell loop oscillation is not satisfied, and the intra-cell loop oscillation is suppressed.

第３の実施の形態に係る半導体装置において、特定のＦＥＴセルＦＥＴ（ｎ）に着目して、セル内ループ発振の抑制効果を説明する模式的回路構成は、図１３に示すように表される。   In the semiconductor device according to the third embodiment, a schematic circuit configuration for explaining the effect of suppressing the intra-cell loop oscillation by focusing on a specific FET cell FET (n) is expressed as shown in FIG. .

ドレイン端子電極Ｄｎに接続されるドレインフィンガー電極の束に着目すると、このドレインフィンガー電極の束の中で構成可能なセル内ループ（閉ループ）は、ＬＰｎで表される。このため、ゲート端子電極Ｇｎに接続されたゲート引き出しラインＥＢＬｎと指定ゲートバスラインＧＢＬｎとの接続点Ｑｎは、中心線ＣＬを外れ、セル内ループ発振の定在波の節からずれている。したがって、中心線ＣＬを外れた接続点Ｑｎに接続された指定ゲートバスラインＧＢＬｎは、セル内ループ発振周波数成分にとって負荷となるため、発振条件を満たさなくなり、セル内ループ発振は抑制される。   Focusing on a bundle of drain finger electrodes connected to the drain terminal electrode Dn, an in-cell loop (closed loop) that can be configured in the bundle of drain finger electrodes is represented by LPn. For this reason, the connection point Qn between the gate lead line EBLn connected to the gate terminal electrode Gn and the designated gate bus line GBLn deviates from the center line CL and deviates from the node of the standing wave of the intra-cell loop oscillation. Therefore, the designated gate bus line GBLn connected to the connection point Qn outside the center line CL becomes a load for the intra-cell loop oscillation frequency component, so that the oscillation condition is not satisfied and the intra-cell loop oscillation is suppressed.

第３の実施の形態に係る半導体装置によれば、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲート中心線ＣＬＧを、ドレイン中心線ＣＬＤに対してずらしているが、この構成は、ドレイン端子電極がＤ１、Ｄ２，Ｄ３，…、Ｄ８と分割されていることによって、実現可能な構成である。もしも、ドレイン端子電極が共通電極として配置される構成では、ゲート中心線ＣＬＧを、ドレイン中心線ＣＬＤに対してずらしても、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、セル内ループ発振の定在波の節となり、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８は、セル内ループ発振周波数成分にとって負荷とはならず、発振条件を満足するからである。   According to the semiconductor device according to the third embodiment, the gate center line CLG of the multi-finger unit FET cells FET1, FET2, FET3,..., FET8 is shifted with respect to the drain centerline CLD. The drain terminal electrode is divided into D1, D2, D3,..., D8. If the drain terminal electrode is arranged as a common electrode, even if the gate center line CLG is shifted with respect to the drain center line CLD, the connection points Q1, Q2, Q3,. This is because the designated gate bus lines GBL 1, GBL 2, GBL 3,..., GBL 8 are not a load for the intra-cell loop oscillation frequency component and satisfy the oscillation condition.

第３の実施の形態に係る半導体装置によれば、線対称となるＦＥＴ単位を持つループがチップ内に構成されないため、ＦＥＴセル内のループ発振を抑制させることができる。   According to the semiconductor device according to the third embodiment, since a loop having line-symmetrical FET units is not formed in the chip, loop oscillation in the FET cell can be suppressed.

第３の実施の形態に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。   According to the semiconductor device according to the third embodiment, it is possible to suppress the loop oscillation in the multi-finger FET cell and to suppress the increase in the chip area.

[第４の実施の形態]
第４の実施の形態に係る半導体装置の模式的平面パターン構成は、図１５に示すように表され、図１５のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図１６に示すように表される。 [Fourth embodiment]
A schematic planar pattern configuration of the semiconductor device according to the fourth embodiment is expressed as shown in FIG. 15, and an enlarged view of the vicinity of the multi-finger unit FET cell FET6 in FIG. 15 is expressed as shown in FIG. The

第４の実施の形態に係る半導体装置２４においては、図１６に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧはズレ量ΔＧだけシフトしており、ずれが生じている。同様に、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳは、ズレ量ΔＳだけシフトしており、ずれが生じている。さらに、ズレ量ΔＧとズレ量ΔＳは異なる。   In the semiconductor device 24 according to the fourth embodiment, as shown in FIG. 16, the gate center line CLG is shifted by a shift amount ΔG with respect to the drain center line CLD. Similarly, the source center line CLS is shifted by a shift amount ΔS with respect to the drain center line CLD, and a deviation occurs. Further, the deviation amount ΔG and the deviation amount ΔS are different.

また、接続点Ｑ６は、ゲート中心線ＣＬＧ上に配置され、ずれは生じていない。   Further, the connection point Q6 is arranged on the gate center line CLG, and no deviation occurs.

すなわち、第４の実施の形態に係る半導体装置２４においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置は一致しており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ズレ量ΔＧだけずれが生じており、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置は、ズレ量ΔＳだけずれが生じており、しかも、ズレ量ΔＧとズレ量ΔＳとが異なる。   That is, in the semiconductor device 24 according to the fourth embodiment, the arrangement of the connection points Q with respect to the gate center line CLG is the same, and the arrangement of the gate center line CLG with respect to the drain center line CLD is shifted by a deviation amount ΔG. And the arrangement of the source center line CLS with respect to the drain center line CLD is shifted by a shift amount ΔS, and the shift amount ΔG and the shift amount ΔS are different.

第４の実施の形態に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧのズレ量ΔＧは、第３の実施の形態に比べて、シフト方向が同じく左方向で、シフト量が２倍である。   In the semiconductor device 24 according to the fourth embodiment, the shift amount ΔG of the gate center line CLG with respect to the drain center line CLD is the same in the left direction and the shift amount as compared with the third embodiment. 2 times.

また、第４の実施の形態に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳのズレ量ΔＳは、第３の実施の形態と同様に、シフト方向が同じく左方向で、シフト量が等しい。   Further, in the semiconductor device 24 according to the fourth embodiment, the shift amount ΔS of the source center line CLS with respect to the drain center line CLD is the same as the shift direction in the left direction, as in the third embodiment. The amount is equal.

また、第４の実施の形態に係る半導体装置２４においては、図１５に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、ゲート中心線ＣＬＧ上に配置している。したがって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数と等しい。このため、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８の各セルにおいて、ゲート端子電極Ｇ１，Ｇ２，…，Ｇ８の接続されたゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８を介して、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８へのゲート給電を均等にすることができる。   In the semiconductor device 24 according to the fourth embodiment, as shown in FIG. 15, the connection points Q1, Q2, Q3,..., Q8 are arranged on the gate center line CLG. Therefore, the number of gate fingers connected to one of the connection points Q1, Q2, Q3,..., Q8 is equal to the number of gate fingers connected to the other. Therefore, in each of the multi-finger unit FET cells FET1, FET2, FET3,..., FET8, the gate lead lines EBL1, EBL2, EBL3,..., EBL8 to which the gate terminal electrodes G1, G2,. Thus, the gate power supply to the designated gate bus lines GBL1, GBL2, GBL3,.

さらに、第４の実施の形態に係る半導体装置２４は、表１において、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレインフィンガー電極１２２の束ね方に対して、ゲートフィンガー電極１２４の束ね方のズレ量とソースフィンガー電極１２０の束ね方のズレ量が異なる例“１”に対応している。すなわち、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧのズレ量ΔＧとソース中心線ＣＬＳのズレ量ΔＳが異なる例“１”に対応している。   Further, in the semiconductor device 24 according to the fourth embodiment, the gate finger electrode 124 of the multi-finger unit FET cells FET1, FET2, FET3,... This corresponds to an example “1” in which the amount of misalignment differs from the amount of misalignment of the source finger electrodes 120. That is, it corresponds to the example “1” in which the deviation amount ΔG of the gate center line CLG and the deviation amount ΔS of the source center line CLS are different from the drain center line CLD of the multi-finger unit FET cells FET1, FET2, FET3,. doing.

その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。   The other configuration is the same as that of the first embodiment, and a duplicate description is omitted.

尚、第４の実施の形態に係る半導体装置２４においても、基本的な素子構成は、第１の実施の形態と同様であり、例えば、図５〜図８に示された第１の実施の形態に係る構成例１〜４を適用可能である。   Note that the basic element configuration of the semiconductor device 24 according to the fourth embodiment is the same as that of the first embodiment. For example, the first embodiment shown in FIGS. The structural examples 1-4 which concern on a form are applicable.

第４の実施の形態に係る半導体装置２４においては、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲート中心線ＣＬＧおよびソース中心線ＣＬＳを、ドレイン中心線ＣＬＤに対してずらしているため、セル内ループ発振の発振条件を満たさなくなり、セル内ループ発振は抑制される。   In the semiconductor device 24 according to the fourth embodiment, the gate center line CLG and the source center line CLS of the multi-finger unit FET cells FET1, FET2, FET3,..., FET8 are shifted from the drain center line CLD. Therefore, the oscillation condition for the intra-cell loop oscillation is not satisfied, and the intra-cell loop oscillation is suppressed.

第４の実施の形態に係る半導体装置によれば、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲート中心線ＣＬＧを、ドレイン中心線ＣＬＤに対してずらしているが、この構成は、ドレイン端子電極がＤ１、Ｄ２，Ｄ３，…、Ｄ８と分割されていることによって、実現可能な構成である。もしも、ドレイン端子電極が共通電極として配置される構成では、ゲート中心線ＣＬＧを、ドレイン中心線ＣＬＤに対してずらしても、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、セル内ループ発振の定在波の節となり、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８は、セル内ループ発振周波数成分にとって負荷とはならず、発振条件を満足するからである。   According to the semiconductor device of the fourth embodiment, the gate center line CLG of the multi-finger unit FET cells FET1, FET2, FET3,..., FET8 is shifted with respect to the drain centerline CLD. The drain terminal electrode is divided into D1, D2, D3,..., D8. If the drain terminal electrode is arranged as a common electrode, even if the gate center line CLG is shifted with respect to the drain center line CLD, the connection points Q1, Q2, Q3,. This is because the designated gate bus lines GBL 1, GBL 2, GBL 3,..., GBL 8 are not a load for the intra-cell loop oscillation frequency component and satisfy the oscillation condition.

第４の実施の形態に係る半導体装置によれば、線対称となるＦＥＴ単位を持つループがチップ内に構成されないため、ＦＥＴセル内のループ発振を抑制させることができる。   According to the semiconductor device of the fourth embodiment, since a loop having line-symmetric FET units is not formed in the chip, loop oscillation in the FET cell can be suppressed.

第４の実施の形態に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。   According to the semiconductor device according to the fourth embodiment, it is possible to suppress the loop oscillation in the multi-finger FET cell and to suppress the increase of the chip area.

（変形例）
第４の実施の形態の変形例に係る半導体装置の模式的平面パターン構成は、図１７に示すように表される。図１７のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図１８に示すように表される。 (Modification)
A schematic planar pattern configuration of a semiconductor device according to a modification of the fourth embodiment is expressed as shown in FIG. An enlarged view of the vicinity of the multi-finger unit FET cell FET6 in FIG. 17 is expressed as shown in FIG.

第４の実施の形態の変形例に係る半導体装置２４においては、図１８に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧはズレ量ΔＧだけシフトしており、ずれが生じている。同様に、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳは、ズレ量ΔＳだけシフトしており、ずれが生じている。さらに、ズレ量ΔＧとズレ量ΔＳは異なる。   In the semiconductor device 24 according to the modification of the fourth embodiment, as shown in FIG. 18, the gate center line CLG is shifted by a deviation amount ΔG with respect to the drain center line CLD. Yes. Similarly, the source center line CLS is shifted by a shift amount ΔS with respect to the drain center line CLD, and a deviation occurs. Further, the deviation amount ΔG and the deviation amount ΔS are different.

また、接続点Ｑ６は、ゲート中心線ＣＬＧ上に配置され、ずれは生じていない。   Further, the connection point Q6 is arranged on the gate center line CLG, and no deviation occurs.

すなわち、第４の実施の形態の変形例に係る半導体装置２４においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置は一致しており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ズレ量ΔＧだけずれが生じており、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置は、ズレ量ΔＳだけずれが生じており、しかも、ズレ量ΔＧとズレ量ΔＳは異なる。   That is, in the semiconductor device 24 according to the modification of the fourth embodiment, the arrangement of the connection points Q with respect to the gate center line CLG is the same, and the arrangement of the gate center line CLG with respect to the drain center line CLD There is a shift by ΔG, and the arrangement of the source center line CLS with respect to the drain center line CLD is shifted by a shift amount ΔS, and the shift amount ΔG and the shift amount ΔS are different.

第４の実施の形態の変形例に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧのズレ量ΔＧは、第３の実施の形態に比べて、シフト方向が右方向で、シフト量が等しい。   In the semiconductor device 24 according to the modification of the fourth embodiment, the shift amount ΔG of the gate center line CLG with respect to the drain center line CLD is shifted in the right direction compared to the third embodiment. The amount is equal.

また、第４の実施の形態の変形例に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳのズレ量ΔＳは、第３の実施の形態と同様に、シフト方向が同じく左方向で、シフト量が等しい。   Further, in the semiconductor device 24 according to the modification of the fourth embodiment, the shift amount ΔS of the source center line CLS with respect to the drain center line CLD is the same in the shift direction to the left as in the third embodiment. And the shift amount is equal.

その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。   The other configuration is the same as that of the first embodiment, and a duplicate description is omitted.

第４の実施の形態の変形例に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。   According to the semiconductor device according to the modification of the fourth embodiment, it is possible to suppress the loop oscillation in the multi-finger FET cell and to suppress the increase in the chip area.

[第５の実施の形態]
（平面パターン構成）
第５の実施の形態に係る半導体装置２４の模式的平面パターン構成は、図１９に示すように表される。 [Fifth embodiment]
(Plane pattern configuration)
A schematic planar pattern configuration of the semiconductor device 24 according to the fifth embodiment is expressed as shown in FIG.

図１９のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図２２に示すように表される。図２と同様に、複数のゲートフィンガー電極の束ね方の中心線をゲート中心線ＣＬＧ、複数のソースフィンガー電極の束ね方の中心線をソース中心線ＣＬＳ、複数のドレインフィンガー電極の束ね方の中心線をドレイン中心線ＣＬＤで表す。   An enlarged view of the vicinity of the multi-finger unit FET cell FET6 in FIG. 19 is expressed as shown in FIG. As in FIG. 2, the center line of how to bundle a plurality of gate finger electrodes is the gate center line CLG, the center line of how to bundle the plurality of source finger electrodes is the source center line CLS, and the center of how to bundle the plurality of drain finger electrodes The line is represented by the drain center line CLD.

第５の実施の形態に係る半導体装置２４においては、図２２に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧ、ソース中心線ＣＬＳは共にずれが生じていない。また、接続点Ｑ６は、ゲート中心線ＣＬＧに対して、シフト量ΔＱだけシフトして配置され、ずれが生じている。   In the semiconductor device 24 according to the fifth embodiment, as shown in FIG. 22, the gate center line CLG and the source center line CLS are not shifted from the drain center line CLD. Further, the connection point Q6 is shifted by a shift amount ΔQ with respect to the gate center line CLG, resulting in a shift.

すなわち、第５の実施の形態に係る半導体装置においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置はずれが生じており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ずれが生じていない。また、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置も、ずれが生じていない。   In other words, in the semiconductor device according to the fifth embodiment, the arrangement of the connection point Q with respect to the gate center line CLG is deviated, and the arrangement of the gate center line CLG with respect to the drain center line CLD is not deviated. Further, the arrangement of the source center line CLS with respect to the drain center line CLD is not shifted.

第５の実施の形態に係る半導体装置２４は、図２２に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８をゲート中心線ＣＬＧに対して、シフト量ΔＱだけシフトして配置し、ずれが生じている。したがって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くなされている。例えば、図１９の例では、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の左側の指定ゲートバスラインＧＢＬ１１、ＧＢＬ２１、ＧＢＬ３１、…、ＧＢＬ８１に接続されたゲートフィンガー数はそれぞれ３本であるのに対して、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の右側の指定ゲートバスラインＧＢＬ１２、ＧＢＬ２２、ＧＢＬ３２、…、ＧＢＬ８２に接続されたゲートフィンガー数はそれぞれ７本である。   In the semiconductor device 24 according to the fifth embodiment, as shown in FIG. 22, the connection points Q1, Q2, Q3,..., Q8 are shifted by a shift amount ΔQ with respect to the gate center line CLG, There is a gap. Therefore, the number of gate fingers connected to one of the connection points Q1, Q2, Q3,..., Q8 is larger than the number of gate fingers connected to the other. For example, in the example of FIG. 19, the number of gate fingers connected to the designated gate bus lines GBL11, GBL21, GBL31,..., GBL81 on the left side of the connection points Q1, Q2, Q3,. On the other hand, the number of gate fingers connected to the designated gate bus lines GBL12, GBL22, GBL32,..., GBL82 on the right side of the connection points Q1, Q2, Q3,.

また、第５の実施の形態に係る半導体装置２４は、図１９に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、ゲート中心線ＣＬＧに対してずらして配置することで、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８が、発振ループにとって負荷として見え、その結果、ＦＥＴセル内発振の発振条件を満たさなくなり、セル内発振を抑制することができる。   Further, as shown in FIG. 19, the semiconductor device 24 according to the fifth embodiment has the gates Q1, Q2, Q3,..., Q8 shifted from the gate center line CLG. The lead lines EBL1, EBL2, EBL3,..., EBL8 appear as loads to the oscillation loop. As a result, the oscillation conditions for oscillation in the FET cell are not satisfied, and the oscillation in the cell can be suppressed.

その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。   The other configuration is the same as that of the first embodiment, and a duplicate description is omitted.

尚、第５の実施の形態に係る半導体装置２４においても、基本的な素子構成は、第１の実施の形態と同様であり、例えば、図５〜図８に示された第１の実施の形態に係る構成例１〜４を適用可能である。   In the semiconductor device 24 according to the fifth embodiment, the basic element configuration is the same as that of the first embodiment. For example, the first embodiment shown in FIGS. The structural examples 1-4 which concern on a form are applicable.

第５の実施の形態に係る半導体装置においては、図１９に示すように、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８が分割された構成を有するが、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８をゲート中心線ＣＬＧに対してずらして配置することによって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くなされため、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８を共通電極として構成しても良い。ドレイン端子電極が共通電極として配置される構成では、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８をゲート中心線ＣＬＧに対してずらして配置することによって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、セル内ループ発振の定在波の節から外れ、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８は、セル内ループ発振周波数成分にとって負荷となるため、発振条件を満たさなくなり、セル内ループ発振は抑制される。   As shown in FIG. 19, the semiconductor device according to the fifth embodiment has a configuration in which the drain terminal electrodes D1, D2, D3,..., D8 are divided, but the connection points Q1, Q2, Q3,. , Q8 are shifted from the gate center line CLG so that the number of gate fingers connected to one of the connection points Q1, Q2, Q3,..., Q8 is larger than the number of gate fingers connected to the other. Therefore, the drain terminal electrodes D1, D2, D3,..., D8 may be configured as a common electrode. In the configuration in which the drain terminal electrode is arranged as a common electrode, the connection points Q1, Q2, Q3,..., Q8 are arranged by shifting the connection points Q1, Q2, Q3,. Is out of the standing wave node of the intra-cell loop oscillation, and the designated gate bus lines GBL1, GBL2, GBL3,..., GBL8 become a load for the intra-cell loop oscillation frequency component, so the oscillation condition is not satisfied. Loop oscillation is suppressed.

（セル構成）
―単位セル構成―
第５の実施の形態に係る半導体装置において、マルチフィンガー単位セルＦＥＴ１の模式的平面パターン構成は、図２０（ａ）に示すように表され、図２０（ａ）のマルチフィンガー単位セルを１／２ＦＥＴセルＡ１１・Ａ１２に分割した模式的平面パターン構成は、図２０（ｂ）に示すように表され、図２０（ａ）および図２０（ｂ）に対応する模式的等価回路構成は、図２０（ｃ）に示すように表される。図２０（ａ）は、図１９のマルチフィンガー単位セルＦＥＴ１部分に対応している。図２０（ａ）において、指定ゲートバスラインＧＢＬ１とゲート引き出しラインＥＢＬ１は、接続点Ｑ１において接続される。図２０（ａ）に示されたマルチフィンガー単位セルＦＥＴ１では、接続点Ｑ１の左側に接続されたゲートフィンガー数が、右側に接続されたゲートフィンガー数よりも少なく構成されている。 (Cell configuration)
―Unit cell configuration―
In the semiconductor device according to the fifth embodiment, the schematic planar pattern configuration of the multi-finger unit cell FET1 is expressed as shown in FIG. 20A, and the multi-finger unit cell of FIG. A schematic planar pattern configuration divided into 2FET cells A11 and A12 is expressed as shown in FIG. 20B, and a schematic equivalent circuit configuration corresponding to FIGS. 20A and 20B is shown in FIG. It is expressed as shown in (c). FIG. 20A corresponds to the multi-finger unit cell FET1 portion of FIG. In FIG. 20A, the designated gate bus line GBL1 and the gate lead line EBL1 are connected at a connection point Q1. In the multi-finger unit cell FET1 shown in FIG. 20A, the number of gate fingers connected to the left side of the connection point Q1 is smaller than the number of gate fingers connected to the right side.

図２０（ａ）のマルチフィンガー単位セルを１／２セルに分割した模式的平面パターン構成は、図２０（ｂ）に示すように、指定ゲートバスラインＧＢＬ１とゲート引き出しラインＥＢＬ１が、セル内ループと中心線ＣＬの交差点Ｐを外れた接続点Ｑ１において接続されているため、左側の指定ゲートバスラインＧＢＬ１１にゲート引き出しラインＥＢＬ１およびゲート端子電極Ｇ１が接続される。このため、図２０（ｃ）に示すように、ゲート引き出しラインＥＢＬ１およびゲート端子電極Ｇ１に相当するインピーダンスが、 １／２ＦＥＴセルＡ１１の入力となる接続点Ｑ１に等価的に接続されているように見える。   A schematic planar pattern configuration obtained by dividing the multi-finger unit cell of FIG. 20A into ½ cells has a designated gate bus line GBL1 and a gate lead-out line EBL1 as shown in FIG. Are connected at a connection point Q1 off the intersection P of the center line CL, the gate lead line EBL1 and the gate terminal electrode G1 are connected to the designated gate bus line GBL11 on the left side. For this reason, as shown in FIG. 20C, the impedance corresponding to the gate lead-out line EBL1 and the gate terminal electrode G1 is equivalently connected to the connection point Q1 that is the input of the 1 / 2FET cell A11. appear.

図２０（ａ）〜図２０（ｃ）に示すように、第４の実施の形態に係る半導体装置において、マルチフィンガー単位セルＦＥＴ１の構成上、接続点Ｑ１は、セル内ループ上、節とはならないため、電圧が発生している。従って、節以外に接続されたゲート引き出しラインＥＢＬ１からなる伝送線路は、このセル内ループで発振を生じていた周波数成分にとって、負荷として見え、対称性を崩すことができる。すなわち、発振条件を満足しなくなり、マルチフィンガーＦＥＴセル内のループ発振を抑制することができる。
―２単位セル構成―
第５の実施の形態に係る半導体装置において、マルチフィンガー単位セルの２単位セル部分の模式的平面パターン構成は、図２１（ａ）に示すように表され、図２１（ａ）に対応する模式的ループ等価回路構成は、図２１（ｂ）に示すように表される。図２１（ａ）は、図１９のマルチフィンガー単位セルＦＥＴ１・ＦＥＴ２からなる２単位セルに対応している。図２１（ａ）において、指定ゲートバスラインＧＢＬ１とゲート引き出しラインＥＢＬ１は、接続点Ｑ１において接続される。図２１（ａ）に示されたマルチフィンガー単位セルＦＥＴ１では、接続点Ｑ１の左側に接続されたゲートフィンガー数が、右側に接続されたゲートフィンガー数よりも少なく構成されている。同様に、指定ゲートバスラインＧＢＬ２とゲート引き出しラインＥＢＬ２は、接続点Ｑ２において接続される。マルチフィンガー単位セルＦＥＴ２では、接続点Ｑ２の左側に接続されたゲートフィンガー数が、右側に接続されたゲートフィンガー数よりも少なく構成されている。 As shown in FIG. 20A to FIG. 20C, in the semiconductor device according to the fourth embodiment, the connection point Q1 is on the intra-cell loop and the node on the configuration of the multi-finger unit cell FET1. Because it does not become, voltage is generated. Therefore, the transmission line composed of the gate lead-out line EBL1 connected to other than the node appears as a load for the frequency component that has oscillated in the intra-cell loop, and the symmetry can be lost. That is, the oscillation condition is not satisfied, and the loop oscillation in the multi-finger FET cell can be suppressed.
-2-unit cell configuration-
In the semiconductor device according to the fifth embodiment, the schematic planar pattern configuration of the two-unit cell portion of the multi-finger unit cell is represented as shown in FIG. 21A and corresponds to FIG. 21A. A typical loop equivalent circuit configuration is expressed as shown in FIG. FIG. 21A corresponds to the two unit cell composed of the multi-finger unit cells FET1 and FET2 of FIG. In FIG. 21A, the designated gate bus line GBL1 and the gate lead line EBL1 are connected at a connection point Q1. In the multi-finger unit cell FET1 shown in FIG. 21A, the number of gate fingers connected to the left side of the connection point Q1 is smaller than the number of gate fingers connected to the right side. Similarly, the designated gate bus line GBL2 and the gate lead line EBL2 are connected at the connection point Q2. In the multi-finger unit cell FET2, the number of gate fingers connected to the left side of the connection point Q2 is configured to be smaller than the number of gate fingers connected to the right side.

また、接続点Ｑ１の左右の指定ゲートバスラインをＧＢＬ１１・ＧＢＬ１２、接続点Ｑ２の左右の指定ゲートバスラインをＧＢＬ２１・ＧＢＬ２２で表示している。   Further, the designated gate bus lines on the left and right of the connection point Q1 are indicated by GBL11 / GBL12, and the designated gate bus lines on the left and right of the connection point Q2 are indicated by GBL21 / GBL22.

図２１（ｂ）に示すように、マルチフィンガー単位セルＦＥＴ１・ＦＥＴ２の構成上、接続点Ｑ１・Ｑ２は、セル内ループＬＰ１上、中心線ＣＬとセル内ループＬＰ１との交差点Ｐ１・Ｐ２から１／２ＦＥＴセルＡ１１・Ａ２１方向にずらした位置に配置されている。このため、接続点Ｑ１・Ｑ２は、定在波の節とはならないため、接続点Ｑ１・Ｑ２において電圧が発生している。従って、節以外に接続されたゲート引き出しラインＥＢＬＧ（ＥＢＬ１・ＥＢＬ２）からなる伝送線路は、このセル内ループで発振を生じていた周波数成分にとって、負荷として見え、対称性が崩れる。すなわち、発振条件を満足しなくなり、マルチフィンガーＦＥＴセル内のループ発振を抑制することができる。   As shown in FIG. 21 (b), due to the configuration of the multi-finger unit cells FET1 and FET2, the connection points Q1 and Q2 are located on the intra-cell loop LP1 from the intersections P1 and P2 between the center line CL and the intra-cell loop LP1. / 2FET cells A11 and A21 are arranged at positions shifted in the direction. For this reason, since the connection points Q1 and Q2 do not become nodes of standing waves, a voltage is generated at the connection points Q1 and Q2. Therefore, the transmission line composed of the gate lead-out lines EBLG (EBL1 and EBL2) connected to other than the nodes appears as a load for the frequency component that has caused oscillation in the intra-cell loop, and the symmetry is lost. That is, the oscillation condition is not satisfied, and the loop oscillation in the multi-finger FET cell can be suppressed.

さらに、図２１（ａ）および図２１（ｂ）から明らかなように、指定ゲートバスラインＧＢＬ１２およびＧＢＬ２１間には、セル間バランス抵抗ＲＧ１２が接続されており、セル間ループ発振を抑制することもできる。   Further, as is clear from FIGS. 21A and 21B, an inter-cell balance resistor RG12 is connected between the designated gate bus lines GBL12 and GBL21, thereby suppressing inter-cell loop oscillation. it can.

第５の実施の形態に係る半導体装置によれば、線対称となるＦＥＴ単位を持つループがチップ内に構成されないため、ＦＥＴセル内のループ発振を抑制させることができる。   According to the semiconductor device of the fifth embodiment, since a loop having a line-symmetrical FET unit is not formed in the chip, loop oscillation in the FET cell can be suppressed.

第５の実施の形態に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。   According to the semiconductor device according to the fifth embodiment, it is possible to suppress the loop oscillation in the multi-finger FET cell and to suppress the increase of the chip area.

[第６の実施の形態]
（平面パターン構成）
第６の実施の形態に係る半導体装置２４の模式的平面パターン構成は、図２３に示すように表される。 [Sixth embodiment]
(Plane pattern configuration)
A schematic planar pattern configuration of the semiconductor device 24 according to the sixth embodiment is expressed as shown in FIG.

図２３のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図２４に示すように表される。図２と同様に、複数のゲートフィンガー電極の束ね方の中心線をゲート中心線ＣＬＧ、複数のソースフィンガー電極の束ね方の中心線をソース中心線ＣＬＳ、複数のドレインフィンガー電極の束ね方の中心線をドレイン中心線ＣＬＤで表す。   An enlarged view of the vicinity of the multi-finger unit FET cell FET6 in FIG. 23 is expressed as shown in FIG. As in FIG. 2, the center line of how to bundle a plurality of gate finger electrodes is the gate center line CLG, the center line of how to bundle the plurality of source finger electrodes is the source center line CLS, and the center of how to bundle the plurality of drain finger electrodes The line is represented by the drain center line CLD.

第６の実施の形態に係る半導体装置２４においては、図２４に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧはずれが生じていない。一方、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳは、シフト量ΔＳだけずれが生じている。また、接続点Ｑ６は、ゲート中心線ＣＬＧに対して、シフト量ΔＱだけシフトして配置され、ずれが生じている。   In the semiconductor device 24 according to the sixth embodiment, as shown in FIG. 24, the gate center line CLG is not displaced from the drain center line CLD. On the other hand, the source center line CLS is shifted from the drain center line CLD by the shift amount ΔS. Further, the connection point Q6 is shifted by a shift amount ΔQ with respect to the gate center line CLG, resulting in a shift.

すなわち、第６の実施の形態に係る半導体装置においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置はずれが生じており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ずれが生じていない。また、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置は、ずれが生じている。   That is, in the semiconductor device according to the sixth embodiment, the arrangement of the connection point Q with respect to the gate center line CLG is deviated, and the arrangement of the gate center line CLG with respect to the drain center line CLD is not deviated. Further, the arrangement of the source center line CLS with respect to the drain center line CLD is shifted.

また、第６の実施の形態に係る半導体装置２４は、図２４に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８をゲート中心線ＣＬＧに対してずらして配置する。したがって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くなされている。例えば、図２３の例では、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の左側の指定ゲートバスラインＧＢＬ１１、ＧＢＬ２１、ＧＢＬ３１、…、ＧＢＬ８１に接続されたゲートフィンガー数はそれぞれ７本であるのに対して、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の右側の指定ゲートバスラインＧＢＬ１２、ＧＢＬ２２、ＧＢＬ３２、…、ＧＢＬ８２に接続されたゲートフィンガー数はそれぞれ３本である。   Further, in the semiconductor device 24 according to the sixth embodiment, as shown in FIG. 24, the connection points Q1, Q2, Q3,..., Q8 are shifted from the gate center line CLG. Therefore, the number of gate fingers connected to one of the connection points Q1, Q2, Q3,..., Q8 is larger than the number of gate fingers connected to the other. For example, in the example of FIG. 23, the number of gate fingers connected to the designated gate bus lines GBL11, GBL21, GBL31,..., GBL81 on the left side of the connection points Q1, Q2, Q3,. On the other hand, the number of gate fingers connected to the designated gate bus lines GBL12, GBL22, GBL32,..., GBL82 on the right side of the connection points Q1, Q2, Q3,.

第６の実施の形態に係る半導体装置２４は、図２３に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、ゲート中心線ＣＬＧからずらすことで、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８が、発振ループにとって負荷として見え、その結果、ＦＥＴセル内発振の発振条件を満たさなくなり、セル内発振を抑制することができる。   As shown in FIG. 23, the semiconductor device 24 according to the sixth embodiment shifts the connection points Q1, Q2, Q3,..., Q8 from the gate center line CLG, thereby allowing the gate lead lines EBL1, EBL2, EBL3. ..,..., EBL8 appear as a load to the oscillation loop, and as a result, the oscillation condition for the oscillation in the FET cell is not satisfied, and the oscillation in the cell can be suppressed.

さらにまた、第６の実施の形態に係る半導体装置２４においては、ソース中心線ＣＬＳを、ドレイン中心線ＣＬＤに対してずらしているため、セル内ループ発振の発振条件を満たさなくなり、セル内ループ発振は抑制される。   Furthermore, in the semiconductor device 24 according to the sixth embodiment, since the source center line CLS is shifted with respect to the drain center line CLD, the oscillation condition for the intra-cell loop oscillation is not satisfied, and the intra-cell loop oscillation Is suppressed.

さらに、第６の実施の形態に係る半導体装置２４は、表１において、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレインフィンガー電極１２２の束ね方に対して、ゲートフィンガー電極１２４の束ね方のズレ量とソースフィンガー電極１２０の束ね方のズレ量が同じである例“０”に対応している。すなわち、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧのズレ量とソース中心線ＣＬＳのズレ量が同じである例“０”に対応している。   Further, in the semiconductor device 24 according to the sixth embodiment, the gate finger electrode 124 of the multi-finger unit FET cells FET1, FET2, FET3,... This corresponds to an example “0” in which the amount of misalignment and the amount of misalignment of the source finger electrodes 120 are the same. That is, it corresponds to an example “0” in which the shift amount of the gate center line CLG and the shift amount of the source center line CLS are the same with respect to the drain center line CLD of the multi-finger unit FET cells FET1, FET2, FET3,. doing.

その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。   The other configuration is the same as that of the first embodiment, and a duplicate description is omitted.

尚、第６の実施の形態に係る半導体装置２４においても、基本的な素子構成は、第１の実施の形態と同様であり、例えば、図５〜図８に示された第１の実施の形態に係る構成例１〜４を適用可能である。   In the semiconductor device 24 according to the sixth embodiment, the basic element configuration is the same as that of the first embodiment. For example, the first embodiment shown in FIGS. The structural examples 1-4 which concern on a form are applicable.

第６の実施の形態に係る半導体装置においては、図２３に示すように、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８が分割された構成を有するが、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８をゲート中心線ＣＬＧからずらして配置することによって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くなされため、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８を共通電極として構成しても良い。ドレイン端子電極が共通電極として配置される構成では、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８をゲート中心線ＣＬＧからずらして配置することによって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、セル内ループ発振の定在波の節から外れ、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８は、セル内ループ発振周波数成分にとって負荷となるため、発振条件を満たさなくなり、セル内ループ発振は抑制される。   As shown in FIG. 23, the semiconductor device according to the sixth embodiment has a configuration in which the drain terminal electrodes D1, D2, D3,..., D8 are divided, but the connection points Q1, Q2, Q3,. , Q8 is shifted from the gate center line CLG, so that the number of gate fingers connected to one of the connection points Q1, Q2, Q3,..., Q8 is made larger than the number of gate fingers connected to the other. The drain terminal electrodes D1, D2, D3,..., D8 may be configured as a common electrode. In the configuration in which the drain terminal electrode is arranged as a common electrode, the connection points Q1, Q2, Q3,..., Q8 are arranged by shifting the connection points Q1, Q2, Q3,. The specified gate bus lines GBL1, GBL2, GBL3,..., GBL8 deviate from the standing wave node of the intra-cell loop oscillation and become a load for the intra-cell loop oscillation frequency component, so that the oscillation condition is not satisfied and the intra-cell loop oscillation occurs. Is suppressed.

第６の実施の形態に係る半導体装置によれば、線対称となるＦＥＴ単位を持つループがチップ内に構成されないため、ＦＥＴセル内のループ発振を抑制させることができる。   According to the semiconductor device of the sixth embodiment, since a loop having a line-symmetrical FET unit is not formed in the chip, loop oscillation in the FET cell can be suppressed.

第６の実施の形態に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。   According to the semiconductor device of the sixth embodiment, it is possible to suppress loop oscillation in the multi-finger FET cell and to suppress an increase in chip area.

[第７の実施の形態]
第７の実施の形態に係る半導体装置２４の模式的平面パターン構成は、図２５に示すように表される。図２５のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図２６に示すように表される。 [Seventh embodiment]
A schematic planar pattern configuration of the semiconductor device 24 according to the seventh embodiment is expressed as shown in FIG. An enlarged view of the vicinity of the multi-finger unit FET cell FET6 in FIG. 25 is expressed as shown in FIG.

第７の実施の形態に係る半導体装置２４においては、図２６に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧはずれが生じていない。一方、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳは、ズレ量ΔＳだけずれが生じている。また、接続点Ｑ６は、ゲート中心線ＣＬＧに対して、ズレ量ΔＱだけシフトして配置され、ずれが生じている。   In the semiconductor device 24 according to the seventh embodiment, as shown in FIG. 26, the gate center line CLG is not displaced from the drain center line CLD. On the other hand, the source center line CLS is displaced from the drain center line CLD by a deviation amount ΔS. In addition, the connection point Q6 is shifted from the gate center line CLG by a shift amount ΔQ, and a shift occurs.

すなわち、第７の実施の形態に係る半導体装置においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置はずれが生じており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ずれが生じていない。また、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置は、ずれが生じている。従って、ズレ量ΔＧ＝０とズレ量ΔＳとが異なる。   That is, in the semiconductor device according to the seventh embodiment, the arrangement of the connection point Q with respect to the gate center line CLG is deviated, and the arrangement of the gate center line CLG with respect to the drain center line CLD is not deviated. Further, the arrangement of the source center line CLS with respect to the drain center line CLD is shifted. Therefore, the deviation amount ΔG = 0 is different from the deviation amount ΔS.

第７の実施の形態に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧのズレ量ΔＧ＝０である点は、第６の実施の形態と同様である。   The semiconductor device 24 according to the seventh embodiment is the same as the sixth embodiment in that the deviation amount ΔG = 0 of the gate center line CLG with respect to the drain center line CLD.

第７の実施の形態に係る半導体装置２４においては、ゲート中心線ＣＬＧに対するゲート接続点Ｑのズレ量ΔＱは、第６の実施の形態に比べて、シフト方向が同じく右方向で、シフト量が２倍である。   In the semiconductor device 24 according to the seventh embodiment, the shift amount ΔQ of the gate connection point Q with respect to the gate center line CLG is the same as the shift direction in the right direction and the shift amount is smaller than that in the sixth embodiment. 2 times.

また、第７の実施の形態に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳのズレ量ΔＳは、第６の実施の形態と同様に、シフト方向が同じく右方向で、シフト量が等しい。   Further, in the semiconductor device 24 according to the seventh embodiment, the shift amount ΔS of the source center line CLS with respect to the drain center line CLD is the same as the shift direction in the right direction, as in the sixth embodiment. The amount is equal.

また、第７の実施の形態に係る半導体装置２４は、図２５に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８をゲート中心線ＣＬＧに対してずらして配置する。したがって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くなされている。例えば、図２５の例では、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の左側の指定ゲートバスラインＧＢＬ１１、ＧＢＬ２１、ＧＢＬ３１、…、ＧＢＬ８１に接続されたゲートフィンガー数はそれぞれ９本であるのに対して、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の右側の指定ゲートバスラインＧＢＬ１２、ＧＢＬ２２、ＧＢＬ３２、…、ＧＢＬ８２に接続されたゲートフィンガー数はそれぞれ１本である。   Further, in the semiconductor device 24 according to the seventh embodiment, as shown in FIG. 25, the connection points Q1, Q2, Q3,..., Q8 are shifted from the gate center line CLG. Therefore, the number of gate fingers connected to one of the connection points Q1, Q2, Q3,..., Q8 is larger than the number of gate fingers connected to the other. For example, in the example of FIG. 25, the number of gate fingers connected to the designated gate bus lines GBL11, GBL21, GBL31,..., GBL81 on the left side of the connection points Q1, Q2, Q3,. On the other hand, the number of gate fingers connected to the designated gate bus lines GBL12, GBL22, GBL32,..., GBL82 on the right side of the connection points Q1, Q2, Q3,.

第７の実施の形態に係る半導体装置２４は、図２５に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、ゲート中心線ＣＬＧからずらすことで、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８が、発振ループにとって負荷として見え、その結果、ＦＥＴセル内発振の発振条件を満たさなくなり、セル内発振を抑制することができる。   As shown in FIG. 25, the semiconductor device 24 according to the seventh embodiment shifts the connection points Q1, Q2, Q3,..., Q8 from the gate center line CLG, thereby allowing the gate lead lines EBL1, EBL2, EBL3. ..,..., EBL8 appear as a load to the oscillation loop, and as a result, the oscillation condition for the oscillation in the FET cell is not satisfied, and the oscillation in the cell can be suppressed.

さらにまた、第７の実施の形態に係る半導体装置２４においては、ソース中心線ＣＬＳを、ドレイン中心線ＣＬＤに対してずらしているため、セル内ループ発振の発振条件を満たさなくなり、セル内ループ発振は抑制される。   Furthermore, in the semiconductor device 24 according to the seventh embodiment, since the source center line CLS is shifted with respect to the drain center line CLD, the oscillation condition for the intra-cell loop oscillation is not satisfied, and the intra-cell loop oscillation Is suppressed.

さらに、第７の実施の形態に係る半導体装置２４は、表１において、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレインフィンガー電極１２２の束ね方に対して、ゲートフィンガー電極１２４の束ね方のズレ量とソースフィンガー電極１２０の束ね方のズレ量が異なる例“１”に対応している。すなわち、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧのズレ量ΔＧとソース中心線ＣＬＳのズレ量ΔＳが異なる例“１”に対応している。   Further, in the semiconductor device 24 according to the seventh embodiment, the gate finger electrode 124 of the multi-finger unit FET cell FET1, FET2, FET3,... This corresponds to an example “1” in which the amount of misalignment differs from the amount of misalignment of the source finger electrodes 120. That is, it corresponds to the example “1” in which the deviation amount ΔG of the gate center line CLG and the deviation amount ΔS of the source center line CLS are different from the drain center line CLD of the multi-finger unit FET cells FET1, FET2, FET3,. doing.

その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。   The other configuration is the same as that of the first embodiment, and a duplicate description is omitted.

尚、第７の実施の形態に係る半導体装置２４においても、基本的な素子構成は、第１の実施の形態と同様であり、例えば、図５〜図８に示された第１の実施の形態に係る構成例１〜４を適用可能である。   The basic element configuration of the semiconductor device 24 according to the seventh embodiment is the same as that of the first embodiment. For example, the first embodiment shown in FIGS. The structural examples 1-4 which concern on a form are applicable.

第７の実施の形態に係る半導体装置においては、図２５に示すように、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８が分割された構成を有するが、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８をゲート中心線ＣＬＧからずらして配置することによって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くなされため、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８を共通電極として構成しても良い。ドレイン端子電極が共通電極として配置される構成では、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８をゲート中心線ＣＬＧからずらして配置することによって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、セル内ループ発振の定在波の節から外れ、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８は、セル内ループ発振周波数成分にとって負荷となるため、発振条件を満たさなくなり、セル内ループ発振は抑制される。   As shown in FIG. 25, the semiconductor device according to the seventh embodiment has a configuration in which drain terminal electrodes D1, D2, D3,..., D8 are divided, but connection points Q1, Q2, Q3,. , Q8 is shifted from the gate center line CLG, so that the number of gate fingers connected to one of the connection points Q1, Q2, Q3,..., Q8 is made larger than the number of gate fingers connected to the other. The drain terminal electrodes D1, D2, D3,..., D8 may be configured as a common electrode. In the configuration in which the drain terminal electrode is arranged as a common electrode, the connection points Q1, Q2, Q3,..., Q8 are arranged by shifting the connection points Q1, Q2, Q3,. The specified gate bus lines GBL1, GBL2, GBL3,..., GBL8 deviate from the standing wave node of the intra-cell loop oscillation and become a load for the intra-cell loop oscillation frequency component, so that the oscillation condition is not satisfied and the intra-cell loop oscillation occurs. Is suppressed.

第７の実施の形態に係る半導体装置によれば、線対称となるＦＥＴ単位を持つループがチップ内に構成されないため、ＦＥＴセル内のループ発振を抑制させることができる。   According to the semiconductor device according to the seventh embodiment, since a loop having line-symmetric FET units is not formed in the chip, loop oscillation in the FET cell can be suppressed.

第７の実施の形態に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。   According to the semiconductor device according to the seventh embodiment, it is possible to suppress the loop oscillation in the multi-finger FET cell and to suppress the increase of the chip area.

（変形例）
第７の実施の形態の変形例に係る半導体装置２４の模式的平面パターン構成は、図２７に示すように表される。図２７のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図２８に示すように表される。 (Modification)
A schematic planar pattern configuration of a semiconductor device 24 according to a modification of the seventh embodiment is expressed as shown in FIG. An enlarged view of the vicinity of the multi-finger unit FET cell FET6 in FIG. 27 is expressed as shown in FIG.

第７の実施の形態の変形例に係る半導体装置２４においては、図２８に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧはずれが生じていない。すなわち、ズレ量ΔＧ＝０である。一方、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳは、ズレ量ΔＳだけシフトしており、ずれが生じている。従って、ズレ量ΔＧ＝０とズレ量ΔＳとが異なる。   In the semiconductor device 24 according to the modification of the seventh embodiment, as shown in FIG. 28, the gate center line CLG is not shifted from the drain center line CLD. That is, the deviation amount ΔG = 0. On the other hand, the source center line CLS is shifted by a deviation amount ΔS with respect to the drain center line CLD, and a deviation occurs. Therefore, the deviation amount ΔG = 0 is different from the deviation amount ΔS.

また、接続点Ｑ６は、ゲート中心線ＣＬＧに対して、ズレ量ΔＱだけずれが生じている。   Further, the connection point Q6 is shifted from the gate center line CLG by a deviation amount ΔQ.

すなわち、第７の実施の形態の変形例に係る半導体装置２４においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置はズレ量ΔＱだけずれが生じており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ズレ量ΔＧ＝０であり、ずれが生じていない。また、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置は、ズレ量ΔＳだけずれが生じている。   That is, in the semiconductor device 24 according to the modification of the seventh embodiment, the arrangement of the connection point Q with respect to the gate center line CLG is shifted by a deviation amount ΔQ, and the gate center line CLG with respect to the drain center line CLD In the arrangement, the shift amount ΔG = 0, and no deviation occurs. Further, the arrangement of the source center line CLS with respect to the drain center line CLD is shifted by a deviation amount ΔS.

第７の実施の形態の変形例に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧのズレ量ΔＧ＝０である点は、第７の実施の形態と同様である。   The semiconductor device 24 according to the modification of the seventh embodiment is the same as the seventh embodiment in that the deviation amount ΔG = 0 of the gate center line CLG with respect to the drain center line CLD.

第７の実施の形態の変形例に係る半導体装置２４においては、ゲート中心線ＣＬＧに対するゲート接続点Ｑのズレ量ΔＱは、第７の実施の形態に比べて、シフト方向が左方向で、シフト量は等しい。   In the semiconductor device 24 according to the modified example of the seventh embodiment, the shift amount ΔQ of the gate connection point Q with respect to the gate center line CLG has a shift direction leftward as compared to the seventh embodiment. The amount is equal.

また、第７の実施の形態の変形例に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳのズレ量ΔＳは、第７の実施の形態と同様に、シフト方向が同じく右方向で、シフト量が等しい。   Further, in the semiconductor device 24 according to the modification of the seventh embodiment, the shift amount ΔS of the source center line CLS with respect to the drain center line CLD is the same as the shift direction in the right direction as in the seventh embodiment. And the shift amount is equal.

その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。   The other configuration is the same as that of the first embodiment, and a duplicate description is omitted.

第７の実施の形態の変形例に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。   According to the semiconductor device according to the modification of the seventh embodiment, it is possible to suppress the loop oscillation in the multi-finger FET cell and to suppress the increase in the chip area.

[第８の実施の形態]
（平面パターン構成）
第８の実施の形態に係る半導体装置２４の模式的平面パターン構成は、図２９に示すように表される。 [Eighth embodiment]
(Plane pattern configuration)
A schematic planar pattern configuration of the semiconductor device 24 according to the eighth embodiment is expressed as shown in FIG.

図２９のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図３０に示すように表される。図２と同様に、複数のゲートフィンガー電極の束ね方の中心線をゲート中心線ＣＬＧ、複数のソースフィンガー電極の束ね方の中心線をソース中心線ＣＬＳ、複数のドレインフィンガー電極の束ね方の中心線をドレイン中心線ＣＬＤで表す。   An enlarged view of the vicinity of the multi-finger unit FET cell FET6 in FIG. 29 is expressed as shown in FIG. As in FIG. 2, the center line of how to bundle a plurality of gate finger electrodes is the gate center line CLG, the center line of how to bundle the plurality of source finger electrodes is the source center line CLS, and the center of how to bundle the plurality of drain finger electrodes The line is represented by the drain center line CLD.

第８の実施の形態に係る半導体装置２４においては、図３０に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧは、シフト量ΔＧだけシフトして配置され、ずれが生じている。一方、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳはずれが生じていない。また、接続点Ｑ６は、ゲート中心線ＣＬＧに対して、シフト量ΔＱだけシフトして配置され、ずれが生じている。   In the semiconductor device 24 according to the eighth embodiment, as shown in FIG. 30, the gate center line CLG is shifted by a shift amount ΔG with respect to the drain center line CLD, resulting in a shift. . On the other hand, the source center line CLS is not displaced from the drain center line CLD. Further, the connection point Q6 is shifted by a shift amount ΔQ with respect to the gate center line CLG, resulting in a shift.

すなわち、第８の実施の形態に係る半導体装置においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置はずれが生じており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ずれが生じている。また、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置は、ずれが生じていない。   That is, in the semiconductor device according to the eighth embodiment, the arrangement of the connection point Q with respect to the gate center line CLG is shifted, and the arrangement of the gate center line CLG with respect to the drain center line CLD is shifted. Further, there is no deviation in the arrangement of the source center line CLS with respect to the drain center line CLD.

また、第８の実施の形態に係る半導体装置２４においては、図３０に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、ゲート中心線ＣＬＧからずらして配置している。したがって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くなされる。   In the semiconductor device 24 according to the eighth embodiment, as shown in FIG. 30, the connection points Q1, Q2, Q3,..., Q8 are shifted from the gate center line CLG. Therefore, the number of gate fingers connected to one of the connection points Q1, Q2, Q3,..., Q8 is made larger than the number of gate fingers connected to the other.

第８の実施の形態に係る半導体装置２４は、図２９に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、ゲート中心線ＣＬＧからずらして配置することで、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８が、発振ループにとって負荷として見え、その結果、ＦＥＴセル内発振の発振条件を満たさなくなり、セル内発振を抑制することができる。   As shown in FIG. 29, the semiconductor device 24 according to the eighth embodiment arranges the connection points Q1, Q2, Q3,..., Q8 away from the gate center line CLG, so that the gate lead-out line EBL1, EBL2, EBL3,..., EBL8 appear as loads to the oscillation loop. As a result, the oscillation conditions for oscillation in the FET cell are not satisfied, and oscillation in the cell can be suppressed.

さらに、第８の実施の形態に係る半導体装置２４は、表１において、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレインフィンガー電極１２２の束ね方に対して、ゲートフィンガー電極１２４の束ね方のズレ量とソースフィンガー電極１２０の束ね方のズレ量が同じである例“０”に対応している。すなわち、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧのズレ量とソース中心線ＣＬＳのズレ量が同じである例“０”に対応している。   Further, in the semiconductor device 24 according to the eighth embodiment, the gate finger electrode 124 of the multi-finger unit FET cells FET1, FET2, FET3,... This corresponds to an example “0” in which the amount of misalignment and the amount of misalignment of the source finger electrodes 120 are the same. That is, it corresponds to an example “0” in which the shift amount of the gate center line CLG and the shift amount of the source center line CLS are the same with respect to the drain center line CLD of the multi-finger unit FET cells FET1, FET2, FET3,. doing.

その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。   The other configuration is the same as that of the first embodiment, and a duplicate description is omitted.

尚、第８の実施の形態に係る半導体装置２４においても、基本的な素子構成は、第１の実施の形態と同様であり、例えば、図５〜図８に示された第１の実施の形態に係る構成例１〜４を適用可能である。   The basic element configuration of the semiconductor device 24 according to the eighth embodiment is the same as that of the first embodiment. For example, the first embodiment shown in FIGS. The structural examples 1-4 which concern on a form are applicable.

第８の実施の形態に係る半導体装置２４においては、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲート中心線ＣＬＧを、ドレイン中心線ＣＬＤに対してずらしているため、セル内ループ発振の発振条件を満たさなくなり、セル内ループ発振は抑制される。   In the semiconductor device 24 according to the eighth embodiment, since the gate center line CLG of the multi-finger unit FET cells FET1, FET2, FET3,..., FET8 is shifted with respect to the drain center line CLD, an in-cell loop The oscillation condition for oscillation is not satisfied, and the intra-cell loop oscillation is suppressed.

また、第８の実施の形態に係る半導体装置においては、図２９に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、ゲート中心線ＣＬＧからずらして配置するため、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８を共通電極として構成しても良い。   In the semiconductor device according to the eighth embodiment, as shown in FIG. 29, the connection points Q1, Q2, Q3,..., Q8 are arranged so as to be shifted from the gate center line CLG. , D2, D3,..., D8 may be configured as a common electrode.

第８の実施の形態に係る半導体装置によれば、線対称となるＦＥＴ単位を持つループがチップ内に構成されないため、ＦＥＴセル内のループ発振を抑制させることができる。   According to the semiconductor device according to the eighth embodiment, since a loop having line-symmetric FET units is not formed in the chip, loop oscillation in the FET cell can be suppressed.

第８の実施の形態に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。   According to the semiconductor device according to the eighth embodiment, it is possible to suppress the loop oscillation in the multi-finger FET cell and to suppress the increase of the chip area.

[第９の実施の形態]
第９の実施の形態に係る半導体装置２４の模式的平面パターン構成は、図３１に示すように表される。図３１のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図３２に示すように表される。 [Ninth embodiment]
A schematic planar pattern configuration of the semiconductor device 24 according to the ninth embodiment is expressed as shown in FIG. An enlarged view of the vicinity of the multi-finger unit FET cell FET6 in FIG. 31 is expressed as shown in FIG.

第９の実施の形態に係る半導体装置２４においては、図３２に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧは、ズレ量ΔＧだけシフトして配置され、ずれが生じている。一方、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳはずれが生じていない。また、接続点Ｑ６は、ゲート中心線ＣＬＧに対して、ズレ量ΔＱだけシフトして配置され、ずれが生じている。   In the semiconductor device 24 according to the ninth embodiment, as shown in FIG. 32, the gate center line CLG is arranged with a shift amount ΔG with respect to the drain center line CLD, resulting in a shift. . On the other hand, the source center line CLS is not displaced from the drain center line CLD. In addition, the connection point Q6 is shifted from the gate center line CLG by a shift amount ΔQ, and a shift occurs.

すなわち、第９の実施の形態に係る半導体装置においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置はずれが生じており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ずれが生じている。また、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置は、ずれが生じていない。従って、ズレ量ΔＧとズレ量ΔＳ＝０とが異なる。   That is, in the semiconductor device according to the ninth embodiment, the arrangement of the connection point Q with respect to the gate center line CLG is deviated, and the arrangement of the gate center line CLG with respect to the drain center line CLD is deviated. Further, there is no deviation in the arrangement of the source center line CLS with respect to the drain center line CLD. Therefore, the deviation amount ΔG and the deviation amount ΔS = 0 are different.

第９の実施の形態に係る半導体装置２４においては、ゲート中心線ＣＬＧに対するゲート接続点Ｑのズレ量ΔＱは、第８の実施の形態に比べ、シフト方向が同じく右方向で、シフト量が２倍である。   In the semiconductor device 24 according to the ninth embodiment, the shift amount ΔQ of the gate connection point Q with respect to the gate center line CLG is the same in the right direction and the shift amount is 2 as compared with the eighth embodiment. Is double.

また、第９の実施の形態に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧのズレ量ΔＧは、第８の実施の形態と同様に、シフト方向が同じく左方向で、シフト量が等しい。   In the semiconductor device 24 according to the ninth embodiment, the shift amount ΔG of the gate center line CLG with respect to the drain center line CLD is the same as the shift direction in the left direction, as in the eighth embodiment. The amount is equal.

また、第９の実施の形態に係る半導体装置２４においては、図３１に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、ゲート中心線ＣＬＧからずらして配置している。したがって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くなされる。   In the semiconductor device 24 according to the ninth embodiment, as shown in FIG. 31, the connection points Q1, Q2, Q3,..., Q8 are shifted from the gate center line CLG. Therefore, the number of gate fingers connected to one of the connection points Q1, Q2, Q3,..., Q8 is made larger than the number of gate fingers connected to the other.

第９の実施の形態に係る半導体装置２４は、図３１に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、ゲート中心線ＣＬＧからずらして配置することで、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８が、発振ループにとって負荷として見え、その結果、ＦＥＴセル内発振の発振条件を満たさなくなり、セル内発振を抑制することができる。   As shown in FIG. 31, the semiconductor device 24 according to the ninth embodiment arranges the connection points Q1, Q2, Q3,..., Q8 so as to be shifted from the gate center line CLG. EBL2, EBL3,..., EBL8 appear as loads to the oscillation loop. As a result, the oscillation conditions for oscillation in the FET cell are not satisfied, and oscillation in the cell can be suppressed.

さらに、第９の実施の形態に係る半導体装置２４は、表１において、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレインフィンガー電極１２２の束ね方に対して、ゲートフィンガー電極１２４の束ね方のズレ量とソースフィンガー電極１２０の束ね方のズレ量が異なる例“１”に対応している。すなわち、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧのズレ量ΔＧとソース中心線ＣＬＳのズレ量ΔＳが異なる例“１”に対応している。   Further, in the semiconductor device 24 according to the ninth embodiment, the gate finger electrode 124 of the multifinger unit FET cell FET1, FET2, FET3,... This corresponds to an example “1” in which the amount of misalignment differs from the amount of misalignment of the source finger electrodes 120. That is, it corresponds to the example “1” in which the deviation amount ΔG of the gate center line CLG and the deviation amount ΔS of the source center line CLS are different from the drain center line CLD of the multi-finger unit FET cells FET1, FET2, FET3,. doing.

その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。   The other configuration is the same as that of the first embodiment, and a duplicate description is omitted.

尚、第９の実施の形態に係る半導体装置２４においても、基本的な素子構成は、第１の実施の形態と同様であり、例えば、図５〜図８に示された第１の実施の形態に係る構成例１〜４を適用可能である。   In the semiconductor device 24 according to the ninth embodiment, the basic element configuration is the same as that of the first embodiment. For example, the first embodiment shown in FIGS. The structural examples 1-4 which concern on a form are applicable.

第９の実施の形態に係る半導体装置２４においては、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲート中心線ＣＬＧを、ドレイン中心線ＣＬＤに対してずらしているため、セル内ループ発振の発振条件を満たさなくなり、セル内ループ発振は抑制される。   In the semiconductor device 24 according to the ninth embodiment, the gate center line CLG of the multi-finger unit FET cells FET1, FET2, FET3,..., FET8 is shifted with respect to the drain center line CLD. The oscillation condition for oscillation is not satisfied, and the intra-cell loop oscillation is suppressed.

また、第９の実施の形態に係る半導体装置においては、図３１に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、ゲート中心線ＣＬＧからずらして配置するため、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８を共通電極として構成しても良い。   Further, in the semiconductor device according to the ninth embodiment, as shown in FIG. 31, since the connection points Q1, Q2, Q3,..., Q8 are arranged shifted from the gate center line CLG, the drain terminal electrode D1. , D2, D3,..., D8 may be configured as a common electrode.

第９の実施の形態に係る半導体装置によれば、線対称となるＦＥＴ単位を持つループがチップ内に構成されないため、ＦＥＴセル内のループ発振を抑制させることができる。   According to the semiconductor device of the ninth embodiment, since a loop having a line-symmetrical FET unit is not formed in the chip, loop oscillation in the FET cell can be suppressed.

第９の実施の形態に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。   According to the semiconductor device of the ninth embodiment, it is possible to suppress the loop oscillation in the multi-finger FET cell and to suppress the increase of the chip area.

（変形例）
第９の実施の形態の変形例に係る半導体装置２４の模式的平面パターン構成は、図３３に示すように表される。図３３のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図３４に示すように表される。 (Modification)
A schematic planar pattern configuration of the semiconductor device 24 according to the modification of the ninth embodiment is expressed as shown in FIG. An enlarged view of the vicinity of the multi-finger unit FET cell FET6 in FIG. 33 is expressed as shown in FIG.

第９の実施の形態の変形例に係る半導体装置２４においては、図３４に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧは、ズレ量ΔＧだけずれが生じている。一方、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳは、ずれが生じていない。すなわち、ΔＳ＝０である。従って、ズレ量ΔＧとズレ量ΔＳ＝０とが異なる。   In the semiconductor device 24 according to the modification of the ninth embodiment, as shown in FIG. 34, the gate center line CLG is shifted by a deviation amount ΔG with respect to the drain center line CLD. On the other hand, the source center line CLS is not shifted from the drain center line CLD. That is, ΔS = 0. Therefore, the deviation amount ΔG and the deviation amount ΔS = 0 are different.

また、接続点Ｑ６は、ゲート中心線ＣＬＧに対して、ズレ量ΔＱだけずれが生じている。   Further, the connection point Q6 is shifted from the gate center line CLG by a deviation amount ΔQ.

すなわち、第９の実施の形態の変形例に係る半導体装置２４においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置はズレ量ΔＱだけずれが生じており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ズレ量ΔＧだけずれが生じており、また、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置は、ずれが生じていない。   That is, in the semiconductor device 24 according to the modification of the ninth embodiment, the arrangement of the connection point Q with respect to the gate center line CLG is shifted by a deviation amount ΔQ, and the gate center line CLG with respect to the drain center line CLD is shifted. The arrangement is shifted by a deviation amount ΔG, and the arrangement of the source center line CLS with respect to the drain center line CLD is not shifted.

第９の実施の形態の変形例に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳのズレ量ΔＳ＝０である点は、第９の実施の形態と同様である。   In the semiconductor device 24 according to the modification of the ninth embodiment, the amount of deviation ΔS = 0 of the source center line CLS with respect to the drain center line CLD is the same as that of the ninth embodiment.

第９の実施の形態の変形例に係る半導体装置２４においては、ゲート中心線ＣＬＧに対するゲート接続点Ｑのズレ量ΔＱは、第９の実施の形態に比べて、シフト方向が左方向で、シフト量は等しい。   In the semiconductor device 24 according to the modification of the ninth embodiment, the shift amount ΔQ of the gate connection point Q with respect to the gate center line CLG is shifted in the left direction compared to the ninth embodiment. The amount is equal.

また、第９の実施の形態の変形例に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧのズレ量ΔＧは、第９の実施の形態と同様に、シフト方向が同じく左方向で、シフト量が等しい。   Further, in the semiconductor device 24 according to the modification of the ninth embodiment, the shift amount ΔG of the gate center line CLG with respect to the drain center line CLD is the same in the shift direction to the left as in the ninth embodiment. And the shift amount is equal.

その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。   The other configuration is the same as that of the first embodiment, and a duplicate description is omitted.

第９の実施の形態の変形例に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。   According to the semiconductor device according to the modification of the ninth embodiment, it is possible to suppress the loop oscillation in the multi-finger FET cell and to suppress the increase in the chip area.

[第１０の実施の形態]
（平面パターン構成）
第１０の実施の形態に係る半導体装置２４の模式的平面パターン構成は、図３５に示すように表される。図３５のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図３６に示すように表される。 [Tenth embodiment]
(Plane pattern configuration)
A schematic planar pattern configuration of the semiconductor device 24 according to the tenth embodiment is expressed as shown in FIG. An enlarged view of the vicinity of the multi-finger unit FET cell FET6 in FIG. 35 is expressed as shown in FIG.

第１０の実施の形態に係る半導体装置２４においては、図３６に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧは、シフト量ΔＧだけシフトして配置され、ずれが生じている。また、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳは、シフト量ΔＳ（＝ΔＧ）だけシフトして配置され、ずれが生じている。また、接続点Ｑ６は、ゲート中心線ＣＬＧに対して、シフト量ΔＱだけシフトして配置され、ずれが生じている。   In the semiconductor device 24 according to the tenth embodiment, as shown in FIG. 36, the gate center line CLG is shifted by a shift amount ΔG with respect to the drain center line CLD, resulting in a shift. . In addition, the source center line CLS is shifted from the drain center line CLD by a shift amount ΔS (= ΔG), and a deviation occurs. Further, the connection point Q6 is shifted by a shift amount ΔQ with respect to the gate center line CLG, resulting in a shift.

すなわち、第１０の実施の形態に係る半導体装置においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置はずれが生じており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ずれが生じている。また、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置も、ずれが生じている。   That is, in the semiconductor device according to the tenth embodiment, the arrangement of the connection point Q with respect to the gate center line CLG is shifted, and the arrangement of the gate center line CLG with respect to the drain center line CLD is shifted. Further, the arrangement of the source center line CLS with respect to the drain center line CLD is also shifted.

また、第１０の実施の形態に係る半導体装置２４においては、図３５に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、ゲート中心線ＣＬＧからずらして配置している。したがって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くなされる。   In the semiconductor device 24 according to the tenth embodiment, as shown in FIG. 35, the connection points Q1, Q2, Q3,..., Q8 are shifted from the gate center line CLG. Therefore, the number of gate fingers connected to one of the connection points Q1, Q2, Q3,..., Q8 is made larger than the number of gate fingers connected to the other.

第１０の実施の形態に係る半導体装置２４は、図３５に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、ゲート中心線ＣＬＧからずらして配置することで、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８が、発振ループにとって負荷として見え、その結果、ＦＥＴセル内発振の発振条件を満たさなくなり、セル内発振を抑制することができる。   As shown in FIG. 35, the semiconductor device 24 according to the tenth embodiment disposes the connection points Q1, Q2, Q3,..., Q8 from the gate center line CLG, thereby providing the gate lead-out line EBL1, EBL2, EBL3,..., EBL8 appear as loads to the oscillation loop. As a result, the oscillation conditions for oscillation in the FET cell are not satisfied, and oscillation in the cell can be suppressed.

さらに、第１０の実施の形態に係る半導体装置２４は、表１において、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレインフィンガー電極１２２の束ね方に対して、ゲートフィンガー電極１２４の束ね方のズレ量とソースフィンガー電極１２０の束ね方のズレ量が同じである例“０”に対応している。すなわち、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧのズレ量とソース中心線ＣＬＳのズレ量が同じである例“０”に対応している。   Further, in the semiconductor device 24 according to the tenth embodiment, the gate finger electrode 124 of the multi-finger unit FET cells FET1, FET2, FET3,... This corresponds to an example “0” in which the amount of misalignment and the amount of misalignment of the source finger electrodes 120 are the same. That is, it corresponds to an example “0” in which the shift amount of the gate center line CLG and the shift amount of the source center line CLS are the same with respect to the drain center line CLD of the multi-finger unit FET cells FET1, FET2, FET3,. doing.

その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。   The other configuration is the same as that of the first embodiment, and a duplicate description is omitted.

尚、第１０の実施の形態に係る半導体装置２４においても、基本的な素子構成は、第１の実施の形態と同様であり、例えば、図５〜図８に示された第１の実施の形態に係る構成例１〜４を適用可能である。   The basic element configuration of the semiconductor device 24 according to the tenth embodiment is the same as that of the first embodiment. For example, the first embodiment shown in FIGS. The structural examples 1-4 which concern on a form are applicable.

第１０の実施の形態に係る半導体装置２４においては、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲート中心線ＣＬＧおよびソース中心線ＣＬＳを、ドレイン中心線ＣＬＤに対してずらしているため、セル内ループ発振の発振条件を満たさなくなり、セル内ループ発振は抑制される。   In the semiconductor device 24 according to the tenth embodiment, the gate center line CLG and the source center line CLS of the multi-finger unit FET cells FET1, FET2, FET3,..., FET8 are shifted from the drain center line CLD. Therefore, the oscillation condition for the intra-cell loop oscillation is not satisfied, and the intra-cell loop oscillation is suppressed.

第１０の実施の形態に係る半導体装置において、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、ゲート中心線ＣＬＧを外れ、セル内ループ発振の定在波の節からずれている。したがって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８に接続された指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８は、セル内ループ発振周波数成分にとって負荷となるため、発振条件を満たさなくなり、セル内ループ発振は抑制される。   In the semiconductor device according to the tenth embodiment, the connection points Q1, Q2, Q3,..., Q8 deviate from the gate center line CLG and deviate from the standing wave node of the intra-cell loop oscillation. Therefore, the designated gate bus lines GBL1, GBL2, GBL3,..., GBL8 connected to the connection points Q1, Q2, Q3,..., Q8 become a load for the intra-cell loop oscillation frequency component, and therefore do not satisfy the oscillation condition. In-cell loop oscillation is suppressed.

また、第１０の実施の形態に係る半導体装置においては、図３５に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、ゲート中心線ＣＬＧからずらして配置するため、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８を共通電極として構成しても良い。   In the semiconductor device according to the tenth embodiment, as shown in FIG. 35, since the connection points Q1, Q2, Q3,..., Q8 are shifted from the gate center line CLG, the drain terminal electrode D1 , D2, D3,..., D8 may be configured as a common electrode.

第１０の実施の形態に係る半導体装置によれば、線対称となるＦＥＴ単位を持つループがチップ内に構成されないため、ＦＥＴセル内のループ発振を抑制させることができる。   According to the semiconductor device according to the tenth embodiment, since a loop having a line-symmetrical FET unit is not formed in the chip, loop oscillation in the FET cell can be suppressed.

第１０の実施の形態に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。   According to the semiconductor device according to the tenth embodiment, loop oscillation in the multi-finger FET cell can be suppressed and an increase in chip area can be suppressed.

[第１１の実施の形態]
第１１の実施の形態に係る半導体装置の模式的平面パターン構成は、図３７に示すように表される。図３７のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図３８に示すように表される。 [Eleventh embodiment]
A schematic planar pattern configuration of the semiconductor device according to the eleventh embodiment is expressed as shown in FIG. An enlarged view of the vicinity of the multi-finger unit FET cell FET6 in FIG. 37 is expressed as shown in FIG.

第１１の実施の形態に係る半導体装置２４においては、図３８に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧは、ズレ量ΔＧだけシフトして配置され、ずれが生じている。また、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳは、ズレ量ΔＳ（＝ΔＧ）だけシフトして配置され、ずれが生じている。また、接続点Ｑ６は、ゲート中心線ＣＬＧに対して、ズレ量ΔＱだけシフトして配置され、ずれが生じている。   In the semiconductor device 24 according to the eleventh embodiment, as shown in FIG. 38, the gate center line CLG is shifted from the drain center line CLD by a shift amount ΔG, resulting in a shift. . Further, the source center line CLS is shifted from the drain center line CLD by a shift amount ΔS (= ΔG), and a deviation occurs. In addition, the connection point Q6 is shifted from the gate center line CLG by a shift amount ΔQ, and a shift occurs.

すなわち、第１１の実施の形態に係る半導体装置においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置はずれが生じており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ずれが生じている。また、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置も、ずれが生じている。ズレ量ΔＧとズレ量ΔＳは等しい。   That is, in the semiconductor device according to the eleventh embodiment, the arrangement of the connection point Q with respect to the gate center line CLG is deviated, and the arrangement of the gate center line CLG with respect to the drain center line CLD is deviated. Further, the arrangement of the source center line CLS with respect to the drain center line CLD is also shifted. The deviation amount ΔG is equal to the deviation amount ΔS.

また、第１１の実施の形態に係る半導体装置２４においては、図３７に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、ゲート中心線ＣＬＧからずらして配置している。したがって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くなされる。   Further, in the semiconductor device 24 according to the eleventh embodiment, as shown in FIG. 37, the connection points Q1, Q2, Q3,..., Q8 are shifted from the gate center line CLG. Therefore, the number of gate fingers connected to one of the connection points Q1, Q2, Q3,..., Q8 is made larger than the number of gate fingers connected to the other.

第１１の実施の形態に係る半導体装置２４は、図３７に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、ゲート中心線ＣＬＧからずらして配置することで、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８が、発振ループにとって負荷として見え、その結果、ＦＥＴセル内発振の発振条件を満たさなくなり、セル内発振を抑制することができる。   As shown in FIG. 37, the semiconductor device 24 according to the eleventh embodiment disposes the connection points Q1, Q2, Q3,..., Q8 from the gate center line CLG, thereby providing the gate lead-out line EBL1, EBL2, EBL3,..., EBL8 appear as loads to the oscillation loop. As a result, the oscillation conditions for oscillation in the FET cell are not satisfied, and oscillation in the cell can be suppressed.

さらに、第１１の実施の形態に係る半導体装置２４は、表１において、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレインフィンガー電極１２２の束ね方に対して、ゲートフィンガー電極１２４の束ね方のズレ量とソースフィンガー電極１２０の束ね方のズレ量が同じである例“０”に対応している。すなわち、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧのズレ量ΔＧとソース中心線ＣＬＳのズレ量ΔＳが同じである例“０”に対応している。   Further, in the semiconductor device 24 according to the eleventh embodiment, the gate finger electrode 124 of the multifinger unit FET cells FET1, FET2, FET3,... This corresponds to an example “0” in which the amount of misalignment and the amount of misalignment of the source finger electrodes 120 are the same. That is, an example “0” in which the deviation amount ΔG of the gate center line CLG and the deviation amount ΔS of the source center line CLS are the same with respect to the drain center line CLD of the multi-finger unit FET cells FET1, FET2, FET3,. It corresponds to.

第１１の実施の形態に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳのズレ量ΔＳは、第１０の実施の形態と同様に、シフト方向が同じく左方向で、シフト量が等しい。   In the semiconductor device 24 according to the eleventh embodiment, the shift amount ΔS of the source center line CLS with respect to the drain center line CLD is the same in the left direction and the shift amount is the same as in the tenth embodiment. equal.

第１１の実施の形態に係る半導体装置２４においては、ゲート中心線ＣＬＧに対するゲート接続点Ｑのズレ量ΔＱは、第１０の実施の形態に比べて、シフト方向が同じく左方向で、シフト量は２倍である。   In the semiconductor device 24 according to the eleventh embodiment, the shift amount ΔQ of the gate connection point Q with respect to the gate center line CLG is the same in the left direction and the shift amount as compared with the tenth embodiment. 2 times.

また、第１１の実施の形態に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧのズレ量ΔＧは、第１０の実施の形態と同様に、シフト方向が同じく左方向で、シフト量が等しい。   In the semiconductor device 24 according to the eleventh embodiment, the shift amount ΔG of the gate center line CLG with respect to the drain center line CLD is the same as the shift direction in the left direction, as in the tenth embodiment. The amount is equal.

その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。   The other configuration is the same as that of the first embodiment, and a duplicate description is omitted.

尚、第１１の実施の形態に係る半導体装置２４においても、基本的な素子構成は、第１の実施の形態と同様であり、例えば、図５〜図８に示された第１の実施の形態に係る構成例１〜４を適用可能である。   In the semiconductor device 24 according to the eleventh embodiment, the basic element configuration is the same as that of the first embodiment. For example, the first embodiment shown in FIGS. The structural examples 1-4 which concern on a form are applicable.

第１１の実施の形態に係る半導体装置２４においては、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲート中心線ＣＬＧおよびソース中心線ＣＬＳを、ドレイン中心線ＣＬＤに対してずらしているため、セル内ループ発振の発振条件を満たさなくなり、セル内ループ発振は抑制される。   In the semiconductor device 24 according to the eleventh embodiment, the gate center line CLG and the source center line CLS of the multi-finger unit FET cells FET1, FET2, FET3,..., FET8 are shifted from the drain center line CLD. Therefore, the oscillation condition for the intra-cell loop oscillation is not satisfied, and the intra-cell loop oscillation is suppressed.

第１１の実施の形態に係る半導体装置において、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、ゲート中心線ＣＬＧを外れ、セル内ループ発振の定在波の節からずれている。したがって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８に接続された指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８は、セル内ループ発振周波数成分にとって負荷となるため、発振条件を満たさなくなり、セル内ループ発振は抑制される。   In the semiconductor device according to the eleventh embodiment, the connection points Q1, Q2, Q3,..., Q8 deviate from the gate center line CLG and deviate from the standing wave node of the intra-cell loop oscillation. Therefore, the designated gate bus lines GBL1, GBL2, GBL3,..., GBL8 connected to the connection points Q1, Q2, Q3,..., Q8 become a load for the intra-cell loop oscillation frequency component, and therefore do not satisfy the oscillation condition. In-cell loop oscillation is suppressed.

また、第１１の実施の形態に係る半導体装置においては、図３７に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、ゲート中心線ＣＬＧからずらして配置するため、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８を共通電極として構成しても良い。   In the semiconductor device according to the eleventh embodiment, as shown in FIG. 37, the connection points Q1, Q2, Q3,..., Q8 are arranged shifted from the gate center line CLG. , D2, D3,..., D8 may be configured as a common electrode.

第１１の実施の形態に係る半導体装置によれば、線対称となるＦＥＴ単位を持つループがチップ内に構成されないため、ＦＥＴセル内のループ発振を抑制させることができる。   According to the semiconductor device according to the eleventh embodiment, since a loop having line-symmetric FET units is not formed in the chip, loop oscillation in the FET cell can be suppressed.

第１１の実施の形態に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。   According to the semiconductor device according to the eleventh embodiment, loop oscillation in the multi-finger FET cell can be suppressed and an increase in chip area can be suppressed.

（変形例）
第１１の実施の形態の変形例に係る半導体装置の模式的平面パターン構成は、図３９に示すように表される。図３９のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図４０に示すように表される。 (Modification)
A schematic planar pattern configuration of a semiconductor device according to a modification of the eleventh embodiment is expressed as shown in FIG. An enlarged view of the vicinity of the multi-finger unit FET cell FET6 in FIG. 39 is expressed as shown in FIG.

第１１の実施の形態の変形例に係る半導体装置２４においては、図４０に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧは、シフト量ΔＧだけシフトして配置され、ずれが生じている。また、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳは、ズレ量ΔＳ（＝ΔＧ）だけシフトして配置され、ずれが生じている。また、接続点Ｑ６は、ゲート中心線ＣＬＧに対して、ズレ量ΔＱだけシフトして配置され、ずれが生じている。   In the semiconductor device 24 according to the modification of the eleventh embodiment, as shown in FIG. 40, the gate center line CLG is arranged shifted by a shift amount ΔG with respect to the drain center line CLD, and the shift is not caused. Has occurred. Further, the source center line CLS is shifted from the drain center line CLD by a shift amount ΔS (= ΔG), and a deviation occurs. In addition, the connection point Q6 is shifted from the gate center line CLG by a shift amount ΔQ, and a shift occurs.

すなわち、第１１の実施の形態の変形例に係る半導体装置においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置はずれが生じており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ずれが生じている。また、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置も、ずれが生じている。ズレ量ΔＧとズレ量ΔＳは等しい。   That is, in the semiconductor device according to the modified example of the eleventh embodiment, the arrangement of the connection point Q with respect to the gate center line CLG is displaced, and the arrangement of the gate center line CLG with respect to the drain center line CLD is displaced. ing. Further, the arrangement of the source center line CLS with respect to the drain center line CLD is also shifted. The deviation amount ΔG is equal to the deviation amount ΔS.

第１１の実施の形態の変形例に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳのズレ量ΔＳは、第１０の実施の形態と同様に、シフト方向が左方向で、シフト量は等しい。   In the semiconductor device 24 according to the modification of the eleventh embodiment, the shift amount ΔS of the source center line CLS with respect to the drain center line CLD is the shift direction leftward as in the tenth embodiment. The amount is equal.

第１１の実施の形態の変形例に係る半導体装置２４においては、ゲート中心線ＣＬＧに対するゲート接続点Ｑのズレ量ΔＱは、第１０の実施の形態に比べて、シフト方向が右方向で、シフト量は等しい。   In the semiconductor device 24 according to the modification of the eleventh embodiment, the shift amount ΔQ of the gate connection point Q with respect to the gate center line CLG is shifted to the right in the shift direction compared to the tenth embodiment. The amount is equal.

また、第１１の実施の形態の変形例に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧのズレ量ΔＧは、第１０の実施の形態と同様に、シフト方向が左方向で、シフト量は等しい。   Further, in the semiconductor device 24 according to the modification of the eleventh embodiment, the shift amount ΔG of the gate center line CLG with respect to the drain center line CLD is shifted leftward as in the tenth embodiment. The shift amount is equal.

その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。   The other configuration is the same as that of the first embodiment, and a duplicate description is omitted.

第１１の実施の形態の変形例に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。   According to the semiconductor device according to the modification of the eleventh embodiment, the loop oscillation in the multi-finger FET cell can be suppressed and the increase in the chip area can be suppressed.

[第１２の実施の形態]
第１２の実施の形態に係る半導体装置の模式的平面パターン構成は、図４１に示すように表される。図４１のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図４２に示すように表される。 [Twelfth embodiment]
A schematic planar pattern configuration of the semiconductor device according to the twelfth embodiment is expressed as shown in FIG. An enlarged view of the vicinity of the multi-finger unit FET cell FET6 in FIG. 41 is expressed as shown in FIG.

第１２の実施の形態に係る半導体装置２４においては、図４２に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧは、ズレ量ΔＧだけシフトして配置され、ずれが生じている。また、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳは、ズレ量ΔＳだけシフトして配置され、ずれが生じている。また、接続点Ｑ６は、ゲート中心線ＣＬＧに対して、ズレ量ΔＱだけシフトして配置され、ずれが生じている。   In the semiconductor device 24 according to the twelfth embodiment, as shown in FIG. 42, the gate center line CLG is shifted from the drain center line CLD by a shift amount ΔG, resulting in a shift. . Further, the source center line CLS is shifted from the drain center line CLD by a shift amount ΔS, and a deviation occurs. In addition, the connection point Q6 is shifted from the gate center line CLG by a shift amount ΔQ, and a shift occurs.

すなわち、第１２の実施の形態に係る半導体装置においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置はずれが生じており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ずれが生じている。また、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置も、ずれが生じている。また、ズレ量ΔＧとズレ量ΔＳは異なる。   That is, in the semiconductor device according to the twelfth embodiment, the arrangement of the connection point Q with respect to the gate center line CLG is shifted, and the arrangement of the gate center line CLG with respect to the drain center line CLD is shifted. Further, the arrangement of the source center line CLS with respect to the drain center line CLD is also shifted. Further, the deviation amount ΔG and the deviation amount ΔS are different.

また、第１２の実施の形態に係る半導体装置２４においては、図４１に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、ゲート中心線ＣＬＧからずらして配置している。したがって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くなされる。   Further, in the semiconductor device 24 according to the twelfth embodiment, as shown in FIG. 41, the connection points Q1, Q2, Q3,..., Q8 are shifted from the gate center line CLG. Therefore, the number of gate fingers connected to one of the connection points Q1, Q2, Q3,..., Q8 is made larger than the number of gate fingers connected to the other.

第１２の実施の形態に係る半導体装置２４は、図４１に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、ゲート中心線ＣＬＧからずらして配置することで、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８が、発振ループにとって負荷として見え、その結果、ＦＥＴセル内発振の発振条件を満たさなくなり、セル内発振を抑制することができる。   As shown in FIG. 41, the semiconductor device 24 according to the twelfth embodiment disposes the connection points Q1, Q2, Q3,..., Q8 from the gate center line CLG so that the gate lead-out line EBL1, EBL2, EBL3,..., EBL8 appear as loads to the oscillation loop. As a result, the oscillation conditions for oscillation in the FET cell are not satisfied, and oscillation in the cell can be suppressed.

さらに、第１２の実施の形態に係る半導体装置２４は、表１において、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレインフィンガー電極１２２の束ね方に対して、ゲートフィンガー電極１２４の束ね方のズレ量とソースフィンガー電極１２０の束ね方のズレ量が異なる例“１”に対応している。すなわち、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧのズレ量ΔＧとソース中心線ＣＬＳのズレ量ΔＳが異なる例“１”に対応している。   Further, in the semiconductor device 24 according to the twelfth embodiment, the gate finger electrode 124 of the multifinger unit FET cells FET1, FET2, FET3,... This corresponds to an example “1” in which the amount of misalignment differs from the amount of misalignment of the source finger electrodes 120. That is, it corresponds to the example “1” in which the deviation amount ΔG of the gate center line CLG and the deviation amount ΔS of the source center line CLS are different from the drain center line CLD of the multi-finger unit FET cells FET1, FET2, FET3,. doing.

第１２の実施の形態に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳのズレ量ΔＳは、第１０の実施の形態と同様に、シフト方向が同じく左方向で、シフト量が等しい。   In the semiconductor device 24 according to the twelfth embodiment, the shift amount ΔS of the source center line CLS with respect to the drain center line CLD is the same in the left direction and the shift amount is the same as in the tenth embodiment. equal.

第１２の実施の形態に係る半導体装置２４においては、ゲート中心線ＣＬＧに対するゲート接続点Ｑのズレ量ΔＱは、第１０の実施の形態と同様に、シフト方向が同じく左方向で、シフト量が等しい。   In the semiconductor device 24 according to the twelfth embodiment, the shift amount ΔQ of the gate connection point Q with respect to the gate center line CLG is the same as the shift direction in the left direction and the shift amount is the same as in the tenth embodiment. equal.

また、第１２の実施の形態に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧのズレ量ΔＧは、第１０の実施の形態に比べて、シフト方向が同じく左方向で、シフト量が２倍である。   In the semiconductor device 24 according to the twelfth embodiment, the shift amount ΔG of the gate center line CLG with respect to the drain center line CLD is the same as the shift direction in the left direction compared to the tenth embodiment. The amount is doubled.

その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。   The other configuration is the same as that of the first embodiment, and a duplicate description is omitted.

尚、第１２の実施の形態に係る半導体装置２４においても、基本的な素子構成は、第１の実施の形態と同様であり、例えば、図５〜図８に示された第１の実施の形態に係る構成例１〜４を適用可能である。   Note that the basic element configuration of the semiconductor device 24 according to the twelfth embodiment is the same as that of the first embodiment. For example, the first embodiment shown in FIGS. The structural examples 1-4 which concern on a form are applicable.

第１２の実施の形態に係る半導体装置２４においては、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲート中心線ＣＬＧおよびソース中心線ＣＬＳを、ドレイン中心線ＣＬＤに対してずらしているため、セル内ループ発振の発振条件を満たさなくなり、セル内ループ発振は抑制される。   In the semiconductor device 24 according to the twelfth embodiment, the gate center line CLG and the source center line CLS of the multi-finger unit FET cells FET1, FET2, FET3,..., FET8 are shifted from the drain center line CLD. Therefore, the oscillation condition for the intra-cell loop oscillation is not satisfied, and the intra-cell loop oscillation is suppressed.

第１２の実施の形態に係る半導体装置において、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、ゲート中心線ＣＬＧを外れ、セル内ループ発振の定在波の節からずれている。したがって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８に接続された指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８は、セル内ループ発振周波数成分にとって負荷となるため、発振条件を満たさなくなり、セル内ループ発振は抑制される。   In the semiconductor device according to the twelfth embodiment, the connection points Q1, Q2, Q3,..., Q8 deviate from the gate center line CLG and deviate from the standing wave node of the intra-cell loop oscillation. Therefore, the designated gate bus lines GBL1, GBL2, GBL3,..., GBL8 connected to the connection points Q1, Q2, Q3,..., Q8 become a load for the intra-cell loop oscillation frequency component, and therefore do not satisfy the oscillation condition. In-cell loop oscillation is suppressed.

また、第１２の実施の形態に係る半導体装置においては、図４１に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、ゲート中心線ＣＬＧからずらして配置するため、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８を共通電極として構成しても良い。   Further, in the semiconductor device according to the twelfth embodiment, as shown in FIG. 41, the connection points Q1, Q2, Q3,..., Q8 are arranged shifted from the gate center line CLG. , D2, D3,..., D8 may be configured as a common electrode.

第１２の実施の形態に係る半導体装置によれば、線対称となるＦＥＴ単位を持つループがチップ内に構成されないため、ＦＥＴセル内のループ発振を抑制させることができる。   According to the semiconductor device of the twelfth embodiment, the loop having the line-symmetrical FET unit is not formed in the chip, so that the loop oscillation in the FET cell can be suppressed.

第１２の実施の形態に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。   According to the semiconductor device of the twelfth embodiment, it is possible to suppress the loop oscillation in the multi-finger FET cell and to suppress the increase of the chip area.

（変形例）
第１２の実施の形態の変形例に係る半導体装置の模式的平面パターン構成は、図４３に示すように表される。図４３のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図４４に示すように表される。 (Modification)
A schematic planar pattern configuration of a semiconductor device according to a modification of the twelfth embodiment is expressed as shown in FIG. An enlarged view of the vicinity of the multi-finger unit FET cell FET6 in FIG. 43 is expressed as shown in FIG.

第１２の実施の形態の変形例に係る半導体装置２４においては、図４４に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧは、ズレ量ΔＧだけずれが生じている。一方、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳは、ズレ量ΔＳだけずれが生じている。また、ズレ量ΔＧとズレ量ΔＳとが異なる。   In the semiconductor device 24 according to the modified example of the twelfth embodiment, as shown in FIG. 44, the gate center line CLG is shifted by a shift amount ΔG with respect to the drain center line CLD. On the other hand, the source center line CLS is displaced from the drain center line CLD by a deviation amount ΔS. Further, the deviation amount ΔG and the deviation amount ΔS are different.

また、接続点Ｑ６は、ゲート中心線ＣＬＧに対して、ズレ量ΔＱだけずれが生じている。   Further, the connection point Q6 is shifted from the gate center line CLG by a deviation amount ΔQ.

すなわち、第１２の実施の形態の変形例に係る半導体装置２４においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置はズレ量ΔＱだけずれが生じており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ズレ量ΔＧだけずれが生じており、また、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置は、ズレ量ΔＳだけずれが生じている。   That is, in the semiconductor device 24 according to the modification of the twelfth embodiment, the arrangement of the connection point Q with respect to the gate center line CLG is shifted by a deviation amount ΔQ, and the gate center line CLG with respect to the drain center line CLD The arrangement is displaced by an amount of deviation ΔG, and the arrangement of the source center line CLS with respect to the drain center line CLD is displaced by an amount of deviation ΔS.

第１２の実施の形態の変形例に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳのズレ量ΔＳが、第１０の実施の形態と同様に、シフト方向が同じく左方向で、シフト量が等しい。   In the semiconductor device 24 according to the modification of the twelfth embodiment, the shift amount ΔS of the source center line CLS with respect to the drain center line CLD is the same as the shift direction in the left direction as in the tenth embodiment. The shift amount is equal.

第１２の実施の形態の変形例に係る半導体装置２４においては、ゲート中心線ＣＬＧに対するゲート接続点Ｑのズレ量ΔＱは、第１０の実施の形態と同様に、シフト方向が同じく左方向で、シフト量が等しい。   In the semiconductor device 24 according to the modification of the twelfth embodiment, the shift amount ΔQ of the gate connection point Q with respect to the gate center line CLG is the same in the shift direction to the left as in the tenth embodiment. The shift amount is equal.

また、第１２の実施の形態の変形例に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧのズレ量ΔＧは、第１０の実施の形態に比べて、シフト方向が右方向で、シフト量が等しい。   Further, in the semiconductor device 24 according to the modification of the twelfth embodiment, the shift amount ΔG of the gate center line CLG with respect to the drain center line CLD is shifted to the right in the shift direction compared to the tenth embodiment. The shift amount is equal.

その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。   The other configuration is the same as that of the first embodiment, and a duplicate description is omitted.

第１２の実施の形態の変形例に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。   According to the semiconductor device according to the modification of the twelfth embodiment, it is possible to suppress the loop oscillation in the multi-finger FET cell and to suppress the increase of the chip area.

[第１３の実施の形態]
第１３の実施の形態に係る半導体装置の模式的平面パターン構成は、図４５に示すように表される。図４５のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図４６に示すように表される。 [Thirteenth embodiment]
A schematic planar pattern configuration of the semiconductor device according to the thirteenth embodiment is expressed as shown in FIG. An enlarged view of the vicinity of the multi-finger unit FET cell FET6 in FIG. 45 is expressed as shown in FIG.

第１３の実施の形態に係る半導体装置２４においては、図４６に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧは、ズレ量ΔＧだけシフトして配置され、ずれが生じている。また、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳは、ズレ量ΔＳだけシフトして配置され、ずれが生じている。また、接続点Ｑ６は、ゲート中心線ＣＬＧに対して、ズレ量ΔＱだけシフトして配置され、ずれが生じている。   In the semiconductor device 24 according to the thirteenth embodiment, as shown in FIG. 46, the gate center line CLG is shifted from the drain center line CLD by a shift amount ΔG, resulting in a shift. . Further, the source center line CLS is shifted from the drain center line CLD by a shift amount ΔS, and a deviation occurs. In addition, the connection point Q6 is shifted from the gate center line CLG by a shift amount ΔQ, and a shift occurs.

すなわち、第１３の実施の形態に係る半導体装置においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置はずれが生じており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ずれが生じている。また、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置も、ずれが生じている。また、ズレ量ΔＧとズレ量ΔＳとが異なる。   That is, in the semiconductor device according to the thirteenth embodiment, the arrangement of the connection point Q with respect to the gate center line CLG is deviated, and the arrangement of the gate center line CLG with respect to the drain center line CLD is deviated. Further, the arrangement of the source center line CLS with respect to the drain center line CLD is also shifted. Further, the deviation amount ΔG and the deviation amount ΔS are different.

また、第１３の実施の形態に係る半導体装置２４においては、図４５に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、ゲート中心線ＣＬＧからずらして配置している。したがって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くなされる。   Further, in the semiconductor device 24 according to the thirteenth embodiment, as shown in FIG. 45, the connection points Q1, Q2, Q3,..., Q8 are shifted from the gate center line CLG. Therefore, the number of gate fingers connected to one of the connection points Q1, Q2, Q3,..., Q8 is made larger than the number of gate fingers connected to the other.

第１３の実施の形態に係る半導体装置２４は、図４５に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、ゲート中心線ＣＬＧからずらして配置することで、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８が、発振ループにとって負荷として見え、その結果、ＦＥＴセル内発振の発振条件を満たさなくなり、セル内発振を抑制することができる。   As shown in FIG. 45, the semiconductor device 24 according to the thirteenth embodiment disposes the connection points Q1, Q2, Q3,..., Q8 from the gate center line CLG, so that the gate lead-out line EBL1, EBL2, EBL3,..., EBL8 appear as loads to the oscillation loop. As a result, the oscillation conditions for oscillation in the FET cell are not satisfied, and oscillation in the cell can be suppressed.

さらに、第１３の実施の形態に係る半導体装置２４は、表１において、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレインフィンガー電極１２２の束ね方に対して、ゲートフィンガー電極１２４の束ね方のズレ量とソースフィンガー電極１２０の束ね方のズレ量が異なる例“１”に対応している。すなわち、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧのズレ量ΔＧとソース中心線ＣＬＳのズレ量ΔＳが異なる例“１”に対応している。   Further, in the semiconductor device 24 according to the thirteenth embodiment, the gate finger electrode 124 of the multi-finger unit FET cells FET1, FET2, FET3,... This corresponds to an example “1” in which the amount of misalignment differs from the amount of misalignment of the source finger electrodes 120. That is, it corresponds to the example “1” in which the deviation amount ΔG of the gate center line CLG and the deviation amount ΔS of the source center line CLS are different from the drain center line CLD of the multi-finger unit FET cells FET1, FET2, FET3,. doing.

第１３の実施の形態に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳのズレ量ΔＳは、第１０の実施の形態に比べて、シフト方向が同じく左方向で、シフト量が２倍である。   In the semiconductor device 24 according to the thirteenth embodiment, the shift amount ΔS of the source center line CLS with respect to the drain center line CLD is the same in the left direction and the shift amount as compared with the tenth embodiment. 2 times.

第１３の実施の形態に係る半導体装置２４においては、ゲート中心線ＣＬＧに対するゲート接続点Ｑのズレ量ΔＱは、第１０の実施の形態と同様に、シフト方向が同じく左方向で、シフト量が等しい。   In the semiconductor device 24 according to the thirteenth embodiment, the shift amount ΔQ of the gate connection point Q with respect to the gate center line CLG is the same in the left direction and the shift amount as in the tenth embodiment. equal.

また、第１３の実施の形態に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧのズレ量ΔＧは、第１０の実施の形態と同様に、シフト方向が同じく左方向で、シフト量が等しい。   Further, in the semiconductor device 24 according to the thirteenth embodiment, the shift amount ΔG of the gate center line CLG with respect to the drain center line CLD is the same as the shift direction in the left direction, as in the tenth embodiment. The amount is equal.

その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。   The other configuration is the same as that of the first embodiment, and a duplicate description is omitted.

尚、第１３の実施の形態に係る半導体装置２４においても、基本的な素子構成は、第１の実施の形態と同様であり、例えば、図５〜図８に示された第１の実施の形態に係る構成例１〜４を適用可能である。   The basic element configuration of the semiconductor device 24 according to the thirteenth embodiment is the same as that of the first embodiment. For example, the first embodiment shown in FIGS. The structural examples 1-4 which concern on a form are applicable.

第１３の実施の形態に係る半導体装置２４においては、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲート中心線ＣＬＧおよびソース中心線ＣＬＳを、ドレイン中心線ＣＬＤに対してずらしているため、セル内ループ発振の発振条件を満たさなくなり、セル内ループ発振は抑制される。   In the semiconductor device 24 according to the thirteenth embodiment, the gate center line CLG and the source center line CLS of the multi-finger unit FET cells FET1, FET2, FET3,..., FET8 are shifted from the drain center line CLD. Therefore, the oscillation condition for the intra-cell loop oscillation is not satisfied, and the intra-cell loop oscillation is suppressed.

第１３の実施の形態に係る半導体装置において、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、ゲート中心線ＣＬＧを外れ、セル内ループ発振の定在波の節からずれている。したがって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８に接続された指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８は、セル内ループ発振周波数成分にとって負荷となるため、発振条件を満たさなくなり、セル内ループ発振は抑制される。   In the semiconductor device according to the thirteenth embodiment, the connection points Q1, Q2, Q3,..., Q8 deviate from the gate center line CLG and deviate from the standing wave node of the intra-cell loop oscillation. Therefore, the designated gate bus lines GBL1, GBL2, GBL3,..., GBL8 connected to the connection points Q1, Q2, Q3,..., Q8 become a load for the intra-cell loop oscillation frequency component, and therefore do not satisfy the oscillation condition. In-cell loop oscillation is suppressed.

また、第１３の実施の形態に係る半導体装置においては、図４５に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、ゲート中心線ＣＬＧからずらして配置するため、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８を共通電極として構成しても良い。   In the semiconductor device according to the thirteenth embodiment, as shown in FIG. 45, the connection points Q1, Q2, Q3,..., Q8 are arranged shifted from the gate center line CLG. , D2, D3,..., D8 may be configured as a common electrode.

第１３の実施の形態に係る半導体装置によれば、線対称となるＦＥＴ単位を持つループがチップ内に構成されないため、ＦＥＴセル内のループ発振を抑制させることができる。   According to the semiconductor device according to the thirteenth embodiment, since a loop having line-symmetrical FET units is not formed in the chip, loop oscillation in the FET cell can be suppressed.

第１３の実施の形態に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。
（変形例）
第１３の実施の形態の変形例に係る半導体装置の模式的平面パターン構成は、図４７に示すように表される。図４７のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図４８に示すように表される。 According to the semiconductor device of the thirteenth embodiment, loop oscillation in the multi-finger FET cell can be suppressed and an increase in chip area can be suppressed.
(Modification)
A schematic planar pattern configuration of the semiconductor device according to the modification of the thirteenth embodiment is expressed as shown in FIG. An enlarged view of the vicinity of the multi-finger unit FET cell FET6 in FIG. 47 is expressed as shown in FIG.

第１３の実施の形態の変形例に係る半導体装置２４においては、図４８に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧは、ズレ量ΔＧだけずれが生じている。一方、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳは、ズレ量ΔＳだけずれが生じている。また、ズレ量ΔＧとズレ量ΔＳとが異なる。   In the semiconductor device 24 according to the modified example of the thirteenth embodiment, as shown in FIG. 48, the gate center line CLG is shifted by a shift amount ΔG with respect to the drain center line CLD. On the other hand, the source center line CLS is displaced from the drain center line CLD by a deviation amount ΔS. Further, the deviation amount ΔG and the deviation amount ΔS are different.

また、接続点Ｑ６は、ゲート中心線ＣＬＧに対して、ズレ量ΔＱだけずれが生じている。   Further, the connection point Q6 is shifted from the gate center line CLG by a deviation amount ΔQ.

すなわち、第１３の実施の形態の変形例に係る半導体装置２４においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置はズレ量ΔＱだけずれが生じており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ズレ量ΔＧだけずれが生じており、また、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置は、ズレ量ΔＳだけずれが生じている。   That is, in the semiconductor device 24 according to the modified example of the thirteenth embodiment, the arrangement of the connection point Q with respect to the gate center line CLG is shifted by a deviation amount ΔQ, and the gate center line CLG with respect to the drain center line CLD is shifted. The arrangement is displaced by an amount of deviation ΔG, and the arrangement of the source center line CLS with respect to the drain center line CLD is displaced by an amount of deviation ΔS.

第１３の実施の形態の変形例に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳのズレ量ΔＳは、第１０の実施の形態に比べて、シフト方向が右方向で、シフト量が等しい。   In the semiconductor device 24 according to the modification of the thirteenth embodiment, the shift amount ΔS of the source center line CLS with respect to the drain center line CLD is shifted in the right direction compared to the tenth embodiment. The amount is equal.

第１３の実施の形態の変形例に係る半導体装置２４においては、ゲート中心線ＣＬＧに対するゲート接続点Ｑのズレ量ΔＱは、第１０の実施の形態と同様に、シフト方向が同じく左方向で、シフト量が等しい。   In the semiconductor device 24 according to the modification of the thirteenth embodiment, the shift amount ΔQ of the gate connection point Q with respect to the gate center line CLG is the same as the shift direction in the left direction, as in the tenth embodiment. The shift amount is equal.

また、第１３の実施の形態の変形例に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧのズレ量ΔＧは、第１０の実施の形態と同様に、シフト方向が同じく左方向で、シフト量が等しい。   Further, in the semiconductor device 24 according to the modification of the thirteenth embodiment, the shift amount ΔG of the gate center line CLG with respect to the drain center line CLD is the same as the left direction in the shift direction as in the tenth embodiment. And the shift amount is equal.

その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。   The other configuration is the same as that of the first embodiment, and a duplicate description is omitted.

第１３の実施の形態の変形例に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。   According to the semiconductor device according to the modification of the thirteenth embodiment, it is possible to suppress the loop oscillation in the multi-finger FET cell and to suppress the increase in the chip area.

本実施の形態に係る半導体装置によれば、主に、マイクロ波帯の高周波用半導体装置において、マルチフィンガーＦＥＴセル内のループ発振を抑制させることができる。   According to the semiconductor device according to the present embodiment, it is possible to suppress the loop oscillation in the multi-finger FET cell mainly in the microwave high-frequency semiconductor device.

[その他の実施の形態]
実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 [Other embodiments]
Although embodiments have been described, these embodiments have been presented by way of example and are not intended to limit the scope of the invention. The novel embodiment can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. This embodiment and its modifications are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.

なお、実施の形態に係る半導体装置の基本素子としては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子なども適用できることは言うまでもない。   Note that basic elements of the semiconductor device according to the embodiment are not limited to FETs and HEMTs, but include LDMOS (Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor), heterojunction bipolar transistors (HBT), and the like. It goes without saying that the amplifying element of FIG.

このように、ここでは記載していない様々な実施の形態などを含む。   As described above, various embodiments that are not described herein are included.

２４、２４ａ…半導体装置
１１０…基板
１１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１１６…２次元電子ガス（２ＤＥＧ）層
１１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
１２０…ソースフィンガー電極
１２２…ドレインフィンガー電極
１２４…ゲートフィンガー電極
１２６…ソース領域
１２８…ドレイン領域
ＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８、ＦＥＴ（ｎ−１）、ＦＥＴ（ｎ）、ＦＥＴ（ｎ＋１）…マルチフィンガー単位ＦＥＴセル
Ｇ，Ｇ１，Ｇ２，…，Ｇ８、Ｇｎ…ゲート端子電極
Ｓ，Ｓ１１，Ｓ１２，…，Ｓ８１，Ｓ８２、Ｓｎ１、Ｓｎ２、Ｓ（ｎ＋１）１…ソース端子電極
Ｄ，Ｄ１，Ｄ２，…，Ｄ８、Ｄｎ…ドレイン端子電極
ＳＣ１１，ＳＣ１２，…，ＳＣ８１，ＳＣ８２、ＳＣｎ１、ＳＣｎ２、ＳＣ（ｎ＋１）１…ＶＩＡホール
ＲＧ１２、ＲＧ２３、ＲＧ３４、…、ＲＧ７８…セル間バランス抵抗
ＧＢＬ１（ＧＢＬ１１、ＧＢＬ１２）、ＧＢＬ２（ＧＢＬ２１、ＧＢＬ２２）、ＧＢＬ３（ＧＢＬ３、ＧＢＬ３２）、…、ＧＢＬ８（ＧＢＬ８１、ＧＢＬ８２）…指定ゲートバスライン
ＤＢＬ１、ＤＢＬ２…指定ドレインバスライン
ＥＢＬＧ、ＥＢＬＧ１、ＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８…ゲート引き出しライン
ＥＢＬＤ、ＥＢＬＤ１…ドレイン引き出しライン
ＬＰ１、ＬＰ（ｎ）…セル内ループ
Ａ０１、Ａ０２…１／２単位ＦＥＴセル
ＣＬ…中心線
Ｑ１、Ｑ２、Ｑ３、…、Ｑ８、Ｑ１１、Ｑ１２、Ｑｎ…接続点
Ｐ…交差点
ＣＬＧ…ゲート中心線
ＣＬＳ…ソース中心線
ＣＬＤ…ドレイン中心線
ΔＳ、ΔＧ、ΔＱ…シフト量（ズレ量） 24, 24a ... Semiconductor device 110 ... Substrate 112 ... Nitride compound semiconductor layer (GaN epitaxial growth layer)
116: Two-dimensional electron gas (2DEG) layer 118: Aluminum gallium nitride layer (Al x Ga 1-x N) (0.1 ≦ x ≦ 1)
120 ... Source finger electrode 122 ... Drain finger electrode 124 ... Gate finger electrode 126 ... Source region 128 ... Drain region FET1, FET2, FET3, ..., FET8, FET (n-1), FET (n), FET (n + 1) ... Multi-finger unit FET cells G, G1, G2,..., G8, Gn... Gate terminal electrodes S, S11, S12, ..., S81, S82, Sn1, Sn2, S (n + 1) 1 ... Source terminal electrodes D, D1, D2 ,..., D8, Dn ... drain terminal electrodes SC11, SC12,..., SC81, SC82, SCn1, SCn2, SC (n + 1) 1. GBL12), GBL2 (GBL21, GBL22), GBL3 ( BL3, GBL32), ..., GBL8 (GBL81, GBL82) ... Designated gate bus lines DBL1, DBL2 ... Designated drain bus lines EBLG, EBLG1, EBL1, EBL2, EBL3, ..., EBL8 ... Gate lead lines EBLD, EBLD1 ... Drain lead lines LP1, LP (n) ... intra-cell loop A01, A02 ... 1/2 unit FET cell CL ... center line Q1, Q2, Q3, ..., Q8, Q11, Q12, Qn ... connection point P ... intersection CLG ... gate center line CLS: Source center line CLD: Drain center lines ΔS, ΔG, ΔQ: Shift amount (deviation amount)

Claims (15)

基板と、前記基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、前記基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極とを備えるマルチフィンガー単位ＦＥＴセルと、
前記マルチフィンガー単位ＦＥＴセルの前記ゲートフィンガー電極を並列接続する指定ゲートバスラインと、
前記指定ゲートバスラインに接続点において接続されたゲート引き出しラインと
を備え、
前記ゲートフィンガー電極の束ね方の中心線に対する前記接続点の配置、前記ドレインフィンガー電極の束ね方の中心線に対する前記ゲートフィンガー電極の束ね方の中心線の配置、前記ドレインフィンガー電極の束ね方の中心線に対する前記ソースフィンガー電極の束ね方の中心線の配置の内、少なくともいずれか１つはずらして配置したことを特徴とする半導体装置。 A substrate, a gate finger electrode having a plurality of fingers, a source finger electrode and a drain finger electrode disposed on a first surface of the substrate; and a gate finger electrode and the source finger disposed on the first surface of the substrate. A multi-finger unit FET cell comprising a gate terminal electrode formed by bundling a plurality of fingers for each electrode and the drain finger electrode, a source terminal electrode and a drain terminal electrode;
A designated gate bus line connecting the gate finger electrodes of the multi-finger unit FET cell in parallel;
A gate lead line connected to the designated gate bus line at a connection point, and
Arrangement of the connection point with respect to the center line of the gate finger electrode bundling, arrangement of the center line of the gate finger electrode bundling with respect to the center line of the drain finger electrode bundling, center of the drain finger electrode bundling method A semiconductor device, wherein at least one of the arrangement of the center lines of the method of bundling the source finger electrodes with respect to the line is shifted. 前記ゲートフィンガー電極の束ね方の中心線に対する前記接続点の配置を一致させ、かつ前記ゲートフィンガー電極の束ね方の中心線の配置を前記ドレインフィンガー電極の束ね方の中心線に対して一致させ、かつ前記ソースフィンガー電極の束ね方の中心線の配置を前記ドレインフィンガー電極の束ね方の中心線に対してずらしたことを特徴とする請求項１に記載の半導体装置。   The arrangement of the connection points with respect to the center line of the gate finger electrodes is matched, and the arrangement of the center lines of the gate finger electrodes is matched with the center line of the drain finger electrodes. 2. The semiconductor device according to claim 1, wherein the arrangement of the center lines of the source finger electrodes is shifted with respect to the center line of the drain finger electrodes. 前記ゲートフィンガー電極の束ね方の中心線に対する前記接続点の配置を一致させ、かつ前記ゲートフィンガー電極の束ね方の中心線の配置を前記ドレインフィンガー電極の束ね方の中心線に対してずらし、かつ前記ソースフィンガー電極の束ね方の中心線の配置を前記ドレインフィンガー電極の束ね方の中心線に対して一致させたことを特徴とする請求項１に記載の半導体装置。   Matching the arrangement of the connection points with respect to the center line of the gate finger electrode bundling, and shifting the arrangement of the center line of the gate finger electrode bundling with respect to the center line of the drain finger electrode bundling; and The semiconductor device according to claim 1, wherein the arrangement of the center lines of the source finger electrodes is matched with the center line of the drain finger electrodes. 前記ゲートフィンガー電極の束ね方の中心線に対する前記接続点の配置を一致させ、かつ前記ゲートフィンガー電極の束ね方の中心線の配置および前記ソースフィンガー電極の束ね方を前記ドレインフィンガー電極の束ね方に対してずらしたことを特徴とする請求項１に記載の半導体装置。   The arrangement of the connection points with respect to the center line of how to bundle the gate finger electrodes is matched, and the arrangement of the center line of how to bundle the gate finger electrodes and how to bundle the source finger electrodes are the same as how to bundle the drain finger electrodes The semiconductor device according to claim 1, wherein the semiconductor device is shifted with respect to the semiconductor device. 前記ゲートフィンガー電極の束ね方の中心線に対する前記接続点の配置をずらし、かつ前記ゲートフィンガー電極の束ね方の中心線の配置および前記ソースフィンガー電極の束ね方の中心線の配置を前記ドレインフィンガー電極の束ね方の中心線に対して一致させたことを特徴とする請求項１に記載の半導体装置。   The arrangement of the connection points is shifted with respect to the center line of the gate finger electrodes, and the arrangement of the center lines of the gate finger electrodes and the center lines of the source finger electrodes is changed to the drain finger electrodes. The semiconductor device according to claim 1, wherein the semiconductor device is made to coincide with a center line of the bundling method. 前記ゲートフィンガー電極の束ね方の中心線に対する前記接続点の配置をずらし、前記ゲートフィンガー電極の束ね方の中心線の配置を前記ドレインフィンガー電極の束ね方の中心線に対して一致させ、かつ前記ソースフィンガー電極の束ね方の中心線の配置を前記ドレインフィンガー電極の束ね方の中心線に対してずらしたことを特徴とする請求項１に記載の半導体装置。   The arrangement of the connection points with respect to the center line of the gate finger electrodes is shifted, the arrangement of the center lines of the gate finger electrodes is matched with the center line of the drain finger electrodes, and the 2. The semiconductor device according to claim 1, wherein the arrangement of the center lines of the source finger electrodes is shifted with respect to the center line of the drain finger electrodes. 前記ゲートフィンガー電極の束ね方の中心線に対する前記接続点の配置をずらし、前記ゲートフィンガー電極の束ね方の中心線の配置を前記ドレインフィンガー電極の束ね方の中心線に対してずらし、かつ前記ソースフィンガー電極の束ね方の中心線の配置を前記ドレインフィンガー電極の束ね方の中心線に対して一致させたことを特徴とする請求項１に記載の半導体装置。   The arrangement of the connection points with respect to the center line of the gate finger electrodes is shifted, the arrangement of the center lines of the gate finger electrodes is shifted with respect to the center line of the drain finger electrodes, and the source 2. The semiconductor device according to claim 1, wherein the arrangement of the center lines of the finger electrode bundling is made coincident with the center line of the drain finger electrode bundling. 前記ゲートフィンガー電極の束ね方の中心線に対する前記接続点の配置をずらし、前記ゲートフィンガー電極の束ね方の中心線の配置を前記ドレインフィンガー電極の束ね方の中心線に対してずらし、かつ前記ソースフィンガー電極の束ね方の中心線の配置を前記ドレインフィンガー電極の束ね方の中心線に対してずらしたことを特徴とする請求項１に記載の半導体装置。   The arrangement of the connection points with respect to the center line of the gate finger electrodes is shifted, the arrangement of the center lines of the gate finger electrodes is shifted with respect to the center line of the drain finger electrodes, and the source 2. The semiconductor device according to claim 1, wherein the arrangement of the center lines of the finger electrodes is shifted with respect to the center line of the drain finger electrodes. 前記ドレインフィンガー電極の束ね方の中心線に対して、前記ゲートフィンガー電極の束ね方の中心線の配置のズレ量と前記ソースフィンガー電極の束ね方の中心線の配置のズレ量が同じであることを特徴とする請求項４、６、７、８のいずれか１項に記載の半導体装置。   The displacement amount of the center line arrangement of the gate finger electrodes and the center line arrangement of the source finger electrodes are the same with respect to the center line of the drain finger electrodes. The semiconductor device according to claim 4, characterized in that: 前記ドレインフィンガー電極の束ね方の中心線に対して、前記ゲートフィンガー電極の束ね方の中心線の配置のズレ量と前記ソースフィンガー電極の束ね方の中心線の配置のズレ量が異なることを特徴とする請求項４、６、７、８のいずれか１項に記載の半導体装置。   The amount of misalignment of the center line of the way of bundling the gate finger electrode and the amount of misalignment of the center line of the way of bundling the source finger electrode are different from the center line of the way of bundling the drain finger electrode. The semiconductor device according to any one of claims 4, 6, 7, and 8. 前記ゲート引き出しラインは、前記指定ゲートバスラインと前記ゲート端子電極間を接続することを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the gate lead line connects between the designated gate bus line and the gate terminal electrode. 前記ソース端子電極の下部に配置されたＶＩＡホールと、
前記基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極と
を備えることを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置。 A VIA hole disposed under the source terminal electrode;
The ground electrode disposed on the second surface opposite to the first surface of the substrate and connected to the source terminal electrode via the VIA hole. 2. The semiconductor device according to claim 1. 前記マルチフィンガー単位ＦＥＴセルを並列接続したことを特徴とする請求項１〜１２のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the multi-finger unit FET cells are connected in parallel. 互いに隣接する前記マルチフィンガー単位ＦＥＴセルの前記指定ゲートバスライン間に、セル間バランス抵抗を備えることを特徴とする請求項１３に記載の半導体装置。   14. The semiconductor device according to claim 13, further comprising an inter-cell balance resistor between the designated gate bus lines of the multi-finger unit FET cells adjacent to each other. 前記基板は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板、半絶縁性基板のいずれかを備えることを特徴とする請求項１〜１４のいずれか１項に記載の半導体装置。   The substrate includes a SiC substrate, a GaAs substrate, a GaN substrate, a substrate in which a GaN epitaxial layer is formed on the SiC substrate, a substrate in which a GaN epitaxial layer is formed on the Si substrate, and a heterojunction epitaxial layer made of GaN / GaAlN on the SiC substrate. 15. The substrate according to claim 1, comprising: a substrate formed with a sapphire substrate, a substrate formed with a GaN epitaxial layer on a sapphire substrate, a sapphire substrate, a diamond substrate, or a semi-insulating substrate. Semiconductor device.
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