KR101977277B1 - Power semiconductor device - Google Patents

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엘지이노텍 주식회사
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Abstract

실시예의 전력 반도체 소자는 기판과, 기판 위에 서로 이격되어 배치된 소스 및 드레인과, 소스와 드레인 사이에 배치된 게이트 핑거와, 소스를 사이에 두고 게이트 핑거와 이격되며, 게이트 전압과 연결되는 N(여기서, N은 2 이상의 양의 정수)개의 게이트 피딩 포인트를 갖는 게이트 패드와, N개의 게이트 피딩 포인트와 게이트 핑거를 전기적으로 연결하는 N개의 게이트 연결부 및 N개의 게이트 연결부와 게이트 핑거를 전기적으로 연결하는 N개의 게이트 랜딩 패드를 포함한다.The power semiconductor device of the embodiment includes a substrate, a source and a drain disposed on the substrate, spaced apart from each other, a gate finger disposed between the source and the drain, and a gate finger disposed between the source and the drain, and connected to a gate voltage. Here, N denotes a gate pad having two or more positive integers) gate feeding points, N gate connections electrically connecting the N gate feeding points and the gate fingers, and N gate connections electrically connecting the gate fingers and the gate fingers. And N gate landing pads.

Description

전력 반도체 소자{Power semiconductor device}Power semiconductor device

실시예는 전력 반도체 소자에 관한 것이다.Embodiments relate to a power semiconductor device.

넓은 에너지 밴드갭(bandgap) 특성을 가진 질화 갈륨(GaN) 물질은 우수한 순방향 특성, 높은 항복전압(breakdown voltage), 낮은 고유 캐리어 밀도 등 전력용 스위치 같은 전력 반도체 소자 분야에 적합한 특성을 갖는다.Gallium nitride (GaN) materials with wide energy bandgap characteristics are suitable for power semiconductor device applications such as power switches such as excellent forward characteristics, high breakdown voltage, and low inherent carrier density.

전력 반도체 소자로서, 쇼트키 장벽 다이오드(Schottky barrier diode), 금속 반도체 전계 효과 트랜지스터(metal semiconductor field effect transistor) 또는 고전자 이동도 트랜지스터(HEMT:High Electron Mobility Transistor) 등이 있다.As the power semiconductor device, a Schottky barrier diode, a metal semiconductor field effect transistor, or a high electron mobility transistor (HEMT) is used.

전력 반도체 소자의 응용 범위가 기지국, 위성통신, 국방용 등의 RF(Radio Frequency) 무선 전송 시스템까지 확대됨에 따라, 높은 주파수 특성을 가질 뿐만 아니라 높은 전력 특성도 동시에 만족시키는 전력 반도체 소자에 대한 요구가 증가하고 있다.As the application range of power semiconductor devices is extended to radio frequency (RF) wireless transmission systems such as base stations, satellite communications, and defense, there is a demand for power semiconductor devices that not only have high frequency characteristics but also satisfy high power characteristics simultaneously. It is increasing.

도 1은 기존의 HEMT의 평면도를 나타낸다.1 shows a plan view of a conventional HEMT.

도 1에 도시된 기존의 HEMT는 소스 패드(12, 14), 드레인 패드(22), 게이트 패드(32) 및 게이트 핑거(gate finger)(34, 36)를 포함한다. 활성 영역(active area)(40) 내부에 소스(16, 18), 드레인(24) 및 게이트(35, 37)가 위치한다. 게이트 핑거(34, 36)에서 활성 영역(40) 내부에 위치한 부분이 게이트(35, 37)에 해당한다. 도 1에 도시된 기존의 HEMT는 단위 게이트 핑거(34, 36) 당 하나의 게이트 피딩 포인트(gate feeding point)(50, 52)를 갖는다. 즉, 게이트 핑거(34)는 하나의 게이트 피딩 포인트(50)를 갖고, 게이트 핑거(36)는 하나의 게이트 피딩 포인트(52)를 갖는다.The conventional HEMT shown in FIG. 1 includes source pads 12, 14, drain pads 22, gate pads 32, and gate fingers 34, 36. Sources 16 and 18, drains 24 and gates 35 and 37 are located within the active area 40. The portions of the gate fingers 34 and 36 that are located inside the active region 40 correspond to the gates 35 and 37. The conventional HEMT shown in FIG. 1 has one gate feeding point 50, 52 per unit gate finger 34, 36. That is, the gate finger 34 has one gate feeding point 50, and the gate finger 36 has one gate feeding point 52.

도 2는 게이트 폭(Wg)과 게이트 저항(Rg) 간의 일반적인 관계를 나타내는 그래프이고, 도 3은 게이트 폭(Wg)과 최대 공진 주파수(fmax) 간의 일반적인 관계를 나타내는 그래프이다.FIG. 2 is a graph showing a general relationship between the gate width W g and the gate resistance R g , and FIG. 3 is a graph showing a general relationship between the gate width W g and the maximum resonance frequency f max .

도 1 내지 도 3을 참조하면, 높은 전력 특성을 만족시키기 위해, HEMT의 항복 전압과 전류량을 증가시킬 필요가 있다. 게이트 폭(Wg)을 증가시킬 경우, HEMT의 전류량은 증가되지만 도 2에 도시된 바와 같이 게이트 저항(Rg)이 증가하고 도 3에 도시된 바와 같이 최대 공진 주파수(fmax)가 저하되는 문제점이 있다. 따라서, 전류량을 증가시키기 위해 게이트 폭(Wg)을 증가시킬 때 고주파수 특성의 저하를 막기 위해 게이트 저항(Rg)의 증가를 낮출 필요가 있다.1 to 3, in order to satisfy the high power characteristic, it is necessary to increase the breakdown voltage and the current amount of the HEMT. Increasing the gate width W g increases the amount of current in the HEMT but increases the gate resistance R g as shown in FIG. 2 and decreases the maximum resonant frequency f max as shown in FIG. 3. There is a problem. Therefore, when increasing the gate width W g to increase the amount of current, it is necessary to lower the increase of the gate resistance R g to prevent the deterioration of the high frequency characteristic.

실시예는 높은 전력 특성뿐만 아니라 높은 주파수 특성도 갖고 위상차도 보상할 수 있는 전력 반도체 소자를 제공한다.The embodiment provides a power semiconductor device capable of compensating not only the high power characteristic but also the high frequency characteristic and the phase difference.

실시예의 전력 반도체 소자는, 기판; 상기 기판 위에 서로 이격되어 배치된 소스 및 드레인; 상기 소스와 상기 드레인 사이에 배치된 게이트 핑거; 상기 소스를 사이에 두고 상기 게이트 핑거와 이격되며, 게이트 전압과 연결되는 N(여기서, N은 2 이상의 양의 정수)개의 게이트 피딩 포인트를 갖는 게이트 패드; 상기 N개의 게이트 피딩 포인트와 상기 게이트 핑거를 전기적으로 연결하는 N개의 게이트 연결부; 및 상기 N개의 게이트 연결부와 상기 게이트 핑거를 전기적으로 연결하는 N개의 게이트 랜딩 패드를 포함한다.The power semiconductor device of the embodiment includes a substrate; A source and a drain spaced apart from each other on the substrate; A gate finger disposed between the source and the drain; A gate pad spaced apart from the gate finger with the source interposed therebetween, the gate pad having N gate feeding points connected to a gate voltage, where N is a positive integer of 2 or more; N gate connections electrically connecting the N gate feeding points and the gate finger; And N gate landing pads electrically connecting the N gate connections and the gate finger.

상기 N개의 게이트 랜딩 패드는 상기 서로 일정한 간격으로 이격될 수 있다.The N gate landing pads may be spaced apart from each other at regular intervals.

상기 N개의 게이트 연결부는 에어 브릿지 방식으로 상기 N개의 게이트 피딩 포인트와 상기 게이트 랜딩 패드를 전기적으로 연결하는 N개의 와이어를 포함할 수 있다.The N gate connections may include N wires electrically connecting the N gate feeding points and the gate landing pads in an air bridge manner.

또는, 전력 반도체 소자는, 상기 게이트 패드, 상기 소스, 상기 드레인 및 상기 게이트 랜딩 패드 위에 배치되며, 상기 게이트 패드의 상부면과 상기 게이트 랜딩 패드의 상부면을 노출시키는 관통 홀을 갖는 절연층을 더 포함하고, 상기 N개의 게이트 연결부는 상기 관통 홀에 매립되어 상기 게이트 패드의 노출된 상부면과 상기 게이트 랜딩 패드의 노출된 상부면을 전기적으로 연결할 수 있다.Alternatively, the power semiconductor device may further include an insulating layer disposed on the gate pad, the source, the drain, and the gate landing pad and having a through hole exposing an upper surface of the gate pad and an upper surface of the gate landing pad. And the N gate connections are embedded in the through hole to electrically connect the exposed top surface of the gate pad and the exposed top surface of the gate landing pad.

상기 게이트 랜딩 패드는 경사진 외곽을 갖고, 상기 외곽과 상기 소스가 마주보며 이격된 제1 거리는 상기 소스로부터 멀어질수록 증가할 수 있다. 또는/및, 상기 게이트 랜딩 패드는 경사진 외곽을 갖고, 상기 외곽과 상기 드레인이 마주보며 이격된 제2 거리는 상기 드레인으로부터 멀어질수록 증가할 수도 있다. 예를 들어, 상기 게이트 랜딩 패드의 상기 외곽은 마름모 형태를 가질 수 있다.The gate landing pad has an inclined outline, and the first distance spaced apart from the outside and the source may increase as the distance from the source increases. Or / and, the gate landing pad has an inclined outline, and the second distance spaced apart from the outline and the drain may increase as the distance from the drain increases. For example, the outer portion of the gate landing pad may have a rhombus shape.

상기 N은 상기 게이트의 저항값에 따라 아래와 같이 결정될 수 있다.N may be determined as follows according to the resistance of the gate.

Figure 112012088136148-pat00001
Figure 112012088136148-pat00001

여기서, Rg는 상기 게이트의 저항값을 나타내고, Rref는 N=1일 때의 상기 게이트의 저항값을 나타낸다.Here, R g represents a resistance value of the gate, and R ref represents a resistance value of the gate when N = 1.

실시예에 따른 전력 반도체 소자는 하나의 게이트 핑거 당 복수의 게이트 피딩 포인트를 마련하여, 증가된 게이트 폭(Wg)을 증가시킴에도 불구하고 게이트 저항값(Rg)의 상승율을 낮출 수 있기 때문에 높은 전력 특성과 높은 주파수 특성을 동시에 만족시킬 뿐만 아니라 위상차를 보상할 수도 있다.Power in accordance with an embodiment the semiconductor device because it can reduce the increasing rate of the even and the gate resistance value (R g) despite increasing cost by providing a plurality of gate feeding points per one gate fingers, increase the gate width (W g) In addition to satisfying the high power and high frequency characteristics simultaneously, the phase difference can be compensated for.

도 1은 기존의 HEMT의 평면도를 나타낸다.
도 2는 게이트 폭과 게이트 저항 간의 일반적인 관계를 나타내는 그래프이다.
도 3은 게이트 폭과 최대 공진 주파수 간의 일반적인 관계를 나타내는 그래프이다.
도 4는 실시예에 의한 전력 반도체 소자의 평면도를 나타낸다.
도 5는 다른 실시예에 의한 전력 반도체 소자의 평면도를 나타낸다.
도 6은 또 다른 실시예에 의한 전력 반도체 소자의 평면도를 나타낸다.
도 7은 게이트 폭에 대한 게이트 저항값의 관계를 나타내는 그래프이다.
도 8a 및 도 8b는 도 4 내지 도 5에 예시된 전력 반도체 소자를 7-7'선을 따라 절취한 실시예에 의한 부분 단면도를 나타낸다.
도 9는 도 4의 'A' 부분을 확대 도시한 평면도를 나타낸다.1 shows a plan view of a conventional HEMT.
2 is a graph showing a general relationship between gate width and gate resistance.
3 is a graph showing a general relationship between gate width and maximum resonant frequency.
4 is a plan view of a power semiconductor device according to an embodiment.
5 is a plan view of a power semiconductor device according to another embodiment.
6 is a plan view of a power semiconductor device according to still another embodiment;
7 is a graph showing the relationship between the gate resistance value and the gate width.
8A and 8B illustrate partial cross-sectional views of embodiments of the power semiconductor device illustrated in FIGS. 4 through 5 taken along the line 7-7 ′.
9 is an enlarged plan view illustrating a portion 'A' of FIG. 4.

이하, 본 발명을 구체적으로 설명하기 위해 실시예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.Hereinafter, the present invention will be described in detail with reference to examples, and detailed description will be made with reference to the accompanying drawings in order to help understanding of the present invention. However, embodiments according to the present invention can be modified in many different forms, and the scope of the present invention should not be construed as being limited to the embodiments described below. Embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art.

본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)"(on or under)에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)"(on or under)로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In the description of the embodiment according to the present invention, when described as being formed on the "top" or "bottom" (on or under) of each element, the top (bottom) or bottom (bottom) (on or under) includes both the two elements are in direct contact with each other (directly) or one or more other elements are formed indirectly between the two elements (indirectly). In addition, when expressed as "up" or "down" (on or under), it may include the meaning of the downward direction as well as the upward direction based on one element.

도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.In the drawings, the thickness or size of each layer is exaggerated, omitted, or schematically illustrated for convenience and clarity of description. In addition, the size of each component does not necessarily reflect the actual size.

도 4는 실시예에 의한 전력 반도체 소자(100A)의 평면도를 나타내며, N=2인 경우를 나타낸다.4 shows a plan view of the power semiconductor device 100A according to the embodiment, and shows a case where N = 2.

도 4에 예시된 전력 반도체 소자(100A)는 소스 패드(112, 114), 드레인 패드(122A), 게이트 패드(132), 게이트 핑거(134), 2개의 게이트 랜딩 패드(gate landing pad)(162, 164) 및 2개의 게이트 연결부(172, 174)를 포함한다.The power semiconductor device 100A illustrated in FIG. 4 includes source pads 112 and 114, drain pads 122A, gate pads 132, gate fingers 134, and two gate landing pads 162. 164 and two gate connections 172 and 174.

소스(116)는 활성 영역(active area)(140) 내에서 정의되고, 활성 영역(140) 내의 드레인 패드(122A)가 드레인(124)으로 정의되고, 활성 영역(140) 내의 게이트 핑거(134)가 게이트(136)로서 정의된다. 왜냐하면, 활성 영역(140) 내에 위치한 소스(116), 드레인(124) 및 게이트(136)가 전력 반도체 소자(100A)의 동작에 주된 영향을 미치기 때문이다.Source 116 is defined within active area 140, drain pad 122A in active area 140 is defined as drain 124, and gate finger 134 in active area 140. Is defined as the gate 136. This is because the source 116, the drain 124, and the gate 136 located in the active region 140 have a major influence on the operation of the power semiconductor device 100A.

소스 패드(112, 114), 드레인 패드(122A) 및 게이트 패드(132)는 도 4에 예시된 전력 반도체 소자(100A)를 다른 전력 반도체 소자(미도시), 트랜지스터(미도시), 다이오드(미도시), 저항(미도시) 또는 커패시터(미도시) 같은 외부의 다른 소자와의 연결을 위한 영역 혹은 패키징을 위한 본딩 영역에 해당한다. 게이트(136)의 길이(Lg)와 폭(Wg)은 실제로 수 ㎛ 또는 수 ㎚이므로 외부의 다른 소자와 게이트(136)를 직접 연결하기 어렵고, 패키징을 위한 본딩으로서도 게이트(136)의 크기는 매우 작다. 따라서, 외부의 다른 소자와 게이트(136)를 연결하거나 혹은 패키징을 위한 본딩을 위해서, 게이트 패드(132)를 사용한다.The source pads 112 and 114, the drain pads 122A, and the gate pads 132 may replace the power semiconductor device 100A illustrated in FIG. 4 with other power semiconductor devices (not shown), transistors (not shown), and diodes (not shown). Or a bonding area for packaging or an area for connection with another external device such as a resistor, a resistor (not shown), or a capacitor (not shown). Since the length L g and the width W g of the gate 136 are actually several μm or several nm, it is difficult to directly connect the gate 136 with other external elements, and the size of the gate 136 is also used as a bonding for packaging. Is very small. Therefore, the gate pad 132 is used to connect the gate 136 to another external device or to bond the packaging.

전술한 비슷한 이유로 인해, 게이트(136)가 매우 작으므로, 게이트 핑거(134)와 게이트 패드(132)를 연결시키기 위한 영역으로서 게이트 랜딩 패드(162, 164)가 사용된다.For the similar reasons described above, since the gate 136 is very small, the gate landing pads 162 and 164 are used as regions for connecting the gate finger 134 and the gate pad 132.

한편, 게이트 핑거(134)는 소스(116)와 드레인(124) 사이에 배치된다.Meanwhile, the gate finger 134 is disposed between the source 116 and the drain 124.

게이트 패드(132)는 소스(116)를 사이에 두고 게이트 핑거(134)와 이격되어 배치된다. 또한, 게이트 패드(132)는 N개의 게이트 피딩 포인트(150, 152)를 갖는다. 게이트 피딩 포인트(150, 152)는 게이트 전압이 인가되는 지점으로 정의된다. 여기서, N은 2 이상의 양의 정수이다. 도 4에 예시된 실시예는 N=2인 경우를 나타내지만 이에 국한되지 않는다.The gate pad 132 is spaced apart from the gate finger 134 with the source 116 interposed therebetween. In addition, the gate pad 132 has N gate feeding points 150 and 152. The gate feeding points 150 and 152 are defined as points at which the gate voltage is applied. Where N is a positive integer of 2 or greater. The embodiment illustrated in FIG. 4 shows the case where N = 2, but is not limited thereto.

전술한 게이트 패드(132) 및 게이트 핑거(134) 각각은 금속 물질을 포함할 수 있으며, 예를 들어, 내화 금속(refractory metal) 또는 이러한 내화 금속의 혼합물일 수 있다. 또는, 게이트 패드(132) 및 게이트 핑거(134) 각각은 Ta(Tantalum), TaN(Tantalum Nitride), TiN(Titanium Nitride), Pd(Palladium), W(tungsten) 및 WSi2(Tungstem silicide) 중 적어도 하나의 물질을 포함할 수 있다. 게이트 핑거(134)의 구성 물질과 게이트 패드(132)의 구성 물질은 서로 동일하거나 다를 수 있다.Each of the gate pad 132 and the gate finger 134 described above may include a metal material, for example, a refractory metal or a mixture of such refractory metals. Alternatively, each of the gate pad 132 and the gate finger 134 may include at least one of Ta (Tantalum), TaN (Tantalum Nitride), TiN (Titanium Nitride), Pd (Palladium), W (tungsten), and WSi 2 (Tungstem silicide). It may contain one substance. The material of the gate finger 134 and the material of the gate pad 132 may be the same or different.

소스 패드(112, 114), 소스(116) 드레인 패드(122A), 드레인(124) 각각은 금속으로 형성될 수 있다. 또한, 소스 패드(112, 114), 소스(116), 드레인 패드(122A), 드레인(124) 각각은 게이트 패드(132) 또는 게이트 핑거(134)의 물질과 동일한 물질을 포함할 수 있다. 또한, 소스 패드(112, 114), 소스(116), 드레인 패드(122A), 드레인(124) 각각은 오믹 특성을 갖는 반사 전극 재료로 형성될 수 있으며, 예를 들어, 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다. 소스 패드(112, 114), 소스(116), 드레인 패드(122A), 드레인(124)의 각 구성 물질은 서로 다를 수도 있고 동일할 수도 있다.Each of the source pads 112 and 114, the source pad 116, the drain pad 122A, and the drain 124 may be formed of metal. In addition, each of the source pads 112 and 114, the source 116, the drain pad 122A, and the drain 124 may include the same material as that of the gate pad 132 or the gate finger 134. In addition, each of the source pads 112 and 114, the source 116, the drain pad 122A, and the drain 124 may be formed of a reflective electrode material having ohmic characteristics, for example, aluminum (Al) or titanium. It may be formed in a single layer or a multilayer structure including at least one of (Ti), chromium (Cr), nickel (Ni), copper (Cu), and gold (Au). The respective materials of the source pads 112 and 114, the source 116, the drain pad 122A, and the drain 124 may be different or the same.

도 4에 예시된 실시예에 의하면, 하나의 게이트 핑거(134) 당 2개의 게이트 피딩 포인트(150, 152)가 마련된다.According to the embodiment illustrated in FIG. 4, two gate feeding points 150, 152 are provided per gate finger 134.

2 개의 게이트 연결부(172, 174)는 2개의 게이트 피딩 포인트(150, 152)와 게이트 핑거(134)를 전기적으로 연결한다.The two gate connections 172 and 174 electrically connect the two gate feeding points 150 and 152 and the gate finger 134.

이때, 게이트 핑거(134)는 2개의 게이트 랜딩 패드(162, 164)에 의해 2개의 게이트 연결부(172, 174)와 각각 전기적으로 연결시킨다. 도 4의 경우, 게이트 랜딩 패드(162, 164)는 서로 일정한 간격으로 이격되어 있지만, 실시예는 이에 국한되지 않는다.In this case, the gate finger 134 is electrically connected to the two gate connectors 172 and 174 by the two gate landing pads 162 and 164, respectively. In the case of FIG. 4, the gate landing pads 162 and 164 are spaced apart from each other at regular intervals, but embodiments are not limited thereto.

도 5는 다른 실시예에 의한 전력 반도체 소자(100B)의 평면도를 나타내며, N=3인 경우를 나타낸다. Wg1과 Wg2는 게이트(134-1, 134-2)의 폭을 각각 나타낸다.5 is a plan view of a power semiconductor device 100B according to another embodiment, and illustrates a case where N = 3. W g1 and W g2 represent the widths of the gates 134-1 and 134-2, respectively.

도 5에 예시된 전력 반도체 소자(100B)는 소스 패드(112, 114), 드레인 패드(122B), 게이트 패드(132), 게이트 핑거(134), 3개의 게이트 랜딩 패드(162, 164, 166) 및 3개의 게이트 연결부(172, 174, 176)를 포함한다.The power semiconductor device 100B illustrated in FIG. 5 includes source pads 112 and 114, drain pads 122B, gate pads 132, gate fingers 134, and three gate landing pads 162, 164, and 166. And three gate connections 172, 174, 176.

도 5에서, 소스(116-1, 116-2)는 활성 영역(142, 144) 내에서 각각 정의되고, 활성 영역(142, 144) 내에 위치한 드레인 패드(122B)가 드레인(124-1, 124-2)으로서 각각 정의되고, 활성 영역(142, 144) 내에 위치한 게이트 핑거(134)가 게이트(134-1, 134-2)로서 각각 정의된다.In FIG. 5, sources 116-1 and 116-2 are defined in active regions 142 and 144, respectively, and drain pads 122B located in active regions 142 and 144 are drains 124-1 and 124. -2), respectively, and gate fingers 134 located in active regions 142 and 144 are defined as gates 134-1 and 134-2, respectively.

활성 영역(142) 내에서, 게이트(134-1)는 소스(116-1)와 드레인(124-1) 사이에 배치된다. 활성 영역(144) 내에서, 게이트(134-2)는 소스(116-2)와 드레인(124-2) 사이에 배치된다.In the active region 142, the gate 134-1 is disposed between the source 116-1 and the drain 124-1. In active region 144, gate 134-2 is disposed between source 116-2 and drain 124-2.

게이트 패드(132)는 소스(116)를 사이에 두고 게이트 핑거(134)와 이격되어 배치됨은 도 4와 동일하다. 또한, 게이트 패드(132)는 3개의 게이트 피딩 포인트(150, 152, 154)를 갖는다.4, the gate pad 132 is spaced apart from the gate finger 134 with the source 116 interposed therebetween. In addition, the gate pad 132 has three gate feeding points 150, 152, and 154.

여기서, 게이트 핑거(134)의 개수는 한 개이며, 하나의 게이트 핑거(134)를 게이트 패드(132) 상의 3개의 게이트 피딩 포인트(150, 152, 154)와 연결하기 위해서 3개의 게이트 랜딩 패드(162, 164, 166)가 게이트 핑거(134)의 상부에 배치되어 있다.Here, the number of the gate fingers 134 is one, and three gate landing pads (3) in order to connect one gate finger 134 with three gate feeding points 150, 152, and 154 on the gate pad 132. 162, 164, and 166 are disposed above the gate finger 134.

또한, 3개의 게이트 연결부(172, 174, 176)는 3개의 게이트 피딩 포인트(150, 152, 154)와 게이트 핑거(134)를 전기적으로 연결한다.In addition, the three gate connections 172, 174, and 176 electrically connect the three gate feeding points 150, 152, and 154 and the gate finger 134.

이때, 게이트 핑거(134)는 3개의 게이트 랜딩 패드(162, 164, 166)에 의해 3개의 게이트 연결부(172, 174, 176)와 각각 전기적으로 연결된다. 도 5의 경우, 3개의 게이트 랜딩 패드(162, 164, 166)는 서로 일정한 간격으로 이격되어 있지만, 실시예는 이에 국한되지 않는다.In this case, the gate finger 134 is electrically connected to the three gate connectors 172, 174, and 176 by the three gate landing pads 162, 164, and 166, respectively. In FIG. 5, the three gate landing pads 162, 164, and 166 are spaced apart from each other at regular intervals, but embodiments are not limited thereto.

또한, 도 4의 드레인 패드(122A)는 홈을 갖지 않는 반면, 도 5의 드레인 패드(122B)는 하나의 홈(123)을 가질 수 있다. 여기서, 홈(123)은 게이트 랜딩 패드(166)를 위한 공간을 형성하는데 기여한다.In addition, the drain pad 122A of FIG. 4 does not have a groove, while the drain pad 122B of FIG. 5 may have one groove 123. Here, the groove 123 contributes to forming a space for the gate landing pad 166.

그 밖에 도 5에 예시된 전력 반도체 소자(100B)의 다른 부분은 도 4에 예시된 전력 반도체 소자(100A)와 동일하므로 이에 대한 상세한 설명을 생략한다.Other parts of the power semiconductor device 100B illustrated in FIG. 5 are the same as the power semiconductor device 100A illustrated in FIG. 4, and thus a detailed description thereof will be omitted.

도 6은 또 다른 실시예에 의한 전력 반도체 소자(100C)의 평면도를 나타내며, N=4인 경우를 나타낸다. Wg1, Wg2 및 Wg3는 게이트(134-1, 134-2, 134-3)의 폭을 각각 나타낸다.6 is a plan view of a power semiconductor device 100C according to still another embodiment, and illustrates a case where N = 4. W g1 , W g2 and W g3 represent the widths of the gates 134-1, 134-2, and 134-3, respectively.

도 6에 예시된 전력 반도체 소자(100C)는 소스 패드(112, 114), 드레인 패드(122C), 게이트 패드(132), 게이트 핑거(134), 4개의 게이트 랜딩 패드(162, 164, 167, 168) 및 4개의 게이트 연결부(172, 174, 177, 178)를 포함한다.The power semiconductor device 100C illustrated in FIG. 6 includes the source pads 112 and 114, the drain pad 122C, the gate pad 132, the gate finger 134, and four gate landing pads 162, 164, 167. 168 and four gate connections 172, 174, 177, 178.

도 6에서, 소스(116-1, 116-2, 116-3)는 활성 영역(142, 144, 146) 내에서 각각 정의되고, 활성 영역(142, 144, 146) 내에 위치한 드레인 패드(122C)가 드레인(124-1, 124-2, 124-3)으로서 각각 정의되고, 활성 영역(142, 144, 146) 내에 위치한 게이트 핑거(134)가 게이트(134-1, 134-2, 134-3)로서 각각 정의된다.In FIG. 6, sources 116-1, 116-2, and 116-3 are defined within active regions 142, 144, and 146, respectively, and drain pads 122C located within active regions 142, 144, and 146. Are defined as drains 124-1, 124-2, and 124-3, and the gate fingers 134 located in the active regions 142, 144, and 146 are gates 134-1, 134-2, and 134-3. Respectively.

활성 영역(142) 내에서, 게이트(134-1)는 소스(116-1)와 드레인(124-1) 사이에 배치된다. 활성 영역(144) 내에서, 게이트(134-2)는 소스(116-2)와 드레인(124-2) 사이에 배치된다. 활성 영역(146) 내에서, 게이트(134-3)는 소스(116-3)와 드레인(124-3) 사이에 배치된다.In the active region 142, the gate 134-1 is disposed between the source 116-1 and the drain 124-1. In active region 144, gate 134-2 is disposed between source 116-2 and drain 124-2. Within active region 146, gate 134-3 is disposed between source 116-3 and drain 124-3.

게이트 패드(132)는 소스(116)를 사이에 두고 게이트 핑거(134)와 이격되어 배치됨은 도 4와 동일하다. 또한, 게이트 패드(132)는 4개의 게이트 피딩 포인트(150, 152, 156, 158)를 갖는다.4, the gate pad 132 is spaced apart from the gate finger 134 with the source 116 interposed therebetween. The gate pad 132 also has four gate feeding points 150, 152, 156, 158.

여기서, 게이트 핑거(134)의 개수는 한 개이며, 하나의 게이트 핑거(134)를 게이트 패드(132) 상의 4개의 게이트 피딩 포인트(150, 152, 156, 158)와 연결하기 위해서 4개의 게이트 랜딩 패드(162, 164, 167, 168)가 게이트 핑거(134)의 상부에 배치되어 있다.Here, the number of gate fingers 134 is one, and four gate landings for connecting one gate finger 134 with four gate feeding points 150, 152, 156, and 158 on the gate pad 132. Pads 162, 164, 167, and 168 are disposed above the gate finger 134.

또한, 4개의 게이트 연결부(172, 174, 177, 178)는 4개의 게이트 피딩 포인트(150, 152, 156, 158)와 게이트 핑거(134)를 전기적으로 연결한다.In addition, the four gate connections 172, 174, 177, and 178 electrically connect the four gate feeding points 150, 152, 156, and 158 to the gate finger 134.

이때, 게이트 핑거(134)는 4개의 게이트 랜딩 패드(162, 164, 167, 168)에 의해 4개의 게이트 연결부(172, 174, 177, 178)와 각각 전기적으로 연결된다. 도 6의 경우, 4개의 게이트 랜딩 패드(162, 164, 167, 168)는 서로 일정한 간격으로 이격되어 있지만, 실시예는 이에 국한되지 않는다.In this case, the gate finger 134 is electrically connected to the four gate connecting portions 172, 174, 177, and 178 by the four gate landing pads 162, 164, 167, and 168, respectively. In FIG. 6, the four gate landing pads 162, 164, 167, and 168 are spaced apart from each other at regular intervals, but embodiments are not limited thereto.

또한, 도 4의 드레인 패드(122A)는 홈을 갖지 않는 반면, 도 6의 드레인 패드(122C)는 2개의 홈(125, 127)을 가질 수 있다. 여기서, 홈(125, 127)은 게이트 랜딩 패드(167, 168)를 위한 공간을 형성하는데 기여한다.In addition, the drain pad 122A of FIG. 4 has no groove, while the drain pad 122C of FIG. 6 may have two grooves 125 and 127. Here, the grooves 125 and 127 contribute to forming a space for the gate landing pads 167 and 168.

그 밖에 도 6에 예시된 전력 반도체 소자(100C)의 다른 부분은 도 4에 예시된 전력 반도체 소자(100A)와 동일하므로 이에 대한 상세한 설명을 생략한다.Since other portions of the power semiconductor device 100C illustrated in FIG. 6 are the same as those of the power semiconductor device 100A illustrated in FIG. 4, a detailed description thereof will be omitted.

전술한 도 4 내지 도 6에 예시된 실시예는 N이 각각 2, 3 또는 4인 경우이다. 그러나, 당업자의 수준에서 N이 5 이상인 경우에도 본 발명을 용이하게 적용할 수 있음은 물론이다.4 to 6 described above are cases where N is 2, 3 or 4, respectively. However, the present invention can be easily applied even when N is 5 or more at the level of those skilled in the art.

도 1에 도시된 기존의 전력 반도체 소자의 경우 하나의 게이트 핑거(34) 당 하나의 게이트 피딩 포인트(50)가 배치되고, 하나의 게이트 핑거(36) 당 하나의 게이트 피딩 포인트(52)가 마련된다. 반면, 도 4에 예시된 전력 반도체 소자(100A)의 경우 하나의 게이트 핑거(134) 당 2개(N=2)의 게이트 피딩 포인트(150, 152)가 마련되고, 도 5에 예시된 전력 반도체 소자(100B)의 경우 하나의 게이트 핑거(134) 당 3개의 게이트 피딩 포인트(150, 152, 154)가 마련되고, 도 6에 예시된 전력 반도체 소자(100C)의 경우 하나의 게이트 핑거(134) 당 4개의 게이트 피딩 포인트(150, 152, 156, 158)가 마련된다. 이와 같이, 실시예의 의하면, 하나의 게이트 핑거(134) 당 복수의 게이트 피딩 포인트(150, 152, 154, 156, 158)가 배치되기 때문에, 게이트 폭(Wg, Wg1, Wg2, Wg3)의 증가에도 불구하고, 게이트 저항(Rg)이 낮아질 수 있다. 게이트 저항(Rg)과 N은 다음 수학식 1과 같은 관계를 갖는다.In the conventional power semiconductor device illustrated in FIG. 1, one gate feeding point 50 is disposed per one gate finger 34, and one gate feeding point 52 is provided per one gate finger 36. do. On the other hand, in the case of the power semiconductor device 100A illustrated in FIG. 4, two (N = 2) gate feeding points 150 and 152 are provided per gate finger 134, and the power semiconductor illustrated in FIG. 5 is provided. In the case of the device 100B, three gate feeding points 150, 152, and 154 are provided per gate finger 134. In the case of the power semiconductor device 100C illustrated in FIG. 6, one gate finger 134 is provided. Four gate feeding points 150, 152, 156, 158 are provided per line. As described above, according to the embodiment, since the plurality of gate feeding points 150, 152, 154, 156, and 158 are disposed per gate finger 134, the gate widths W g , W g1 , W g2 , and W g3 In spite of the increase of), the gate resistance R g may be lowered. The gate resistance R g and N have a relationship as shown in Equation 1 below.

Figure 112012088136148-pat00002
Figure 112012088136148-pat00002

여기서, Rref는 N=1일 때의 게이트(35, 37)의 저항값(이하, "기준 저항값"이라 함)을 나타낸다.Here, R ref represents a resistance value (hereinafter referred to as "reference resistance value") of the gates 35 and 37 when N = 1.

수학식 1을 참조하면, N=2일 경우 도 4에 예시된 게이트(136)의 저항값(Rg)은 기준 저항값(Rref)의 1/4이 되고, N=3일 경우 도 5에 예시된 게이트(134-1, 134-2)의 저항값(Rg)은 기준 저항값(Rref)의 1/16이 되고, N=4일 경우 도 6에 예시된 게이트(134-1, 134-2, 134-3)의 저항값(Rg)은 기준 저항값(Rref)의 1/36이 된다. 이와 같이, N이 증가할수록 게이트(136, 134-1, 134-2, 134-3)의 저항값(Rg)은 기준 저항값(Rref)보다 더욱 낮아짐을 알 수 있다.Referring to Equation 1, when N = 2, the resistance value R g of the gate 136 illustrated in FIG. 4 becomes 1/4 of the reference resistance value R ref , and when N = 3, FIG. 5. The resistance values R g of the gates 134-1 and 134-2 illustrated in FIG. 1 are 1/16 of the reference resistance value R ref , and when N = 4, the gates 134-1 illustrated in FIG. 6. , 134-2 and 134-3 have a resistance value R g equal to 1/36 of the reference resistance value R ref . As described above, as N increases, the resistance values R g of the gates 136, 134-1, 134-2, and 134-3 are lower than the reference resistance value R ref .

도 7은 게이트 폭(Wg)에 대한 게이트 저항값(Rg)의 관계를 나타내는 그래프이다.7 is a graph showing the relationship of the gate resistance value R g to the gate width W g .

도 7을 참조하면, 게이트 폭(Wg)이 증가에 따라 게이트 저항값(Rg)의 증가율은 기준 저항값(Rref)(300)일 때보다 N=2인 경우(302)에 감소하고, N=2(302)일 때보다 N=3인 경우(304)에 더욱 감소함을 알 수 있다.Referring to FIG. 7, as the gate width W g increases, the increase rate of the gate resistance value R g decreases when N = 2 than when the reference resistance value R ref 300 (302). It can be seen that, when N = 3 (304) is further reduced than when N = 2 (302).

일반적으로 전력 반도체 소자가 HEMT일 경우 최대 공진 주파수(fmax)와 게이트의 저항값(Rg)은 다음 수학식 2와 같은 관계를 갖는다.In general, when the power semiconductor device is an HEMT, the maximum resonance frequency f max and the resistance value R g of the gate have a relationship as shown in Equation 2 below.

Figure 112012088136148-pat00003
Figure 112012088136148-pat00003

여기서, fT는 컷 오프(cut-off) 주파수로서 ㎓의 단위를 갖고, Gds는 드레인 컨덕턴스 또는 출력 컨덕턴스로서 mS의 단위를 갖고, Rs는 소스 저항값을 나타내고, Ri는 고유(intrinsic) 저항값을 나타내고, gm , int는 고유 상호 컨덕턴스를 나타내고, Cgs는 게이트와 소스간 커패시턴스를 나타내고, Cgd는 게이트와 드레인간 커패시턴스를 나타낸다. Rg, Rs, Ri는 각각 오옴(ohm)(Ω)의 단위를 갖고, Cgs와 Cgd는 각각 pF의 단위를 갖는다.Where f T has the unit of 로서 as the cut-off frequency, G ds has the unit of mS as the drain conductance or output conductance, R s represents the source resistance value, and R i represents the intrinsic ) Represents the resistance value, g m , int represent the intrinsic mutual conductance, C gs represents the gate-to-source capacitance, and C gd represents the gate-to-drain capacitance. R g , R s , and R i each have a unit of ohm (Ω), and C gs and C gd each have a unit of pF.

전술한 수학식 2는 다음 수학식 3과 같이 근사될 수 있다.Equation 2 described above may be approximated as Equation 3 below.

Figure 112012088136148-pat00004
Figure 112012088136148-pat00004

전술한 수학식 2 및 3을 보면, 게이트의 저항값(Rg)과 최대 공진 주파수(fmax)는 반비례 관계에 있음을 알 수 있다. 따라서, 전류량을 증가시키기 위해, 게이트 폭(Wg)을 증가시키면 게이트 저항값(Rg)이 증가하여 최대 공진 주파수(fmax)가 감소하게 된다.Looking at the above equations (2) and (3), it can be seen that the resistance value (R g ) of the gate and the maximum resonance frequency (f max ) are inversely related. Therefore, in order to increase the amount of current, increasing the gate width W g increases the gate resistance value R g and decreases the maximum resonance frequency f max .

그러나, 실시예에 의하면, 하나의 게이트 핑거(134) 당 N개의 게이트 피딩 포인트(150, 152, 154, 156, 158)를 마련하기 때문에, 전술한 수학식 1과 같이 게이트 저항값(Rg)은 감소하게 된다. 따라서, 전술한 수학식 2 및 3과 같이 게이트 저항값(Rg)의 감소에 의해 최대 공진 주파수(fmax)를 증가시킬 수 있다. 즉, 실시예에 의한 전력 반도체 소자(100A, 100B, 100C)에서 전류량을 증가시키기 위해, 게이트 폭(Wg)을 증가시킴에도 불구하고 최대 공진 주파수(fmax)를 키울 수 있다. 그러므로, 실시예에 의한 전력 반도체 소자(100A ~ 100C)의 경우, 고 전력 특성과 고 주파수 특성을 함께 충족시킬 수 있을 뿐만 아니라 위상차를 보상할 수도 있다.However, according to the embodiment, since N gate feeding points 150, 152, 154, 156, and 158 are provided per gate finger 134, the gate resistance value R g as shown in Equation 1 described above is provided. Will decrease. Therefore, as shown in Equations 2 and 3, the maximum resonance frequency f max may be increased by decreasing the gate resistance value R g . That is, in order to increase the amount of current in the power semiconductor devices 100A, 100B, and 100C according to the embodiment, the maximum resonance frequency f max may be increased even though the gate width W g is increased. Therefore, in the case of the power semiconductor devices 100A to 100C according to the embodiment, not only the high power characteristic and the high frequency characteristic may be satisfied together but also the phase difference may be compensated.

한편, 전술한 게이트 연결부(172, 174, 176, 177, 178)는 다양한 형태를 가질 수 있다.Meanwhile, the above-described gate connection parts 172, 174, 176, 177, and 178 may have various shapes.

도 8a 및 도 8b는 도 4 내지 도 5에 예시된 전력 반도체 소자(100A ~ 100C)를 7-7'선을 따라 절취한 실시예에 의한 부분 단면도를 나타낸다. 여기서, 참조부호 116, 124 및 134는 도 4 내지 도 6에 예시된 소스(116, 116-1), 드레인(124, 124-1) 및 게이트(136, 134-1)에 각각 해당한다. 또한, 참조부호 172A, 172B 각각은 도 4 내지 도 6에 예시된 게이트 연결부(172)에 해당한다.8A and 8B illustrate partial cross-sectional views of embodiments in which the power semiconductor devices 100A to 100C illustrated in FIGS. 4 to 5 are cut along a line 7-7 ′. Here, reference numerals 116, 124, and 134 correspond to the sources 116, 116-1, the drains 124, 124-1, and the gates 136, 134-1 illustrated in FIGS. 4 to 6, respectively. In addition, reference numerals 172A and 172B each correspond to the gate connection portion 172 illustrated in FIGS. 4 to 6.

도 8a을 참조하면, 게이트 연결부(172A)는 에어 브릿지(air bridge) 형태로 게이트 패드(132)의 게이트 피딩 포인트(150, 152, 154, 156, 158)와 게이트 랜딩 패드(162)를 전기적으로 연결할 수 있다.Referring to FIG. 8A, the gate connection portion 172A electrically connects the gate feeding points 150, 152, 154, 156, and 158 of the gate pad 132 and the gate landing pad 162 in the form of an air bridge. Can connect

또는, 도 8b를 참조하면, 게이트 연결부(172A)는 에어 브릿지 방식이 아닌 절연체 이용 방식으로 게이트 패드(132)의 게이트 피딩 포인트(150)와 게이트 랜딩 패드(162)를 전기적으로 연결할 수 있다. 이 경우, 전력 반도체 소자는 절연층(250)을 더 포함한다. 절연층(250)은 게이트 패드(132), 소스(116), 드레인(124) 및 게이트 랜딩 패드(162)을 덮으면서 배리어층(240) 위에 배치된다. 절연층(250)은 게이트 패드(132)의 상부면을 노출시키는 관통 홀(252)과 게이트 랜딩 패드(162)의 상부면을 노출시키는 관통 홀(254)을 갖는다. 게이트 연결부(172B)는 관통 홀(252, 254)을 매립하면서 절연층(250)의 위에 배치되어 게이트 패드(132)의 노출된 상부면과 게이트 랜딩 패드(162)의 노출된 상부면을 전기적으로 연결한다.Alternatively, referring to FIG. 8B, the gate connector 172A may electrically connect the gate feeding point 150 of the gate pad 132 and the gate landing pad 162 by using an insulator rather than an air bridge method. In this case, the power semiconductor device further includes an insulating layer 250. The insulating layer 250 is disposed on the barrier layer 240 while covering the gate pad 132, the source 116, the drain 124, and the gate landing pad 162. The insulating layer 250 has a through hole 252 that exposes an upper surface of the gate pad 132 and a through hole 254 that exposes an upper surface of the gate landing pad 162. The gate connection 172B is disposed on the insulating layer 250 while filling the through holes 252 and 254 to electrically connect the exposed top surface of the gate pad 132 and the exposed top surface of the gate landing pad 162. Connect.

한편, 도 8a 및 도 8b에 예시된 전력 반도체 소자는 기판(210), 전이층(220), 버퍼(buffer)층(230) 및 배리어(barrier)층(240)을 더 포함한다.Meanwhile, the power semiconductor device illustrated in FIGS. 8A and 8B further includes a substrate 210, a transition layer 220, a buffer layer 230, and a barrier layer 240.

기판(210)은 실리콘 기판, 실리콘 카바이드 기판, GaN 기판 또는 사파이어 기판일 수 있으나, 실시예는 기판(210)의 종류에 국한되지 않는다.The substrate 210 may be a silicon substrate, a silicon carbide substrate, a GaN substrate, or a sapphire substrate, but the embodiment is not limited to the type of the substrate 210.

버퍼층(230)은 기판(210) 상에 배치된다. 버퍼층(230)은 언도프된(undoped) 반도체층일 수 있다. 버퍼층(230)은 반도체 화합물로 형성될 수 있다. 3족-5족 또는 2족-6족 등의 화합물 반도체로 구현될 수 있다. 예를 들어, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 버퍼층(230)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있으나 이에 국한되지 않는다.The buffer layer 230 is disposed on the substrate 210. The buffer layer 230 may be an undoped semiconductor layer. The buffer layer 230 may be formed of a semiconductor compound. It can be implemented with a compound semiconductor, such as group 3-5 or 2-6. For example, it may include a semiconductor material having a compositional formula of Al x In y Ga (1-xy) N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1). The buffer layer 230 may be formed of any one or more of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP, but is not limited thereto.

채널층(232)은 배리어층(240)에 인접하여 버퍼층(230)의 상부에 형성될 수 있다. 즉, 채널층(232)은 배리어층(240)과 버퍼층(230)의 계면 아래의 버퍼층(230) 상부에 배치된다.The channel layer 232 may be formed on the buffer layer 230 adjacent to the barrier layer 240. That is, the channel layer 232 is disposed on the buffer layer 230 below the interface between the barrier layer 240 and the buffer layer 230.

또한, 기판(210)과 버퍼층(230) 사이에 전이층(220)이 더 배치될 수도 있다. 전이층(220)은 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN) 등을 포함할 수 있으나, 실시예는 이에 국한되지 않으며 전이층(220)은 생략될 수도 있다.In addition, the transition layer 220 may be further disposed between the substrate 210 and the buffer layer 230. The transition layer 220 may include aluminum nitride (AlN), aluminum gallium nitride (AlGaN), or the like, but embodiments are not limited thereto, and the transition layer 220 may be omitted.

배리어층(240)은 버퍼층(230) 상에 배치된다. 배리어층(240)은 채널층(232)의 형성에 도움을 주기 위해 배치되는 층으로서, 밴드 갭 에너지를 휘게 하는 역할을 한다. 배리어층(240)은 채널층(232)보다 밴드 폭이 큰 층으로써, 층 전체에서 균일한 분극 밀도를 가질 수 있으며, 배리어층(240)과 버퍼층(230)의 상이한 밴드갭(band gap) 에너지를 갖는 이종 접합에 의하여 2차원 전자가스(2-Dimensional Electron Gas, 2DEG)가 채널층(232)으로서 생성될 수 있다.The barrier layer 240 is disposed on the buffer layer 230. The barrier layer 240 is a layer disposed to help the formation of the channel layer 232 and serves to bend the band gap energy. The barrier layer 240 is a layer having a larger band width than the channel layer 232 and may have a uniform polarization density throughout the layer, and different band gap energy of the barrier layer 240 and the buffer layer 230. Two-dimensional electron gas (2-Dimensional Electron Gas, 2DEG) may be generated as the channel layer 232 by a heterojunction having a.

예를 들어, 배리어층(240)은 3족-5족 또는 2족-6족 등의 화합물 반도체로 구현될 수 있다. 예를 들어, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 배리어층(240)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다.For example, the barrier layer 240 may be implemented as a compound semiconductor, such as Group 3-Group 5 or Group 2-Group 6. For example, it may include a semiconductor material having a compositional formula of Al x In y Ga (1-xy) N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1). The barrier layer 240 may be formed of any one or more of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP.

도 8a 및 도 8b에 예시된 기판(210), 중간층(220), 버퍼층(230) 및 배리어층(240)은 전력 반도체 소자를 구성하는 하나의 일 례에 불과하며, 실시예는 이러한 층(210, 220, 230, 240)의 형태 및 구성 물질에 국한되지 않는다.The substrate 210, the intermediate layer 220, the buffer layer 230, and the barrier layer 240 illustrated in FIGS. 8A and 8B are just one example of configuring a power semiconductor device, and an embodiment may include such a layer 210. , 220, 230, 240 are not limited to the form and materials of construction.

한편, 도 4 내지 도 6에 예시된 실시예의 전력 반도체 소자(100A, 100B, 100C)에서 소스(116, 116-1 ~ 116-3)와 게이트 랜딩 패드(162, 164, 166, 167, 168) 사이의 간격이 작을 경우, 소스(116, 116-1 ~ 116-3)와 게이트 랜딩 패드(162, 164, 166, 167, 168) 사이에 기생 커패시턴스가 커질 수 있다.Meanwhile, the sources 116, 116-1 through 116-3 and the gate landing pads 162, 164, 166, 167, and 168 in the power semiconductor devices 100A, 100B, and 100C of the embodiments illustrated in FIGS. 4 through 6 are illustrated. When the spacing between them is small, parasitic capacitance may increase between the sources 116, 116-1 through 116-3 and the gate landing pads 162, 164, 166, 167, and 168.

이를 방지하기 위해, 실시예에 의한 전력 반도체 소자에서 게이트 랜딩 패드(162, 164, 166, 167, 168)는 경사진 외곽을 갖고, 경사진 외곽과 소스(116, 116-1 ~ 116-3)가 마주보며 이격된 제1 거리는 소스(116, 116-1 ~ 116-3)로부터 멀어질수록 증가할 수 있다.In order to prevent this, the gate landing pads 162, 164, 166, 167, and 168 have an inclined outline in the power semiconductor device according to the embodiment, and the inclined outline and the source 116, 116-1 to 116-3. The first distance spaced apart from each other may increase as the distance from the source (116, 116-1 ~ 116-3).

또한, 도 4 내지 도 6에 예시된 실시예의 전력 반도체 소자(100A, 100B, 100C)에서 드레인 패드(122A, 122B, 122C)와 게이트 랜딩 패드(162, 164, 166, 167, 168) 사이의 간격이 작을 경우, 드레인 패드(122A, 122B, 122C)와 게이트 랜딩 패드(162, 164, 166, 167, 168) 사이에 야기되는 기생 커패시턴스가 커질 수 있다.In addition, the gap between the drain pads 122A, 122B, and 122C and the gate landing pads 162, 164, 166, 167, and 168 in the power semiconductor devices 100A, 100B, and 100C of the embodiment illustrated in FIGS. 4 to 6. If this is small, the parasitic capacitance caused between the drain pads 122A, 122B, 122C and the gate landing pads 162, 164, 166, 167, and 168 may be large.

또한, 게이트 랜딩 패드(162, 164, 166, 167, 168)에 인접하는 드레인 패드(122A, 122B, 122C)는 도 4 내지 도 6에 예시된 활성 영역(140, 142, 144, 146)을 넓게 정의할 경우 드레인(124, 124-1, 124-2, 124-3)을 의미할 수도 있다. 이 경우, 도 4 내지 도 6에 예시된 실시예의 전력 반도체 소자(100A, 100B, 100C)에서 드레인(124, 124-1 ~ 124-3)과 게이트 랜딩 패드(162, 164, 166, 167, 168) 사이의 간격이 작을 경우, 드레인(124, 124-1 ~ 124-3)과 게이트 랜딩 패드(162, 164, 166, 167, 168) 사이에 야기되는 기생 커패시턴스가 커질 수 있다.In addition, drain pads 122A, 122B, and 122C adjacent to gate landing pads 162, 164, 166, 167, and 168 widen the active regions 140, 142, 144, and 146 illustrated in FIGS. 4 through 6. If defined, it may mean the drains 124, 124-1, 124-2, and 124-3. In this case, the drains 124, 124-1 through 124-3 and the gate landing pads 162, 164, 166, 167, and 168 in the power semiconductor devices 100A, 100B, and 100C of the embodiment illustrated in FIGS. 4 through 6 are illustrated. When the spacing between the holes is small, parasitic capacitance caused between the drains 124, 124-1 through 124-3 and the gate landing pads 162, 164, 166, 167, and 168 may increase.

이를 방지하기 위해, 있어서, 게이트 랜딩 패드(162, 164, 166, 167, 168)는 경사진 외곽을 갖고, 경사진 외곽과 드레인 패드(122A, 122B, 122C)(또는, 드레인(124, 124-1 ~ 124-3))이 마주보며 이격된 제2 거리는 드레인 패드(122A, 122B, 122C)(또는, 드레인(124, 124-1 ~ 124-3))으로부터 멀어질수록 증가할 수 있다.To prevent this, the gate landing pads 162, 164, 166, 167, and 168 have sloped outlines, and the sloped outlines and drain pads 122A, 122B, 122C (or drains 124, 124-). 1 to 124-3) may be spaced apart from the drain pads 122A, 122B, and 122C (or the drains 124, 124-1 to 124-3).

도 9는 도 4의 'A' 부분을 확대 도시한 평면도를 나타낸다.9 is an enlarged plan view illustrating a portion 'A' of FIG. 4.

일반적으로 커패시터의 커패시턴스는 다음 수학식 4와 같은 관계를 갖는다.In general, the capacitance of the capacitor has a relationship as shown in Equation 4 below.

Figure 112012088136148-pat00005
Figure 112012088136148-pat00005

여기서, S는 커패시터를 이루는 2개의 도전판의 면적을 나타내고, d는 2개의 도전판이 이격된 거리를 나타내고, ε는 2개의 도전판 사이에 채워진 물질의 유전율을 나타낸다.Here, S denotes the area of two conductive plates constituting the capacitor, d denotes the distance at which the two conductive plates are spaced apart, and ε denotes the dielectric constant of the material filled between the two conductive plates.

도 9와 전술한 수학식 4를 참조하면, 게이트 랜딩 패드(162)의 외곽의 평면 형상이 도 4 내지 도 6에 예시된 바와 같이 사각형(162E)일 경우, 게이트 랜딩 패드(162)의 외곽과 소스(116)의 외곽(116A, 116B) 사이의 거리(D2, D4, D6)가 작아 소스(116)와 게이트 랜딩 패드(162)간의 기생 커패시턴스가 증가할 수 있다.Referring to FIG. 9 and Equation 4 described above, when the planar shape of the outside of the gate landing pad 162 is a quadrangle 162E as illustrated in FIGS. 4 to 6, the outside of the gate landing pad 162 The distances D2, D4, and D6 between the edges 116A and 116B of the source 116 may be small, thereby increasing parasitic capacitance between the source 116 and the gate landing pad 162.

그러나, 실시예에 의하면, 게이트 랜딩 패드(162)의 외곽의 평면 형상이 경사진다. 즉, 게이트 랜딩 패드(162)의 경사진 외곽(162A, 162B, 162C)과 소스(116A, 116B)가 마주보며 이격된 제1 거리(D1, D3, D5)는 소스(116A, 116B)로부터 멀어질수록 증가한다. 따라서, 소스(116)와 게이트 랜딩 패드(162)간의 기생 커패시턴스가 감소할 수 있다.However, according to the embodiment, the planar shape of the outer portion of the gate landing pad 162 is inclined. That is, the first distances D1, D3, and D5 spaced apart from each other by the inclined outer regions 162A, 162B, and 162C of the gate landing pad 162 and the sources 116A and 116B are far from the sources 116A and 116B. Increases with quality. Thus, parasitic capacitance between the source 116 and the gate landing pad 162 can be reduced.

이와 비슷하게, 게이트 랜딩 패드(162)의 외곽의 평면 형상이 도 4 내지 도 6에 예시된 바와 같이 사각형(162E)일 경우, 게이트 랜딩 패드(162)의 외곽(162D)과 드레인 패드(122A) 사이의 거리(D8)가 작아 드레인 패드(122A)와 게이트 랜딩 패드(162)간의 기생 커패시턴스가 증가할 수 있다.Similarly, when the planar shape of the outline of the gate landing pad 162 is a quadrangle 162E as illustrated in FIGS. 4 to 6, between the outline 162D of the gate landing pad 162 and the drain pad 122A. The parasitic capacitance between the drain pad 122A and the gate landing pad 162 may be increased because the distance D8 is small.

그러나, 실시예에 따라 게이트 랜딩 패드(162)의 외곽의 평면 형상이 경사지면, 게이트 랜딩 패드(162)의 외곽(162D)과 드레인 패드(122A)가 마주보며 이격된 제2 거리(D7)가 드레인 패드(122A)로부터 멀어질수록 증가한다. 따라서, 드레인 패드(122A)와 게이트 랜딩 패드(162)간의 기생 커패시턴스가 감소할 수 있다.However, when the planar shape of the outer surface of the gate landing pad 162 is inclined according to the embodiment, the second distance D7 spaced apart from the outer surface 162D of the gate landing pad 162 and the drain pad 122A is disposed. It increases as it moves away from the drain pad 122A. Thus, parasitic capacitance between the drain pad 122A and the gate landing pad 162 may be reduced.

전술한 바와 같이 기생 커패시턴스를 줄이기 위해, 게이트 랜딩 패드(162)의 외곽은 경사진 형태를 갖는다. 이를 고려하면, 도 4 내지 도 6에 예시된 게이트 랜딩 패드(162, 164, 166, 167, 168) 중 게이트 핑거(134)의 중간에 위치한 게이트 랜딩 패드(166, 167, 168)은 마름모 형태를 가질 수 있으며, 이에 국한되지 않고 게이트 랜딩 패드(162, 164, 166, 167, 168)는 다양한 형태로 경사진 외곽을 가질 수 있다.As described above, in order to reduce the parasitic capacitance, the outline of the gate landing pad 162 has an inclined shape. In consideration of this, among the gate landing pads 162, 164, 166, 167, and 168 illustrated in FIGS. 4 to 6, the gate landing pads 166, 167, and 168 positioned in the middle of the gate finger 134 have a rhombus shape. The gate landing pads 162, 164, 166, 167, and 168 may have inclined outlines in various forms, without being limited thereto.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Although the above description has been made based on the embodiments, these are merely examples and are not intended to limit the present invention. Those skilled in the art to which the present invention pertains may not have been exemplified above without departing from the essential characteristics of the present embodiments. It will be appreciated that many variations and applications are possible. For example, each component specifically shown in the embodiment can be modified. And differences relating to such modifications and applications will have to be construed as being included in the scope of the invention defined in the appended claims.

100A, 100B, 100C: 전력 반도체 소자 112, 114: 소스 패드
116, 116-1, 116-2, 116-3: 소스 122A, 122B, 122C: 드레인 패드
124, 124-1, 124-2, 124-3: 드레인 132: 게이트 패드
134: 게이트 핑거 134-1 ~ 134-2, 136: 게이트
140, 142, 144, 146: 활성 영역
150, 152, 154, 156, 158: 게이트 피딩 포인트
162, 164, 166, 167, 168: 게이트 랜딩 패드
172, 172A, 172B, 174, 176, 177, 178: 게이트 연결부
210: 기판 220: 전이층
230: 버퍼층 232: 채널층
240: 배리어층 250: 절연층100A, 100B, and 100C: power semiconductor elements 112 and 114: source pads
116, 116-1, 116-2, 116-3: source 122A, 122B, 122C: drain pad
124, 124-1, 124-2, and 124-3: drain 132: gate pad
134: gate finger 134-1 to 134-2, 136: gate
140, 142, 144, 146: active area
150, 152, 154, 156, 158: gate feeding point
162, 164, 166, 167, 168: gate landing pad
172, 172A, 172B, 174, 176, 177, 178: gate connection
210: substrate 220: transition layer
230: buffer layer 232: channel layer
240: barrier layer 250: insulating layer

Claims (8)

기판;
상기 기판 위에 서로 이격되어 배치된 소스 및 드레인;
상기 소스와 상기 드레인 사이에 배치된 게이트 핑거;
상기 소스를 사이에 두고 상기 게이트 핑거와 이격되며, 게이트 전압과 연결되는 N(여기서, N은 2 이상의 양의 정수)개의 게이트 피딩 포인트를 갖는 게이트 패드;
상기 N개의 게이트 피딩 포인트와 상기 게이트 핑거를 전기적으로 연결하는 N개의 게이트 연결부; 및
상기 N개의 게이트 연결부와 상기 게이트 핑거를 전기적으로 연결하는 N개의 게이트 랜딩 패드를 포함하고,
상기 게이트 랜딩 패드는 경사진 외곽을 갖고, 상기 외곽과 상기 소스가 마주보며 이격된 제1 거리는 상기 소스로부터 멀어질수록 증가하는 전력 반도체 소자.Board;
A source and a drain spaced apart from each other on the substrate;
A gate finger disposed between the source and the drain;
A gate pad spaced apart from the gate finger with the source interposed therebetween, the gate pad having N gate feeding points connected to a gate voltage, where N is a positive integer of 2 or more;
N gate connections electrically connecting the N gate feeding points and the gate finger; And
N gate landing pads electrically connecting the N gate connections and the gate fingers,
The gate landing pad has an inclined outline, and a first distance spaced apart from the source and facing the source increases as the distance from the source increases. 제1 항에 있어서, 상기 N개의 게이트 랜딩 패드는 서로 일정한 간격으로 이격된 전력 반도체 소자.The power semiconductor device of claim 1, wherein the N gate landing pads are spaced apart from each other at regular intervals. 제1 항에 있어서, 상기 N개의 게이트 연결부는
에어 브릿지 방식으로 상기 N개의 게이트 피딩 포인트와 상기 게이트 랜딩 패드를 전기적으로 연결하는 N개의 와이어를 포함하는 전력 반도체 소자.The method of claim 1, wherein the N gate connection portion
And N wires electrically connecting the N gate feeding points and the gate landing pad in an air bridge manner. 제1 항에 있어서, 상기 게이트 패드, 상기 소스, 상기 드레인 및 상기 게이트 랜딩 패드 위에 배치되며, 상기 게이트 패드의 상부면과 상기 게이트 랜딩 패드의 상부면을 노출시키는 관통 홀을 갖는 절연층을 더 포함하고,
상기 N개의 게이트 연결부는 상기 관통 홀에 매립되어 상기 게이트 패드의 노출된 상부면과 상기 게이트 랜딩 패드의 노출된 상부면을 전기적으로 연결하는 전력 반도체 소자.The semiconductor device of claim 1, further comprising an insulating layer disposed on the gate pad, the source, the drain, and the gate landing pad, the insulating layer having a through hole exposing an upper surface of the gate pad and an upper surface of the gate landing pad. and,
And the N gate connections are embedded in the through hole to electrically connect the exposed top surface of the gate pad to the exposed top surface of the gate landing pad. 삭제delete 기판;
상기 기판 위에 서로 이격되어 배치된 소스 및 드레인;
상기 소스와 상기 드레인 사이에 배치된 게이트 핑거;
상기 소스를 사이에 두고 상기 게이트 핑거와 이격되며, 게이트 전압과 연결되는 N(여기서, N은 2 이상의 양의 정수)개의 게이트 피딩 포인트를 갖는 게이트 패드;
상기 N개의 게이트 피딩 포인트와 상기 게이트 핑거를 전기적으로 연결하는 N개의 게이트 연결부; 및
상기 N개의 게이트 연결부와 상기 게이트 핑거를 전기적으로 연결하는 N개의 게이트 랜딩 패드를 포함하고,
상기 게이트 랜딩 패드는 경사진 외곽을 갖고, 상기 외곽과 상기 드레인이 마주보며 이격된 제2 거리는 상기 드레인으로부터 멀어질수록 증가하는 전력 반도체 소자.Board;
A source and a drain spaced apart from each other on the substrate;
A gate finger disposed between the source and the drain;
A gate pad spaced apart from the gate finger with the source interposed therebetween, the gate pad having N gate feeding points connected to a gate voltage, where N is a positive integer of 2 or more;
N gate connections electrically connecting the N gate feeding points and the gate finger; And
N gate landing pads electrically connecting the N gate connections and the gate fingers,
The gate landing pad has an inclined outline, and a second distance spaced apart from the outside by facing the outline increases as the distance from the drain increases. 제1 항 또는 제6 항에 있어서, 상기 게이트 랜딩 패드의 상기 외곽은 마름모 형태를 갖는 전력 반도체 소자.The power semiconductor device of claim 1, wherein the outer portion of the gate landing pad has a rhombus shape. 제1 항에 있어서, 상기 N은 상기 게이트의 저항값에 따라 아래와 같이 결정되는 전력 반도체 소자.
Figure 112012088136148-pat00006

(여기서, Rg는 상기 게이트의 저항값을 나타내고, Rref는 N=1일 때의 상기 게이트의 저항값을 나타낸다.)The power semiconductor device of claim 1, wherein N is determined as follows according to a resistance of the gate.
Figure 112012088136148-pat00006

(Wherein, R g represents the resistance value of the gate, and R ref represents the resistance value of the gate when N = 1.)
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