JP2014011665A - Piezoelectric device - Google Patents

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Junpei Komura
順平 小村
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Abstract

PROBLEM TO BE SOLVED: To provide a piezoelectric device which prevents the deterioration of connection reliability due to heat hardening to an underfill resin when a solder bump for joining an integrated circuit element to an element mounting member is coated by the underfill resin.SOLUTION: A piezoelectric device 100 includes: an element mounting member 110; a piezoelectric element 130 mounted on a lower recessed part K2 of the element mounting member 110; a conductor pattern 113 which is provided in an upper recessed part K1 of the element mounting member 110 and includes a pad region, a solder flow prevention region, and a wiring region; and an integrated circuit element 120 which is electrically connected with the pad region of the conductor pattern 113 through a solder bump 125. In the piezoelectric device 100, the solder bump 125 is covered by the underfill resin 127 and the solder flow prevention region is disposed at the inner side relative to an outer periphery of the integrated circuit element 120.

Description

本発明は、電子機器等に用いられる圧電装置に関するものである。   The present invention relates to a piezoelectric device used in electronic equipment and the like.

従来、携帯電話機などの電子機器には、基準信号源またはクロック信号源などの信号源が搭載されており、かかる信号源として、圧電装置が知られている。   Conventionally, a signal source such as a reference signal source or a clock signal source is mounted on an electronic device such as a mobile phone, and a piezoelectric device is known as such a signal source.

圧電装置は、素子搭載用部材と、素子搭載用部材に搭載された圧電素子および集積回路素子とを含んでいる。圧電装置は半田プロセス（半田接合）で組み立てられ、素子搭載用部材の導体パターンに半田流れ防止領域を施すことで、素子搭載用部材と集積回路素子接合用の半田バンプの半田流れを防いでいる。また、半田流れ防止領域は、半田バンプの半田流れ状態を外観で確認できるように、集積回路素子の外周よりも外側に配置されていた。また、半田プロセスでは、集積回路素子を素子搭載用部材に搭載後にアンダーフィル樹脂を素子搭載部材と集積回路素子間に充填している。   The piezoelectric device includes an element mounting member, and a piezoelectric element and an integrated circuit element mounted on the element mounting member. The piezoelectric device is assembled by a solder process (solder bonding), and a solder flow prevention region is provided on the conductor pattern of the element mounting member, thereby preventing the solder flow of the element mounting member and the solder bump for connecting the integrated circuit element. . Further, the solder flow prevention region is arranged outside the outer periphery of the integrated circuit element so that the solder flow state of the solder bumps can be confirmed by appearance. In the soldering process, an underfill resin is filled between the element mounting member and the integrated circuit element after the integrated circuit element is mounted on the element mounting member.

特開２０１１−２３４２０３号公報JP 2011-234203 A

しかしながら、従来の圧電装置は、半田流れ防止領域が集積回路素子の外周よりも外側に配置されているため、半田バンプの外側をアンダーフィル樹脂で十分に覆えない場合があり、アンダーフィル樹脂の加熱硬化時に、熱膨張するアンダーフィル樹脂に押されて半田バンプに応力が加わり、半田バンプの接続信頼性が低下することがあった。   However, in the conventional piezoelectric device, since the solder flow prevention region is arranged outside the outer periphery of the integrated circuit element, the outside of the solder bump may not be sufficiently covered with the underfill resin. At the time of curing, the solder bumps are stressed by being pressed by the thermally expanding underfill resin, and the connection reliability of the solder bumps may be lowered.

本発明の一つの態様による圧電装置は、素子搭載用部材と、素子搭載用部材の下側凹部に搭載されている圧電素子と、素子搭載用部材の上側凹部に設けられており、パッド領域、半田流れ防止領域および配線領域とを含む導体パターンと、導体パターンのパッド領域に半田バンプによって電気的に接続されている集積回路素子とを含んでいる。本発明の一つの態様による圧電装置は、半田パンプが、アンダーフィル樹脂で覆われており、かつ、半田流れ防止領域が、集積回路素子の外周よりも内側に配置されている。   A piezoelectric device according to one aspect of the present invention is provided in an element mounting member, a piezoelectric element mounted in a lower recess of the element mounting member, and an upper recess of the element mounting member. A conductor pattern including a solder flow prevention region and a wiring region, and an integrated circuit element electrically connected to the pad region of the conductor pattern by solder bumps are included. In the piezoelectric device according to one aspect of the present invention, the solder bump is covered with the underfill resin, and the solder flow prevention region is disposed on the inner side of the outer periphery of the integrated circuit element.

本発明の一つの態様による圧電装置は、素子搭載用部材の導体パターンの半田流れ防止領域を集積回路素子の外周よりも内側に配置することで、半田バンプの集積回路素子の外周よりも外側への拡がりを抑え、半田バンプの外側をアンダーフィル樹脂で覆うことができる。よって、本発明の一つの態様による圧電装置は、アンダーフィル樹脂の加熱硬化時に、熱膨張するアンダーフィル樹脂に押されて半田バンプに加わる応力を低減でき、半田バンプの接続信頼性の低下を防止することができる。   In the piezoelectric device according to one aspect of the present invention, the solder flow prevention region of the conductor pattern of the element mounting member is arranged on the inner side of the outer periphery of the integrated circuit element, so that the solder bumps are moved outward from the outer periphery of the integrated circuit element. And the outside of the solder bump can be covered with an underfill resin. Therefore, the piezoelectric device according to one aspect of the present invention can reduce the stress applied to the solder bump by being pressed by the thermally expanding underfill resin when the underfill resin is heated and cured, thereby preventing the connection reliability of the solder bump from being lowered. can do.

本発明の実施形態における圧電装置を示す縦断面図である。It is a longitudinal section showing a piezoelectric device in an embodiment of the present invention. 図１に示された圧電装置において集積回路素子を取り外した状態を示す平面図である。It is a top view which shows the state which removed the integrated circuit element in the piezoelectric apparatus shown by FIG. 図１に示された圧電装置における集積回路素子を示す平面図である。It is a top view which shows the integrated circuit element in the piezoelectric apparatus shown by FIG. 図１に示された圧電装置における集積回路素子の電気的な接続の例を示す平面図である。FIG. 2 is a plan view showing an example of electrical connection of integrated circuit elements in the piezoelectric device shown in FIG. 1. 図１に示された圧電装置における接続部の接合状態を示す縦断面図である。It is a longitudinal cross-sectional view which shows the joining state of the connection part in the piezoelectric apparatus shown by FIG.

以下、本発明の例示的な実施形態について図面を参照して説明する。   Hereinafter, exemplary embodiments of the present invention will be described with reference to the drawings.

図１および図２に示されているように、本発明の実施形態における圧電装置１００は、素子搭載用部材１１０と、素子搭載用部材１１０に搭載された集積回路素子１２０と、素子搭載用部材１１０に搭載されており、集積回路素子１２０に電気的に接続された圧電素子１３０と、集積回路素子１２０と素子搭載用部材１１０間に設けられたアンダーフィル樹脂１２７とを含んでいる。なお、図１は、図４に示されている圧電装置１００のＡ―Ａにおける縦断面図を示している。   As shown in FIGS. 1 and 2, the piezoelectric device 100 according to the embodiment of the present invention includes an element mounting member 110, an integrated circuit element 120 mounted on the element mounting member 110, and an element mounting member. 110 and includes a piezoelectric element 130 electrically connected to the integrated circuit element 120 and an underfill resin 127 provided between the integrated circuit element 120 and the element mounting member 110. FIG. 1 is a longitudinal sectional view taken along line AA of the piezoelectric device 100 shown in FIG.

素子搭載用部材１１０は、基板部１１１ａと基板部１１１ａの上面に設けられた第１の枠部１１１ｂと基板部１１１ａの下面に設けられた第２の枠部１１１ｃとからなる絶縁基体１１１と、基板部１１１ａの上面に設けられた複数の導体パターン１１３および一対のモニター用端子１１４ａおよび１１４ｂと、第１の枠部１１１ｂの上面に設けられた複数の外部端子１１６とを含んでいる。ここで、素子搭載用部材１１０の上面の凹部を上側凹部Ｋ１、下面の凹部を下側凹部Ｋ２とする。   The element mounting member 110 includes an insulating base 111 including a substrate portion 111a, a first frame portion 111b provided on the upper surface of the substrate portion 111a, and a second frame portion 111c provided on the lower surface of the substrate portion 111a. It includes a plurality of conductor patterns 113 and a pair of monitor terminals 114a and 114b provided on the upper surface of the substrate portion 111a, and a plurality of external terminals 116 provided on the upper surface of the first frame portion 111b. Here, the concave portion on the upper surface of the element mounting member 110 is defined as an upper concave portion K1, and the concave portion on the lower surface is defined as a lower concave portion K2.

なお、図２において、複数の導体パターン１１３は、符号１１３の後にアルファベットのａ〜ｆを付して１１３ａ〜１１３ｆとして示されている。複数の導体パターン１１３ａ〜１１３ｆは、例えば、出力パターン１１３ａ、接地パターン１１３ｂ、制御パターン１１３ｃ、電源パターン１１３ｄ、第１の入力パターン１１３ｅおよび第２の入力パターン１１３ｆである。また、図２において、例えば、出力パターン１１３ａは、出力パッド領域１１３ａ１と出力配線領域１１３ａ２と、出力パッド領域１１３ａ１および出力配線領域１１３ａ２の間に設けられた半田流れ防止領域１１３ａ３とを含んでいる。例えば、接地パターン１１３ｂは、接地パッド領域１１３ｂ１と接地配線領域１１３ｂ２と、接地パッド領域１１３ｂ１および接地配線領域１１３ｂ２の間に設けられた半田流れ防止領域１１３ｂ３とを含んでいる。例えば、制御パターン１１３ｃは、制御パッド領域１１３ｃ１と制御配線領域１１３ｃ２と、制御パッド領域１１３ｃ１および制御配線領域１１３ｃ２の間に設けられた半田流れ防止領域１１３ｃ３とを含んでいる。例えば、電源パターン１１３ｄは、電源パッド領域１１３ｄ１と電源配線領域１１３ｄ２と、電源パッド領域１１３ｄ１および電源配線領域１１３ｄ２の間に設けられた半田流れ防止領域１１３ｄ３とを含んでいる。例えば、第１の入力パターン１１３ｅは、第１の入力パッド領域１１３ｅ１と第１の入力配線領域１１３ｅ２と、第１の入力パッド領域１１３ｅ１および第１の入力配線領域１１３ｅ２の間に設けられた半田流れ防止領域１１３ｅ３とを含んでいる。例えば、第２の入力パターン１１３ｆは、第２の入力パッド領域１１３ｆ１と第２の入力配線領域１１３ｆ２と、第２の入力パッド領域１１３ｆ１および第２の入力配線領域１１３ｆ２の間に設けられた半田流れ防止領域１１３ｆ３とを含んでいる。 In FIG. 2, the plurality of conductor patterns 113 are indicated as 113 a to 113 f by adding alphabet letters a to f after the reference numeral 113. The plurality of conductor patterns 113a to 113f are, for example, an output pattern 113a, a ground pattern 113b, a control pattern 113c, a power supply pattern 113d, a first input pattern 113e, and a second input pattern 113f. Further, in FIG. 2, for example, the output pattern 113a includes an output pad areas 113a 1 and the output wiring region 113a 2, and the output pad region 113a 1 and a solder flow preventing region 113a 3 provided between the output wiring region 113a 2 Is included. For example, the ground pattern 113b includes a ground pad region 113b 1 and the ground line area 113b 2, and a solder flow preventing region 113b 3 provided between the ground pad region 113b 1 and the ground wiring region 113b 2. For example, the control pattern 113c includes a control pad region 113c 1 and the control line region 113c 2, and a solder flow preventing region 113c 3 provided between the control pad area 113c 1 and the control wiring region 113c 2. For example, the power supply pattern 113d includes a power supply pad region 113d 1 and a power supply wiring region 113d 2, and a solder flow preventing region 113d 3 provided between the power supply pad region 113d 1 and the power supply wiring region 113d 2. For example, the first input pattern 113e is provided first between the input pad region 113e 1 and a first input wiring region 113e 2, between the first input pad area 113e 1 and a first input wiring region 113e 2 was and a solder flow preventing region 113e 3. For example, the second input pattern 113f is provided second to the input pad region 113f 1 and the second input wiring region 113f 2, to the second input pad area 113f 1 and the second between the input wiring region 113f 2 It was and a solder flow preventing region 113f 3.

また、図２において、外部端子１１６は、符号１１６の後にアルファベットのａ〜ｄを付して１１６ａ〜１１６ｄとして示されている。複数の外部端子１１６ａ〜１１６ｄは、例えば、出力外部端子１１６ａ、接地外部端子１１６ｂ、制御外部端子１１６ｃおよび電源外部端子１１６ｄである。   In FIG. 2, the external terminals 116 are indicated as 116 a to 116 d by adding alphabet letters a to d after the reference numeral 116. The plurality of external terminals 116a to 116d are, for example, an output external terminal 116a, a ground external terminal 116b, a control external terminal 116c, and a power supply external terminal 116d.

基板部１１１ａと第１の枠部１１１ｂと第２の枠部１１１ｃとは、例えば、アルミナセラミックスまたはガラス−セラミックス等のセラミック材料からなる。また、基板部１１１ａは、例えば、図１および図２に示されているように、平面視において矩形状の平板状である。第１の枠部１１１ｂは、基板部１１１ａの上面の縁部に沿って設けられている。また、第２の枠部１１１ｃは、基板部１１１ａの下面の縁部に沿って設けられている。   The substrate portion 111a, the first frame portion 111b, and the second frame portion 111c are made of a ceramic material such as alumina ceramics or glass-ceramics. Moreover, the board | substrate part 111a is a rectangular flat plate shape in planar view, for example, as FIG.1 and FIG.2 shows. The first frame portion 111b is provided along the edge portion of the upper surface of the substrate portion 111a. The second frame portion 111c is provided along the edge portion of the lower surface of the substrate portion 111a.

複数の導体パターン１１３ａ〜１１３ｆのうち第１の入力パターン１１３ｅは、基板部１１１ａの内層配線（図示せず）を介してモニター用端子１１４ａに電気的に接続されている。第２の入力パターン１１３ｆは、基板部１１１ａの内層配線（図示せず）を介してモニター用端子１１４ｂに電気的に接続されている。   Of the plurality of conductor patterns 113a to 113f, the first input pattern 113e is electrically connected to the monitor terminal 114a via an inner layer wiring (not shown) of the substrate portion 111a. The second input pattern 113f is electrically connected to the monitor terminal 114b via an inner layer wiring (not shown) of the substrate portion 111a.

出力パターン１１３ａは、集積回路素子１２０から出力された信号が印加され、出力外部端子１１６ａに電気的に接続されている。接地パターン１１３ｂは、接地外部端子１１６ｂに電気的に接続されており、接地電圧が印加される。制御パターン１１３ｃは、制御外部端子１１６ｃに電気的に接続されており、集積回路素子１２０の出力状態を制御するための信号（すなわち、制御信号）が印加される。電源パターン１１３ｄは、電源外部端子１１６ｄに電気的に接続されており、電源電圧が印加される。第１の入力パターン１１３ｅおよび第２の入力パターン１１３ｆは、圧電素子１３０に電気的に接続されており、集積回路素子１２０に入力される圧電素子１３０の出力信号が印加される。   A signal output from the integrated circuit element 120 is applied to the output pattern 113a, and the output pattern 113a is electrically connected to the output external terminal 116a. The ground pattern 113b is electrically connected to the ground external terminal 116b, and a ground voltage is applied. The control pattern 113c is electrically connected to the control external terminal 116c, and a signal (that is, a control signal) for controlling the output state of the integrated circuit element 120 is applied. The power supply pattern 113d is electrically connected to the power supply external terminal 116d, and a power supply voltage is applied. The first input pattern 113e and the second input pattern 113f are electrically connected to the piezoelectric element 130, and an output signal of the piezoelectric element 130 input to the integrated circuit element 120 is applied.

一対のモニター用端子１１４ａおよび１１４ｂは、図２に示されているように、上側凹部Ｋ１の短辺と長辺に平行な四角形状である。一対のモニター用端子１１４ａおよび１１４ｂは、圧電素子１３０の出力信号を測定するための端子である。   As shown in FIG. 2, the pair of monitoring terminals 114a and 114b have a quadrangular shape parallel to the short side and the long side of the upper recess K1. The pair of monitoring terminals 114 a and 114 b are terminals for measuring an output signal of the piezoelectric element 130.

集積回路素子１２０は、上側凹部Ｋ１内に設けられており、半田バンプ１２５によって素子搭載用部材１１０の複数の導体パターン１１３に電気的に接続されている。集積回路素子１２０は、図３に示されているように、複数の電極１２２を有している。図３において、複数の電極１２２は、集積回路素子１２０の一部を透過した状態で破線によって示されている。図３において、複数の電極１２２は、符号１２２の後にアルファベットのａ〜ｆを付して１２２ａ〜１２２ｆとして示されている。   The integrated circuit element 120 is provided in the upper concave portion K 1 and is electrically connected to the plurality of conductor patterns 113 of the element mounting member 110 by solder bumps 125. As shown in FIG. 3, the integrated circuit element 120 has a plurality of electrodes 122. In FIG. 3, the plurality of electrodes 122 are indicated by broken lines in a state where a part of the integrated circuit element 120 is transmitted. In FIG. 3, the plurality of electrodes 122 are indicated as 122 a to 122 f by adding alphabet letters a to f after the reference numeral 122.

ここで、図３に示されている集積回路素子１２０の複数の電極１２２ａ〜１２２ｆの例について説明する。複数の電極１２２ａ〜１２２ｆは、例えば、出力電極１２２ａ、接地電極１２２ｂ、制御電極１２２ｃ、電源電極１２２ｄ、第１の入力電極１２２ｅおよび第２の入力電極１２２ｆである。   Here, an example of the plurality of electrodes 122a to 122f of the integrated circuit element 120 shown in FIG. 3 will be described. The plurality of electrodes 122a to 122f are, for example, an output electrode 122a, a ground electrode 122b, a control electrode 122c, a power supply electrode 122d, a first input electrode 122e, and a second input electrode 122f.

図４に示されているように、出力電極１２２ａは、半田バンプ１２５を介して出力パターン１１３ａに電気的に接続されており、出力信号が出力される。接地電極１２２ｂは、半田バンプ１２５を介して接地パターン１１３ｂに電気的に接続されており、接地電圧が印加される。制御電極１２２ｃは、制御パターン１１３ｃに電気的に接続されており、制御電極１２２ｃからの信号の出力状態を制御するための信号が入力される。電源電極１２２ｄは、電源パターン１１３ｄに電気的に接続されており、電源電圧が印加される。第１の入力電極１２２ｅおよび第２の入力電極１２２ｆは、第１の入力パターン１１３ｅおよび第２の入力パターン１１３ｆを介して圧電素子１３０に電気的に接続されている。   As shown in FIG. 4, the output electrode 122a is electrically connected to the output pattern 113a via the solder bump 125, and an output signal is output. The ground electrode 122b is electrically connected to the ground pattern 113b via the solder bump 125, and a ground voltage is applied. The control electrode 122c is electrically connected to the control pattern 113c, and a signal for controlling the output state of the signal from the control electrode 122c is input. The power supply electrode 122d is electrically connected to the power supply pattern 113d, and a power supply voltage is applied thereto. The first input electrode 122e and the second input electrode 122f are electrically connected to the piezoelectric element 130 via the first input pattern 113e and the second input pattern 113f.

圧電素子１３０は、下側凹部Ｋ２内に設けられており、第１および第２の入力パターン１１３ｅおよび１１３ｆを介して集積回路素子１２０の第１の入力電極１２２ｅおよび第２の入力電極１２２ｆに電気的に接続されている。圧電素子１３０は、所定の結晶軸でカットされた圧電素板と、圧電素板に形成された接続用電極および励振用電極とを含んでいる。圧電素子１３０は、接続用電極および励振用電極を介して外部からの変動電圧が圧電素板に印加されると、所定の周波数で厚みすべり振動を起こすようになっている。なお、圧電素板としては、例えばＡＴカットの水晶が用いられる。また、圧電素子１３０が収容されている素子搭載用部材１１０の下側凹部Ｋ２は、蓋部材１４０によって気密封止されている。   The piezoelectric element 130 is provided in the lower concave portion K2, and is electrically connected to the first input electrode 122e and the second input electrode 122f of the integrated circuit element 120 via the first and second input patterns 113e and 113f. Connected. The piezoelectric element 130 includes a piezoelectric element plate cut along a predetermined crystal axis, and a connection electrode and an excitation electrode formed on the piezoelectric element plate. The piezoelectric element 130 causes a thickness shear vibration at a predetermined frequency when a varying voltage from the outside is applied to the piezoelectric element plate via the connection electrode and the excitation electrode. As the piezoelectric element plate, for example, AT-cut quartz is used. Further, the lower concave portion K2 of the element mounting member 110 in which the piezoelectric element 130 is accommodated is hermetically sealed by the lid member 140.

アンダーフィル樹脂１２７は、図４に示されているように、基板部１１１ａのパッド領域１１３ａ１〜１１３ｆ１、半田流れ防止領域１１３ａ３〜１１３ｆ３、一対のモニター用端子１１４ａおよび１１４ｂを覆うように基板部１１１ａと集積回路素子１２０との間に充填されている。また、アンダーフィル樹脂１２７は、集積回路素子１２０の回路形成面の保護と、集積回路素子１２０とパッド領域１１３ａ１〜１１３ｆ１との接合強度を保持する目的で設けられている。 As shown in FIG. 4, the underfill resin 127 covers the pad regions 113a 1 to 113f 1 , the solder flow prevention regions 113a 3 to 113f 3 , and the pair of monitor terminals 114a and 114b of the board portion 111a. Filled between the substrate portion 111 a and the integrated circuit element 120. The underfill resin 127 is provided for the purpose of protecting the circuit formation surface of the integrated circuit element 120 and maintaining the bonding strength between the integrated circuit element 120 and the pad regions 113a 1 to 113f 1 .

本実施形態の圧電装置１００は、図１に示されているように、半田パンプ１２５が、アンダーフィル樹脂１２７で覆われており、かつ、半田流れ防止領域１１３ａ３〜１１３ｆ３が、集積回路素子１２０の外周よりも内側に配置されている。 As shown in FIG. 1, the piezoelectric device 100 according to this embodiment includes a solder bump 125 covered with an underfill resin 127, and solder flow prevention regions 113 a 3 to 113 f 3 are integrated circuit elements. It is arranged inside the outer periphery of 120.

ここで、本実施形態の圧電装置１００における集積回路素子１２０の外周と基板部１１１ａの上面に設けられた導体パターン１１３ａ〜１１３ｆの半田流れ防止領域１１３ａ３〜１１３ｆ３とアンダーフィル樹脂１２７の充填領域との位置関係について図４、図５を参照して説明する
。 Here, in the piezoelectric device 100 according to this embodiment, the solder flow prevention regions 113a 3 to 113f 3 and the underfill resin 127 filling region of the conductor patterns 113a to 113f provided on the outer periphery of the integrated circuit element 120 and the upper surface of the substrate portion 111a Is described with reference to FIGS. 4 and 5. FIG.

集積回路素子１２０は、図４に示されているように、上側凹部Ｋ１に設けられている。また、集積回路素子１２０の複数の電極１２２ａ〜１２２ｆは、上側凹部Ｋ１の長辺に近い領域に位置している。   As shown in FIG. 4, the integrated circuit element 120 is provided in the upper recess K1. The plurality of electrodes 122a to 122f of the integrated circuit element 120 are located in a region close to the long side of the upper recess K1.

また、基板部１１１ａの上面に設けられた導体パターン１１３ａ〜１１３ｆは、パッド領域１１３ａ１〜１１３ｆ１と配線領域１１３ａ２〜１１３ｆ２との間に設けられた半田流れ防止領域１１３ａ３〜１１３ｆ３を備える構成となっている。導体パターン１１３ａ〜１１３ｆは３層構造になっており、例えば、下層にモリブデン（Ｍｏ）が形成され、例えば中間層にニッケル（Ｎｉ）が形成され、例えば上層に金（Ａｕ）が形成されている。 In addition, the conductor patterns 113a to 113f provided on the upper surface of the substrate portion 111a include solder flow prevention regions 113a 3 to 113f 3 provided between the pad regions 113a 1 to 113f 1 and the wiring regions 113a 2 to 113f 2. It is configured to be equipped. The conductor patterns 113a to 113f have a three-layer structure, for example, molybdenum (Mo) is formed in the lower layer, nickel (Ni) is formed in the intermediate layer, and gold (Au) is formed in the upper layer, for example. .

半田流れ防止領域１１３ａ３〜１１３ｆ３とは、半田の流れを妨げるものであり、例えば、半田の流れを妨げる高低差を有する凸部、半田との濡れ性が比較的低い金属酸化物から成る部分または半田がたまりやすい凹部等である。凸部は、例えば、導体パターン１１３ａ〜１１３ｆにレーザを照射して形成される。また、金属酸化物から成る部分は、導体パターン１１３ａ〜１１３ｆの中間層の例えばニッケル（Ｎｉ）がレーザで削られ、また発熱することにより空気と反応して生成される。また凹部は、中間層の例えばニッケル（Ｎｉ）と上層の例えば金（Ａｕ）をカットすることで形成される。以上のように、凸部、金属酸化物および凹部は、導体パターン１１３ａ〜１１３ｆにレーザを照射することで一度に形成される。 The solder flow prevention regions 113a 3 to 113f 3 are for hindering the flow of solder, for example, a convex portion having a height difference that hinders the flow of solder, or a portion made of a metal oxide having relatively low wettability with the solder. Or it is the recessed part etc. which a solder tends to collect. The convex portion is formed, for example, by irradiating the conductor patterns 113a to 113f with a laser. Further, the portion made of the metal oxide is generated by reacting with air by, for example, nickel (Ni) in the intermediate layer of the conductor patterns 113a to 113f being scraped with a laser and generating heat. The recess is formed by cutting an intermediate layer such as nickel (Ni) and an upper layer such as gold (Au). As described above, the convex portion, the metal oxide, and the concave portion are formed at a time by irradiating the conductor patterns 113a to 113f with laser.

このように、本実施形態における圧電装置１００の半田流れ防止領域１１３ａ３〜１１３ｆ３は、例えば、導体パターン１１３ａ〜１１３ｆにレーザを照射して、導体パターン１１３ａ〜１１３ｆの中間層の例えばニッケル（Ｎｉ）と上層の例えば金（Ａｕ）をカットすることで形成される。また、レーザとしては、例えば、炭酸ガスレーザ、ＹＡＧレーザ、ＹＶＯ４レーザ、半導体レーザ、及びエキシマレーザ等が用いられる。 As described above, the solder flow prevention regions 113a 3 to 113f 3 of the piezoelectric device 100 according to the present embodiment, for example, irradiate the laser to the conductor patterns 113a to 113f, and for example, nickel (Ni ) And an upper layer such as gold (Au). As the laser, for example, a carbon dioxide laser, a YAG laser, a YVO 4 laser, a semiconductor laser, an excimer laser, or the like is used.

基板部１１１ａの上面に設けられている導体パターン１１３ａ〜１１３ｆの半田流れ防止領域１１３ａ３〜１１３ｆ３は、図４に示されているように、集積回路素子１２０の外周よりも内側に配置されている。 As shown in FIG. 4, the solder flow prevention regions 113a 3 to 113f 3 of the conductor patterns 113a to 113f provided on the upper surface of the substrate portion 111a are arranged inside the outer periphery of the integrated circuit element 120. Yes.

ここで、半田流れ防止領域１１３ａ３〜１１３ｆ３が集積回路素子１２０の外周よりも内側に配置されているとは、例えば図５に示されているように、半田流れ防止領域１１３ｂ３の少なくとも内側縁部が、集積回路素子１２０の外周よりも内側に形成されているということである。内側縁部とは、半田流れ防止領域１１３ｂ３の素子搭載部材１１０の内側を向く縁である。 Here, the solder flow prevention regions 113a 3 to 113f 3 are arranged on the inner side of the outer periphery of the integrated circuit element 120. For example, as shown in FIG. 5, at least the inner side of the solder flow prevention region 113b 3 That is, the edge is formed inside the outer periphery of the integrated circuit element 120. The inner edge is an edge facing the inside of the element mounting member 110 of solder flow prevention region 113b 3.

本実施形態の圧電装置１００において、半田流れ防止領域１１３ａ３〜１１３ｆ３が集積回路素子１２０の外周よりも内側に配置されていることによって、集積回路素子１２０と素子搭載用部材１１０を接合するための半田バンプ１２５が集積回路素子１２０の外周よりも外側に流れ出ることを防止できる。そのため、集積回路素子１２０と素子搭載用部材１１０との間に充填されたアンダーフィル樹脂１２７により半田バンプ１２５の外側を覆うことができる。よって、本実施形態の圧電装置１００は、アンダーフィル樹脂１２７の加熱硬化時に、熱膨張するアンダーフィル樹脂１２７に押されて半田バンプ１２５に加わる応力を低減でき、半田バンプ１２５の接続信頼性の低下を防止することができる。 In the piezoelectric device 100 of the present embodiment, the solder flow prevention regions 113a 3 to 113f 3 are arranged inside the outer periphery of the integrated circuit element 120, so that the integrated circuit element 120 and the element mounting member 110 are joined. This solder bump 125 can be prevented from flowing out of the outer periphery of the integrated circuit element 120. Therefore, the outside of the solder bump 125 can be covered with the underfill resin 127 filled between the integrated circuit element 120 and the element mounting member 110. Therefore, the piezoelectric device 100 of this embodiment can reduce the stress applied to the solder bump 125 by being pressed by the thermally expanding underfill resin 127 when the underfill resin 127 is heated and cured, and the connection reliability of the solder bump 125 is reduced. Can be prevented.

尚、半田流れ防止領域１１３ａ３〜１１３ｆ３とは、例えば、凸部構造、凹部構造、または、半田との濡れ性の低い構造である。 The solder flow prevention regions 113a 3 to 113f 3 are, for example, a convex structure, a concave structure, or a structure with low wettability with solder.

凸部構造は、導体パターン１１３ａ〜１１３ｆ上にレーザの飛散物により凸部を形成するか、例えば、導体パターン１１３ａ〜１１３ｆ上に絶縁層または金属層を形成し、凸部を設けてもよい。ここで、レーザによる形成方法においては、導体パターン１１３ａ〜１１３ｆをレーザで削ることで凸部を形成できるので、凸部形成のための材料を別途準備する必要がなく、部材低減による生産性の向上が可能となる。また、レーザによる形成方法においては、導体パターン１１３が形成された素子搭載用部材１１０に対して後加工で形成されるため、例えば集積回路素子１２０のサイズに対応させて半田流れ防止領域１１３ａ３〜１１３ｆ３の形成位置を決定することができるなど製造における自由度が高まる。絶縁層としては、例えば、セラミックコート（例えばアルミナコート）または樹脂等など挙げられる。セラミックコートまたは樹脂は、導体パターン１１３ａ〜１１３ｆ上にスクリーン印刷で設けられる。セラミックコートまたは樹脂等は、複数個の絶縁層をスクリーン印刷により同時に形成され得るため、製造コストの低減を図ることが可能となる。尚、絶縁層は、導体パターン１１３ａ〜１１３ｆに比べて半田との濡れ性が低いため、半田の流れだしをより低減させることができる。また、金属層は、例えば、Ａｌ膜またはＣｒ膜等で、スパッタなどの真空印刷法で形成される。Ａｌ膜またはＣｒ膜等は、複数個の金属層をスパッタなどにより同時に形成され得るため、製造コストの低減を図ることが可能となる。 In the convex structure, convex portions may be formed on the conductor patterns 113a to 113f by scattered laser beams, or, for example, an insulating layer or a metal layer may be formed on the conductor patterns 113a to 113f. Here, in the laser forming method, the convex portions can be formed by scraping the conductor patterns 113a to 113f with a laser, so there is no need to separately prepare a material for forming the convex portions, and the productivity is improved by reducing the members. Is possible. Further, in the laser forming method, since the element mounting member 110 on which the conductor pattern 113 is formed is formed by post-processing, for example, the solder flow preventing regions 113a 3 to 113a 3 to correspond to the size of the integrated circuit element 120. flexibility in manufacturing such can determine the formation position of 113f 3 increases. Examples of the insulating layer include a ceramic coat (for example, alumina coat) or a resin. The ceramic coat or resin is provided on the conductor patterns 113a to 113f by screen printing. The ceramic coat or the resin can be formed simultaneously by screen printing with a plurality of insulating layers, so that the manufacturing cost can be reduced. Since the insulating layer has low wettability with the solder compared to the conductor patterns 113a to 113f, the flow of solder can be further reduced. Further, the metal layer is, for example, an Al film or a Cr film, and is formed by a vacuum printing method such as sputtering. Since an Al film, a Cr film, or the like can be formed by sputtering a plurality of metal layers at the same time, the manufacturing cost can be reduced.

凹部構造は、導体パターン１１３ａ〜１１３ｆ上にレーザを照射して凹部を形成するか、導体パターン１１３ａ〜１１３ｆ自体に、予め凹部を形成してもよい。   In the recess structure, the conductor patterns 113a to 113f may be irradiated with a laser to form recesses, or the conductor patterns 113a to 113f themselves may be formed in advance.

半田との濡れ性の低い構造とは、金属酸化物があり、金属酸化物の形成方法としては、導体パターン１１３ａ〜１１３ｆの中間層の例えばニッケル（Ｎｉ）がレーザで削られ、また発熱することにより空気と反応して生成される。例えば、導体パターン１１３ａ〜１１３ｆの表面にレーザを照射することによって、表層の金（Ａｕ）を除去してＡｕの下層のニッケル（Ｎｉ）を露出させ、さらに、Ｎｉ表面を空気（酸化雰囲気）中で加熱することにより酸化させることで形成することができる。   The structure having low wettability with solder includes a metal oxide. As a method for forming the metal oxide, for example, nickel (Ni) in an intermediate layer of the conductor patterns 113a to 113f is scraped by a laser and generates heat. Produced by reacting with air. For example, by irradiating the surfaces of the conductor patterns 113a to 113f with a laser, the gold (Au) on the surface layer is removed to expose the nickel (Ni) under the Au layer, and the Ni surface is exposed to the air (oxidizing atmosphere). It can be formed by oxidizing by heating with.

以上のように、レーザ照射においては、上述の凸部構造、凹部構造、または、半田との濡れ性の低い構造の３つが、レーザ照射により作製することができる。   As described above, in laser irradiation, the above-described convex structure, concave structure, or structure with low wettability with solder can be manufactured by laser irradiation.

なお、上述の実施形態において、本発明の要旨を逸脱しない範囲において種々の変更、改良等が可能である。例えば、上述の実施形態において圧電装置１００の下側凹部Ｋ２に搭載される圧電素板としてＡＴカットの圧電素子１３０を示したが、これに限定することなく、例えば音叉型振動素子または弾性表面波素子を用いても構わない。   In the above-described embodiment, various changes and improvements can be made without departing from the scope of the present invention. For example, in the above-described embodiment, the AT-cut piezoelectric element 130 is shown as the piezoelectric element plate mounted in the lower concave portion K2 of the piezoelectric device 100. An element may be used.

１００・・・圧電装置
１１０・・・素子搭載用部材
１１１・・・絶縁基体
１１１ａ・・・基板部
１１１ｂ・・・第１の枠部
１１１ｃ・・・第２の枠部
１１３・・・導体パターン
１１３ａ１〜１１３ｆ１・・・パッド領域
１１３ａ２〜１１３ｆ２・・・配線領域
１１３ａ３〜１１３ｆ３・・・半田流れ防止領域
１１４・・・モニター用端子
１１６・・・外部端子
１２０・・・集積回路素子
１２２・・・電極
１２５・・・半田バンプ
１２７・・・アンダーフィル樹脂
１３０・・・圧電素子
１４０・・・蓋部材
Ｋ１・・・上側凹部
Ｋ２・・・下側凹部 DESCRIPTION OF SYMBOLS 100 ... Piezoelectric device 110 ... Element mounting member 111 ... Insulating substrate 111a ... Substrate part 111b ... First frame part 111c ... Second frame part 113 ... Conductor pattern 113a 1 to 113f 1 ... Pad area 113a 2 to 113f 2 ... Wiring area 113a 3 to 113f 3 .. solder flow prevention area 114... Monitoring terminal 116. Circuit element 122 ... Electrode 125 ... Solder bump 127 ... Underfill resin 130 ... Piezoelectric element 140 ... Lid member K1 ... Upper recess K2 ... Lower recess

Claims (1)

素子搭載用部材と、前記素子搭載用部材の下側凹部に搭載されている圧電素子と、前記素子搭載用部材の上側凹部に設けられており、パッド領域、半田流れ防止領域および配線領域とを含む導体パターンと、前記導体パターンの前記パッド領域に半田バンプによって電気的に接続されている集積回路素子とを備えており、
前記半田パンプが、アンダーフィル樹脂で覆われており、かつ、前記半田流れ防止領域が、前記集積回路素子の外周よりも内側に配置されていることを特徴とする圧電装置。 An element mounting member, a piezoelectric element mounted in a lower concave portion of the element mounting member, and an upper concave portion of the element mounting member. A pad region, a solder flow prevention region, and a wiring region are provided. Including a conductive pattern and an integrated circuit element electrically connected to the pad region of the conductive pattern by a solder bump,
The piezoelectric device, wherein the solder bump is covered with an underfill resin, and the solder flow prevention region is disposed on the inner side of the outer periphery of the integrated circuit element.
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