JP2013539098A - I/oメッセージの影響を受ける1つ又は複数個のパーティション化可能なエンドポイントを決定するデータ処理システム - Google Patents
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Abstract
I/Oメッセージの影響を受ける1つ又は複数個のパーティション化可能なエンドポイントを決定するデータ処理システムを提供する。
【解決手段】
本データ処理システムは、プロセッサ・コアと、要求元識別子(ID)をパーティション化可能なエンドポイント(PE)番号にマップする複数個のエントリを含む第1のデータ構造を有するシステム・メモリと、各々が関連のPE番号を有する複数個のPEであって、複数個のPEの各々は1つ又は複数個の要求元を含み、要求元の各々はそれぞれの要求元IDを有する、複数個のPEと、を含む。
I/Oホスト・ブリッジが、要求元ID及びアドレスを含むI/Oメッセージを受け取ったことに応答して、第1のデータ構造からの第1のエントリを参照することによりPE番号を決定し、PE番号を決定したことに応答して、そのPE番号をインデックスとして利用して第2のデータ構造の第2のエントリをアクセスし、第2のデータ構造におけるアクセスされたエントリを参照することによってアドレスを検証する。I/Oホスト・ブリッジは、アドレスの検証の成功に応答して、I/Oメッセージによって表わされたサービスを提供する。
【選択図】 図6
Description
・ バス番号(Bus)フィールド:一意的なバス番号を有するPHBに属する各バスを、I/O資源間の最高レベルの区域に与える。
・ デバイス番号(Dev)フィールド:異なるデバイス番号を有する所与のバス上の各IOAを、I/O資源間の中間レベルの区域に与える。
・ 機能番号(Func)フィールド:異なる機能番号を有するIOAの各個別の機能を、I/O資源間の最低レベルの区域に与える。
1.PEは、下記のように、即ち、
a.PEがいずれのLPARにもエラーを伝播しないように、及び
b.I/Oオペレーションの要求元が誤りのあるデータを使用しないように、
エラーでI/Oオペレーションを終了することを防ぐ。
2.オペレーションの停止は、デバイス・ドライバにはちょうどそのデバイス・ドライバまで分離されているように見えなければならない。
3.1つのPEのためのソフトウェア(デバイス・ドライバ・レベルにおけるもの、又はそれ以上のもの)は、別のPEを停止状態に入らせ得るエラーを導入しない。
4.問題決定に関する誤り情報は、停止状態が生じた後に捕捉される。
5.PEのうちのいずれか又はすべてが停止状態にあるとき、ファームェアは、PHBより下の構成空間をアクセスし得る。
Claims (18)
- 少なくとも1つのI/Oホスト・ブリッジと、複数個のパーティション化可能なエンドポイント(PE)とを含み、前記PEの各々は関連のPE番号を有し、前記PEの各々は1つ又は複数個の要求元を含み、前記要求元の各々はそれぞれの要求元識別子(ID)を有する、データ処理システムにおいてデータを処理する方法であって、
要求元ID及びアドレスを含むI/OメッセージをI/Oホスト・ブリッジにおいて受け取るステップと、
前記I/Oメッセージを受け取ったことに応答して、前記I/Oホスト・ブリッジが、PE番号に要求元IDをマップする複数個のエントリを含む第1のデータ構造からの第1のエントリを参照することによって前記I/Oメッセージの影響を受けるPEのPE番号を決定するステップと、
前記PE番号を決定したことに応答して、前記I/Oホスト・ブリッジが、前記PE番号をインデックスとして利用して第2のデータ構造の第2のエントリをアクセスし、第2のデータ構造におけるアクセスされたエントリを参照することによって前記アドレスを検証するステップと、
前記アドレスの検証の成功に応答して、前記I/Oホスト・ブリッジが前記I/Oメッセージにより表わされたサービスを提供するステップと、
を含む、方法。 - 前記I/Oメッセージはダイレクト・メモリ・アクセス(DMA)要求であり、
前記アドレスをシステム・メモリ・アドレスに変換するステップを更に含む、請求項1に記載の方法。 - 前記I/Oホスト・ブリッジはPCIホスト・ブリッジを含む、請求項1に記載の方法。
- 前記I/Oホスト・ブリッジが、第1のエントリを参照することによって前記I/Oメッセージの影響を受けるPEのPE番号を決定する前記ステップは、前記第1のデータ構造からのエントリをバッファする前記I/Oホスト・ブリッジ内のキャッシュにおける第1のエントリをアクセスするステップを含む、請求項1に記載の方法。
- 前記第1のデータ構造は、前記データ処理システムのシステム・メモリに常駐し、
前記I/Oホスト・ブリッジが、第1のエントリを参照することによって前記I/Oメッセージの影響を受けるPEのPE番号を決定する前記ステップは、前記システム・メモリにおける第1のエントリをアクセスするステップを含む、請求項1に記載の方法。 - 前記アドレスにおけるインデックスを参照することによって前記PE番号に関連した前記第2のデータ構造の多数のエントリの中から前記第2のエントリを選択するステップを更に含む、請求項1に記載の方法。
- プロセッサ・コアと、
前記プロセッサ・コアに接続され、要求元識別子(ID)をパーティション化可能なエンドポイント(PE)番号にマップする複数個のエントリを含む第1のデータ構造を有するシステム・メモリと、
前記プロセッサ・コアに接続された入出力(I/O)サブシステムと、
を含み、
前記I/Oサブシステムは、
各々が関連のPE番号を有する複数個のPEであって、前記複数個のPEの各々は1つ又は複数個の要求元を含み、前記要求元の各々はそれぞれの要求元IDを有する、複数個のPEと、
複数個のエントリを含む第2のデータ構造を有する少なくとも1つのI/Oホスト・ブリッジであって、要求元ID及びアドレスを含むI/Oメッセージを受け取ったことに応答して、前記第1のデータ構造からの第1のエントリを参照することによって前記I/Oメッセージの影響を受けるPEのPE番号を決定し、前記PE番号を決定したことに応答して、前記PE番号をインデックスとして利用して前記第2のデータ構造の第2のエントリをアクセスし、前記第2のデータ構造におけるアクセスされたエントリを参照することによって前記アドレスを検証し、前記アドレスの検証の成功に応答して、前記I/Oメッセージによって表わされたサービスを提供する、I/Oホスト・ブリッジと、
を含む、データ処理システム。 - 前記I/Oメッセージはダイレクト・メモリ・アクセス(DMA)要求である、請求項7に記載のデータ処理システム。
- 前記I/Oホスト・ブリッジは、PCIホスト・ブリッジを含む、請求項7に記載のデータ処理システム。
- 前記I/Oホスト・ブリッジは、システム・メモリにおける第1のデータ構造からのエントリのキャッシュを含み、
前記I/Oホスト・ブリッジは、前記キャッシュにおける第1のエントリをアクセスすることによって前記PE番号を決定する、
請求項7に記載のデータ処理システム。 - 前記第2のデータ構造は、前記PE番号に関連した多数のエントリを保持し、
前記I/Oホスト・ブリッジは、前記アドレスにおけるインデックスを参照することによって前記PE番号に関連した多数のエントリの中から前記第2のエントリを選択する、
請求項7に記載のデータ処理システム。 - 前記プロセッサ・コア及び前記I/Oホスト・ブリッジを含む集積回路チップを更に含む、請求項7に記載のデータ処理システム。
- システム・メモリと、複数個のパーティション化可能なエンドポイント(PE)を含む入出力(I/O)サブシステムとを有するデータ処理システムのためのプロセッサであって、前記PEの各々は関連のPE番号を有し且つ1つ又は複数個の要求元を含み、前記要求元の各々はそれぞれの要求元識別子(ID)を有し、
前記プロセッサは、
プロセッサ・コアと、
I/Oホスト・ブリッジであって、要求元ID及びアドレスを含むI/Oメッセージを受け取ったことに応答して、要求元IDをPE番号にマップする複数個のエントリを含む第1のデータ構造からの第1のエントリを参照することによって前記I/Oメッセージの影響を受けるPEのPE番号を決定し、前記PE番号を決定したことに応答して、前記PE番号をインデックスとして利用して前記I/Oホスト・ブリッジにおける第2のデータ構造の第2のエントリをアクセスし、第2のデータ構造におけるアクセスされたエントリを参照することによって前記アドレスを検証する、I/Oホスト・ブリッジと、
を含み、
前記I/Oホスト・ブリッジは、前記アドレスの検証の成功に応答して、前記I/Oメッセージによって表わされたサービスを提供する、プロセッサ。 - 前記I/Oメッセージは、ダイレクト・メモリ・アクセス(DMA)要求である、請求項13に記載のプロセッサ。
- 前記I/Oホスト・ブリッジは、PCIホスト・ブリッジを含む、請求項13に記載のプロセッサ。
- 前記第1のデータ構造が前記データ処理システムのシステム・メモリに常駐し、
前記I/Oホスト・ブリッジがシステム・メモリにおける前記第1のデータ構造からのエントリのキャッシュを含み、
前記I/Oホスト・ブリッジが、前記キャッシュにおける前記第1エントリをアクセスすることによって前記PE番号を決定する、
請求項13に記載のプロセッサ。 - 前記第2のデータ構造は、前記PE番号に関連した多数のエントリを保持し、
前記I/Oホスト・ブリッジは、前記アドレスにおけるインデックスを参照することによって前記PE番号に関連した多数のエントリの中から前記第2のエントリを選択する、
請求項13に記載のプロセッサ。 - 前記プロセッサ・コア及び前記I/Oホスト・ブリッジを含む集積回路チップを更に含む、請求項13に記載のプロセッサ。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/849,958 | 2010-08-04 | ||
US12/849,958 US20120036302A1 (en) | 2010-08-04 | 2010-08-04 | Determination of one or more partitionable endpoints affected by an i/o message |
PCT/EP2011/063134 WO2012016931A1 (en) | 2010-08-04 | 2011-07-29 | Determination of one or more partitionable endpoints affected by an i/o message |
Publications (2)
Publication Number | Publication Date |
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JP2013539098A true JP2013539098A (ja) | 2013-10-17 |
JP5431621B2 JP5431621B2 (ja) | 2014-03-05 |
Family
ID=44629800
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2013522219A Active JP5431621B2 (ja) | 2010-08-04 | 2011-07-29 | I/oメッセージの影響を受ける1つ又は複数個のパーティション化可能なエンドポイントを決定するデータ処理システム |
Country Status (5)
Country | Link |
---|---|
US (2) | US20120036302A1 (ja) |
EP (1) | EP2569702B1 (ja) |
JP (1) | JP5431621B2 (ja) |
CN (1) | CN103038756B (ja) |
WO (1) | WO2012016931A1 (ja) |
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Also Published As
Publication number | Publication date |
---|---|
JP5431621B2 (ja) | 2014-03-05 |
EP2569702B1 (en) | 2013-10-16 |
EP2569702A1 (en) | 2013-03-20 |
US9569392B2 (en) | 2017-02-14 |
US20120036302A1 (en) | 2012-02-09 |
CN103038756A (zh) | 2013-04-10 |
US20120203934A1 (en) | 2012-08-09 |
WO2012016931A1 (en) | 2012-02-09 |
CN103038756B (zh) | 2016-04-27 |
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Legal Events
Date | Code | Title | Description |
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RD12 | Notification of acceptance of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7432 Effective date: 20130710 |
|
A521 | Written amendment |
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A521 | Written amendment |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
R150 | Certificate of patent or registration of utility model |
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