JP2013521482A - 集積回路の検査方法 - Google Patents
集積回路の検査方法 Download PDFInfo
- Publication number
- JP2013521482A JP2013521482A JP2012555345A JP2012555345A JP2013521482A JP 2013521482 A JP2013521482 A JP 2013521482A JP 2012555345 A JP2012555345 A JP 2012555345A JP 2012555345 A JP2012555345 A JP 2012555345A JP 2013521482 A JP2013521482 A JP 2013521482A
- Authority
- JP
- Japan
- Prior art keywords
- inspection
- integrated circuit
- drive
- control
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000007689 inspection Methods 0.000 title claims abstract description 40
- 238000000034 method Methods 0.000 title claims abstract description 12
- 238000012360 testing method Methods 0.000 claims abstract description 27
- 230000004913 activation Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 239000004020 conductor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 238000004092 self-diagnosis Methods 0.000 description 2
- 101100336928 Bacillus subtilis (strain 168) glmU gene Proteins 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3172—Optimisation aspects, e.g. using functional pin as test pin, pin multiplexing
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318572—Input/Output interfaces
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
集積回路(100)を検査する方法、及び、集積回路(100)が提示される。集積回路(100)は、内部の検査アクセス接続部(106)を介してアクセス可能な内部の検査構造と、制御接続部(108)を介して外部へと案内される制御バス(110)と、を有し、走行駆動と検査駆動との間で切り替えることが可能であり、検査駆動では、制御接続部(108)及び制御バス(110)を介して、検査アクセス接続部(106)へのアクセスが行われ、集積回路(100)の検査が行われる。
【選択図】図2
【選択図】図2
Description
本発明は、例えばプリント基板に組み込まれた集積回路を、特に破壊せずに検査する方法に関する。このために、集積回路は、本発明に基づき電気回路的に準備される。本発明はさらに、特に本方法を実施するために設けられるこのような集積回路に関する。
例えば車両の制御装置内で使用される集積回路(IC:Integrated Circuit)は、IC製造において、包装されていない状態で、IC内部の検査構造を介して、所謂「内部の自己診断」(built in selftest)で検査される。このために、容量の大きな検査構造がIC上に組み込まれ、この検査構造においては、TAP(test access port、テストアクセスポート)から出発して、内部のバスシステムを介して、回路の各ポイントに到達し検査をすることが可能である。この検査構造は、検査のために、ニードルアダプタを用いて接触される。検査の後で、ICは包装され、即ち、ハウジング内に埋め込まれるため、更なる別の検査のためには、もはやTAPにアクセス出来ない。
今日では通常、検査のために制御装置からICを取り外し、その際に制御装置が破壊されるのだが、ICテスタで当該ICの機能を検査する。組合せ状態の数が多いため、このようにして到達可能な検査深度は、それほど高くはない。構造が益々小さくなるため、上記取り外しには益々、検査対象物を破壊する危険が伴う。
更なる別の検査工程では、ICのフライス加工及びTAPへの接触が必要となる。そのためのコストは高く、検査対象物を破壊するリスクも同様に高い。記載される方法によって、ICは、組み込まれた状態で、破壊される危険性もなく検査される。
これに加えて、回路内の全ICのTAPを、各IC上の追加的な接触を用いて外部へと案内し、プリント基板上で独自のバスシステムを介して、このIC検査を制御しうる演算機と接続することが公知である。但し、これは、接触のための各ICのコスト増大、及び追加の導体経路のためのコストの原因となるため、本方法は、大量生産のためには考察の対象にならない。
従って、組み込まれた状態でも、即ち、ICが制御装置に組み込まれ、制御装置が車両に組み込まれた場合に、IC検査が機能しなければならないということが実現されるべきである。さらに、例えば追加的な導体経路の面積及び接続ピンによる対応するコストが掛かる追加的な検査バスが、制御装置内で必要とならずに検査が可能であることが実現されるべきである。
このような背景から、請求項1に記載の集積回路を検査する方法と、請求項5の特徴を備えた集積回路と、が提案される。本発明の更なる別の構成は、従属請求項、及び、以下の記載から明らかとなろう。
記載される方法によって、組み込まれた状態でもIC検査を実施することが可能である。追加的な検査バスは必要ではない。
本発明の更なる別の利点及び構成は、以下の記載、及び、添付の図面から明らかとなろう。
先に挙げた特徴、及び、以下で解説される特徴は、各示される組み合わせにおいてのみならず他の組み合わせにおいても、又は、単独でも、本発明の範囲を逸脱することなく利用されうる。
本発明は、図面の実施形態を用いて概略的に示されており、以下では、図面を参照して、詳細に記載される。
図1には、全体として符号10が付された、従来技術による集積回路の回路図が示されている。この図は、検査バス14を介して検査接続部又はTAP(Test access port)16と接続された、検査接触面又はテストパッド(Test pad)12を示している。
さらに、図1は、制御バス20と接続された制御接続部18としての入力/出力ピン(IOピン)を示している。
検査バス14の個々の線は、信号、即ち、TDO22、TRST24、TCK26、TMS26、TMS28、及びTDI30のために設けられる。TAP16は、n個の入出力接続部を有し、即ち、検査データのためのDR_1 32と、セットアップ、活性化(Stimulate)、及び監視(Observe)のためのDR_2 34と、示されるような、DR_n 36と、を有する。
制御バス20の線も、信号、即ち、SO40、SI42、CS44、CLK46のために設けられる。
図1に示される回路10の場合、検査バス14と、制御バス20とは、互いに分離している。検査バス14には、半導体工場内で、包装されていない回路10においてのみアクセス可能である。半導体工場では、回路10が検査され、包装されて埋め込まれるため、その後には、もはや検査は可能ではない。制御バス20のみが、回路10とマイクロプロセッサとの間の接続としてのピン18を介して、外部へと案内される。
図2には、全体として符号100が付された集積回路の回路図が示されている。この図は、検査バス104を介して検査接続部又はTAP(Test access port)106と接続された、検査接触面又はテストパッド102を示している。
さらに図2は、制御バス110と接続された制御接続部108としての出力/入力ピン(IOピン)を示している。
検査バス104の個々の線は、信号、即ち、TDO112、TRST114、TCK116、TMS118、及びTDI120のために設けられる。TAP106は、n個の出入力接続部、即ち、検査データのためのDR_1 122と、セットアップ、活性化(Stimulate)、及び監視(Observe)のためのDR_2 124と、示されるような、DR_n 126と、を有する。
制御バス110の線も、信号、即ち、SO130、SI132、CS134、及び、CLK136のために設けられる。
マルチプレクサ回路150及び152を追加することにより、回路100が従来のように機能することが実現される。
ハウジングピンを節約するために、SPIピンが、マルチプレクサ150及び152を介して、TAP(test access port)106へと案内される。マルチプレクサ150及び152の起動は、インタロックの仕組みを介して行われる。このインタロックの仕組みは、特別なSW(ソフトウェア)鍵により、及び、特別なシーケンス制御の利用により定められる。
インタロックの仕組みが、走行駆動と検査駆動との間を切り替えるために、SW鍵を用いて作動されうる。
マルチプレクサの起動後に、物理的にASICハウジング上で利用可能なSPIピンが、内部の検査インタフェースにマッピングされる。本実施例では、マルチプレクサが、先に言及したインタロックの仕組みにより始動されて、以下のように切り替えられる。
SO => TDO
SI => TDI
SCK => TCK
CS => TMS
SO => TDO
SI => TDI
SCK => TCK
CS => TMS
図3には、図2の回路100が示され、矢印160によって、従来の半導体工場におけるように検査が実施可能であることが明示されている。
図4は、回路100を示し、矢印170は、回路100が従来の制御装置におけるように制御されることを明示している。
図5は、提示される追加的な利用が行われる回路100を示している。矢印180は、IC内部のTAP106がどのように、制御装置内に存在するバスシステムを介して、マイクロプロセッサから制御され、従って、IC内部の検査が実施されうるのかを示している。
その際に制御装置は、図4のような走行駆動にあるのか、又は制御装置が正に図5のように工場内で検査されているのかを区別する必要があることに注意されたい。このために、インタロックの仕組みが使用されうる。
このインタロックの仕組みは、当該仕組みが、定められたシーケンス制御において行われる必要があることを特徴とする。
従って、本発明は回路100の自己診断を可能とし、その際に別体の検査バスが存在する必要はない。
マルチプレクサの起動後に、物理的にASICハウジング上で利用可能なSPIピンが、内部の検査インタフェースにマッピングされる。本実施例では、マルチプレクサが、先に言及したインタロックの仕組みにより始動されて、以下のように切り替えられる。
SO => TDO
SI => TDI
CLK => TCK
CS => TMS
SO => TDO
SI => TDI
CLK => TCK
CS => TMS
Claims (9)
- 内部の検査アクセス接続部(106)を介してアクセス可能な内部の検査構造を備えた集積回路(100)を検査する方法であって、前記集積回路(100)は、制御接続部(108)を介して外部へと案内される制御バス(110)を備え、走行駆動と検査駆動との間で切り替えることが可能であり、前記検査駆動では、前記制御接続部(108)及び前記制御バス(110)を介して、前記検査アクセス接続部(106)へのアクセスが行われ、前記集積回路(100)の検査が行われる、方法。
- マルチプレクサ(150、152)を介して前記走行駆動と前記検査駆動との間で切り替えられる、請求項1に記載の方法。
- 走行駆動と検査駆動との間で切り替えるために作動されるインタロックの仕組みが利用される、請求項1又は2に記載の方法。
- 前記検査駆動への切り替えは、鍵の入力により引き起こされる、請求項1〜3のいずれか1項に記載の方法。
- 内部の検査アクセス接続部(106)を介してアクセス可能な内部の検査構造を備えた集積回路であって、制御接続部(108)を介して外部へと案内される制御バス(110)を備え、走行駆動と検査駆動との間で切り替えることが可能であり、前記検査駆動では、前記制御接続部(108)及び前記制御バス(110)を介して、前記検査アクセス接続部(106)へのアクセスが行われる、集積回路。
- 走行駆動と検査駆動との間の前記切り替えを行うマルチプレクサ(150、152)が設けられる、請求項5に記載の集積回路。
- 制御バス(110)としてSPIバスが機能する、請求項5又は6に記載の集積回路。
- 走行駆動と検査駆動との間の切り替えを引き起こすインタロックの仕組みが設けられる、請求項5〜7のいずれか1項に記載の集積回路。
- 前記検査アクセス接続部(106)へのアクセスのために内部の検査バス(104)が設けられる、請求項5〜8のいずれか1項に記載の集積回路。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102010002460A DE102010002460A1 (de) | 2010-03-01 | 2010-03-01 | Verfahren zum Testen eines integrierten Schaltkreises |
DE102010002460.0 | 2010-03-01 | ||
PCT/EP2011/051706 WO2011107316A1 (de) | 2010-03-01 | 2011-02-07 | Verfahren zum testen eines integrierten schaltkreises |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013521482A true JP2013521482A (ja) | 2013-06-10 |
Family
ID=43855948
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012555345A Pending JP2013521482A (ja) | 2010-03-01 | 2011-02-07 | 集積回路の検査方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US20130076383A1 (ja) |
EP (1) | EP2542905B1 (ja) |
JP (1) | JP2013521482A (ja) |
KR (1) | KR20130008019A (ja) |
CN (1) | CN102770778B (ja) |
DE (1) | DE102010002460A1 (ja) |
WO (1) | WO2011107316A1 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9874609B2 (en) | 2010-09-24 | 2018-01-23 | Infineon Technologies Ag | Sensor self-diagnostics using multiple signal paths |
US9346441B2 (en) * | 2010-09-24 | 2016-05-24 | Infineon Technologies Ag | Sensor self-diagnostics using multiple signal paths |
US10145882B2 (en) * | 2010-09-24 | 2018-12-04 | Infineon Technologies Ag | Sensor self-diagnostics using multiple signal paths |
US9110142B2 (en) * | 2011-09-30 | 2015-08-18 | Freescale Semiconductor, Inc. | Methods and apparatus for testing multiple-IC devices |
US9488700B2 (en) | 2013-09-12 | 2016-11-08 | Infineon Technologies Ag | Magnetic field sensors and systems with sensor circuit portions having different bias voltages and frequency ranges |
US9618589B2 (en) | 2013-10-18 | 2017-04-11 | Infineon Technologies Ag | First and second magneto-resistive sensors formed by first and second sections of a layer stack |
US9638762B2 (en) | 2014-02-24 | 2017-05-02 | Infineon Technologies Ag | Highly efficient diagnostic methods for monolithic sensor systems |
CN105445653B (zh) * | 2014-09-29 | 2019-11-08 | 恩智浦美国有限公司 | 具有低功耗扫描触发器的集成电路 |
CN112566377B (zh) * | 2020-12-07 | 2022-04-08 | 娄底市中信高新科技有限公司 | 一种线路板自动脱带*** |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06174796A (ja) * | 1992-08-20 | 1994-06-24 | Texas Instr Inc <Ti> | 回路上の集積回路間の相互接続をテストする方法 |
JP2002365337A (ja) * | 2001-06-07 | 2002-12-18 | Sony Corp | テスト回路およびデジタル回路 |
JP2009236879A (ja) * | 2008-03-28 | 2009-10-15 | Fujitsu Ltd | スキャン制御方法、スキャン制御回路及び装置 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6430719B1 (en) * | 1998-06-12 | 2002-08-06 | Stmicroelectronics, Inc. | General port capable of implementing the JTAG protocol |
CN100371727C (zh) * | 2001-08-16 | 2008-02-27 | Nxp股份有限公司 | 电子电路和用于测试的方法 |
CN100547425C (zh) * | 2003-02-10 | 2009-10-07 | Nxp股份有限公司 | 集成电路的测试 |
DE602005009830D1 (de) * | 2004-07-07 | 2008-10-30 | Nxp Bv | Testen einer pipeline in einem integrierten schaltkreis |
DE102004043063B4 (de) * | 2004-09-06 | 2008-10-23 | Infineon Technologies Ag | Verfahren zum Betreiben eines Halbleiter-Bauelements mit einem Test-Modul |
DE602005011967D1 (de) * | 2005-09-09 | 2009-02-05 | Infineon Technologies Ag | JTAG Port |
WO2007099479A2 (en) * | 2006-03-01 | 2007-09-07 | Koninklijke Philips Electronics N. V. | Ic circuit with test access control circuit using a jtag interface |
JP5095273B2 (ja) * | 2007-06-22 | 2012-12-12 | 株式会社東芝 | 制御装置 |
-
2010
- 2010-03-01 DE DE102010002460A patent/DE102010002460A1/de not_active Withdrawn
-
2011
- 2011-02-07 EP EP11704428.9A patent/EP2542905B1/de not_active Not-in-force
- 2011-02-07 CN CN201180011748.6A patent/CN102770778B/zh not_active Expired - Fee Related
- 2011-02-07 JP JP2012555345A patent/JP2013521482A/ja active Pending
- 2011-02-07 US US13/582,331 patent/US20130076383A1/en not_active Abandoned
- 2011-02-07 WO PCT/EP2011/051706 patent/WO2011107316A1/de active Application Filing
- 2011-02-07 KR KR1020127022801A patent/KR20130008019A/ko not_active Application Discontinuation
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06174796A (ja) * | 1992-08-20 | 1994-06-24 | Texas Instr Inc <Ti> | 回路上の集積回路間の相互接続をテストする方法 |
JP2002365337A (ja) * | 2001-06-07 | 2002-12-18 | Sony Corp | テスト回路およびデジタル回路 |
JP2009236879A (ja) * | 2008-03-28 | 2009-10-15 | Fujitsu Ltd | スキャン制御方法、スキャン制御回路及び装置 |
Also Published As
Publication number | Publication date |
---|---|
KR20130008019A (ko) | 2013-01-21 |
DE102010002460A1 (de) | 2011-09-01 |
CN102770778A (zh) | 2012-11-07 |
EP2542905A1 (de) | 2013-01-09 |
WO2011107316A1 (de) | 2011-09-09 |
US20130076383A1 (en) | 2013-03-28 |
CN102770778B (zh) | 2015-06-17 |
EP2542905B1 (de) | 2014-06-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2013521482A (ja) | 集積回路の検査方法 | |
US7313739B2 (en) | Method and apparatus for testing embedded cores | |
KR100757264B1 (ko) | 연결선 지연 고장 테스트 제어기 및 이를 이용한 연결선고장 테스트 장치 | |
KR20130006457A (ko) | Tsv-기반 3d 스택 ic에 대한 테스트 액세스 아키텍쳐 | |
TW200305027A (en) | Method and apparatus for optimized parallel testing and access of electronic circuits | |
JP2006220515A (ja) | Jtag試験方式 | |
JP2007263866A (ja) | 半導体集積回路及びそのテスト方法 | |
TWI389129B (zh) | 積體電路裝置 | |
US20130275824A1 (en) | Scan-based capture and shift of interface functional signal values in conjunction with built-in self-test | |
JP6297091B2 (ja) | 電子システムならびにシステム診断回路およびその動作方法 | |
US20070035321A1 (en) | Device and method for testing mixed-signal circuits | |
KR100895838B1 (ko) | Ic 테스터 | |
US20110179325A1 (en) | System for boundary scan register chain compression | |
JP2007500356A (ja) | シグナルインテグリティ自己テストアーキテクチャ | |
WO2002057802A1 (en) | Input/output continuity test mode circuit | |
JP2000162277A (ja) | 半導体集積回路 | |
KR20060095283A (ko) | 다중 시스템 클럭 및 이종 코어를 포함하는 시스템 온 칩용연결선 지연 고장 테스트 제어기 | |
JP2007147363A (ja) | 部品実装確認機能を備えた電子装置及び部品実装確認方法 | |
US8330484B2 (en) | Integrated circuit and method of testing the integrity of electrical connection of the circuit to external equipment | |
US20020144200A1 (en) | Scan test system for semiconductor device | |
US5889787A (en) | Circuit including structural testing means with no dedicated test pad for testing | |
KR100672082B1 (ko) | 이종 코아를 가진 시스템 온 칩에서의 연결선 지연 고장점검 테스트 제어기 및 이를 구비한 시스템 온 칩 | |
US9557382B1 (en) | Inter-block scan testing with share pads | |
US20020186585A1 (en) | Semiconductor integrated circuit device and method for designing a semiconductor integrated circuit device | |
US7634700B2 (en) | Semiconductor device with test interface |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130909 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130917 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20141007 |