JP2013247437A - 試験信号の受信装置、電子装置、信号受信方法 - Google Patents
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Abstract
【課題】交流結合された伝送路に対してテストレシーバのような構成を追加実装することなく、伝送路の伝送帯域よりも低速の試験信号による接続試験を可能とする。
【解決手段】受信装置は、伝送路の信号振幅が基準値以上か否かを判定する検出回路と、受信装置と伝送路との接続試験のときに検出回路を動作状態に制御する制御回路と、信号振幅が基準値未満の値から基準値を超えた値へ変化し、さらに基準値を超えた値から基準値未満の値へ変化するときの、検出回路による信号振幅の判定結果を基に、伝送路上の送信装置からの送信波形を再生する再生回路と、を備える。
【選択図】図5B
【解決手段】受信装置は、伝送路の信号振幅が基準値以上か否かを判定する検出回路と、受信装置と伝送路との接続試験のときに検出回路を動作状態に制御する制御回路と、信号振幅が基準値未満の値から基準値を超えた値へ変化し、さらに基準値を超えた値から基準値未満の値へ変化するときの、検出回路による信号振幅の判定結果を基に、伝送路上の送信装置からの送信波形を再生する再生回路と、を備える。
【選択図】図5B
Description
本発明は、交流結合された伝送回路の試験回路に関する。
従来から、高速シリアルインターフェースでは信号の高速化、ノイズ耐性向上、直流電圧差解消等を実現するため、交流結合した伝送路が採用されている。図1に、交流結合した伝送路の構成を例示する。図1では、送信装置301と受信装置302との間に、コンデンサ308、309によって交流結合された伝送路の一例として、差動伝送路が設けられている。送信装置301には、例えば、図示しないパラレルシリアル変換部と、送信側のトランシーバ303が設けられる。また、受信装置301には、受信側のレシーバ304と、例えば、図示しないパラレルシリアル変換回路が設けられる。この構成では、例えば、送信装置301の並列デジタル信号が、パラレルシリアル変換回路によってシリアル信号に変換され、差動アナログ信号として、トランシーバ303から伝送路に送出される。差動アナログ信号は、コンデンサ303、304によって交流結合された伝送路を伝搬し、受信装置302側の入力抵抗の両端に入力する。受信装置302側のレシーバ304は、入力抵抗の両端の差動アナログ信号を増幅し、シリアルパラレル変換回路に伝達する。シリアルパラレル変換回路は、増幅された差動アナログ信号を並列デジタル信号に変換する。以下、パラレルシリアル変換回路、およびシリアルパラレル変換回路を含む、インターフェースをSerDes(SERializer/DESerializer)と呼ぶことにする。
図2に、交流結合した伝送路で回路部品を接続したシステムにおけるバウンダリスキャン試験実行時の問題点を例示する。図2は、高速シリアルインターフェースを含む送信装置301、受信装置302の間のバウンダリスキャン試験実行時に動作する構成要素を簡略化して例示する。送信装置301は、バウンダリスキャン実行時のビットパターンを保持するCAP(Capture)回路と、CAP回路のビットパターンをトランシーバ303に出
力するUPD(Update)回路を有する。
力するUPD(Update)回路を有する。
バウンダリスキャン試験信号のビット伝送速度はSerdesの伝送速度に比べて低速である。その理由は、例えば、バウンダリスキャン試験が、複数種類の回路部品間での接続状態を確実に検出するため、低速のクロックを使用するためである。したがって、本来の高速伝送用に設けたコンデンサで交流結合された伝送路にバウンダリスキャン試験信号を送出したとしても、高速伝送用のコンデンサに対しては、直流成分が支配的な信号となる。したがって、高速伝送用のコンデンサで交流結合した伝送路を介してSerdesのレシーバ回路で試験信号を受信することは難しい。図2のように、直流成分、あるいは、交流結合の伝送帯域よりも低速の信号がコンデンサで遮断されるからである。例えば、低速度のクロック信号は、高速伝送用のコンデンサに対しては、ステップ入力信号のように作用する。その結果、コンデンサを通過した信号は、スパイク上のピークから伝送路の時定数で立ち下がる信号となる。時定数がクロック信号の周期より短い場合、つまり、クロック信号の速度が伝送路の伝送帯域に比較して遅い場合には、受信装置302側のレシーバ304およびCAP回路は、交流結合された伝送路からバウンダリスキャン試験の信号を受信できない場合がある。
そこで、従来の試験仕様であるIEEE1149.6では、シリアルデータのレシーバ回路とは別に、交流結合を介してバウンダリスキャン試験信号を検出できる試験用のレシーバ回路(
以下 テストレシーバ)によって試験信号を受信し、その出力を取り込むことで故障の検出を行うことが定められている。
以下 テストレシーバ)によって試験信号を受信し、その出力を取り込むことで故障の検出を行うことが定められている。
図3に、IEEE1149.6によるバウンダリスキャン試験回路の構成を例示する。図3のバウンダリスキャン試験回路では、送信装置301は、交流モード(AC Mode)の選択信号
によって、セレクタにおいて交流信号(AC Signal)を選択し、トランシーバ303に引
き渡す。すなわち、この構成では、送信装置301は、図2の場合と同様、トランシーバ303を通じて交流信号を送出する。受信装置302は、テストレシーバ311、312を有している。テストレシーバ311、312は、スパイク状のピークを含む信号を矩形波に再生し、CAP回路313、314に引き渡す。その結果、受信装置302のCAP回路313、314は、バウンダリスキャン信号を取り込むことができる。
によって、セレクタにおいて交流信号(AC Signal)を選択し、トランシーバ303に引
き渡す。すなわち、この構成では、送信装置301は、図2の場合と同様、トランシーバ303を通じて交流信号を送出する。受信装置302は、テストレシーバ311、312を有している。テストレシーバ311、312は、スパイク状のピークを含む信号を矩形波に再生し、CAP回路313、314に引き渡す。その結果、受信装置302のCAP回路313、314は、バウンダリスキャン信号を取り込むことができる。
なお、図3に示すように、一般的なSerdesは受信装置302に、差動信号間の電圧差を検出する検出回路(LOS-detector)325を持っている。LOS-detector325は、Serdes
のレシーバ304が差動信号を識別するのに十分な電圧を保っているかを検出する回路である。LOS-detector325は通常動作時に受信装置302においてシリアルデータの到達/未達を判断するために実装されている。しかしながら、LOS-detector325の検出結果
はバウンダリスキャン試験時に参照されることはない。さらに、バウンダリスキャン試験時はLSIコア322が停止しているため、LOS-detector325の制御が行われず、動作は保証されていない。
のレシーバ304が差動信号を識別するのに十分な電圧を保っているかを検出する回路である。LOS-detector325は通常動作時に受信装置302においてシリアルデータの到達/未達を判断するために実装されている。しかしながら、LOS-detector325の検出結果
はバウンダリスキャン試験時に参照されることはない。さらに、バウンダリスキャン試験時はLSIコア322が停止しているため、LOS-detector325の制御が行われず、動作は保証されていない。
しかしながら、上記従来の技術では、伝送路からの入力端子に試験専用のテストレシーバが接続されている。伝送路の入力端子に、本来の信号伝送用のレシーバ以外の回路を追加接続することは、入力容量の増大によるリターンロスの悪化を引き起こし、伝送性能の低下につながる。
本発明の目的は、交流結合された伝送路に対してテストレシーバのような構成を追加実装することなく、伝送路の伝送帯域よりも低速の試験信号による接続試験を可能とすることにある。
開示の技術の一側面は、交流結合された伝送路に設けられる試験信号の受信装置によって例示できる。この受信装置は、伝送路の信号振幅が基準値以上か否かを判定する検出回路と、受信装置と伝送路との接続試験のときに検出回路を動作状態に制御する制御回路と、信号振幅が基準値未満の値から基準値を超えた値へ変化し、さらに基準値を超えた値から基準値未満の値へ変化するときの、検出回路による信号振幅の判定結果を基に、伝送路上の送信装置からの送信波形を再生する再生回路と、を備える。
上記受信装置によれば、交流結合された伝送路に対して構成を追加実装することなく、伝送路の伝送帯域よりも低速の試験信号による接続試験が可能となる。
以下、図面を参照して、一実施形態に係る受信装置について説明する。以下の実施形態の構成は例示であり、本装置は実施形態の構成には限定されない。
図4に、バウンダリスキャン試験を実施する試験回路の構成を例示する。この試験回路は、試験対象のプリント基板40と、プリント基板40のコネクタ42に接続される試験装置50を含む。図4の例では、プリント基板40上に、送信側となる集積回路1と、受信側となる集積回路2とが例示されている。
集積回路1は、入出力回路13と、入出力回路13に接続されるSerDes(以下、送信回路11)と、LSIコアロジック12を有する。例えば、バウンダリスキャン試験等工場での試験後、あるいは工場からの出荷後、プリント基板40の通常の動作状態では、LSIコアロジック12は、SerDesその他のインターフェースを通じて、プリント基板40上の他の部品と通信する。ただし、バウンダリスキャン試験時には、集積回路1のLSIコアロジック12は、動作を停止している。
図4のように、集積回路1は、1以上の入出力回路13と、1以上の送信回路11をシリアル信号線によるチェーンで接続している。バウンダリスキャンテスト実行時には、送信回路11は、試験信号を集積回路2上の受信回路21に向けて送出する。送信回路11の構成は、例えば、図2の送信装置301と同様である。送信回路11は、バウンダリスキャン試験実行時のビットパターンを保持するCAP(Capture)回路と、CAP回路のビ
ットパターンをトランシーバに出力するUPD(Update)回路を有する。送信回路11が送信装置の一例である。
ットパターンをトランシーバに出力するUPD(Update)回路を有する。送信回路11が送信装置の一例である。
入出力回路13は、SerDes以外の入出力回路、例えば、I2C(Inter-Integrated Circuit)、PCI(Peripheral Component Interconnect)等のインターフェース回路である
。ただし、集積回路1の構成が、図4に限定される訳ではない。例えば、集積回路1において、入出力回路13はなくてもよい。また、送信回路11(SerDes)を用いる代わりに、入出力回路13によって、集積回路1と集積回路2との間のバウンダリ試験を実行してよい。
。ただし、集積回路1の構成が、図4に限定される訳ではない。例えば、集積回路1において、入出力回路13はなくてもよい。また、送信回路11(SerDes)を用いる代わりに、入出力回路13によって、集積回路1と集積回路2との間のバウンダリ試験を実行してよい。
集積回路2は、1以上の入出力回路23と、1以上の受信回路21をシリアル信号線によるチェーンで接続している。ここで、受信回路21は、集積回路1の送信回路11と同
様、SerDesで例示される、パラレル信号とシリアル信号と間の変換機能を有する入出力回路である。すなわち、受信回路21の構成は、例えば、図2の受信装置302の構成と同様である。受信回路21は、受信側のレシーバと、パラレルシリアル変換回路と、を有する。また、入出力回路23は、集積回路1の入出力回路13と同様である。さらに、集積回路2は、受信回路21に接続されるLSIコアロジック22を有する。LSIコアロジック22も、LSIコアロジック12と同様、バウンダリスキャン試験時には、動作を停止している。
様、SerDesで例示される、パラレル信号とシリアル信号と間の変換機能を有する入出力回路である。すなわち、受信回路21の構成は、例えば、図2の受信装置302の構成と同様である。受信回路21は、受信側のレシーバと、パラレルシリアル変換回路と、を有する。また、入出力回路23は、集積回路1の入出力回路13と同様である。さらに、集積回路2は、受信回路21に接続されるLSIコアロジック22を有する。LSIコアロジック22も、LSIコアロジック12と同様、バウンダリスキャン試験時には、動作を停止している。
集積回路1の送信回路11と、集積回路2の受信装置12とは、コンデンサで交流結合された伝送路41で接続される。実施例1では、送信回路11は、伝送路41に差動信号を送出し、受信回路21は、伝送路41から差動信号を受信する。したがって、実施例1では、伝送路41は、差動信号の伝送路である。
コネクタ42は、試験装置50からの信号をプリント基板40に出力する出力ポート42Aと、プリント基板40からの信号を試験装置50に入力する入力ポート42Bとを有する。出力ポート42Aは、集積回路1の入出力回路13および送信回路11とシリアル信号線のチェーンで接続される。そして、試験装置50からの試験の制御信号は、シリアル信号線のチェーンを通じて、入出力装置13、および送信回路11に送出される。ここで、試験の制御信号は、バウンダリスキャン試験実行時の試験信号のビットパターン、およびバウンダリスキャン試験実行時に、送信装置11に設定するテストモード信号等を含む。また、また、入力ポート42Bは、集積回路2の入出力装置23および送信回路21とシリアル信号線のチェーンで接続される。そして、集積回路2の受信回路21で取得された、集積回路1との間のバウンダリ試験信号の受信結果は、シリアル信号線のチェーンを通じて、コネクタ42の入力ポート42Bに入力される。
試験装置50は、様々なビット列の信号波形をコネクタ42の出力ポート42Aを通じてプリント基板40に送出する。また、試験装置50は、送信回路11と受信回路21との間のバウンダリスキャン試験を制御する設定信号をプリント基板40に送出する。試験装置50は、コネクタ42およびプリント基板40上のシリアル信号線のチェーンを通じて、ビット列の信号波形と設定信号を入出力回路13および送信回路11に引き渡すことができる。
集積回路1の送信回路11は、試験装置50から送信された信号波形を送信回路11内のCAP回路で取得し、ビット列にして、図示しないメモリ、あるいはバッファに格納する。送信回路11内のUPD回路は、CAP回路で取得されたビット列を基に、送信デジタル信号を生成し、トランシーバを通じて、差動アナログである試験信号に変換し、伝送路41に送出する。
集積回路2の受信回路21は、伝送路41を通じて受信した差動アナログ信号をCAP回路に入力する。CAP回路は、入力された差動アナログ信号からビット列を生成する。受信回路21は、CAP回路によってされたビット列を試験回路50にコネクタ42を介して引き渡す。受信回路21が受信装置の一例である。
図5Aに、従来の受信装置302の構成を例示する。受信装置302の構成は、図3の場合と同様である。そこで、受信装置302の構成のうち、図3と同一の構成要素については、図3と同一の符号を付してその説明を省略する。ただし、図5Aでは、伝送路41からの試験信号を受信装置302に入力する入力ポート321B、321Cと、受信装置302がバウンダリスキャン試験を実行するか、否かを制御する試験制御回路330が例示されている。図5Aの伝送路41のうちの入力ポート321Bに接続される信号線を正側の信号線と呼ぶ。また、伝送路41のうちの入力ポート321Cに接続される信号線を
負側の信号線と呼ぶ。
負側の信号線と呼ぶ。
試験制御回路330は、例えば、試験装置50からの制御信号によってオンまたはオフにされるテストモードのレジスタを有する。テストモードのレジスタは、その値によって、受信装置302がバウンダリスキャン試験を実行するか、否かを制御する。
なお、従来の受信回路302では、バウンダリスキャン試験時、LSIコアロジック22、LOS-detector 325、およびレシーバ304は、不活性である。不活性とは、例えば、イネーブル端子がアサートされていない状態、あるいは電源が投入されていない状態をいう。
図5Bに、実施例1の受信回路21の構成を例示する。受信回路21は、従来の受信装置302と同様、レシーバ4、LSIコアロジック22、およびLOS-detector 25を有している。さらに、受信回路21は、LOS-detector 25の動作状態を制御する制御回路
24、LOS-detector 25の検出信号をサンプリングするサンプリング回路26、および
サンプリング回路26でサンプリングされた信号をビット列に変換してメモリに格納するCAP回路27を有している。
24、LOS-detector 25の検出信号をサンプリングするサンプリング回路26、および
サンプリング回路26でサンプリングされた信号をビット列に変換してメモリに格納するCAP回路27を有している。
さらに、図5Bでは、伝送路41からの試験信号を集積回路2に入力する入力ポート21B、21Cと、受信回路21がバウンダリスキャン試験を実行するか、否かを制御する試験制御回路30が例示されている。入力ポート21B、21C、試験制御回路30については、図5Aの入力ポート321B、321C、試験制御回路330と同様である。すなわち、図5Bでは、交流結合された伝送路41の一端が受信回路21の入力ポート21B、21Cに接続されている。そして、入力ポート21B、21Cは、受信回路21のレシーバ4に接続されている。ただし、上述のように、バウンダリスキャン試験時、レシーバ4は、不活性である。また、入力ポート21B、21Cは、入力ポート21B、21Cの間で信号振幅を検出するLOS-detector 25に接続される。LOS-detector 25が検出回路の一例である。
実施例1では、バウンダリスキャン試験実施時、試験回路50がテストモード信号を発する。テストモード信号は、制御回路24にテストモードを設定する。制御回路24は、試験回路50によって設定されたテストモードにしたがって、LOS-detector 25を活性
にする。したがって、バウンダリスキャン試験実施時、LOS-detector 25は、入力ポー
ト21B、21Cの間で信号振幅を検出し、伝送路41上の差動信号の有無を判定する。
にする。したがって、バウンダリスキャン試験実施時、LOS-detector 25は、入力ポー
ト21B、21Cの間で信号振幅を検出し、伝送路41上の差動信号の有無を判定する。
サンプリング回路26は、LOS-detector 25の判定結果をHI(高電位)、LO(低
電位)の2値のパルスによって取得する。サンプリング回路26は、LOS-detector 25
の判定結果を基に、交流結合された伝送路41に送出された信号波形を再生する。CAP回路27は、再生された信号波形を基に、ビット列を生成し、メモリに記憶する。メモリ上のビット列は、所定の時期に試験装置50の制御にしたがって、シリアル信号線のチェーンを通じて試験装置50に引き渡される。サンプリング回路26が再生回路の一例である。
電位)の2値のパルスによって取得する。サンプリング回路26は、LOS-detector 25
の判定結果を基に、交流結合された伝送路41に送出された信号波形を再生する。CAP回路27は、再生された信号波形を基に、ビット列を生成し、メモリに記憶する。メモリ上のビット列は、所定の時期に試験装置50の制御にしたがって、シリアル信号線のチェーンを通じて試験装置50に引き渡される。サンプリング回路26が再生回路の一例である。
図5Bの受信回路21では、図5Aの受信装置302のテストレシーバ311、312のようなバウンダリスキャン試験に使用される回路が伝送路41に接続されていない。例えば、図5Bで追加されたサンプリング回路26およびCAP回路27は、LOS-detector
25に接続される。したがって、図5Bの受信回路21の構成によれば、バウンダリス
キャン試験のための回路が入力ポート21B、21Cに接続されないので、伝送路41から見た受信回路21の入力インピーダンスの変動、入力容量の増大が抑制される。
25に接続される。したがって、図5Bの受信回路21の構成によれば、バウンダリス
キャン試験のための回路が入力ポート21B、21Cに接続されないので、伝送路41から見た受信回路21の入力インピーダンスの変動、入力容量の増大が抑制される。
図6Aに、従来のLOS-detector 325とLSIコアロジック322との接続を例示す
る。従来のLOS-detector 325は、LSIコアロジック322からのイネーブル信号に
よって動作状態が制御されていた。
る。従来のLOS-detector 325は、LSIコアロジック322からのイネーブル信号に
よって動作状態が制御されていた。
図6Bに、実施例1のLOS-detector 25、制御回路24、およびLSIコアロジック
22の接続を例示する。制御回路24は、ORゲート24Aを有する。ORゲート24Aは、試験制御回路30からのテストモード信号と、LSIコアロジック22からのイネーブル信号との論理和をLOS-detector 25のイネーブル信号として出力する。したがって
、LSIコアロジック22が、イネーブル信号をディスエーブル(不活性)にした場合でも、試験制御回路30は、テストモード信号によって、LOS-detector 25をイネーブル
、すなわち、活性状態にすることができる。つまり、試験装置50は、試験制御回路30にテストモード信号を設定することで、LOS-detector 25をイネーブルに制御できる。
22の接続を例示する。制御回路24は、ORゲート24Aを有する。ORゲート24Aは、試験制御回路30からのテストモード信号と、LSIコアロジック22からのイネーブル信号との論理和をLOS-detector 25のイネーブル信号として出力する。したがって
、LSIコアロジック22が、イネーブル信号をディスエーブル(不活性)にした場合でも、試験制御回路30は、テストモード信号によって、LOS-detector 25をイネーブル
、すなわち、活性状態にすることができる。つまり、試験装置50は、試験制御回路30にテストモード信号を設定することで、LOS-detector 25をイネーブルに制御できる。
図7Aに、従来のバウンダリスキャン試験時の伝送路41からの信号の受信回路を例示する。従来は、バウンダリスキャン試験時には、LOS-detector 325は、不活性であり
、伝送路41からの信号、例えば、受信回路321の入力ポート321Cへの信号は、バウンダリスキャン試験のために設けられたテストレシーバ312に入力される。テストレシーバ312は、バウンダリスキャン試験時に、図5Aに例示した試験制御回路330からのテストモード信号によって活性化され、入力ポートへの信号を受信し、CAP回路314に引き渡す。なお、図7Aでは、明示されていないが、受信回路321の入力ポート321Bへの信号を検出するテストレシーバ311、CAP回路313(図5A)の構成および動作は、図7Aと同様である。
、伝送路41からの信号、例えば、受信回路321の入力ポート321Cへの信号は、バウンダリスキャン試験のために設けられたテストレシーバ312に入力される。テストレシーバ312は、バウンダリスキャン試験時に、図5Aに例示した試験制御回路330からのテストモード信号によって活性化され、入力ポートへの信号を受信し、CAP回路314に引き渡す。なお、図7Aでは、明示されていないが、受信回路321の入力ポート321Bへの信号を検出するテストレシーバ311、CAP回路313(図5A)の構成および動作は、図7Aと同様である。
図7Bに、LOS-detector 25の判定結果を処理するサンプリング回路26の構成を例
示する。サンプリング回路26は、NANDゲート26Aと、フリップフロップ26Bを有する。NANDゲート26Aの一方の入力端子には、試験制御回路30からのテストモード信号が入力される。一方、NANDゲート26Aの他方の入力端子には、フリップフロップ26Bの出力信号が入力される。したがって、テストモード信号がHI(高電位)の場合、NANDゲート26Aの出力は、フリップフロップの出力を反転した信号となる。
示する。サンプリング回路26は、NANDゲート26Aと、フリップフロップ26Bを有する。NANDゲート26Aの一方の入力端子には、試験制御回路30からのテストモード信号が入力される。一方、NANDゲート26Aの他方の入力端子には、フリップフロップ26Bの出力信号が入力される。したがって、テストモード信号がHI(高電位)の場合、NANDゲート26Aの出力は、フリップフロップの出力を反転した信号となる。
さらに、NANDゲート26Aの出力信号は、フリップフロップ26Bに入力される。また、フリップフロップ26Bのクロック端子には、LOS-detector 25の判定結果が入
力される。したがって、フリップフロップ26Bは、LOS-detector 25の判定結果がH
I(高電位)とLO(低電位)との間で、遷移するにしたがって、反転して遷移する出力信号を生成する。
力される。したがって、フリップフロップ26Bは、LOS-detector 25の判定結果がH
I(高電位)とLO(低電位)との間で、遷移するにしたがって、反転して遷移する出力信号を生成する。
例えば、フリップフロップ26Bが、クロック信号の立ち上がりエッジ(低電位から高電位への遷移)で、入力信号を出力する構成の場合、LOS-detector 25が立ち上がりエ
ッジをクロック端子に入力する度に、フリップフロップ26Bは、出力を反転する。なお、リップフロップ26Bが、クロック信号の立ち下がりエッジ(高電位から低電位への遷移)で、入力信号を出力する構成の場合には、LOS-detector 25が立ち下がりエッジを
クロック端子に入力する度に、フリップフロップ26Bは、出力を反転する。フリップフロップ26Bの出力は、CAP回路27に入力される。CAP回路27は、入力されたデジタル信号をビット列にして、バッファとなるメモリに記憶する。
ッジをクロック端子に入力する度に、フリップフロップ26Bは、出力を反転する。なお、リップフロップ26Bが、クロック信号の立ち下がりエッジ(高電位から低電位への遷移)で、入力信号を出力する構成の場合には、LOS-detector 25が立ち下がりエッジを
クロック端子に入力する度に、フリップフロップ26Bは、出力を反転する。フリップフロップ26Bの出力は、CAP回路27に入力される。CAP回路27は、入力されたデジタル信号をビット列にして、バッファとなるメモリに記憶する。
図8に、実施例3に係るLOS-detector 25の構成を例示する。LOS-detector 25は、4個のコンパレータ251−254と、コンパレータ251の出力とコンパレータ252の出力との論理積を生成するANDゲート256と、コンパレータ253の出力とコンパレータ254の出力との論理積を生成するANDゲート257と、ANDゲート256、
257の排他論理和を生成するEXOR(EXclusive OR)ゲート258と、を有する。
257の排他論理和を生成するEXOR(EXclusive OR)ゲート258と、を有する。
コンパレータ251の正側(非反転)入力端子には、差動入力信号の正側端子21Bに接続される。また、コンパレータ251の負側(反転)入力端子には、振幅判定用基準電圧(Vp+Vn)/2+Vthに接続される。ここで、Vpは、差動入力信号の正側端子21Bの入力電圧である。また、Vnは、差動入力信号の負側端子21Cの入力電圧である。また、Vthは、差動入力信号の有無を判定するための基準値である。したがって、差動入力信号の正側端子21Bの入力電圧Vpが差動入力信号の正負の入力信号の平均値から基準値Vth以上高い場合に、コンパレータ251は、HI(高電位)を出力する。一方、差動入力信号の正側端子21Bの入力電圧Vpが差動入力信号の正負の入力信号の平均値から基準値Vth以上高くない場合に、コンパレータ251は、LO(低電位)を出力する。
同様に、差動入力信号の負側端子21Cの入力電圧Vnが差動入力信号の正負の入力信号の平均値から基準値Vth以上低い場合に、コンパレータ252は、HI(高電位)を出力する。したがって、ANDゲートは、差動入力信号の正側端子21Bの入力電圧Vpが閾値(Vp+Vn)/2+Vthを超え、かつ、差動入力信号の負側端子21Cの入力電圧Vnが閾値(Vp+Vn)/2−Vthより低いという両方の条件が満たされたときに、HI(高電位)を出力する。
コンパレータ253、254への入力は、コンパレータ251、252と比較して、差動入力信号の正と負とを入れ替えたものである。したがって、ANDゲート257は、差動入力信号の負側の入力電圧Vnが閾値(Vp+Vn)/2+Vthを超え、かつ、差動入力信号の正側の入力電圧Vpが閾値(Vp+Vn)/2−Vthより低いという両方の条件が満たされたときに、HI(高電位)を出力する。
そして、EXORゲート258は、ANDゲート256、257のいずれか一方で、HI(高電位)の条件が満足されたとき、LO(低電位)を出力する。すなわち、EXORゲート258は、差動入力信号の正と負との振幅差が基準値(2Vth)以上あるときに、LO(低電位)を出力する。
図9に、各部の信号波形のタイミングチャートを例示する。図10は、時間軸(TIME)に対して、試験制御回路30のテストモード信号、送信回路11からの試験信号、受信回路21での差動入力信号、LOS-detector 25の出力、サンプリング回路26の出力
の変化が例示されている。図9では、時刻T1に、テストモード信号がHIとなる。したがって、時刻T1以降、サンプリング回路26のNANDゲート26Aがフリップフロップ26Bの出力を反転出力する。そして、時刻T2で、送信回路11の試験信号がHIとなる。すると、伝送路41を伝搬する時間だけ時間遅れの後、時刻T3で、送信回路11からの試験信号が受信回路21の入力ポート21B、21Cに到達する。さらに時間遅れの後、時刻T4でLOS-detector 25の出力は、LOとなる。図8で説明したように、LOS-detector 25の出力は、差動信号の振幅が所定の基準値より大きい間、LOに維持される。そして、差動信号の振幅が所定の基準値を下回ると、LOS-detector 25の出力は、
HIに戻る(例えば、時刻T5)。LOS-detector 25は、送信回路11からの試験信号
に応じて、上記動作を繰り返す。
の変化が例示されている。図9では、時刻T1に、テストモード信号がHIとなる。したがって、時刻T1以降、サンプリング回路26のNANDゲート26Aがフリップフロップ26Bの出力を反転出力する。そして、時刻T2で、送信回路11の試験信号がHIとなる。すると、伝送路41を伝搬する時間だけ時間遅れの後、時刻T3で、送信回路11からの試験信号が受信回路21の入力ポート21B、21Cに到達する。さらに時間遅れの後、時刻T4でLOS-detector 25の出力は、LOとなる。図8で説明したように、LOS-detector 25の出力は、差動信号の振幅が所定の基準値より大きい間、LOに維持される。そして、差動信号の振幅が所定の基準値を下回ると、LOS-detector 25の出力は、
HIに戻る(例えば、時刻T5)。LOS-detector 25は、送信回路11からの試験信号
に応じて、上記動作を繰り返す。
サンプリング回路26は、LOS-detector 25の出力信号の立ち上がりエッジで出力を
反転する。したがって、サンプリング回路26は、時刻T5で出力がHIとなり、時刻T6で出力がLOとなり、時刻T7で出力が再びHIとなる。LOS-detector 25の出力信
号の立ち上がりエッジは、送信回路11での試験信号の変化のとき(立ち上がりエッジ、または立ち下がりエッジ)から、遅れ時間ΔT後に発生する。遅れ時間ΔTは、送信回路
11から受信回路21までの試験信号の伝搬時間と、交流結合のためのコンデンサの時定数と、LOS-detector 25内の遅延時間を含む固定の時間である。したがって、サンプリ
ング回路26の出力信号は、送信回路11から送出される試験信号を遅れ時間ΔT遅らせた波形となる。すなわち、サンプリング回路26は、送信回路11が送出する試験信号を再生する。
反転する。したがって、サンプリング回路26は、時刻T5で出力がHIとなり、時刻T6で出力がLOとなり、時刻T7で出力が再びHIとなる。LOS-detector 25の出力信
号の立ち上がりエッジは、送信回路11での試験信号の変化のとき(立ち上がりエッジ、または立ち下がりエッジ)から、遅れ時間ΔT後に発生する。遅れ時間ΔTは、送信回路
11から受信回路21までの試験信号の伝搬時間と、交流結合のためのコンデンサの時定数と、LOS-detector 25内の遅延時間を含む固定の時間である。したがって、サンプリ
ング回路26の出力信号は、送信回路11から送出される試験信号を遅れ時間ΔT遅らせた波形となる。すなわち、サンプリング回路26は、送信回路11が送出する試験信号を再生する。
図10に、伝送路41の一方の線路が断線しているオープン故障の場合の信号を例示する。送信回路11の試験信号(TX出力)の変化に対して、受信回路21の差動入力信号は、オープン故障のない線路につながる入力ポートの信号だけが変化する。したがって、差動入力信号の振幅は、LOS-detector 25による判定の閾値に達しない。例えば、伝送
路41のうち、正側の端子21Bに接続される線路が断線した場合、図8の回路で、コンパレータ251の出力がLO(低電位)、あるいは、コンパレータ254の出力がLO(低電位)となり、アンドゲート256、257の出力は、いずれもLO(低電位)となる。このため、LOS-detector 25は、HIのままとなる。一方、負側の端子21Cに接続
される線路が断線した場合、図8の回路で、コンパレータ252の出力、あるいは、コンパレータ253の出力がLO(低電位)となり、アンドゲート256、257の出力は、いずれもLO(低電位)となる。
路41のうち、正側の端子21Bに接続される線路が断線した場合、図8の回路で、コンパレータ251の出力がLO(低電位)、あるいは、コンパレータ254の出力がLO(低電位)となり、アンドゲート256、257の出力は、いずれもLO(低電位)となる。このため、LOS-detector 25は、HIのままとなる。一方、負側の端子21Cに接続
される線路が断線した場合、図8の回路で、コンパレータ252の出力、あるいは、コンパレータ253の出力がLO(低電位)となり、アンドゲート256、257の出力は、いずれもLO(低電位)となる。
図11に、伝送路41の一方の線路が接地電位にショートしているショート故障の場合の信号を例示する。図11の場合も、送信回路11の試験信号(TX出力)の変化に対して、受信回路21の差動入力信号は、オープン故障のない線路につながる入力ポートの信号だけが変化する。したがって、差動入力信号の振幅は、LOS-detector 25による判定
の閾値に達しない。このため、LOS-detector 25は、HIのままとなる。
の閾値に達しない。このため、LOS-detector 25は、HIのままとなる。
図12に、伝送路41の1対の線路間でショートしている差動間ショート時の信号を例示する。送信回路11の試験信号(TX出力)の変化に対して、受信回路21の入力ポート21B、21Cの入力信号は、同一の時間変化となり、差動信号間に差異がない。このため、差動入力信号の振幅は、LOS-detector 25による判定の閾値に達しない。このた
め、LOS-detector 25は、HI(高電位)のままとなる。
め、LOS-detector 25は、HI(高電位)のままとなる。
以上述べたように、実施例1の試験回路によれば、LOS-detector 25は、交流結合を
通過した差動信号の振幅が所定の基準値を超えたか否かに応じて、LOまたはHIの信号を出力する。したがって、送信回路11の試験信号が、交流結合のコンデンサの時定数に対して、変化が遅い信号である場合、交流結合を通過して受信回路21の入力ポート21B、21Cに到達する差動信号の波形は、ピークから急速に低下する形状となる。したがって、LOS-detector 25が入力ポート21B、21Cに到達する差動信号の振幅が所定
の基準値を超えたか否かを判定することにより、判定結果は、差動信号のピークから所定の時間後に、反転することになる。その結果、送信回路11の試験信号の送出から遅れ時間ΔT後に、LOS-detector 25の出力は、反転する。そこで、LOS-detector 25の立ち上がりエッジ(または立ち下がりエッジ)で、出力が反転するサンプリング回路26を用意することにより、受信回路2に既存のLOS-detector 25の出力を用いて、送信回路1
1の試験信号を再生することが可能となる。したがって、従来のように、プリント基板40のバウンダリスキャン試験時に専用で用いるテストレシーバ312を用いることなく、交流結合された差動の伝送路41で、バウンダリスキャン試験を実行できる。
通過した差動信号の振幅が所定の基準値を超えたか否かに応じて、LOまたはHIの信号を出力する。したがって、送信回路11の試験信号が、交流結合のコンデンサの時定数に対して、変化が遅い信号である場合、交流結合を通過して受信回路21の入力ポート21B、21Cに到達する差動信号の波形は、ピークから急速に低下する形状となる。したがって、LOS-detector 25が入力ポート21B、21Cに到達する差動信号の振幅が所定
の基準値を超えたか否かを判定することにより、判定結果は、差動信号のピークから所定の時間後に、反転することになる。その結果、送信回路11の試験信号の送出から遅れ時間ΔT後に、LOS-detector 25の出力は、反転する。そこで、LOS-detector 25の立ち上がりエッジ(または立ち下がりエッジ)で、出力が反転するサンプリング回路26を用意することにより、受信回路2に既存のLOS-detector 25の出力を用いて、送信回路1
1の試験信号を再生することが可能となる。したがって、従来のように、プリント基板40のバウンダリスキャン試験時に専用で用いるテストレシーバ312を用いることなく、交流結合された差動の伝送路41で、バウンダリスキャン試験を実行できる。
実施例1の構成では、従来のように、伝送路41にテストレシーバ312を接続しないので、特に、高速シリアルインターフェースのように、受信回路21の入力インピーダンスの変動の余地が少ない回路において有効である。すなわち、実施例1の構成では、伝送路41に、テストレシーバ312のようなバウンダリスキャン試験用の構成を追加しないので、受信回路21の入力インピーダンスの変化、入力容量の変化等が抑制される。
さらに、テストレシーバはバウンダリ試験用に設けるアナログ回路でありデジタル系の試験回路と比べて実装コストと開発コストが大きい。すなわち、実施例1の構成は、コスト低減を実現する。
図13A、図13Bを参照して実施例2に係る試験回路を説明する。上記の実施例1では、試験制御回路30からのテストモード信号により、LOS-detector 25を動作可能と
して、交流結合を通過した試験信号から送信回路11からの試験信号を再生した。実施例2では、テストモード信号の他、バウンダリスキャン試験のための種々の設定を可能にする試験回路を例示する。
して、交流結合を通過した試験信号から送信回路11からの試験信号を再生した。実施例2では、テストモード信号の他、バウンダリスキャン試験のための種々の設定を可能にする試験回路を例示する。
図13Aに、従来の試験回路の試験条件の設定に係る構成を例示する。従来の試験回路では、LSIコアロジック322が、LOS-detector 325に対するイネーブル信号、お
よび各種設定信号、例えば、振幅検出電圧の閾値等を設定する。
よび各種設定信号、例えば、振幅検出電圧の閾値等を設定する。
図13Bに、実施例2に係る試験回路の設定に係る制御回路124の構成を例示する。図13Bの制御回路124は、バウンダリスキャン試験時にHI(高電位)となるテストモード信号の他に、LSIコアロジック22からのLOS-detector 25の設定信号を入力とし、バウンダリスキャン試験時のLOS-detector 25の活性化と設定とを行う。通常動作時LOS-detector 25の振幅検出電圧の閾値等の設定をLSIコアロジックから設定信号としてLOS-detector 25に与える場合、LSIコアが活性化していないバウンダリスキャン試験の設定が行えない。そこで、制御回路124は、バウンダリスキャン試験の設定値をテスト用設定レジスタ31に保持している。そして、セレクタ33、34等は、テストモード信号により、LSIコアロジック22からの設定値を使用するか、テスト用設定レジスタ31の設定値を使用するかを切り替える。なお、図13Bで、ORゲート21の作用は、実施例1の図6BのORゲート24Aと同様であるので、その説明を省略する。
図13Bのような構成により、LSIコアロジック22とは独立して、制御回路124が試験時用の設定値を与えることを可能にする。実施例2に係る制御回路124を実施例1の受信回路21に設けることで、試験装置50、あるいは、試験制御回路30は、バウンダリスキャン試験の設定値、例えば、LOS-detector 25の振幅検出電圧の閾値等をLSIコアロジック22とは独立して、受信回路21に設定することができる。
<変形例>
上記実施形態1、2においては、送信回路11と受信回路21とは、交流結合された、差動信号を伝送する伝送路41により接続されていた。しかし、例えば、LOS-detector 25が、差動信号の伝送路41以外の伝送路の信号振幅を検出する場合にも、実施例1と同様の構成のよって、バウダンリスキャン試験の実施が可能である。すなわち、上記受信回路21によるバウンダリスキャン試験時の試験信号の再生は、差動信号の伝送路に限定される、通常の交流結合の伝送路に適用可能である。つまり、受信回路21にサンプリング回路26を設けることによって、受信回路21は、バウンダリスキャン試験の試験信号等を交流結合された伝送路から受信し、送信された試験信号を再生可能である。サンプリング回路26は、LOS-detector 25が受信した信号振幅に応じて出力する矩形波の立ち上がりエッジまたは立ち下がりエッジよって、送信回路11からの試験信号を再生すればよい。
上記実施形態1、2においては、送信回路11と受信回路21とは、交流結合された、差動信号を伝送する伝送路41により接続されていた。しかし、例えば、LOS-detector 25が、差動信号の伝送路41以外の伝送路の信号振幅を検出する場合にも、実施例1と同様の構成のよって、バウダンリスキャン試験の実施が可能である。すなわち、上記受信回路21によるバウンダリスキャン試験時の試験信号の再生は、差動信号の伝送路に限定される、通常の交流結合の伝送路に適用可能である。つまり、受信回路21にサンプリング回路26を設けることによって、受信回路21は、バウンダリスキャン試験の試験信号等を交流結合された伝送路から受信し、送信された試験信号を再生可能である。サンプリング回路26は、LOS-detector 25が受信した信号振幅に応じて出力する矩形波の立ち上がりエッジまたは立ち下がりエッジよって、送信回路11からの試験信号を再生すればよい。
上記実施例1、2において、LOS-detector 25は、差動信号の振幅が基準値以上の場合に、LO(低電位)を出力した。しかし、実施例1、2において、論理値が、実施例1
、2の場合に限定される訳ではない。例えば、LOS-detector 25の検出結果の出力は、LO(低電位)とHI(高電位)が、実施例1、2の場合と逆でもよい。
、2の場合に限定される訳ではない。例えば、LOS-detector 25の検出結果の出力は、LO(低電位)とHI(高電位)が、実施例1、2の場合と逆でもよい。
1、2 集積回路
4 レシーバ
11 送信回路
21 受信回路
12、22 LSIコアロジック
13、23 入出力回路
24、124 制御回路
25 LOS-detector
26 サンプリング回路
27 CAP回路
41 伝送路
42 コネクタ
50 試験回路
4 レシーバ
11 送信回路
21 受信回路
12、22 LSIコアロジック
13、23 入出力回路
24、124 制御回路
25 LOS-detector
26 サンプリング回路
27 CAP回路
41 伝送路
42 コネクタ
50 試験回路
Claims (3)
- 交流結合された伝送路に設けられる試験信号の受信装置であって、
前記伝送路の信号振幅が基準値以上か否かを判定する検出回路と、
前記伝送路の接続試験のときに前記検出回路を動作状態に制御する制御回路と、
前記信号振幅が基準値未満の値から前記基準値を超えた値へ変化し、さらに前記基準値を超えた値から基準値未満の値へ変化するときの、前記検出回路による前記信号振幅の判定結果を基に、前記伝送路上の送信装置からの送信波形を再生する再生回路と、を備える試験信号の受信装置。 - 送信装置と、
交流結合された伝送路を通じて前記送信装置に接続される試験信号の受信装置と、を有し、前記試験信号の受信装置は、
前記伝送路の信号振幅が基準値以上か否かを判定する検出回路と、
前記伝送路の接続試験のときに前記検出回路を動作状態に制御する制御回路と、
前記信号振幅が基準値未満の値から前記基準値を超えた値へ変化し、さらに前記基準値を超えた値から基準値未満の値へ変化するときの、前記検出回路による前記信号振幅の判定結果を基に、前記伝送路上の送信装置からの送信波形を再生する再生回路と、を備える電子装置。 - 交流結合された伝送路の信号振幅が基準値以上か否かを判定する検出回路を、伝送路の接続試験のときに動作状態に制御するステップと、
前記信号振幅が基準値未満の値から前記基準値を超えた値へ変化し、さらに前記基準値を超えた値から基準値未満の値へ変化するときの、前記検出回路による前記信号振幅の判定結果を基に、前記伝送路上の送信装置からの送信波形を再生するステップと、を実行する試験信号の信号受信方法。
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