JP2013246250A - Ｔｆｔアレイ基板およびそれを備える液晶パネル - Google Patents

Abstract

【課題】 画素電極および共通電極以外の電界が液晶に影響を与えることを防止する構成を備える横電界方式の液晶表示装置であって、製造工程中での線欠陥不良の発生を防止できるとともに、製品の使用中に線欠陥が発生することを防止できるＴＦＴアレイ基板を用いた横電界方式の液晶パネルを得ることを目的とする。
【解決手段】 本発明の横電界方式の液晶パネルに用いられるＴＦＴアレイ基板１００は、ソース配線２の上に、第２の共通電極７が上記第１の共通電極６とは別に設けられている。第２の共通電極７は、ソース配線２上に基板保護膜９５を介し、ソース配線２に沿って、かつ、画素領域に対応して独立して設けられている。また、第２の共通電極７は、画素電極５の駆動に用いられる第１のＴＦＴ３とは別のＴＦＴであって、第１のＴＦＴ３を構成するゲート配線１上に設けられた第２のＴＦＴ１０に接続される。
【選択図】 図１

Description

この発明は、横電界方式の液晶パネルに形成された液晶を駆動するスイッチング素子であるＴＦＴ（薄膜トランジスタ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ 以下、ＴＦＴと称する）アレイ基板および該ＴＦＴアレイ基板を用いた液晶パネルに関するものである。

横電界方式の液晶パネルを搭載した液晶表示装置は、従来のＴＮ（Ｔｗｉｍｓｔｅｄ Ｎｅｍａｔｉｃ）方式の液晶表示装置と比較し視野角が広い特徴を有しており、ＴＦＴアレイ基板の構造からＩＰＳ（インプレーンスイッチング：Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ 以下、ＩＰＳと称する）方式やＦＦＳ（フリンジフィールドスイッチング：Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ 以下、ＦＦＳと称する）方式の開発がなされている。

横電界方式の液晶表示装置のうち、たとえばＩＰＳ方式の液晶表示装置は、ＴＦＴアレイ基板の画素領域に櫛歯状に形成された画素電極および対向電極となる共通電極の間の液晶に電界が加わることで、液晶の配向を制御し、液晶パネルの透過率をコントロールしている。

したがって、ＴＦＴアレイ基板の構造として、画素電極と共通電極以外の電界が、液晶に影響を与えない構造が提案されている。

特許文献１に開示された液晶表示装置は、ドレイン信号線ＤＬの形成領域上においてドレイン信号線ＤＬよりも幅広の第１の導電層ＣＮＤ１が形成され、ドレイン信号線ＤＬを覆う構成が開示されている。これにより、電界による光漏れを遮光する構成となっている。

特開２００２−１３１７６７号公報（第７ページ、第３図）

特許文献１に開示された横電界方式のＴＦＴアレイ基板は、第１の導電層ＣＮＤ１でドレイン信号線ＤＬを覆う構成となっているため、ＴＦＴアレイ製造工程で発生した異物等が、ドレイン信号線ＤＬと第１の導電層ＣＮＤ１の間に混入すると、ドレイン信号線ＤＬと第１の導電層ＣＮＤ１間の絶縁膜に欠損が生じ、両電極間の絶縁が保たれず、ドレイン信号線ＤＬと第１の導電層ＣＮＤ１がショートするということがあった。

すなわち、ドレイン信号線ＤＬ形成後に配線上に異物等が付着した場合に、その後形成する絶縁膜に異物の存在により、ドレイン信号線ＤＬ上を十分覆うことができず、絶縁膜が形成されない部分が発生する。その上に第１の導電層ＣＮＤ１が形成されると、異物部分では絶縁膜が形成されない部分が発生しているので、各ドレイン信号線ＤＬ配線が露出され、ドレイン信号線ＤＬと第１の導電層ＣＮＤ１が直接接触する部分が発生してしまう。その結果、ドレイン信号線ＤＬと第１の導電層ＣＮＤ１間のショートを引き起こすこととなる。

ドレイン信号線ＤＬと第１の導電層ＣＮＤ１がショートした場合、ドレイン信号線ＤＬの電位は、ほぼ第１の導電層ＣＮＤ１の電位となり、正常なドレイン信号を供給できなくなる。その結果、ドレイン信号線ＤＬに沿った画素が全て表示しなくなる。特にＩＰＳ方式の場合は信号ＯＦＦで黒くなるノーマリーブラックモードとなっているので、ドレイン信号線ＤＬに沿って黒い線欠陥として視認されてしまう。

配線のオープン不良欠陥の場合は、電気的な検査や点灯表示検査によって、欠陥位置を特定することが可能なため、リペア配線と呼ばれる冗長配線を用いて、レーザーリペア等により配線の修正を行い、歩留を向上させることが可能であるが、上記のようにショートした場合は電気的にも、表示状態でも欠陥位置を検出することが難しいため、その液晶パネルは廃却処置となり、歩留の低下を招いていた。

さらに、ショート欠陥が微小なリークの場合は、製造時に検出できず、出荷後に、通電することでリーク量が徐々に大きくなり、線欠陥不良が製品の使用中に発生し、品質問題を発生させるという、不具合があった。

この発明は画素電極および共通電極以外の電界が液晶に影響を与えることを防止する構成を備える横電界方式の液晶表示装置であって、上記のような問題点を解消するためになされたものであり、製造工程中での線欠陥不良の発生を防止できるとともに、製品の使用中に線欠陥が発生することを防止できるＴＦＴアレイ基板を用いた横電界方式の液晶パネルを得ることを目的とする。

本発明におけるＴＦＴアレイ基板および液晶パネルは、基板上にマトリクス状に配置されるソース配線およびゲート配線、ソース配線とゲート配線の交差部に形成される第１のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ ）、第１のＴＦＴに接続され、ソース配線とゲート配線により囲まれる画素領域内に配置される画素電極、画素電極と所定の間隔を保って配置され、画素電極とともに基板に対し平行な電界を印加する第１の共通電極、ソース配線上に沿って形成される第２の共通電極をさらに備え、第２の共通電極は、ゲート配線上を延在し、ゲート配線上に設けられた第２のＴＦＴに接続されていることを特徴とする。

本発明の横電界方式のＴＦＴアレイ基板を用いた液晶パネルによれば、画素電極および共通電極以外の電界が液晶に影響を与えることを防止する構成を備えるとともに、製造工程中での線欠陥不良の発生を防止できるとともに、製品の使用中に線欠陥が発生することを低減できる。

本発明の液晶パネルを構成するＴＦＴアレイ基板上の１画素の構成を示す平面図である。 図１のＡ−Ａ断面図である。 図１のＢ−Ｂ断面図である。 本発明における液晶パネルの電位を示す図である。 本発明の液晶パネルを構成するＴＦＴアレイ基板上の１画素の構成を示す平面図である。 図５のＣ−Ｃ断面図である。 図５のＤ−Ｄ断面図である。 図５のＥ−Ｅ断面図である。

実施の形態１．
以下、本発明に係るＴＦＴアレイ基板および液晶パネルの実施形態を図面に基づいて説明する。各図において同一の符号を付されたものは、実質的に同様の構成要素を示す。

図１は、本発明の液晶パネルを構成するＴＦＴアレイ基板上の画素領域である１画素の構成を示す平面図、図２は図１のＡ−Ａ断面図、図３はＢ−Ｂ断面図である。

図１乃至図３に示すように、本発明のＩＰＳ方式の液晶パネルを構成するＴＦＴアレイ基板１００は、ガラス等の絶縁性基板１０１上に形成されたゲート配線１、ゲート配線１とともに形成された共通配線４、ゲート配線１および共通配線４とマトリクス状に交差するようゲート絶縁膜３１を介して形成されたソース配線２を備えている。また、ゲート配線１とソース配線２の交点には、液晶パネルのスイッチング素子である第１のＴＦＴ３が形成されている。第１のＴＦＴ３は、ゲート配線１の上に形成されたゲート絶縁膜３１、ａ−Ｓｉ等の半導体層３２、半導体層３２上であって、ソース配線２より延在したソース電極２１およびドレイン電極８１で構成され、基板保護膜９５が積層されている。基板保護膜９５上の画素領域には、画素電極５および第１の共通電極６が形成されている。

画素電極５はドレイン８１上の基板保護膜９５に形成されたコンタクトホール８を介して、第１のＴＦＴ３に接続されている。また、第１の共通電極６は共通配線４上のゲート絶縁膜３１、基板保護膜９５に形成されたコンタクトホール９を介して共通配線４に接続されている。画素電極５および第１の共通電極６は数μｍ幅の電極であり、１画素の画素領域内に数μｍ〜数十μｍ間隔で互いに平行であって、対向する櫛歯状となるよう同層に配置されている。また、共通配線４の上には電圧を保持する保持容量電極が、ゲート絶縁膜３１を介して形成され、保持容量電極３５上に設けられたコンタクトホール３６を介して画素電極５と接続されている。

このように形成されたＴＦＴアレイ基板１００は、カラーフィルタやブラックマトリックスを形成した対向基板（図示せず）と所定の間隔で貼りあわせ、両基板の間に液晶を封入、表面にそれぞれ偏光板（図示せず）を貼付けることで、液晶パネルが完成する。さらに、この液晶パネルに駆動ＩＣ（図示せず）や、バックライト（図示せず）等を実装することで液晶表示装置が完成する。

本発明の横電界方式の液晶パネルは、画素電極５と第１の共通電極６が櫛歯状に形成され、対向配置されているため、画素電極５と第１の共通電極６との間に配置する液晶（図示せず）に電界が加わる。よって、画素領域全域に絶縁性基板１０１と平行となる方向に電界が発生させ、液晶の配向を制御し、液晶パネルの透過率をコントロールしている。また、共通配線４上に形成された保持容量電極３５により、画素電極５に印加された電圧を保持している。

また、図１、図３に示すように、本発明のＴＦＴアレイ基板１００においては、ソース配線２の上に、第２の共通電極７が上記第１の共通電極６とは別に設けられている。第２の共通電極７は、ソース配線２上に基板保護膜９５を介し、ソース配線２に沿って、かつ、画素領域に対応して独立して設けられている。また、第２の共通電極７は、画素電極５の駆動に用いられる第１のＴＦＴ３とは別のＴＦＴであって、第１のＴＦＴ３を構成するゲート配線１上に設けられた第２のＴＦＴ１０に接続される。第２のＴＦＴ１０は、ゲート配線１上にゲート絶縁膜３１、半導体層３２を介し、ソース配線２と同層で形成されるソース電極２２、ドレイン電極８１より構成されている。また、第２の共通電極７と第２のＴＦＴ１０は、第２のＴＦＴ１０上の基板保護膜９５に設けられたコンタクトホール１２で接続されている。また、第２のＴＦＴ１０は、前段に形成される第１の共通電極６と第２のＴＦＴ１０上の基板保護膜９５に設けられたコンタクトホール１１を介して接続されている。

次に、図１乃至図３を用いて、液晶パネルを構成するＴＦＴアレイ基板１００の製造方法について説明する。

ＴＦＴアレイ基板１００はガラス等の絶縁性基板１０１上に、ＣｒやＡｌ等の金属を成膜し、パターニングすることで、ゲート配線１および共通配線４を形成する。次に、絶縁膜であるＳｉＮ等や、半導体であるａ−Ｓｉ（ｉ、ｎ層）等を順次成膜し、ａ−Ｓｉ（ｉ、ｎ層）等を第１のＴＦＴ３および第２のＴＦＴ１０が形成される領域に、島状にパターニングすることで、ゲート絶縁膜３１および半導体層３２を形成する。

次いで、ＣｒやＡｌ等の金属を成膜し、パターニングすることで、ソース配線２、ソース電極２１、ドレイン電極８１、ソース電極２２、保持容量電極３５を形成する。その後、第１のＴＦＴ３および第２のＴＦＴ１０の位置に形成した島状の半導体層３２において、ソース２、ドレイン電極８１で覆われていない半導体層３２の表面を前記ソース配線２（ソース電極２１）、ドレイン電極８１のパターンをマスクとし、表面の導電率が高いｎ層をエッチングすることで、ＴＦＴ（薄膜トランジスタ）のチャネル領域が形成され、第１のＴＦＴ３、第２のＴＦＴ１０が同時に完成する。

その後、ＳｉＮ等を成膜、パターニングし、基板保護膜９５を形成する。次に、基板保護膜９５に、第１のＴＦＴ３のドレイン電極８１上のコンタクトホール８、共通配線４上のコンタクトホール９、第２のＴＦＴ１０と第１の共通電極６とを接続するコンタクトホール１１、第２のＴＦＴ１０と第２の共通電極７とを接続するコンタクトホール１２、保持容量電極３５に形成されたコンタクトホール３６を形成する。

その後、ＩＴＯ等の透明電極を成膜、パターニングすることで、画素電極５および、画素内の第１の共通電極６、ソース配線２上の第２の共通電極７が形成される。

画素電極５は、コンタクトホール８で第１のＴＦＴ３のドレイン電極８１、コンタクトホール３６で保持容量電極３５とそれぞれ接続される。また、第１の共通電極６は、コンタクトホール９で共通配線４、コンタクトホール１１で第２のＴＦＴ１０とそれぞれ接続される。第２の共通電極７は、コンタクトホール１２で第２のＴＦＴ１０と接続される。

このように、第２の共通電極７および第２の共通電極７と接続させる第２のＴＦＴ１０は、新たな工程を追加することなく形成することが可能であり、コストを上昇させることがない。

本発明におけるＴＦＴアレイ基板１００を用いた液晶パネルは、ゲート配線１、共通配線４およびソース配線２に電圧が印加されると、第１のＴＦＴ３を介して画素電極５に電圧が印加される。また、第２のＴＦＴ１０を介して共通電極６に電圧が印加される。画素電極５および共通電極との間の電界が液晶に加わることで、液晶の配向が制御され、液晶パネルに画像が表示される。

次に本発明における、ＴＦＴアレイ基板１００を用いた液晶パネルにおける動作を説明する。

図４は液晶パネルに印加される電位を示す図であり、図４（ａ）は正常に動作している場合の任意のソース配線２に印加される電位を示す図、図４（ｂ）は任意のゲート配線１に印加される電位を示す図、図４（ｃ）は共通配線４に印加される電位を示す図である。また、図４（ｄ）は任意の第２の共通電極７（ソース配線２上の共通電極）の電位を示す図、図４（ｅ）は任意の第２の共通電極７（ソース配線２上の共通電極）とソース配線２とがショートした場合のソース配線２に印加される電位を示す図、図４（ｆ）は従来の液晶パネルにおいて、共通電極とソース配線がショートした場合のソース配線の電位を示す図である。ここで、図４（ａ）〜図４（ｆ）の電位中心電圧は、図４（ｃ）に示す、共通配線４の電位とほぼ等しい電圧に設定されている。

まず、ソース配線２より画素電極５に印加されるソース電圧の印加方法を説明する。正常な状態でのソース配線２は、図４（ａ）に示す電圧波形のソース電圧が印加されている。ゲート配線１には図４（ｂ）に示す電圧波形のゲート電圧が印加されている。ゲート配線１は、一般的に１フレームを６０Ｈｚの周期で駆動する場合は１６．７ｍｓｅｃに１回電位が印加され、ゲート電位が高くなる。また、ソース電圧は、１フレーム間（１６．７ｍｓｅｃ）にゲート配線１の本数分の電圧が印加されており、ゲート電圧が高くなるタイミングで、任意のソース電圧が選択される。また、液晶の劣化を避けるため、ソース電圧は、電位中心（共通配線４の電位）を中心として１フレーム毎に交流電圧が選択される。

ソース電圧の選択動作としては、ゲート電圧が高くなると、第１のＴＦＴ３の半導体層３２にａ−Ｓｉを用いた場合、チャネル抵抗（図示せず）が１０⁶Ωオーダーの低い抵抗値となり、ソース配線２の電圧がソース配線２から画素電極５へ供給され、保持容量電極３５および画素電極５と、第１の共通電極６間の容量へ保持される。ゲート電圧が低くなると、第１のＴＦＴ３が１０¹²Ω程度の高抵抗となるので、画素電極５に印加された電位は保持容量電極３５および画素電極５と第１の共通電極６間の容量へ保持された状態を保つ。

次に、第２の共通電極７への電位の印加方法について説明する。上述した画素電極５への電圧印加動作と同様、図４（ｂ）に示すゲート配線１のゲート電圧が高くなるタイミングで、図４（ｄ）に示す第２の共通電極７の電位は、第２のＴＦＴ１０のチャネル抵抗が１０^６Ω程度の低い抵抗値となり、第２のＴＦＴ１０を介して第２の共通電極７へ供給され、電位が印加される。その後、ゲート配線１のゲート電位が低くなると、第２のＴＦＴ１０のチャネル抵抗が１０^１２Ω程度と極めて高い抵抗値となるため、第２の共通電極７に印加された、共通電極電位は、図４（ｄ）に示すように、ゲート電圧が高くなるまでの期間、保持されることとなる。この動作が液晶パネルを駆動中、継続して繰り返される。

結果、第２の共通電極７の電位は図４（ｃ）に示す波形となり、図４（ｄ）に示す、共通配線４の電位とほぼ同じ電位を保つ。このような構成であるため、ソース配線２の電界の影響が画素領域内の液晶におよぶことがない、よって、画素領域内の液晶の配向が制御できるため、ソース配線２の端部の電界の乱れにより発生していた光漏れを防止することができる。

次に、ソース配線２と第２の共通電極７がショートした場合の動作を従来構造の液晶パネルと比較しながら、説明する。

図４（ｆ）に示すとおり、従来の液晶パネルの構造で共通電極４とソース配線２がショートした場合のソース配線２の電位であるソース電位は、共通配線４の電位とほぼ同じ電位となってしまい、ソース配線２に接続された画素電極５には全て共通配線４の電圧が印加される。共通配線４の電位は、ソース電圧の電位中心とほぼ同じ電位のため、ソース配線２に接続された画素電極５は共通配線４と同じ電位となり、画素電極５の液晶に電圧が印加されなくなる。したがって、ノーマリーブラックモードの場合はソース配線２に沿った画素が全て黒点となるので、ソース配線２が形成される方向に沿った黒線として視認される。

次に、本発明の液晶パネルの構造で、ソース配線２上の基板保護膜９５に異物等による絶縁不良が発生した場合の動作を説明する。前述のとおり、第２の共通電極７への電圧の供給は第２のＴＦＴ１０を介して行われるので、第２のＴＦＴ１０がＯＮして第１の共通電極６と１０^６Ω程度の低抵抗で接続されている時間は、例えば、ゲート配線の本数が４８０本でフレーム周波数６０Ｈｚの場合、６０Ｈｚ（１６．７ｍｓｅｃ）／４８０本＝３４．７μｓｅｃときわめて短い時間となる。図４（ｄ）に示すとおり、ソース配線２と第２の共通電極７がショートした場合、上記のきわめて短い時間しか、ソース配線２と共通電極６間が低抵抗でショートしないので、ほとんどの期間はソース配線２へのソース駆動ＩＣ（図示せず）からの出力は正常な電圧を維持するようになり、その結果、ソース配線２が共通配線４の電位の影響を受けにくくなる。したがって、ソース配線２の電位は正常な状態（図４（ａ））からほぼ変化しないので、ソース配線２に接続された画素電極５へ印加される電位はショートが無い場合とほぼ変わらない電位が印加される。したがって、ソース配線２が第２の共通電極７とショートしていても、線欠陥の発生を防止することができる。

上記説明したとおり、本発明のＴＦＴアレイ基板１００を用いた液晶パネルによれば、画素領域内に形成した第１の共通電極６とは独立してソース配線２上に第２の共通電極７を形成したので、画素電極および共通電極以外の電界が液晶に影響を与えることを防止できる。また、第２の共通電極７は、画素電極５を駆動する第１のＴＦＴ３とは別の第２のＴＦＴ１０により駆動させるので、ソース配線２と第２の共通電極７とのショートに起因するソース配線２の線欠陥が低減される。よって、液晶表示装置の歩留が向上する。

また、上述の通り、ソース配線２と第２の共通電極７のショートに起因した線欠陥が大幅に低減されるため、製品を出荷した後にソース配線２と第２共通電極７のショートに起因する線欠陥が発生することも低減することとなり、液晶表示装置の信頼性が向上する。

実施の形態２．
図５は本発明の実施の形態２におけるＴＦＴアレイ基板の部分平面図、図６は図５のＣ−Ｃの断面図、図７は図５のＤ−Ｄの断面図、図８は図５のＥ−Ｅの断面図を示す。

実施の形態１においては、ＩＰＳ方式の液晶パネルを構成するＴＦＴアレイ基板の構造について説明したが、本実施の形態２においては、ＦＦＳ方式の液晶パネルを構成するＴＦＴアレイ基板に本発明を適用する例を説明する。その他、実施の形態１と同様の構成および効果を奏するものは、説明を省略する。

実施の形態１で説明したＩＰＳ方式のＴＦＴアレイ基板は、画素電極５と第１の共通電極６が同層に構成されているが、図５乃至図８に示すように、本実施の形態２におけるＦＦＳ方式では、画素電極５は第１の共通電極６１の下層に絶縁膜である基板保護膜９５を介して形成されている。共通電極６１には開口部１３が形成されている。また、図７に示すように第１のＴＦＴ３９は、ドレイン電極８１の形成後に画素電極５を形成しており、コンタクトホールを介すことなく、ドレイン電極８１と画素電極５が直接接続されている。

図６に示すように、共通配線４と接続された共通電極６１が第２のＴＦＴ１９を介して、第２の共通電極７１へ接続される構造においては、実施の形態１で説明したＴＦＴアレイ基板と同一の構造となる。したがって、本実施の形態２に示すＦＦＳ方式においても第２の共通電極７１をソース配線２に沿って独立して形成させ、第２のＴＦＴ１９を介して、共通配線４と接続させる構成であるため、ソース配線２からの電界の影響を防止する構成であって、ソース２配線２上に形成した第２の共通電極７１とソース配線２が異物等でショートした場合でも、線欠陥を引き起こすことが大幅に低減される。よって、実施の形態１の液晶パネルと同様、ＦＦＳ方式の液晶パネルにおいても、上記実施の形態１と同様の効果を奏する。

１ ゲート配線
２ ソース配線
２１、２２ ソース電極
３、３９ 第１のＴＦＴ
３１ ゲート絶縁膜
３２ 半導体層
３５ 保持容量電極
４ 共通配線
５ 画素電極
６、６１ 第１の共通電極
７、７１ 第２の共通電極
８ 、９、１１、１２、３６ コンタクトホール
８１ ドレイン電極
９５ 基板保護膜
１０、１９ 第２のＴＦＴ
１００ ＴＦＴアレイ基板
１０１ 絶縁性基板。

Claims (5)

1. 基板上にマトリクス状に配置されるソース配線およびゲート配線、
   前記ソース配線とゲート配線の交差部に形成される第１のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）、
   前記第１のＴＦＴに接続され、前記ソース配線と前記ゲート配線により囲まれる画素領域内に配置される画素電極、
   前記画素電極と所定の間隔を保って配置され、前記画素電極とともに前記基板に対し平行な電界を印加する第１の共通電極、
   前記ソース配線上に沿って形成される第２の共通電極、を備え、
   前記第２の共通電極は、前記ゲート配線上に設けられた第２のＴＦＴに接続されている、ＴＦＴアレイ基板。
2. 基板上にマトリクス状に配置されるソース配線およびゲート配線、
   前記ソース配線とゲート配線の交差部に形成される第１のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）、
   前記第１のＴＦＴに接続され、前記ソース配線と前記ゲート配線により囲まれる画素領域内に配置される画素電極、
   前記画素電極に対向する位置に絶縁膜を介して配置される第１の共通電極、
   前記第１の共通電極は、前記画素電極とともに前記基板に対し平行な電界が印加されており、
   前記ソース配線上に沿って形成される第２の共通電極、を備え、
   前記第２の共通電極は、前記ゲート配線上に設けられた第２のＴＦＴに接続されている、ＴＦＴアレイ基板。
3. 前記第２の共通電極は、前記画素領域毎に対応して独立して設けられていることを特徴とする請求項１または２記載のＴＦＴアレイ基板。
4. 前記第２の共通電極は、前記第１の共通電極と同層で形成されることを特徴とする請求項１乃至３のいずれか１項に記載のＴＦＴアレイ基板。
5. 請求項１乃至４のいずれか１項に記載のＴＦＴアレイ基板と、
   前記ＴＦＴアレイ基板と対向配置される対向基板と、
   前記両基板間に配置される液晶と、を備え、
   前記両基板と平行な方向に電界が印加されることで画像を表示する横電界方式の液晶パネル。

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