JP2013232827A - Oscillation circuit - Google Patents
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Abstract
Description
本発明は、発振回路に関し、とくに周波数温度補償回路やf0調整回路などの制御電圧生成回路を備えた発振回路に関するものである。 The present invention relates to an oscillation circuit, and more particularly to an oscillation circuit including a control voltage generation circuit such as a frequency temperature compensation circuit and an f0 adjustment circuit.
温度補償回路などの制御電圧生成回路を有する発振回路において、例えば、温度補償回路から出力されるノイズによる出力周波数の変動を防止する為、温度補償回路などの制御電圧生成回路の出力と発振部のバリキャップダイオードとの間にフィルタを入れる場合がある。 In an oscillation circuit having a control voltage generation circuit such as a temperature compensation circuit, for example, in order to prevent fluctuations in the output frequency due to noise output from the temperature compensation circuit, the output of the control voltage generation circuit such as the temperature compensation circuit and the oscillation unit A filter may be inserted between the varicap diode.
特許文献1にはデジタル信号による温度補償回路型発振器のFMノイズ防止回路として遅延回路と遅延回路搭載時の課題である電源投入時の不定周波数を防止する為の遅延停止回路による解決方法が開示されている。 水晶発振回路と、温度情報を第1のデジタル信号として出力する温度検出回路と、第1のデジタル信号を基に第2のデジタル信号を出力するメモリ回路と、第2のデジタル信号を基にアナログ直流電圧を出力するデジタル−アナログ変換回路と、可変容量ダイオードと、パワーオンリセット回路と、遅延回路と、パワーオンリセット回路からの信号により遅延回路の動作を停止させるための遅延停止回路とから構成されている。 Patent Document 1 discloses a solution using a delay circuit as an FM noise prevention circuit for a temperature compensation circuit type oscillator using a digital signal to prevent an indefinite frequency at power-on, which is a problem when the delay circuit is mounted. ing. A crystal oscillation circuit, a temperature detection circuit that outputs temperature information as a first digital signal, a memory circuit that outputs a second digital signal based on the first digital signal, and an analog based on the second digital signal Consists of a digital-analog conversion circuit that outputs a DC voltage, a variable capacitance diode, a power-on reset circuit, a delay circuit, and a delay stop circuit for stopping the operation of the delay circuit by a signal from the power-on reset circuit Has been.
従来の発振回路はフィルタの入力側がICチップの内部にあるため、フィルタの検査を行なう場合フィルタの入力側を端子に接続する必要があるなど検査が困難であるという課題があった。
本発明は、このような事情によりなされたものでフィルタの検査を容易にする回路を提供する。
The conventional oscillation circuit has a problem that since the input side of the filter is inside the IC chip, it is difficult to inspect the filter because the input side of the filter needs to be connected to a terminal.
The present invention has been made under such circumstances and provides a circuit that facilitates inspection of a filter.
本発明の発振回路は、発振部と、前記発振部に周波数制御用の制御電圧を与える制御電圧生成回路と、前記発振部と前記制御電圧生成回路との間に接続され前記制御電圧に重畳されているノイズを除去するローパスフィルタと、テストモード時に前記ローパスフィルタの入力部にVDDレベルの入力信号又はVSSレベルの入力信号を入力できるスイッチを有することを特徴としている。前記制御電圧生成回路は、温度補償回路又はf0調整回路であっても良い。前記フィルタに入力される信号は、テストモード時は、前記VDDレベルおよびVSSレベルの信号であり、通常動作時は、前記制御電圧生成回路の出力電圧であるようにしても良い。バリキャップダイオードを有する発振部を用いた場合において、前記テストモード時に、当該バリキャップダイオードの検査を行うようにしても良い。 The oscillation circuit of the present invention is connected between the oscillation unit, a control voltage generation circuit that provides a control voltage for frequency control to the oscillation unit, and is connected between the oscillation unit and the control voltage generation circuit and is superimposed on the control voltage. And a switch capable of inputting a VDD level input signal or a VSS level input signal to the input portion of the low pass filter in the test mode. The control voltage generation circuit may be a temperature compensation circuit or an f0 adjustment circuit. The signal input to the filter may be the VDD level and VSS level signals in the test mode, and the output voltage of the control voltage generation circuit in the normal operation. When an oscillating unit having a varicap diode is used, the varicap diode may be inspected during the test mode.
本発明では、外部から入力されるクロックを元に生成したテスト信号で内部スイッチを制御することによって、フィルタの入力に所望のタイミング及び電圧レベルを入力する事が可能になり、フィルタを容易に検査することができる。また、
このようなテスト信号を使用することで、バリキャップダイオードの最大容量値と最小容量値の検査も可能になる。
In the present invention, it is possible to input a desired timing and voltage level to the input of the filter by controlling the internal switch with a test signal generated based on a clock input from the outside, and the filter can be easily inspected. can do. Also,
By using such a test signal, it is possible to inspect the maximum capacitance value and the minimum capacitance value of the varicap diode.
以下、実施例を参照して発明の実施の形態を説明する。 Hereinafter, embodiments of the invention will be described with reference to examples.
本発明の温度補償型発振器の全体構成を図1に示す。
発振回路1は、発振部2、出力回路3、温度補償回路4、フィルタブロック5、メモリ6、ロジック回路7で構成されている。
発振部2は、第1の直流カット容量の一端が発振インバータ25の入力側に接続され、第2の直流カット容量の一端が発振インバータ25の出力側に接続され、第1の直流カット容量の他端が水晶振動子の第1の端子(XT)に接続され、第2の直流カット容量の他端が水晶振動子の第2の端子(XTN)に接続されている。第1の可変容量(バリキャップダイオード)23の一端は、水晶振動子の第1の端子(XT)に接続され、第2の可変容量(バリキャップダイオード)24の一端は、水晶振動子の第2の端子(XTN)に接続されている。第1および第2の可変容量23,24の他端は、接地されている。また、第1の可変容量23の前記一端と第2の可変容量24の前記一端との間には抵抗21,22が接続され、抵抗23,24間にRCフィルタ15の出力信号VCが入力される。発振インバータ25の両端には帰還抵抗Rfが接続されている。
The overall configuration of the temperature compensated oscillator of the present invention is shown in FIG.
The oscillation circuit 1 includes an
In the oscillating
ロジック回路7はデコーダ8、カウンタ9、モード判別用ラッチ回路10、信号TEST0を生成する第1のAND回路、信号MEM_STBを生成する第2のAND回路および信号TEST4を生成するOR回路で構成されている。前記温度補償回路はf0調整回路であっても良い。
CLK端子より入力されるクロックを基にしてロジック回路7内のカウンタ9でカウントアップし、カウンタ9からの出力をデコーダ8で変換することにより各テスト信号(TEST1、TEST2、TEST3、RESET)を生成する。
CLK端子より入力されるクロックの上位2ビットの論理から、メモリアクセスモード(通常動作状態)とテストモードの判別をラッチ回路10で行ない、判別結果からフィルタブロック5への出力信号TEST0とメモリ6への出力信号MEM_STBを出力する。
上位2ビットの論理が“11”の場合はテストモードとなる。その際のTEST0信号はHレベルとなる。上位2ビットが“10”の場合はメモリアクセスモードとなる。その際のTEST0信号はLレベルとなり同時にMEM_ENB信号をHレベルとしメモリアクセスモードとする。
The logic circuit 7 includes a decoder 8, a counter 9, a mode determination latch circuit 10, a first AND circuit that generates a signal TEST0, a second AND circuit that generates a signal MEM_STB, and an OR circuit that generates a signal TEST4. Yes. The temperature compensation circuit may be an f0 adjustment circuit.
Based on the clock input from the CLK terminal, the counter 9 in the logic circuit 7 counts up, and the output from the counter 9 is converted by the decoder 8 to generate each test signal (TEST1, TEST2, TEST3, RESET). To do.
Based on the logic of the upper 2 bits of the clock input from the CLK terminal, the memory access mode (normal operation state) and the test mode are discriminated by the latch circuit 10, and the output signal TEST0 to the
When the upper 2 bits are “11”, the test mode is set. At this time, the TEST0 signal becomes H level. When the upper 2 bits are “10”, the memory access mode is set. At this time, the TEST0 signal becomes L level, and at the same time, the MEM_ENB signal is set to H level to set the memory access mode.
TEST1は、フィルタブロック5内のNMOSスイッチ18を制御しRCフィルタ15にVSSレベルを入力する信号である。TEST4は、フィルタブロック5内のPMOSスイッチ17を制御し、RCフィルタ15にVDDレベルを入力する為の信号である。TEST2は発振動作を停止する為の制御信号であり、発振部2の発振インバータ25に入力して制御する。TEST4は、TEST2およびTEST3がそれぞれOR回路に入力して生成される。
RCフィルタ15は受動型であるが、能動型のフィルタを用いても良い。
TEST 1 is a signal for controlling the
The
図2に、RCフィルタ15が接続されているフィルタブロック5および発振部2からなる回路構成を示す。RCフィルタ15に入力される信号は、テストモード時はVDDレベルまたはVSSレベルの電圧であり、通常動作時は温度補償回路4から出力される電圧となっている。
このように、テストモード時は温度補償回路4と切り離しているので、温度補償回路4との干渉はない。
ロジック回路7で生成された信号TEST0、TEST1、TEST4は、フィルタブロック5に入力され、TEST2は発振部に入力される。
FIG. 2 shows a circuit configuration including the
Thus, since it is separated from the temperature compensation circuit 4 in the test mode, there is no interference with the temperature compensation circuit 4.
Signals TEST0, TEST1, and TEST4 generated by the logic circuit 7 are input to the
RCフィルタ15の入力部にはフィルタ入力切替えスイッチ16が設けられており、RCフィルタ15の出力はバッファ19を経由し、出力信号VCとして発振部2へ入力される。
発振部2へ入力されるRCフィルタ15の出力信号VCは抵抗21、22を経由し可変容量(バリキャップダイオード)へ制御電圧を印加し容量値を変化させて発振周波数を制御する。
フィルタ入力切替えスイッチ16の制御はロジック回路7から出力されるTEST0で制御される。TEST0がHレベルの場合はスイッチのA側に接続され、テスト用信号の入力になり、TEST0がLレベルの場合はスイッチB側に接続され温度補償回路4からの出力信号が入力となる。
A filter input changeover switch 16 is provided at the input section of the
The output signal VC of the
The filter input changeover switch 16 is controlled by TEST0 output from the logic circuit 7. When TEST0 is at the H level, it is connected to the A side of the switch and serves as a test signal input. When TEST0 is at the L level, it is connected to the switch B side and the output signal from the temperature compensation circuit 4 is input.
TEST4は、PMOSスイッチ17の制御信号であり、インバータを介してゲートに入力される。TEST4がHレベルの場合にPMOSスイッチ17がONとなり、フィルタ入力切換えスイッチ16のA側にHレベルが入力される。TEST4がLレベルの場合はPMOSスイッチ17がOFF状態となる。
TEST1は、NMOSスイッチ18の制御信号であり、ゲートに入力される。TEST1がHレベルの場合にNMOSスイッチ18がONとなり、フィルタ入力切替えスイッチ16のA側にLレベルが入力される。TEST1がLレベルの場合はNMOSスイッチ18がOFF状態となる。TEST2は発振インバータ25の制御信号であり、TEST2がHレベルの場合に発振停止状態となり、Lレベルの場合は通常動作状態となる。
TEST4 is a control signal for the PMOS switch 17, and is input to the gate via the inverter. When TEST4 is at the H level, the PMOS switch 17 is turned ON, and the H level is input to the A side of the filter input changeover switch 16. When TEST4 is at L level, the PMOS switch 17 is turned off.
TEST1 is a control signal for the
次に、各信号のタイミングチャートを図3に示す。
図1、図2、図3を参照してタイミングチャートを説明する。
始めに、クロックが入力され上位2ビットの論理が“11”の場合、3ビット目のクロックの立ち上りのタイミングにてTEST0がHレベルとなり、同時にTEST1もHレベルとなる。TEST0がHレベルの場合、フィルタ切換えスイッチ16がA側になりテスト信号入力状態となる。且つTEST1がHレベルになるためNMOSスイッチ18がONし、RCフィルタ15の出力信号VCはVSSレベルとなる
Next, a timing chart of each signal is shown in FIG.
The timing chart will be described with reference to FIG. 1, FIG. 2, and FIG.
First, when the clock is inputted and the logic of the upper 2 bits is “11”, TEST0 becomes H level at the rising timing of the clock of the third bit, and TEST1 also becomes H level at the same time. When TEST0 is at the H level, the filter changeover switch 16 is on the A side and the test signal is input. Since TEST1 becomes H level, the
次に、4ビット目のクロックの立ち上りのタイミングにてTEST1はLレベルとなり、TEST2はHレベルとなる。同時にTEST4もHレベルとなる。
TEST2がHレベルの場合、発振インバータ25が発振停止状態となり、発振が止まる。且つTEST4がHレベルになるためPMOSスイッチ17がONしRCフィルタ15の出力信号VCはHレベルとなる。
次に5ビット目のクロックの立ち上りにてTEST2はLレベルとなり、TEST3はHレベルとなる。TEST2がLレベルに戻ることで発振停止状態から発振状態へ移行する。TEST4はOR回路の出力であり、OR回路の入力はTEST2とTEST3であるので、TEST2がLレベルになってもTEST3がHレベルであるためTEST4はHレベルを保持する。
Next, TEST1 becomes L level and TEST2 becomes H level at the rising timing of the fourth bit clock. At the same time, TEST4 goes high.
When TEST2 is at the H level, the
Next, at the rising edge of the clock of the fifth bit, TEST2 becomes L level and TEST3 becomes H level. When TEST2 returns to the L level, the oscillation stop state is changed to the oscillation state. Since TEST4 is an output of the OR circuit, and the inputs of the OR circuit are TEST2 and TEST3, TEST3 is at the H level even when TEST2 is at the L level, so TEST4 holds the H level.
次に、6ビット目のクロックの立ち上りのタイミングにてTEST0はLレベルとなり、同時にTEST3、TEST4もLレベルとなるため通常動作状態になる。
TEST0がLレベルになる事でフィルタ切換えスイッチ16はB側になり、RCフィルタ15の出力信号VCは、温度補償回路4からの出力電圧となる。
Next, TEST0 becomes L level at the rising timing of the 6th bit clock, and TEST3 and TEST4 also become L level at the same time, so that a normal operation state is entered.
When TEST0 becomes L level, the filter changeover switch 16 becomes the B side, and the output signal VC of the
図4に実施例1のフローチャートを示し、図6にRCフィルタの検査をする為のテスタとの接続及び測定ポイントを示す。
図4と図6を参照し検査手順について説明する。
始めにCLK端子からクロックが入力され上位2ビットの論理にてメモリアクセスモードとテストモードの判別が行なわれる。上位2ビットの論理が“10”の場合は各テスト信号がLレベルでありメモリアクセスモード(通常動作)となる。
上位2ビットの論理が“11”の場合は3ビット目のクロックの立ち上りのタイミングにてTEST0がHレベル、TEST1がHレベルとなり、テストモード状態、且つRCフィルタ15の出力信号VCがLレベルとなる。
FIG. 4 shows a flowchart of the first embodiment, and FIG. 6 shows a connection with a tester for measuring the RC filter and measurement points.
The inspection procedure will be described with reference to FIGS.
First, a clock is input from the CLK terminal, and the memory access mode and the test mode are discriminated based on the upper 2 bits of logic. When the logic of the upper 2 bits is “10”, each test signal is at the L level and the memory access mode (normal operation) is set.
When the logic of the upper 2 bits is “11”, TEST0 becomes H level and TEST1 becomes H level at the rising timing of the clock of the third bit, the test mode state, and the output signal VC of the
次に、4ビット目のクロックの立ち上りのタイミングでTEST2とTEST4がHレベルとなり発振停止状態且つRCフィルタ15の出力信号VCがHレベルとなる。VCがLレベルからHレベルに変化するタイミングはRCフィルタ15を経由するためフィルタの時定数により4ビット目のクロックの立ち上りから前記フィルタの時定数分ディレイしたタイミングでHレベルに移行する。RCフィルタ15の後段のバッファ19とその出力の寄生容量による遅延時間はRCフィルタ15の遅延時間に比べ十分小さいので無視できる。
Next, TEST2 and TEST4 become H level at the rise timing of the fourth bit clock, and the oscillation stop state and the output signal VC of the
4ビット目のクロックの立ち上りのタイミング以降は発振停止状態となっているのでVCの電圧値はXTN端子で確認することができる。上記状態を利用し、4ビット目のクロックの立ち上りタイミングでのXTN端子の電圧と一定期間後のXTN端子の電圧を判定することで前記フィルタの時定数を判定することができてRCフィルタの検査が可能となる。
次に5ビット目と6ビット目のクロックが入力され、テストモードが解除され通常動作状態となる。
テスタ(検査装置)との接続は電源配線(VDD、VSS)以外に、CLK端子とXTN端子の2本の接続でRCフィルタの検査が可能である。
Since the oscillation is stopped after the rising edge of the clock of the fourth bit, the voltage value of VC can be confirmed at the XTN terminal. By using the above state, the time constant of the filter can be determined by determining the voltage of the XTN terminal at the rising timing of the clock of the fourth bit and the voltage of the XTN terminal after a certain period of time, thereby checking the RC filter Is possible.
Next, the clocks of the 5th and 6th bits are input, the test mode is canceled and the normal operation state is entered.
As for the connection with the tester (inspection apparatus), the RC filter can be inspected by two connections of the CLK terminal and the XTN terminal in addition to the power supply wiring (VDD, VSS).
図5に実施例2のフローチャートを示し、図7に可変容量の最大/最小容量値の検査を行なう場合の接続図及び測定ポイントを示す。
図5と図7を参照し実施例2の検査手順について説明する。
始めにCLK端子からクロックが入力され上位2ビットの論理にてメモリアクセスモードとテストモードの判別が行なわれる。上位2ビットの論理が“10”の場合は各テスト信号がLレベルでありメモリアクセスモード(通常動作)となる。上位2ビット論理が“11”の場合は3ビット目のクロックの立ち上りのタイミングにてTEST0がHレベル、TEST1がHレベルとなり、テストモード状態、且つRCフィルタ15の出力信号VCがVSSレベルとなる。RCフィルタ15の出力信号VCがVSSレベルのため可変容量23、24にはVSSレベルが印加されており、可変容量23、24の容量値が最大値となっている。且つ発振状態である為、OUT端子には最大容量値に応じた周波数が出力されている。上記状態にて周波数を測定する事で可変容量の最大容量値を検査する事が可能である。
FIG. 5 shows a flowchart of the second embodiment, and FIG. 7 shows a connection diagram and measurement points when the maximum / minimum capacity value of the variable capacity is inspected.
The inspection procedure of the second embodiment will be described with reference to FIGS.
First, a clock is input from the CLK terminal, and the memory access mode and the test mode are discriminated based on the upper 2 bits of logic. When the logic of the upper 2 bits is “10”, each test signal is at the L level and the memory access mode (normal operation) is set. When the upper 2-bit logic is “11”, TEST0 becomes H level and TEST1 becomes H level at the rising timing of the clock of the third bit, the test mode state, and the output signal VC of the
次に4ビット目の立ち上りのタイミングにてRCフィルタ15の出力信号VCはVDDレベルとなる。次に5ビット目の立ち上がりのタイミングにてVCがVDDレベル且つ発振状態となる。可変容量23、24にはVDDレベルが印加されており、可変容量23、24の容量値が最小値となっている。且つ発振状態である為、OUT端子には最小容量値に応じた周波数が出力されている。
上記状態にて周波数を測定する事で可変容量の最小容量値を検査する事が可能である。
テスタ(検査装置)との接続は電源配線(VDD、VSS)以外に、CLK端子とOUT端子の2本を接続する事で可変容量の最小容量値と最大容量値の検査が可能である。
Next, the output signal VC of the
By measuring the frequency in the above state, it is possible to inspect the minimum capacity value of the variable capacity.
Connection to the tester (inspection device) can be performed by inspecting the minimum capacitance value and the maximum capacitance value of the variable capacitance by connecting the CLK terminal and the OUT terminal in addition to the power supply wiring (VDD, VSS).
1・・・発振回路
2・・・発振部
3・・・出力回路
4・・・温度補償回路
5・・・フィルタブロック
6・・・メモリ
7・・・ロジック回路
8・・・デコーダ
9・・・カウンタ
10・・モード判別用ラッチ回路
11・・水晶振動子
15・・RCフィルタ
16・・フィルタ入力切替えスイッチ
17・・PMOSスイッチ
18・・NMOSスイッチ
19・・バッファ
20・・テスト信号入力用スイッチ
21、22・・抵抗
23、24・・可変容量(バリキャップダイオード)
25・・発振インバータ
DESCRIPTION OF SYMBOLS 1 ...
25..Oscillation inverter
Claims (4)
4. The oscillation circuit according to claim 1, wherein when the oscillation unit having a varicap diode is used, the varicap diode is inspected in the test mode. 5.
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