JP2013232827A - Oscillation circuit - Google Patents

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Masaki Watanabe
正樹 渡邉
Jun Kikuchi
潤 菊地
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Abstract

PROBLEM TO BE SOLVED: To provide an oscillation circuit having a control voltage generation circuit such as a temperature compensation circuit which facilitates a check on a filter by overcoming difficulties with an existing circuit having an input side of a filter inside an IC in checking the filter, including the need to connect the input side of the filter to a terminal.SOLUTION: The control of an internal filter input changeover switch 16 by a test signal generated from a clock input from a CLK terminal enables the input of a desired timing and voltage level to an input of an RC filter 15 to facilitate a check on the RC filter 15.

Description

本発明は、発振回路に関し、とくに周波数温度補償回路やｆ０調整回路などの制御電圧生成回路を備えた発振回路に関するものである。 The present invention relates to an oscillation circuit, and more particularly to an oscillation circuit including a control voltage generation circuit such as a frequency temperature compensation circuit and an f0 adjustment circuit.

温度補償回路などの制御電圧生成回路を有する発振回路において、例えば、温度補償回路から出力されるノイズによる出力周波数の変動を防止する為、温度補償回路などの制御電圧生成回路の出力と発振部のバリキャップダイオードとの間にフィルタを入れる場合がある。   In an oscillation circuit having a control voltage generation circuit such as a temperature compensation circuit, for example, in order to prevent fluctuations in the output frequency due to noise output from the temperature compensation circuit, the output of the control voltage generation circuit such as the temperature compensation circuit and the oscillation unit A filter may be inserted between the varicap diode.

特許文献１にはデジタル信号による温度補償回路型発振器のＦＭノイズ防止回路として遅延回路と遅延回路搭載時の課題である電源投入時の不定周波数を防止する為の遅延停止回路による解決方法が開示されている。 水晶発振回路と、温度情報を第１のデジタル信号として出力する温度検出回路と、第１のデジタル信号を基に第２のデジタル信号を出力するメモリ回路と、第２のデジタル信号を基にアナログ直流電圧を出力するデジタル−アナログ変換回路と、可変容量ダイオードと、パワーオンリセット回路と、遅延回路と、パワーオンリセット回路からの信号により遅延回路の動作を停止させるための遅延停止回路とから構成されている。   Patent Document 1 discloses a solution using a delay circuit as an FM noise prevention circuit for a temperature compensation circuit type oscillator using a digital signal to prevent an indefinite frequency at power-on, which is a problem when the delay circuit is mounted. ing. A crystal oscillation circuit, a temperature detection circuit that outputs temperature information as a first digital signal, a memory circuit that outputs a second digital signal based on the first digital signal, and an analog based on the second digital signal Consists of a digital-analog conversion circuit that outputs a DC voltage, a variable capacitance diode, a power-on reset circuit, a delay circuit, and a delay stop circuit for stopping the operation of the delay circuit by a signal from the power-on reset circuit Has been.

実開平６−３４３１９号公報Japanese Utility Model Publication No. 6-34319

従来の発振回路はフィルタの入力側がＩＣチップの内部にあるため、フィルタの検査を行なう場合フィルタの入力側を端子に接続する必要があるなど検査が困難であるという課題があった。
本発明は、このような事情によりなされたものでフィルタの検査を容易にする回路を提供する。 The conventional oscillation circuit has a problem that since the input side of the filter is inside the IC chip, it is difficult to inspect the filter because the input side of the filter needs to be connected to a terminal.
The present invention has been made under such circumstances and provides a circuit that facilitates inspection of a filter.

本発明の発振回路は、発振部と、前記発振部に周波数制御用の制御電圧を与える制御電圧生成回路と、前記発振部と前記制御電圧生成回路との間に接続され前記制御電圧に重畳されているノイズを除去するローパスフィルタと、テストモード時に前記ローパスフィルタの入力部にＶＤＤレベルの入力信号又はＶＳＳレベルの入力信号を入力できるスイッチを有することを特徴としている。前記制御電圧生成回路は、温度補償回路又はｆ０調整回路であっても良い。前記フィルタに入力される信号は、テストモード時は、前記ＶＤＤレベルおよびＶＳＳレベルの信号であり、通常動作時は、前記制御電圧生成回路の出力電圧であるようにしても良い。バリキャップダイオードを有する発振部を用いた場合において、前記テストモード時に、当該バリキャップダイオードの検査を行うようにしても良い。   The oscillation circuit of the present invention is connected between the oscillation unit, a control voltage generation circuit that provides a control voltage for frequency control to the oscillation unit, and is connected between the oscillation unit and the control voltage generation circuit and is superimposed on the control voltage. And a switch capable of inputting a VDD level input signal or a VSS level input signal to the input portion of the low pass filter in the test mode. The control voltage generation circuit may be a temperature compensation circuit or an f0 adjustment circuit. The signal input to the filter may be the VDD level and VSS level signals in the test mode, and the output voltage of the control voltage generation circuit in the normal operation. When an oscillating unit having a varicap diode is used, the varicap diode may be inspected during the test mode.

本発明では、外部から入力されるクロックを元に生成したテスト信号で内部スイッチを制御することによって、フィルタの入力に所望のタイミング及び電圧レベルを入力する事が可能になり、フィルタを容易に検査することができる。また、
このようなテスト信号を使用することで、バリキャップダイオードの最大容量値と最小容量値の検査も可能になる。 In the present invention, it is possible to input a desired timing and voltage level to the input of the filter by controlling the internal switch with a test signal generated based on a clock input from the outside, and the filter can be easily inspected. can do. Also,
By using such a test signal, it is possible to inspect the maximum capacitance value and the minimum capacitance value of the varicap diode.

実施例１に係るＲＣフィルタが用いられている発振回路を示す回路ブロック図。FIG. 3 is a circuit block diagram illustrating an oscillation circuit in which the RC filter according to the first embodiment is used. 図１に記載された発振回路のフィルタブロックと発振部を示す回路図。FIG. 2 is a circuit diagram illustrating a filter block and an oscillation unit of the oscillation circuit described in FIG. 1. 図１に記載された発振回路の信号の流れを説明するタイミングチャート。2 is a timing chart for explaining the signal flow of the oscillation circuit described in FIG. 1. 実施例１に係る発振回路のテストを説明するフローチャート。3 is a flowchart for explaining a test of the oscillation circuit according to the first embodiment. 実施例２に係る発振回路のテストを説明するフローチャート。10 is a flowchart for explaining a test of the oscillation circuit according to the second embodiment. 実施例１に係る発振回路とテスタとの関わりを説明する接続図およびタイミングチャート。FIG. 5 is a connection diagram and timing chart for explaining the relationship between the oscillation circuit and the tester according to the first embodiment. 実施例２に係る発振回路とテスタとの関わりを説明する接続図およびタイミングチャート。FIG. 10 is a connection diagram and timing chart for explaining the relationship between the oscillation circuit and the tester according to the second embodiment.

以下、実施例を参照して発明の実施の形態を説明する。   Hereinafter, embodiments of the invention will be described with reference to examples.

本発明の温度補償型発振器の全体構成を図１に示す。
発振回路１は、発振部２、出力回路３、温度補償回路４、フィルタブロック５、メモリ６、ロジック回路７で構成されている。
発振部２は、第１の直流カット容量の一端が発振インバータ２５の入力側に接続され、第２の直流カット容量の一端が発振インバータ２５の出力側に接続され、第１の直流カット容量の他端が水晶振動子の第１の端子(ＸＴ）に接続され、第２の直流カット容量の他端が水晶振動子の第２の端子（ＸＴＮ）に接続されている。第１の可変容量(バリキャップダイオード)２３の一端は、水晶振動子の第１の端子（ＸＴ）に接続され、第２の可変容量(バリキャップダイオード)２４の一端は、水晶振動子の第２の端子（ＸＴＮ）に接続されている。第１および第２の可変容量２３，２４の他端は、接地されている。また、第１の可変容量２３の前記一端と第２の可変容量２４の前記一端との間には抵抗２１，２２が接続され、抵抗２３，２４間にＲＣフィルタ１５の出力信号ＶＣが入力される。発振インバータ２５の両端には帰還抵抗Ｒｆが接続されている。 The overall configuration of the temperature compensated oscillator of the present invention is shown in FIG.
The oscillation circuit 1 includes an oscillation unit 2, an output circuit 3, a temperature compensation circuit 4, a filter block 5, a memory 6, and a logic circuit 7.
In the oscillating unit 2, one end of the first DC cut capacitor is connected to the input side of the oscillation inverter 25, and one end of the second DC cut capacitor is connected to the output side of the oscillation inverter 25. The other end is connected to the first terminal (XT) of the crystal resonator, and the other end of the second DC cut capacitor is connected to the second terminal (XTN) of the crystal resonator. One end of the first variable capacitor (varicap diode) 23 is connected to the first terminal (XT) of the crystal resonator, and one end of the second variable capacitor (varicap diode) 24 is the first terminal of the crystal resonator. 2 terminal (XTN). The other ends of the first and second variable capacitors 23 and 24 are grounded. Resistors 21 and 22 are connected between the one end of the first variable capacitor 23 and the one end of the second variable capacitor 24, and the output signal VC of the RC filter 15 is input between the resistors 23 and 24. The A feedback resistor Rf is connected to both ends of the oscillation inverter 25.

ロジック回路７はデコーダ８、カウンタ９、モード判別用ラッチ回路１０、信号ＴＥＳＴ０を生成する第１のＡＮＤ回路、信号ＭＥＭ＿ＳＴＢを生成する第２のＡＮＤ回路および信号ＴＥＳＴ４を生成するＯＲ回路で構成されている。前記温度補償回路はｆ０調整回路であっても良い。
ＣＬＫ端子より入力されるクロックを基にしてロジック回路７内のカウンタ９でカウントアップし、カウンタ９からの出力をデコーダ８で変換することにより各テスト信号（ＴＥＳＴ１、ＴＥＳＴ２、ＴＥＳＴ３、ＲＥＳＥＴ）を生成する。
ＣＬＫ端子より入力されるクロックの上位２ビットの論理から、メモリアクセスモード（通常動作状態）とテストモードの判別をラッチ回路１０で行ない、判別結果からフィルタブロック５への出力信号ＴＥＳＴ０とメモリ６への出力信号ＭＥＭ_ＳＴＢを出力する。
上位２ビットの論理が“１１”の場合はテストモードとなる。その際のＴＥＳＴ０信号はＨレベルとなる。上位２ビットが“１０”の場合はメモリアクセスモードとなる。その際のＴＥＳＴ０信号はＬレベルとなり同時にＭＥＭ_ＥＮＢ信号をＨレベルとしメモリアクセスモードとする。 The logic circuit 7 includes a decoder 8, a counter 9, a mode determination latch circuit 10, a first AND circuit that generates a signal TEST0, a second AND circuit that generates a signal MEM_STB, and an OR circuit that generates a signal TEST4. Yes. The temperature compensation circuit may be an f0 adjustment circuit.
Based on the clock input from the CLK terminal, the counter 9 in the logic circuit 7 counts up, and the output from the counter 9 is converted by the decoder 8 to generate each test signal (TEST1, TEST2, TEST3, RESET). To do.
Based on the logic of the upper 2 bits of the clock input from the CLK terminal, the memory access mode (normal operation state) and the test mode are discriminated by the latch circuit 10, and the output signal TEST0 to the filter block 5 and the memory 6 are determined from the discrimination result. Output signal MEM_STB.
When the upper 2 bits are “11”, the test mode is set. At this time, the TEST0 signal becomes H level. When the upper 2 bits are “10”, the memory access mode is set. At this time, the TEST0 signal becomes L level, and at the same time, the MEM_ENB signal is set to H level to set the memory access mode.

ＴＥＳＴ１は、フィルタブロック５内のＮＭＯＳスイッチ１８を制御しＲＣフィルタ１５にＶＳＳレベルを入力する信号である。ＴＥＳＴ４は、フィルタブロック５内のＰＭＯＳスイッチ１７を制御し、ＲＣフィルタ１５にＶＤＤレベルを入力する為の信号である。ＴＥＳＴ２は発振動作を停止する為の制御信号であり、発振部２の発振インバータ２５に入力して制御する。ＴＥＳＴ４は、ＴＥＳＴ２およびＴＥＳＴ３がそれぞれＯＲ回路に入力して生成される。
ＲＣフィルタ１５は受動型であるが、能動型のフィルタを用いても良い。 TEST 1 is a signal for controlling the NMOS switch 18 in the filter block 5 and inputting the VSS level to the RC filter 15. TEST 4 is a signal for controlling the PMOS switch 17 in the filter block 5 and inputting the VDD level to the RC filter 15. TEST2 is a control signal for stopping the oscillation operation, and is input to the oscillation inverter 25 of the oscillation unit 2 and controlled. TEST4 is generated by inputting TEST2 and TEST3 to the OR circuit, respectively.
The RC filter 15 is a passive type, but an active type filter may be used.

図２に、ＲＣフィルタ１５が接続されているフィルタブロック５および発振部２からなる回路構成を示す。ＲＣフィルタ１５に入力される信号は、テストモード時はＶＤＤレベルまたはＶＳＳレベルの電圧であり、通常動作時は温度補償回路４から出力される電圧となっている。
このように、テストモード時は温度補償回路４と切り離しているので、温度補償回路４との干渉はない。
ロジック回路７で生成された信号ＴＥＳＴ０、ＴＥＳＴ１、ＴＥＳＴ４は、フィルタブロック５に入力され、ＴＥＳＴ２は発振部に入力される。 FIG. 2 shows a circuit configuration including the filter block 5 to which the RC filter 15 is connected and the oscillation unit 2. The signal input to the RC filter 15 is a voltage of VDD level or VSS level in the test mode, and is a voltage output from the temperature compensation circuit 4 in the normal operation.
Thus, since it is separated from the temperature compensation circuit 4 in the test mode, there is no interference with the temperature compensation circuit 4.
Signals TEST0, TEST1, and TEST4 generated by the logic circuit 7 are input to the filter block 5, and TEST2 is input to the oscillation unit.

ＲＣフィルタ１５の入力部にはフィルタ入力切替えスイッチ１６が設けられており、ＲＣフィルタ１５の出力はバッファ１９を経由し、出力信号ＶＣとして発振部２へ入力される。
発振部２へ入力されるＲＣフィルタ１５の出力信号ＶＣは抵抗２１、２２を経由し可変容量（バリキャップダイオード）へ制御電圧を印加し容量値を変化させて発振周波数を制御する。
フィルタ入力切替えスイッチ１６の制御はロジック回路７から出力されるＴＥＳＴ０で制御される。ＴＥＳＴ０がＨレベルの場合はスイッチのＡ側に接続され、テスト用信号の入力になり、ＴＥＳＴ０がＬレベルの場合はスイッチＢ側に接続され温度補償回路４からの出力信号が入力となる。 A filter input changeover switch 16 is provided at the input section of the RC filter 15, and the output of the RC filter 15 is input to the oscillation section 2 as an output signal VC via the buffer 19.
The output signal VC of the RC filter 15 input to the oscillating unit 2 applies a control voltage to the variable capacitor (varicap diode) via the resistors 21 and 22 and changes the capacitance value to control the oscillation frequency.
The filter input changeover switch 16 is controlled by TEST0 output from the logic circuit 7. When TEST0 is at the H level, it is connected to the A side of the switch and serves as a test signal input. When TEST0 is at the L level, it is connected to the switch B side and the output signal from the temperature compensation circuit 4 is input.

ＴＥＳＴ４は、ＰＭＯＳスイッチ１７の制御信号であり、インバータを介してゲートに入力される。ＴＥＳＴ４がＨレベルの場合にＰＭＯＳスイッチ１７がＯＮとなり、フィルタ入力切換えスイッチ１６のＡ側にＨレベルが入力される。ＴＥＳＴ４がＬレベルの場合はＰＭＯＳスイッチ１７がＯＦＦ状態となる。
ＴＥＳＴ１は、ＮＭＯＳスイッチ１８の制御信号であり、ゲートに入力される。ＴＥＳＴ１がＨレベルの場合にＮＭＯＳスイッチ１８がＯＮとなり、フィルタ入力切替えスイッチ１６のＡ側にＬレベルが入力される。ＴＥＳＴ１がＬレベルの場合はＮＭＯＳスイッチ１８がＯＦＦ状態となる。ＴＥＳＴ２は発振インバータ２５の制御信号であり、ＴＥＳＴ２がＨレベルの場合に発振停止状態となり、Ｌレベルの場合は通常動作状態となる。 TEST4 is a control signal for the PMOS switch 17, and is input to the gate via the inverter. When TEST4 is at the H level, the PMOS switch 17 is turned ON, and the H level is input to the A side of the filter input changeover switch 16. When TEST4 is at L level, the PMOS switch 17 is turned off.
TEST1 is a control signal for the NMOS switch 18, and is input to the gate. When TEST1 is at the H level, the NMOS switch 18 is turned ON, and the L level is input to the A side of the filter input changeover switch 16. When TEST1 is at L level, the NMOS switch 18 is turned off. TEST2 is a control signal for the oscillation inverter 25. When TEST2 is at the H level, the oscillation is stopped, and when it is at the L level, the normal operation state is established.

次に、各信号のタイミングチャートを図３に示す。
図１、図２、図３を参照してタイミングチャートを説明する。
始めに、クロックが入力され上位２ビットの論理が“１１”の場合、３ビット目のクロックの立ち上りのタイミングにてＴＥＳＴ０がＨレベルとなり、同時にＴＥＳＴ１もＨレベルとなる。ＴＥＳＴ０がＨレベルの場合、フィルタ切換えスイッチ１６がＡ側になりテスト信号入力状態となる。且つＴＥＳＴ１がＨレベルになるためＮＭＯＳスイッチ１８がＯＮし、ＲＣフィルタ１５の出力信号ＶＣはＶＳＳレベルとなる Next, a timing chart of each signal is shown in FIG.
The timing chart will be described with reference to FIG. 1, FIG. 2, and FIG.
First, when the clock is inputted and the logic of the upper 2 bits is “11”, TEST0 becomes H level at the rising timing of the clock of the third bit, and TEST1 also becomes H level at the same time. When TEST0 is at the H level, the filter changeover switch 16 is on the A side and the test signal is input. Since TEST1 becomes H level, the NMOS switch 18 is turned ON, and the output signal VC of the RC filter 15 becomes VSS level.

次に、４ビット目のクロックの立ち上りのタイミングにてＴＥＳＴ１はＬレベルとなり、ＴＥＳＴ２はＨレベルとなる。同時にＴＥＳＴ４もＨレベルとなる。
ＴＥＳＴ２がＨレベルの場合、発振インバータ２５が発振停止状態となり、発振が止まる。且つＴＥＳＴ４がＨレベルになるためＰＭＯＳスイッチ１７がＯＮしＲＣフィルタ１５の出力信号ＶＣはＨレベルとなる。
次に５ビット目のクロックの立ち上りにてＴＥＳＴ２はＬレベルとなり、ＴＥＳＴ３はＨレベルとなる。ＴＥＳＴ２がＬレベルに戻ることで発振停止状態から発振状態へ移行する。ＴＥＳＴ４はＯＲ回路の出力であり、ＯＲ回路の入力はＴＥＳＴ２とＴＥＳＴ３であるので、ＴＥＳＴ２がＬレベルになってもＴＥＳＴ３がＨレベルであるためＴＥＳＴ４はＨレベルを保持する。 Next, TEST1 becomes L level and TEST2 becomes H level at the rising timing of the fourth bit clock. At the same time, TEST4 goes high.
When TEST2 is at the H level, the oscillation inverter 25 is in the oscillation stop state, and the oscillation is stopped. Further, since TEST4 becomes H level, the PMOS switch 17 is turned ON and the output signal VC of the RC filter 15 becomes H level.
Next, at the rising edge of the clock of the fifth bit, TEST2 becomes L level and TEST3 becomes H level. When TEST2 returns to the L level, the oscillation stop state is changed to the oscillation state. Since TEST4 is an output of the OR circuit, and the inputs of the OR circuit are TEST2 and TEST3, TEST3 is at the H level even when TEST2 is at the L level, so TEST4 holds the H level.

次に、６ビット目のクロックの立ち上りのタイミングにてＴＥＳＴ０はＬレベルとなり、同時にＴＥＳＴ３、ＴＥＳＴ４もＬレベルとなるため通常動作状態になる。
ＴＥＳＴ０がＬレベルになる事でフィルタ切換えスイッチ１６はＢ側になり、ＲＣフィルタ１５の出力信号ＶＣは、温度補償回路４からの出力電圧となる。 Next, TEST0 becomes L level at the rising timing of the 6th bit clock, and TEST3 and TEST4 also become L level at the same time, so that a normal operation state is entered.
When TEST0 becomes L level, the filter changeover switch 16 becomes the B side, and the output signal VC of the RC filter 15 becomes the output voltage from the temperature compensation circuit 4.

図４に実施例１のフローチャートを示し、図６にＲＣフィルタの検査をする為のテスタとの接続及び測定ポイントを示す。
図４と図６を参照し検査手順について説明する。
始めにＣＬＫ端子からクロックが入力され上位２ビットの論理にてメモリアクセスモードとテストモードの判別が行なわれる。上位２ビットの論理が“１０”の場合は各テスト信号がＬレベルでありメモリアクセスモード（通常動作）となる。
上位２ビットの論理が“１１”の場合は３ビット目のクロックの立ち上りのタイミングにてＴＥＳＴ０がＨレベル、ＴＥＳＴ１がＨレベルとなり、テストモード状態、且つＲＣフィルタ１５の出力信号ＶＣがＬレベルとなる。 FIG. 4 shows a flowchart of the first embodiment, and FIG. 6 shows a connection with a tester for measuring the RC filter and measurement points.
The inspection procedure will be described with reference to FIGS.
First, a clock is input from the CLK terminal, and the memory access mode and the test mode are discriminated based on the upper 2 bits of logic. When the logic of the upper 2 bits is “10”, each test signal is at the L level and the memory access mode (normal operation) is set.
When the logic of the upper 2 bits is “11”, TEST0 becomes H level and TEST1 becomes H level at the rising timing of the clock of the third bit, the test mode state, and the output signal VC of the RC filter 15 becomes L level. Become.

次に、４ビット目のクロックの立ち上りのタイミングでＴＥＳＴ２とＴＥＳＴ４がＨレベルとなり発振停止状態且つＲＣフィルタ１５の出力信号ＶＣがＨレベルとなる。ＶＣがＬレベルからＨレベルに変化するタイミングはＲＣフィルタ１５を経由するためフィルタの時定数により４ビット目のクロックの立ち上りから前記フィルタの時定数分ディレイしたタイミングでＨレベルに移行する。ＲＣフィルタ１５の後段のバッファ１９とその出力の寄生容量による遅延時間はＲＣフィルタ１５の遅延時間に比べ十分小さいので無視できる。 Next, TEST2 and TEST4 become H level at the rise timing of the fourth bit clock, and the oscillation stop state and the output signal VC of the RC filter 15 become H level. Since the timing at which VC changes from the L level to the H level passes through the RC filter 15, it shifts to the H level at a timing delayed by the time constant of the filter from the rise of the clock of the fourth bit due to the filter time constant. The delay time due to the parasitic filter of the buffer 19 and the output after the RC filter 15 is sufficiently smaller than the delay time of the RC filter 15 and can be ignored.

４ビット目のクロックの立ち上りのタイミング以降は発振停止状態となっているのでＶＣの電圧値はＸＴＮ端子で確認することができる。上記状態を利用し、４ビット目のクロックの立ち上りタイミングでのＸＴＮ端子の電圧と一定期間後のＸＴＮ端子の電圧を判定することで前記フィルタの時定数を判定することができてＲＣフィルタの検査が可能となる。
次に５ビット目と６ビット目のクロックが入力され、テストモードが解除され通常動作状態となる。
テスタ（検査装置）との接続は電源配線（ＶＤＤ、ＶＳＳ）以外に、ＣＬＫ端子とＸＴＮ端子の２本の接続でＲＣフィルタの検査が可能である。 Since the oscillation is stopped after the rising edge of the clock of the fourth bit, the voltage value of VC can be confirmed at the XTN terminal. By using the above state, the time constant of the filter can be determined by determining the voltage of the XTN terminal at the rising timing of the clock of the fourth bit and the voltage of the XTN terminal after a certain period of time, thereby checking the RC filter Is possible.
Next, the clocks of the 5th and 6th bits are input, the test mode is canceled and the normal operation state is entered.
As for the connection with the tester (inspection apparatus), the RC filter can be inspected by two connections of the CLK terminal and the XTN terminal in addition to the power supply wiring (VDD, VSS).

図５に実施例２のフローチャートを示し、図７に可変容量の最大／最小容量値の検査を行なう場合の接続図及び測定ポイントを示す。
図５と図７を参照し実施例２の検査手順について説明する。
始めにＣＬＫ端子からクロックが入力され上位２ビットの論理にてメモリアクセスモードとテストモードの判別が行なわれる。上位２ビットの論理が“１０”の場合は各テスト信号がＬレベルでありメモリアクセスモード（通常動作）となる。上位２ビット論理が“１１”の場合は３ビット目のクロックの立ち上りのタイミングにてＴＥＳＴ０がＨレベル、ＴＥＳＴ１がＨレベルとなり、テストモード状態、且つＲＣフィルタ１５の出力信号ＶＣがＶＳＳレベルとなる。ＲＣフィルタ１５の出力信号ＶＣがＶＳＳレベルのため可変容量２３、２４にはＶＳＳレベルが印加されており、可変容量２３、２４の容量値が最大値となっている。且つ発振状態である為、ＯＵＴ端子には最大容量値に応じた周波数が出力されている。上記状態にて周波数を測定する事で可変容量の最大容量値を検査する事が可能である。 FIG. 5 shows a flowchart of the second embodiment, and FIG. 7 shows a connection diagram and measurement points when the maximum / minimum capacity value of the variable capacity is inspected.
The inspection procedure of the second embodiment will be described with reference to FIGS.
First, a clock is input from the CLK terminal, and the memory access mode and the test mode are discriminated based on the upper 2 bits of logic. When the logic of the upper 2 bits is “10”, each test signal is at the L level and the memory access mode (normal operation) is set. When the upper 2-bit logic is “11”, TEST0 becomes H level and TEST1 becomes H level at the rising timing of the clock of the third bit, the test mode state, and the output signal VC of the RC filter 15 becomes VSS level. . Since the output signal VC of the RC filter 15 is at the VSS level, the VSS level is applied to the variable capacitors 23 and 24, and the capacitance values of the variable capacitors 23 and 24 are the maximum value. In addition, since it is in an oscillation state, a frequency corresponding to the maximum capacitance value is output to the OUT terminal. It is possible to inspect the maximum capacity value of the variable capacity by measuring the frequency in the above state.

次に４ビット目の立ち上りのタイミングにてＲＣフィルタ１５の出力信号ＶＣはＶＤＤレベルとなる。次に５ビット目の立ち上がりのタイミングにてＶＣがＶＤＤレベル且つ発振状態となる。可変容量２３、２４にはＶＤＤレベルが印加されており、可変容量２３、２４の容量値が最小値となっている。且つ発振状態である為、ＯＵＴ端子には最小容量値に応じた周波数が出力されている。
上記状態にて周波数を測定する事で可変容量の最小容量値を検査する事が可能である。
テスタ（検査装置）との接続は電源配線（ＶＤＤ、ＶＳＳ）以外に、ＣＬＫ端子とＯＵＴ端子の２本を接続する事で可変容量の最小容量値と最大容量値の検査が可能である。 Next, the output signal VC of the RC filter 15 becomes the VDD level at the rising timing of the fourth bit. Next, VC becomes the VDD level and oscillates at the rise timing of the fifth bit. The VDD level is applied to the variable capacitors 23 and 24, and the capacitance values of the variable capacitors 23 and 24 are minimum values. In addition, since it is in an oscillation state, a frequency corresponding to the minimum capacitance value is output to the OUT terminal.
By measuring the frequency in the above state, it is possible to inspect the minimum capacity value of the variable capacity.
Connection to the tester (inspection device) can be performed by inspecting the minimum capacitance value and the maximum capacitance value of the variable capacitance by connecting the CLK terminal and the OUT terminal in addition to the power supply wiring (VDD, VSS).

１・・・発振回路
２・・・発振部
３・・・出力回路
４・・・温度補償回路
５・・・フィルタブロック
６・・・メモリ
７・・・ロジック回路
８・・・デコーダ
９・・・カウンタ
１０・・モード判別用ラッチ回路
１１・・水晶振動子
１５・・ＲＣフィルタ
１６・・フィルタ入力切替えスイッチ
１７・・ＰＭＯＳスイッチ
１８・・ＮＭＯＳスイッチ
１９・・バッファ
２０・・テスト信号入力用スイッチ
２１、２２・・抵抗
２３、２４・・可変容量（バリキャップダイオード）
２５・・発振インバータ DESCRIPTION OF SYMBOLS 1 ... Oscillator 2 ... Oscillator 3 ... Output circuit 4 ... Temperature compensation circuit 5 ... Filter block 6 ... Memory 7 ... Logic circuit 8 ... Decoder 9 ...・ Counter 10 ・ ・ Latch circuit 11 for mode discrimination ・ ・ Crystal oscillator 15 ・ RC filter 16 ・ ・ Filter input changeover switch 17 ・ ・ PMOS switch 18 ・ ・ NMOS switch 19 ・ ・ Buffer 20 ・ ・ Switch for test signal input 21, 22 ... Resistance 23, 24 ... Variable capacitance (varicap diode)
25..Oscillation inverter

Claims (4)

発振部と、前記発振部に周波数制御用の制御電圧を与える制御電圧生成回路と、前記発振部と前記制御電圧生成回路との間に接続され前記制御電圧に重畳されているノイズを除去するローパスフィルタと、テストモード時に前記ローパスフィルタの入力部にＶＤＤレベルの入力信号又はＶＳＳレベルの入力信号を入力できるスイッチとを具備したことを特徴とする発振回路。 An oscillating unit, a control voltage generating circuit for applying a control voltage for frequency control to the oscillating unit, and a low pass connected between the oscillating unit and the control voltage generating circuit to remove noise superimposed on the control voltage An oscillation circuit comprising: a filter; and a switch capable of inputting a VDD level input signal or a VSS level input signal to an input portion of the low-pass filter in a test mode. 前記制御電圧生成回路は、温度補償回路又はｆ０調整回路であることを特徴とする請求項１に記載の発振回路。 The oscillation circuit according to claim 1, wherein the control voltage generation circuit is a temperature compensation circuit or an f0 adjustment circuit. 前記フィルタに入力される信号は、テストモード時は、前記ＶＤＤレベルおよびＶＳＳレベルの信号であり、通常動作時は、前記制御電圧生成回路の出力電圧であることを特徴とする請求項１又は請求項２に記載の発振回路。 2. The signal input to the filter is a signal of the VDD level and the VSS level in a test mode, and is an output voltage of the control voltage generation circuit in a normal operation. Item 3. The oscillation circuit according to Item 2. バリキャップダイオードを有する発振部を用いた場合において、前記テストモード時に、当該バリキャップダイオードの検査を行うことを特徴とする請求項１乃至請求項３のいずれか１項記載の発振回路。


4. The oscillation circuit according to claim 1, wherein when the oscillation unit having a varicap diode is used, the varicap diode is inspected in the test mode. 5.


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