JP4979003B2 - CDR circuit - Google Patents
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Description
本発明は、波形の乱れた入力データからクロックを再生して、そのクロックにより入力データを識別し再生するCDR(クロック・データ・リカバリ)回路に関するものであり、特に、再生データのジッタ特性を表示し、あるいは回路内部で使用することにより、CDR特性を簡易に選別、調整可能としたCDR回路に関するものである。 The present invention relates to a CDR (clock data recovery) circuit that regenerates a clock from input data with a disturbed waveform, identifies the input data based on the clock, and reproduces the jitter characteristics of the reproduced data. Alternatively, the present invention relates to a CDR circuit in which CDR characteristics can be easily selected and adjusted by using the circuit inside.
図5に従来のCDR回路を示す(例えば、非特許文献1参照)。従来のクロック・データ再生方式は、クロック再生部10とデータ再生部20からなる。クロック再生部10は、伝送されてきたデータDinを入力し、その位相と周波数を検出して、内部のPLL回路を構成する発振回路で発生するクロックを同期させ、再生クロックCLK1として出力する。データ再生部20は、フリップフロップで構成され、再生クロックCLK1で入力データDinを保持し、波形整形して、Q端子から再生データDoutとして出力する。
FIG. 5 shows a conventional CDR circuit (see, for example, Non-Patent Document 1). The conventional clock / data recovery system includes a
伝送されてきた入力データDinは、時間方向の揺れ(ジッタ)を含む。クロック再生部10は、低周波のジッタに対しては、位相検出が応答するように設計されるため、再生クロックCLK1が入力データDinの低周波ジッタに追随する。このため、入力データDinが低周波ジッタを含んでいても、入力データDinの時間中心に再生クロックCLK1のトリガが入り、データ再生部20で安定して入力データDinを取り込むことができる。
The transmitted input data Din includes time-direction fluctuation (jitter). Since the
一方、高周波のジッタに対しては、クロック再生部10は、位相検出が応答しないように設計されており、再生クロックCLK1は入力データDinの高周波ジッタに追随しない。よって、入力データDinが、(1周期以上の高周波ジッタを含んでいるとデータ再生部20は誤ったデータを取り込むが)1周期未満の高周波ジッタを含んでいても、再生クロックCLK1には重畳されないため、データ再生部20の出力である再生データDoutから、高周波ジッタを取り除くことができる。このように、従来のCDR回路は、高周波ジッタを低減し、次段の回路で受信しやすい再生クロックCLK1と再生データDoutを出力する。
CDR回路は、入力データDinに含まれる高周波ジッタを、再生データDoutにおいていかに除去しているかが、その性能の主要な部分を占める。ところが、LSI化されたCDR回路は、回路内で発生するジッタ量や除去するジッタ量を決めるクロック再生部10内のクロック発振回路やフィードバック回路の特性が、それら各回路を構成するトランジスタや、抵抗、容量の製造バラツキに大きく影響を受ける。
The CDR circuit occupies a major part of the performance of how the high-frequency jitter contained in the input data Din is removed in the reproduction data Dout. However, in the CDR circuit that is made into LSI, the characteristics of the clock oscillation circuit and the feedback circuit in the
このため、従来のCDR回路では、ジッタ量を性能保証するためには、再生データDoutをオシロスコープ等で波形モニタして、評価・選別しなければならず、高価な高周波パターン発生器や高周波信号をモニタ可能なオシロスコープを用意する必要があった。また、評価・選別にあたっては、人手も必要になり、性能保証した製品の出荷には多くのコストを要する課題があった。 For this reason, in the conventional CDR circuit, in order to guarantee the performance of the jitter amount, the reproduction data Dout must be monitored and evaluated with an oscilloscope or the like, and an expensive high-frequency pattern generator or high-frequency signal can be used. It was necessary to prepare an oscilloscope that can be monitored. In addition, in the evaluation and selection, human labor is required, and there is a problem that a lot of cost is required for the shipment of a product whose performance is guaranteed.
本発明の目的は、再生データに含まれるジッタ量を簡易且つ正確にモニタ可能にし、さらにジッタ量を低減可能にしたCDR回路を提供することである。 An object of the present invention is to provide a CDR circuit that makes it possible to easily and accurately monitor the amount of jitter contained in reproduced data and further reduce the amount of jitter.
上記目的を達成するために、請求項1にかかる発明のCDR回路は、入力データを入力して第1再生クロックを出力する第1クロック再生部と、前記入力データと前記第1再生クロックを入力して再生データを出力するデータ再生部と、前記再生データを入力して第2再生クロックを出力する第2クロック再生部と、前記第2再生クロックを入力してジッタ量を検出するジッタ検出部とを備え、前記第2クロック再生部のジッタ周波数透過帯域を、前記第1クロック再生部のジッタ周波数透過帯域よりも広くしたことを特徴とする。
請求項2にかかる発明のCDR回路は、入力データを入力して第1再生クロックを出力する第1クロック再生部と、前記入力データと前記第1再生クロックを入力して再生データを出力するデータ再生部と、前記再生データを入力して第2再生クロックを出力する第2クロック再生部と、該第2再生クロックを入力してジッタ量を検出するジッタ検出部とを備え、前記第2クロック再生部のジッタ周波数透過帯域を、前記第1クロック再生部のジッタ周波数透過帯域よりも広くし、前記ジッタ検出部から出力する前記ジッタ量を示す信号を前記第1クロック再生部にフィードバックし前記第1再生クロックのジッタ量を調節することを特徴とす。
請求項3にかかる発明は、請求項1又は2に記載のCDR回路において、前記ジッタ検出部は、前記第2再生クロックの遷移エッジを検出するゲーティング回路と、該ゲーティング回路の出力により容量が充放電される積分回路と、該積分回路の充放電電圧からジッタ量を算出するジッタ算出回路とを備えることを特徴とする。
To achieve the above object, a CDR circuit according to a first aspect of the present invention includes a first clock recovery unit that inputs input data and outputs a first recovered clock, and inputs the input data and the first recovered clock. A data reproduction unit for outputting reproduction data, a second clock reproduction unit for inputting the reproduction data and outputting a second reproduction clock, and a jitter detection unit for detecting the jitter amount by inputting the second reproduction clock The jitter frequency transmission band of the second clock recovery unit is wider than the jitter frequency transmission band of the first clock recovery unit .
A CDR circuit according to a second aspect of the present invention includes a first clock recovery unit that inputs input data and outputs a first recovered clock, and data that inputs the input data and the first recovered clock and outputs recovered data comprising a reproducing unit, and a second clock reproducing section for outputting a second reproduced clock by inputting the reproduced data, and a jitter detection unit for detecting a jitter amount by entering the second recovered clock, the second clock The jitter frequency transmission band of the reproduction unit is made wider than the jitter frequency transmission band of the first clock reproduction unit, and a signal indicating the jitter amount output from the jitter detection unit is fed back to the first clock reproduction unit and the first clock reproduction unit is fed back. It is characterized in that the jitter amount of one reproduction clock is adjusted.
According to a third aspect of the present invention, in the CDR circuit according to the first or second aspect, the jitter detector includes a gating circuit that detects a transition edge of the second reproduction clock, and a capacitance based on an output of the gating circuit. And a jitter calculating circuit for calculating a jitter amount from the charging / discharging voltage of the integrating circuit .
本発明によれば、再生データの低周波および高周波のジッタ量を得ることができるので、それをジッタ表示出力として簡易なモニタが可能となる。再生クロックのジッタモニタ方法はこれまでにも存在したが、CDR回路の特性を決定する再生データのジッタ量が正確にモニタ可能となる。このことにより、これまで検査・選別に多くのコストを要したCDR回路を、LSIテスタ等を用いて、簡易に短時間に人手を介さずに、低コストに検査・選別することが可能となる。
また、得られたジッタ量を第1クロック再生部にフィードバックさせることにより、本CDR回路を構成するデバイスのバラツキがある場合でも、本CDR回路個々について、別々に、再生データのジッタ量を低減する方向に第1クロック再生部を制御することが可能となり、CDR回路のジッタ特性における選別において、歩留りを高める効果を生む。
According to the present invention, it is possible to obtain low-frequency and high-frequency jitter amounts of reproduced data, so that it can be easily monitored as a jitter display output. Although there has been a reproduction clock jitter monitoring method so far, it becomes possible to accurately monitor the jitter amount of the reproduction data that determines the characteristics of the CDR circuit. This makes it possible to inspect and select CDR circuits, which have conventionally required a lot of cost for inspection and sorting, at low cost by using an LSI tester and the like, without requiring human intervention. .
Further, by feeding back the obtained jitter amount to the first clock recovery unit, even when there is a variation in devices constituting the CDR circuit, the jitter amount of the reproduction data is reduced separately for each CDR circuit. It becomes possible to control the first clock recovery unit in the direction, and the effect of increasing the yield is obtained in the selection in the jitter characteristic of the CDR circuit.
<第1実施例>
図1は本発明の第1実施例のCDR回路の構成を示すブロック図である。クロック再生部10およびデータ再生部20は図5で説明した従来と同じ回路であるが、クロック再生回路10を以下では第1クロック再生回路とよぶ。30は第2クロック再生部、40は第1ゲーティング回路、50は積分回路、60はジッタ算出回路であり、これらでジッタ検出部が構成される。
<First embodiment>
FIG. 1 is a block diagram showing the configuration of the CDR circuit of the first embodiment of the present invention. The
第2クロック再生部30は、データ再生部20から出力する再生データDoutを入力して、第2再生クロックCLK2を出力するが、その内部の位相同期手段が、第1クロック再生部10で応答可能な周波数以上の高周波までジッタに応答可能な位相同期回路を具備する。つまり、第2クロック再生部30のジッタ周波数透過帯域は、第1クロック再生部10のジッタ周波数透過帯域よりも広い。
The second
第1ゲーティング回路40は、バッファ41、遅延回路42、およびNAND回路43からなり、第2再生クロックCLK2のエッジを検出し、遅延回路42の遅延時間であるデータ周期Tの1/2のパルス幅のパルスP1を出力する。
The
積分回路50は、スイッチ51、電流2Iの電流源52、電流Iの電流源53、および容量値Cの容量54からなり、第1ゲーティング回路40のNAND回路43の出力パルスP1がハイレベルのときスイッチ51がオンして容量Cに電流Iを充電させ、ローレベルのときスイッチ51がオフして容量Cの電荷を電流Iで放電する。
The
ジッタ算出回路60は、積分回路50の積分出力Voを入力して、ジッタ量を電圧値で出力し、これが表示用の出力となる。
The
図2を用いて、第1実施例のCDR回路の動作を説明する。伝送されてきた入力データDinは、時間方向の揺れ(ジッタ)を含む。図2では、各部のデータをデータ周期Tごとに折り返し表示したアイパターンの形式で書いている。入力データDinは、中心部分の白丸内以外は、時間方向のジッタと、信号のハイレベルとローレベルの揺れによりエラーフリーにならない領域である。第1クロック再生部10は、入力データDinの平均的な遷移エッジ(図中の白線で表示)に内部発振クロックCLK1の位相を合わせる。この時、低周波のジッタに対しては、位相検出が応答するように設計されているが、高周波のジッタに対しては、位相検出が応答しないように設計されている。第1再生クロックCLK1は、入力データDinの高周波ジッタを除いた形で生成される。データ再生部20はこの第1再生クロックCLK1でトリガされて入力データDinを取り込み、Q端子から再生データDoutを出力する。これにより、再生データDoutは、入力データDinの高周波ジッタを取り除いた信号として出力される。
The operation of the CDR circuit of the first embodiment will be described with reference to FIG. The transmitted input data Din includes time-direction fluctuation (jitter). In FIG. 2, the data of each part is written in the form of an eye pattern that is displayed in a folded manner every data period T. The input data Din is an area that does not become error-free due to jitter in the time direction and high-level and low-level fluctuations of the signal, except in the white circle at the center. The first
しかし、第1再生クロックCLK1は、入力データDinの低周波ジッタと第1クロック再生部10の中のクロック発振回路の低周波ジッタおよび高周波ジッタを含んでいる。加えて、データ再生部20は、そのデータ再生部20自身の応答特性や電源ノイズの影響による低周波ジッタおよび高周波ジッタを含む。データ再生部20が、出力ドライバを含む場合には、その出力ドライバの低周波ジッタおよび高周波ジッタも加えられて、これら全てのジッタが再生データDoutに現れる。
However, the first reproduction clock CLK1 includes low frequency jitter of the input data Din and low frequency jitter and high frequency jitter of the clock oscillation circuit in the first
図2では、再生データジッタ量をtと表している。第2クロック再生部30は、再生データDoutの位相の変化を高い周波数まで検出する。検出した位相変化は、第2クロック再生部30の中の発振回路で発生したクロックの位相変化として重畳される。第2クロック再生部30の出力である第2再生クロックCLK2にはジッタが現れ、その値は再生データジッタ量tに近い値となる。これは第2クロック再生部30の応答が、高周波ジッタに追随するためである。これと対照的に、第1クロック再生部10の出力である第1再生クロックCLK1は、再生データDoutより少ないジッタしか含まないため、再生データDoutのジッタ評価として適当ではない。
In FIG. 2, the reproduction data jitter amount is represented by t. The second
第1ゲーテイング回路40、積分回路50、ジッタ算出回路60からなるジッタ検出部は、ジッタを含んだ第2再生クロックCLK2のジッタ量を、電圧で表示する部分である。第1ゲーテイング回路40は、第2再生クロックCLK2の立ち上りエッジを起点として、一定の時間幅を持つパルスに変換する。図2では、その時間幅をクロック周期Tの2分の1である例を示している。第2クロック再生部30の応答特性はジッタの周波数に対して十分高速であるため、再生データDoutのジッタ量(全振れ幅t)は、第2再生クロックCLK2のジッタとして現れる。このジッタ量tは、クロックCLK2の隣り合う立ち上り点の時間間隔が、クロックの周期Tに対して「T+Δt」になって現れる(図2は、Δtがt/2の場合)。したがって、第1ゲーテイング回路40の出力パルスP1のパルス立ち下がりから、次のパルスの立ち上りまでの時間は、「T/2+Δt」となる。
The jitter detection unit including the
このパルスP1が積分回路50に入力すると、パルスP1がハイレベルの時間はスイッチ51がオンして、電流(2I−I=I)が容量Cに流れ込み、積分回路50の出力電位Voは
I×(T/2)×(1/C)
だけ上昇する。また、パルスP1がロウレベルの時間は、スイッチ51がオフして、電流Iが容量Cから流れ出し、積分回路50の出力電位Voは
I×(T/2+Δt)×(1/C)
だけ下降する。
When this pulse P1 is input to the integrating
Only rise. Further, when the pulse P1 is at the low level, the
Only descend.
よって、この1周期後の出力電位は、
Vo(T)=−(1/C)×I×Δt (1)
のように、Δtで表現できる。この1周期の後、第1ゲーテイング回路40出力のパルスP1の立ち下がりから、次のパルスの立ち上りまでの時間が「T/2+t/2」になるまで積分回路50の出力電位Voの最下点は下降を続け、最下点であるVominを示す。
Vomin=−(1/C)×I×(t/2) (2)
Therefore, the output potential after one cycle is
Vo (T) = − (1 / C) × I × Δt (1)
As shown, Δt can be expressed. After this one cycle, the bottom of the output potential Vo of the integrating
Vomin = − (1 / C) × I × (t / 2) (2)
ジッタ算出回路60は、(2)式で表されるピーク電圧Vominを検出して、積分回路50内で使用している容量値Cと電流値Iの値よりtの値を算出し、表示する。ピーク電圧Vominの検出には、平均値Vo1からの電圧差を増幅し、ピーク検出回路等を用いて出力のピーク電圧Vominを保持する。また、保持した電圧Vominは、アナログ電圧で表示するだけでなく、アナログ/デジタル(A/D)変換回路を用いてデジタル値で表示することも可能である。
The
第1実施例に使用する第2クロック再生部30の回路例を図3に示した。第2クロック再生部30は、バッファ回路311、遅延回路312、NAND回路313からなる第2ゲーティング回路31と、インバータ321,322、NAND回路323からなるゲーテッドVCO32で構成される。
A circuit example of the second
第2ゲーティング回路31は、入力する再生データDoutの立ち上がりエッジで、遅延回路312の遅延時間幅だけのパルスP2を生成する。このパルスP2をエッジパルスと呼ぶ。第2ゲーティング回路31を構成する入力バッファ回路311やNAND回路313の周波数特性が再生データDoutを扱える程度であれば、エッジパルスP2の立ち上がり時間位置は、再生データDoutのジッタに十分追随して変化する。
The
エッジパルスP2は、ゲーテッドVCO32を構成するNAND回路323の一方の入力端子に入力する。ゲーテッドVCO32は、再生データDoutの周波数近傍で発振し第2再生クロックCLK2を出力している。そこに、エッジパルスP2が入力すると、NAND論理により、出力再生クロックCLK2のエッジ位置がエッジパルスP2の時間位置に変化して、再生データDoutに対して、周波数だけで位相同期がかかる。
The edge pulse P2 is input to one input terminal of the
この時、ゲーテッドVCO32を構成する回路は、出力するクロックCLK2の周波数を伝播可能な帯域を持っているため、エッジパルスP2の時間位置が第2再生クロックCLK2の周波数と同じ程度の周波数で変化しても、出力する第2再生クロックCLK2の位相は、それに追随して変化する。すなわち、再生データDoutのジッタは、第2クロック再生部30の出力である第2再生クロックCLK2のジッタとして反映される。よって、本発明第1実施例の動作が実現される。
At this time, since the circuit constituting the
以上のように、第1実施例によれば、CDR回路の再生データの低周波および高周波ジッタを表示出力する簡易なモニタが可能となる。再生データのジッタモニタ方法はこれまでにも存在したが、CDR回路の特性を決定する再生データのジッタが正確にモニタ可能となる。このことにより、これまで検査・選別に多くのコストを要したCDR回路を、LSIテスタ等を用いて、簡易に短時間に人手を介さずに、低コストに検査・選別することが可能となる。 As described above, according to the first embodiment, it is possible to perform simple monitoring for displaying and outputting low frequency and high frequency jitter of reproduction data of the CDR circuit. Although there has been a reproduction data jitter monitoring method, the jitter of the reproduction data that determines the characteristics of the CDR circuit can be accurately monitored. This makes it possible to inspect and select CDR circuits, which have conventionally required a lot of cost for inspection and sorting, at low cost by using an LSI tester and the like, without requiring human intervention. .
<第2実施例>
図4は本発明の第2実施例のCDR回路の構成を示すブロック図である。第2実施例が第1実施例と異なる点は、ジッタ算出回路60の出力であるジッタ表示出力を、第1クロック再生部10Aにフィードバックすることである。第1クロック再生部10Aは、第1実施例に示した第1クロック再生部10をベースとして、ジッタ制御端子を付加したものである。
<Second embodiment>
FIG. 4 is a block diagram showing the configuration of the CDR circuit of the second embodiment of the present invention. The second embodiment differs from the first embodiment in that a jitter display output, which is an output of the
この第1クロック再生部10Aとしては、例えば、前記非特許文献1のp.234、Figure 9.49に示されるCDRアーキテクチャが適用できる。このCDRアーキテクチャでは、出力クロックのジッタは、再生クロックを生成するPLL回路を構成するチャージポンプ回路(CP)と電圧制御発信回路(VCO)のゲインに依存する。
As the first
そこで、本実施例では、ジッタ算出回路60から出力するジッタ表示出力の電位を用いて、第1クロック再生部10Aを構成するPLL回路のチャージポンプ回路(CP)のゲインを増減するチャージポンプ電流を変化させることで、ジッタ量を外部からの調整なく低減させることが可能となる。その他、電圧制御発振回路(VCO)のゲインを変更させるように、ジッタ表示出力の電位を用いることも可能である。当業者であれば、CDRアーキテクチャのジッタ量を低減するために調整を可能とする付加回路は、容易に追加できるので、詳しい説明は省略する。
Therefore, in this embodiment, the charge pump current that increases or decreases the gain of the charge pump circuit (CP) of the PLL circuit that constitutes the first
第2実施例によれば、得られたジッタ表示出力を第1クロック再生部10Aにフィードバックさせるので、CDR回路を構成するデバイスにバラツキがある場合でも、CDR回路個々について、別々に、再生データのジッタを低減する方向に第1クロック再生部10Aを制御することが可能となり、CDR回路のジッタ特性における選別において、歩留りを高める効果を生む。
According to the second embodiment, the obtained jitter display output is fed back to the first
10,10A:第1クロック再生部
20:データ再生部
30:第2クロック再生部、31:第2ゲーティング回路、311:バッファ回路、312:遅延回路、313:NAND回路、32:ゲーテッドVCO、321,322:インバータ、323:NAND回路
40:第1ゲーティング回路、41:バッファ回路、42:遅延回路、43:NAND回路
50:積分回路、51:スイッチ、52,53:電流源、54:容量
60:ジッタ算出回路
10, 10A: first clock recovery unit 20: data recovery unit 30: second clock recovery unit, 31: second gating circuit, 311: buffer circuit, 312: delay circuit, 313: NAND circuit, 32: gated VCO, 321, 322: Inverter, 323: NAND circuit 40: First gating circuit, 41: Buffer circuit, 42: Delay circuit, 43: NAND circuit 50: Integration circuit, 51: Switch, 52, 53: Current source, 54: Capacity 60: Jitter calculation circuit
Claims (3)
前記ジッタ検出部は、前記第2再生クロックの遷移エッジを検出するゲーティング回路と、該ゲーティング回路の出力により容量が充放電される積分回路と、該積分回路の充放電電圧からジッタ量を算出するジッタ算出回路とを備えることを特徴とするCDR回路。 The CDR circuit according to claim 1 or 2,
The jitter detector includes a gating circuit that detects a transition edge of the second recovered clock, an integration circuit that charges and discharges a capacity by an output of the gating circuit, and a jitter amount based on a charge and discharge voltage of the integration circuit. A CDR circuit comprising: a jitter calculating circuit for calculating .
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