JP4979003B2

JP4979003B2 - CDR circuit

Info

Publication number: JP4979003B2
Application number: JP2007101368A
Authority: JP
Inventors: 祐輔大友; 智明川村; 桂路岸根
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2007-04-09
Filing date: 2007-04-09
Publication date: 2012-07-18
Anticipated expiration: 2027-04-09
Also published as: JP2008259089A

Description

本発明は、波形の乱れた入力データからクロックを再生して、そのクロックにより入力データを識別し再生するＣＤＲ（クロック・データ・リカバリ）回路に関するものであり、特に、再生データのジッタ特性を表示し、あるいは回路内部で使用することにより、ＣＤＲ特性を簡易に選別、調整可能としたＣＤＲ回路に関するものである。 The present invention relates to a CDR (clock data recovery) circuit that regenerates a clock from input data with a disturbed waveform, identifies the input data based on the clock, and reproduces the jitter characteristics of the reproduced data. Alternatively, the present invention relates to a CDR circuit in which CDR characteristics can be easily selected and adjusted by using the circuit inside.

図５に従来のＣＤＲ回路を示す（例えば、非特許文献１参照）。従来のクロック・データ再生方式は、クロック再生部１０とデータ再生部２０からなる。クロック再生部１０は、伝送されてきたデータＤｉｎを入力し、その位相と周波数を検出して、内部のＰＬＬ回路を構成する発振回路で発生するクロックを同期させ、再生クロックＣＬＫ１として出力する。データ再生部２０は、フリップフロップで構成され、再生クロックＣＬＫ１で入力データＤｉｎを保持し、波形整形して、Ｑ端子から再生データＤｏｕｔとして出力する。 FIG. 5 shows a conventional CDR circuit (see, for example, Non-Patent Document 1). The conventional clock / data recovery system includes a clock recovery unit 10 and a data recovery unit 20. The clock recovery unit 10 receives the transmitted data Din, detects its phase and frequency, synchronizes the clock generated by the oscillation circuit constituting the internal PLL circuit, and outputs it as the recovered clock CLK1. The data reproducing unit 20 is constituted by a flip-flop, holds the input data Din with the reproduction clock CLK1, shapes the waveform, and outputs it as reproduction data Dout from the Q terminal.

伝送されてきた入力データＤｉｎは、時間方向の揺れ（ジッタ）を含む。クロック再生部１０は、低周波のジッタに対しては、位相検出が応答するように設計されるため、再生クロックＣＬＫ１が入力データＤｉｎの低周波ジッタに追随する。このため、入力データＤｉｎが低周波ジッタを含んでいても、入力データＤｉｎの時間中心に再生クロックＣＬＫ１のトリガが入り、データ再生部２０で安定して入力データＤｉｎを取り込むことができる。 The transmitted input data Din includes time-direction fluctuation (jitter). Since the clock recovery unit 10 is designed so that phase detection responds to low-frequency jitter, the recovered clock CLK1 follows the low-frequency jitter of the input data Din. For this reason, even if the input data Din includes low-frequency jitter, the reproduction clock CLK1 is triggered at the time center of the input data Din, and the data reproduction unit 20 can stably capture the input data Din.

一方、高周波のジッタに対しては、クロック再生部１０は、位相検出が応答しないように設計されており、再生クロックＣＬＫ１は入力データＤｉｎの高周波ジッタに追随しない。よって、入力データＤｉｎが、（１周期以上の高周波ジッタを含んでいるとデータ再生部２０は誤ったデータを取り込むが）１周期未満の高周波ジッタを含んでいても、再生クロックＣＬＫ１には重畳されないため、データ再生部２０の出力である再生データＤｏｕｔから、高周波ジッタを取り除くことができる。このように、従来のＣＤＲ回路は、高周波ジッタを低減し、次段の回路で受信しやすい再生クロックＣＬＫ１と再生データＤｏｕｔを出力する。
Behzad Razavi"Design of Integrated Circuits for Optical Communications",McGraw-Hill 2003,Chapter 9,pp.288-332。 On the other hand, the clock recovery unit 10 is designed so that the phase detection does not respond to high frequency jitter, and the recovered clock CLK1 does not follow the high frequency jitter of the input data Din. Therefore, even if the input data Din includes high frequency jitter of less than one period (although the data reproduction unit 20 takes in erroneous data if it includes one or more periods of high frequency jitter), it is not superimposed on the reproduction clock CLK1. Therefore, high frequency jitter can be removed from the reproduction data Dout that is the output of the data reproduction unit 20. As described above, the conventional CDR circuit reduces the high-frequency jitter and outputs the reproduction clock CLK1 and the reproduction data Dout that can be easily received by the next-stage circuit.
Behzad Razavi “Design of Integrated Circuits for Optical Communications”, McGraw-Hill 2003, Chapter 9, pp.288-332.

ＣＤＲ回路は、入力データＤｉｎに含まれる高周波ジッタを、再生データＤｏｕｔにおいていかに除去しているかが、その性能の主要な部分を占める。ところが、ＬＳＩ化されたＣＤＲ回路は、回路内で発生するジッタ量や除去するジッタ量を決めるクロック再生部１０内のクロック発振回路やフィードバック回路の特性が、それら各回路を構成するトランジスタや、抵抗、容量の製造バラツキに大きく影響を受ける。 The CDR circuit occupies a major part of the performance of how the high-frequency jitter contained in the input data Din is removed in the reproduction data Dout. However, in the CDR circuit that is made into LSI, the characteristics of the clock oscillation circuit and the feedback circuit in the clock recovery unit 10 that determine the amount of jitter generated in the circuit and the amount of jitter to be removed are different from each other in the transistors and resistors It is greatly affected by manufacturing variations in capacity.

このため、従来のＣＤＲ回路では、ジッタ量を性能保証するためには、再生データＤｏｕｔをオシロスコープ等で波形モニタして、評価・選別しなければならず、高価な高周波パターン発生器や高周波信号をモニタ可能なオシロスコープを用意する必要があった。また、評価・選別にあたっては、人手も必要になり、性能保証した製品の出荷には多くのコストを要する課題があった。 For this reason, in the conventional CDR circuit, in order to guarantee the performance of the jitter amount, the reproduction data Dout must be monitored and evaluated with an oscilloscope or the like, and an expensive high-frequency pattern generator or high-frequency signal can be used. It was necessary to prepare an oscilloscope that can be monitored. In addition, in the evaluation and selection, human labor is required, and there is a problem that a lot of cost is required for the shipment of a product whose performance is guaranteed.

本発明の目的は、再生データに含まれるジッタ量を簡易且つ正確にモニタ可能にし、さらにジッタ量を低減可能にしたＣＤＲ回路を提供することである。 An object of the present invention is to provide a CDR circuit that makes it possible to easily and accurately monitor the amount of jitter contained in reproduced data and further reduce the amount of jitter.

上記目的を達成するために、請求項１にかかる発明のＣＤＲ回路は、入力データを入力して第１再生クロックを出力する第１クロック再生部と、前記入力データと前記第１再生クロックを入力して再生データを出力するデータ再生部と、前記再生データを入力して第２再生クロックを出力する第２クロック再生部と、前記第２再生クロックを入力してジッタ量を検出するジッタ検出部とを備え、前記第２クロック再生部のジッタ周波数透過帯域を、前記第１クロック再生部のジッタ周波数透過帯域よりも広くしたことを特徴とする。
請求項２にかかる発明のＣＤＲ回路は、入力データを入力して第１再生クロックを出力する第１クロック再生部と、前記入力データと前記第１再生クロックを入力して再生データを出力するデータ再生部と、前記再生データを入力して第２再生クロックを出力する第２クロック再生部と、該第２再生クロックを入力してジッタ量を検出するジッタ検出部とを備え、前記第２クロック再生部のジッタ周波数透過帯域を、前記第１クロック再生部のジッタ周波数透過帯域よりも広くし、前記ジッタ検出部から出力する前記ジッタ量を示す信号を前記第１クロック再生部にフィードバックし前記第１再生クロックのジッタ量を調節することを特徴とす。
請求項３にかかる発明は、請求項１又は２に記載のＣＤＲ回路において、前記ジッタ検出部は、前記第２再生クロックの遷移エッジを検出するゲーティング回路と、該ゲーティング回路の出力により容量が充放電される積分回路と、該積分回路の充放電電圧からジッタ量を算出するジッタ算出回路とを備えることを特徴とする。

To achieve the above object, a CDR circuit according to a first aspect of the present invention includes a first clock recovery unit that inputs input data and outputs a first recovered clock, and inputs the input data and the first recovered clock. A data reproduction unit for outputting reproduction data, a second clock reproduction unit for inputting the reproduction data and outputting a second reproduction clock, and a jitter detection unit for detecting the jitter amount by inputting the second reproduction clock The jitter frequency transmission band of the second clock recovery unit is wider than the jitter frequency transmission band of the first clock recovery unit .
A CDR circuit according to a second aspect of the present invention includes a first clock recovery unit that inputs input data and outputs a first recovered clock, and data that inputs the input data and the first recovered clock and outputs recovered data comprising a reproducing unit, and a second clock reproducing section for outputting a second reproduced clock by inputting the reproduced data, and a jitter detection unit for detecting a jitter amount by entering the second recovered clock, the second clock The jitter frequency transmission band of the reproduction unit is made wider than the jitter frequency transmission band of the first clock reproduction unit, and a signal indicating the jitter amount output from the jitter detection unit is fed back to the first clock reproduction unit and the first clock reproduction unit is fed back. It is characterized in that the jitter amount of one reproduction clock is adjusted.
According to a third aspect of the present invention, in the CDR circuit according to the first or second aspect, the jitter detector includes a gating circuit that detects a transition edge of the second reproduction clock, and a capacitance based on an output of the gating circuit. And a jitter calculating circuit for calculating a jitter amount from the charging / discharging voltage of the integrating circuit .

本発明によれば、再生データの低周波および高周波のジッタ量を得ることができるので、それをジッタ表示出力として簡易なモニタが可能となる。再生クロックのジッタモニタ方法はこれまでにも存在したが、ＣＤＲ回路の特性を決定する再生データのジッタ量が正確にモニタ可能となる。このことにより、これまで検査・選別に多くのコストを要したＣＤＲ回路を、ＬＳＩテスタ等を用いて、簡易に短時間に人手を介さずに、低コストに検査・選別することが可能となる。
また、得られたジッタ量を第１クロック再生部にフィードバックさせることにより、本ＣＤＲ回路を構成するデバイスのバラツキがある場合でも、本ＣＤＲ回路個々について、別々に、再生データのジッタ量を低減する方向に第１クロック再生部を制御することが可能となり、ＣＤＲ回路のジッタ特性における選別において、歩留りを高める効果を生む。 According to the present invention, it is possible to obtain low-frequency and high-frequency jitter amounts of reproduced data, so that it can be easily monitored as a jitter display output. Although there has been a reproduction clock jitter monitoring method so far, it becomes possible to accurately monitor the jitter amount of the reproduction data that determines the characteristics of the CDR circuit. This makes it possible to inspect and select CDR circuits, which have conventionally required a lot of cost for inspection and sorting, at low cost by using an LSI tester and the like, without requiring human intervention. .
Further, by feeding back the obtained jitter amount to the first clock recovery unit, even when there is a variation in devices constituting the CDR circuit, the jitter amount of the reproduction data is reduced separately for each CDR circuit. It becomes possible to control the first clock recovery unit in the direction, and the effect of increasing the yield is obtained in the selection in the jitter characteristic of the CDR circuit.

＜第１実施例＞
図１は本発明の第１実施例のＣＤＲ回路の構成を示すブロック図である。クロック再生部１０およびデータ再生部２０は図５で説明した従来と同じ回路であるが、クロック再生回路１０を以下では第１クロック再生回路とよぶ。３０は第２クロック再生部、４０は第１ゲーティング回路、５０は積分回路、６０はジッタ算出回路であり、これらでジッタ検出部が構成される。 <First embodiment>
FIG. 1 is a block diagram showing the configuration of the CDR circuit of the first embodiment of the present invention. The clock recovery unit 10 and the data recovery unit 20 are the same as the conventional circuit described with reference to FIG. 5, but the clock recovery circuit 10 is hereinafter referred to as a first clock recovery circuit. Reference numeral 30 denotes a second clock recovery unit, 40 denotes a first gating circuit, 50 denotes an integration circuit, and 60 denotes a jitter calculation circuit, which constitute a jitter detection unit.

第２クロック再生部３０は、データ再生部２０から出力する再生データＤｏｕｔを入力して、第２再生クロックＣＬＫ２を出力するが、その内部の位相同期手段が、第１クロック再生部１０で応答可能な周波数以上の高周波までジッタに応答可能な位相同期回路を具備する。つまり、第２クロック再生部３０のジッタ周波数透過帯域は、第１クロック再生部１０のジッタ周波数透過帯域よりも広い。 The second clock recovery unit 30 receives the reproduction data Dout output from the data recovery unit 20 and outputs the second recovery clock CLK2. The internal phase synchronization means can respond at the first clock recovery unit 10. A phase synchronization circuit capable of responding to jitter up to a high frequency above a certain frequency. That is, the jitter frequency transmission band of the second clock recovery unit 30 is wider than the jitter frequency transmission band of the first clock recovery unit 10.

第１ゲーティング回路４０は、バッファ４１、遅延回路４２、およびＮＡＮＤ回路４３からなり、第２再生クロックＣＬＫ２のエッジを検出し、遅延回路４２の遅延時間であるデータ周期Ｔの1/2のパルス幅のパルスＰ１を出力する。 The first gating circuit 40 includes a buffer 41, a delay circuit 42, and a NAND circuit 43. The first gating circuit 40 detects an edge of the second reproduction clock CLK2, and a pulse having a half of the data period T that is a delay time of the delay circuit 42. A pulse P1 having a width is output.

積分回路５０は、スイッチ５１、電流２Ｉの電流源５２、電流Ｉの電流源５３、および容量値Ｃの容量５４からなり、第１ゲーティング回路４０のＮＡＮＤ回路４３の出力パルスＰ１がハイレベルのときスイッチ５１がオンして容量Ｃに電流Ｉを充電させ、ローレベルのときスイッチ５１がオフして容量Ｃの電荷を電流Ｉで放電する。 The integrating circuit 50 includes a switch 51, a current source 52 having a current 2I, a current source 53 having a current I, and a capacitor 54 having a capacitance value C. The output pulse P1 of the NAND circuit 43 of the first gating circuit 40 is at a high level. When the switch 51 is turned on, the capacitor C is charged with the current I. When the switch 51 is at the low level, the switch 51 is turned off and the capacitor I is discharged with the current I.

ジッタ算出回路６０は、積分回路５０の積分出力Ｖｏを入力して、ジッタ量を電圧値で出力し、これが表示用の出力となる。 The jitter calculation circuit 60 receives the integration output Vo of the integration circuit 50 and outputs the amount of jitter as a voltage value, which becomes an output for display.

図２を用いて、第１実施例のＣＤＲ回路の動作を説明する。伝送されてきた入力データＤｉｎは、時間方向の揺れ（ジッタ）を含む。図２では、各部のデータをデータ周期Ｔごとに折り返し表示したアイパターンの形式で書いている。入力データＤｉｎは、中心部分の白丸内以外は、時間方向のジッタと、信号のハイレベルとローレベルの揺れによりエラーフリーにならない領域である。第１クロック再生部１０は、入力データＤｉｎの平均的な遷移エッジ（図中の白線で表示）に内部発振クロックＣＬＫ１の位相を合わせる。この時、低周波のジッタに対しては、位相検出が応答するように設計されているが、高周波のジッタに対しては、位相検出が応答しないように設計されている。第１再生クロックＣＬＫ１は、入力データＤｉｎの高周波ジッタを除いた形で生成される。データ再生部２０はこの第１再生クロックＣＬＫ１でトリガされて入力データＤｉｎを取り込み、Ｑ端子から再生データＤｏｕｔを出力する。これにより、再生データＤｏｕｔは、入力データＤｉｎの高周波ジッタを取り除いた信号として出力される。 The operation of the CDR circuit of the first embodiment will be described with reference to FIG. The transmitted input data Din includes time-direction fluctuation (jitter). In FIG. 2, the data of each part is written in the form of an eye pattern that is displayed in a folded manner every data period T. The input data Din is an area that does not become error-free due to jitter in the time direction and high-level and low-level fluctuations of the signal, except in the white circle at the center. The first clock recovery unit 10 matches the phase of the internal oscillation clock CLK1 with an average transition edge (indicated by a white line in the figure) of the input data Din. At this time, the phase detection is designed to respond to low frequency jitter, but the phase detection is designed not to respond to high frequency jitter. The first reproduction clock CLK1 is generated in a form excluding high frequency jitter of the input data Din. The data reproduction unit 20 is triggered by the first reproduction clock CLK1 to take in the input data Din, and outputs the reproduction data Dout from the Q terminal. Thereby, the reproduction data Dout is output as a signal from which the high frequency jitter of the input data Din is removed.

しかし、第１再生クロックＣＬＫ１は、入力データＤｉｎの低周波ジッタと第１クロック再生部１０の中のクロック発振回路の低周波ジッタおよび高周波ジッタを含んでいる。加えて、データ再生部２０は、そのデータ再生部２０自身の応答特性や電源ノイズの影響による低周波ジッタおよび高周波ジッタを含む。データ再生部２０が、出力ドライバを含む場合には、その出力ドライバの低周波ジッタおよび高周波ジッタも加えられて、これら全てのジッタが再生データＤｏｕｔに現れる。 However, the first reproduction clock CLK1 includes low frequency jitter of the input data Din and low frequency jitter and high frequency jitter of the clock oscillation circuit in the first clock reproduction unit 10. In addition, the data reproducing unit 20 includes low frequency jitter and high frequency jitter due to the response characteristics of the data reproducing unit 20 itself and the influence of power supply noise. When the data reproducing unit 20 includes an output driver, the low frequency jitter and high frequency jitter of the output driver are also added, and all these jitters appear in the reproduced data Dout.

図２では、再生データジッタ量をｔと表している。第２クロック再生部３０は、再生データＤｏｕｔの位相の変化を高い周波数まで検出する。検出した位相変化は、第２クロック再生部３０の中の発振回路で発生したクロックの位相変化として重畳される。第２クロック再生部３０の出力である第２再生クロックＣＬＫ２にはジッタが現れ、その値は再生データジッタ量ｔに近い値となる。これは第２クロック再生部３０の応答が、高周波ジッタに追随するためである。これと対照的に、第１クロック再生部１０の出力である第１再生クロックＣＬＫ１は、再生データＤｏｕｔより少ないジッタしか含まないため、再生データＤｏｕｔのジッタ評価として適当ではない。 In FIG. 2, the reproduction data jitter amount is represented by t. The second clock recovery unit 30 detects a change in the phase of the reproduction data Dout up to a high frequency. The detected phase change is superimposed as a clock phase change generated by the oscillation circuit in the second clock recovery unit 30. Jitter appears in the second recovered clock CLK2, which is the output of the second clock recovery unit 30, and its value is close to the recovered data jitter amount t. This is because the response of the second clock recovery unit 30 follows the high frequency jitter. In contrast, the first recovered clock CLK1, which is the output of the first clock recovery unit 10, contains less jitter than the recovered data Dout, and is not suitable for jitter evaluation of the recovered data Dout.

第１ゲーテイング回路４０、積分回路５０、ジッタ算出回路６０からなるジッタ検出部は、ジッタを含んだ第２再生クロックＣＬＫ２のジッタ量を、電圧で表示する部分である。第１ゲーテイング回路４０は、第２再生クロックＣＬＫ２の立ち上りエッジを起点として、一定の時間幅を持つパルスに変換する。図２では、その時間幅をクロック周期Ｔの２分の１である例を示している。第２クロック再生部３０の応答特性はジッタの周波数に対して十分高速であるため、再生データＤｏｕｔのジッタ量（全振れ幅ｔ）は、第２再生クロックＣＬＫ２のジッタとして現れる。このジッタ量ｔは、クロックＣＬＫ２の隣り合う立ち上り点の時間間隔が、クロックの周期Ｔに対して「Ｔ＋Δｔ」になって現れる（図２は、Δｔがｔ／２の場合）。したがって、第１ゲーテイング回路４０の出力パルスＰ１のパルス立ち下がりから、次のパルスの立ち上りまでの時間は、「Ｔ／２＋Δｔ」となる。 The jitter detection unit including the first gating circuit 40, the integration circuit 50, and the jitter calculation circuit 60 is a part that displays the amount of jitter of the second reproduction clock CLK2 including jitter as a voltage. The first gating circuit 40 converts the pulse to a pulse having a certain time width starting from the rising edge of the second reproduction clock CLK2. FIG. 2 shows an example in which the time width is ½ of the clock period T. Since the response characteristic of the second clock recovery unit 30 is sufficiently high with respect to the jitter frequency, the jitter amount (total amplitude t) of the reproduction data Dout appears as jitter of the second reproduction clock CLK2. This jitter amount t appears such that the time interval between adjacent rising points of the clock CLK2 is “T + Δt” with respect to the clock cycle T (FIG. 2 shows when Δt is t / 2). Therefore, the time from the falling edge of the output pulse P1 of the first gating circuit 40 to the rising edge of the next pulse is “T / 2 + Δt”.

このパルスＰ１が積分回路５０に入力すると、パルスＰ１がハイレベルの時間はスイッチ５１がオンして、電流（２Ｉ−Ｉ＝Ｉ）が容量Ｃに流れ込み、積分回路５０の出力電位Ｖｏは
Ｉ×（Ｔ／２）×（１／Ｃ）
だけ上昇する。また、パルスＰ１がロウレベルの時間は、スイッチ５１がオフして、電流Ｉが容量Ｃから流れ出し、積分回路５０の出力電位Ｖｏは
Ｉ×（Ｔ／２＋Δｔ）×（１／Ｃ）
だけ下降する。 When this pulse P1 is input to the integrating circuit 50, the switch 51 is turned on during the time when the pulse P1 is at a high level, and the current (2I-I = I) flows into the capacitor C. The output potential Vo of the integrating circuit 50 is I × (T / 2) x (1 / C)
Only rise. Further, when the pulse P1 is at the low level, the switch 51 is turned off, the current I flows out of the capacitor C, and the output potential Vo of the integrating circuit 50 is I × (T / 2 + Δt) × (1 / C).
Only descend.

よって、この１周期後の出力電位は、
Ｖｏ（Ｔ）＝−（１／Ｃ）×Ｉ×Δｔ（１）
のように、Δｔで表現できる。この１周期の後、第１ゲーテイング回路４０出力のパルスＰ１の立ち下がりから、次のパルスの立ち上りまでの時間が「Ｔ／２＋ｔ／２」になるまで積分回路５０の出力電位Ｖｏの最下点は下降を続け、最下点であるＶｏｍｉｎを示す。
Ｖｏｍｉｎ＝−（１／Ｃ）×Ｉ×（ｔ／２）（２） Therefore, the output potential after one cycle is
Vo (T) = − (1 / C) × I × Δt (1)
As shown, Δt can be expressed. After this one cycle, the bottom of the output potential Vo of the integrating circuit 50 until the time from the fall of the pulse P1 of the output of the first gating circuit 40 to the rise of the next pulse becomes “T / 2 + t / 2”. The point continues to descend and shows Vomin, the lowest point.
Vomin = − (1 / C) × I × (t / 2) (2)

ジッタ算出回路６０は、（２）式で表されるピーク電圧Ｖｏｍｉｎを検出して、積分回路５０内で使用している容量値Ｃと電流値Ｉの値よりｔの値を算出し、表示する。ピーク電圧Ｖｏｍｉｎの検出には、平均値Ｖｏ１からの電圧差を増幅し、ピーク検出回路等を用いて出力のピーク電圧Ｖｏｍｉｎを保持する。また、保持した電圧Ｖｏｍｉｎは、アナログ電圧で表示するだけでなく、アナログ／デジタル（Ａ／Ｄ）変換回路を用いてデジタル値で表示することも可能である。 The jitter calculating circuit 60 detects the peak voltage Vomin represented by the equation (2), calculates the value of t from the value of the capacitance value C and the current value I used in the integrating circuit 50, and displays it. . For detection of the peak voltage Vomin, the voltage difference from the average value Vo1 is amplified, and the peak voltage Vomin of the output is held using a peak detection circuit or the like. The held voltage Vomin can be displayed not only as an analog voltage but also as a digital value using an analog / digital (A / D) conversion circuit.

第１実施例に使用する第２クロック再生部３０の回路例を図３に示した。第２クロック再生部３０は、バッファ回路３１１、遅延回路３１２、ＮＡＮＤ回路３１３からなる第２ゲーティング回路３１と、インバータ３２１，３２２、ＮＡＮＤ回路３２３からなるゲーテッドＶＣＯ３２で構成される。 A circuit example of the second clock recovery section 30 used in the first embodiment is shown in FIG. The second clock recovery unit 30 includes a second gating circuit 31 including a buffer circuit 311, a delay circuit 312, and a NAND circuit 313, and a gated VCO 32 including inverters 321 and 322 and a NAND circuit 323.

第２ゲーティング回路３１は、入力する再生データＤｏｕｔの立ち上がりエッジで、遅延回路３１２の遅延時間幅だけのパルスＰ２を生成する。このパルスＰ２をエッジパルスと呼ぶ。第２ゲーティング回路３１を構成する入力バッファ回路３１１やＮＡＮＤ回路３１３の周波数特性が再生データＤｏｕｔを扱える程度であれば、エッジパルスＰ２の立ち上がり時間位置は、再生データＤｏｕｔのジッタに十分追随して変化する。 The second gating circuit 31 generates a pulse P2 having the delay time width of the delay circuit 312 at the rising edge of the input reproduction data Dout. This pulse P2 is called an edge pulse. If the frequency characteristics of the input buffer circuit 311 and the NAND circuit 313 constituting the second gating circuit 31 can handle the reproduction data Dout, the rise time position of the edge pulse P2 sufficiently follows the jitter of the reproduction data Dout. Change.

エッジパルスＰ２は、ゲーテッドＶＣＯ３２を構成するＮＡＮＤ回路３２３の一方の入力端子に入力する。ゲーテッドＶＣＯ３２は、再生データＤｏｕｔの周波数近傍で発振し第２再生クロックＣＬＫ２を出力している。そこに、エッジパルスＰ２が入力すると、ＮＡＮＤ論理により、出力再生クロックＣＬＫ２のエッジ位置がエッジパルスＰ２の時間位置に変化して、再生データＤｏｕｔに対して、周波数だけで位相同期がかかる。 The edge pulse P2 is input to one input terminal of the NAND circuit 323 constituting the gated VCO 32. The gated VCO 32 oscillates in the vicinity of the frequency of the reproduction data Dout and outputs a second reproduction clock CLK2. When the edge pulse P2 is input thereto, the edge position of the output reproduction clock CLK2 changes to the time position of the edge pulse P2 by NAND logic, and phase synchronization is applied only to the frequency with respect to the reproduction data Dout.

この時、ゲーテッドＶＣＯ３２を構成する回路は、出力するクロックＣＬＫ２の周波数を伝播可能な帯域を持っているため、エッジパルスＰ２の時間位置が第２再生クロックＣＬＫ２の周波数と同じ程度の周波数で変化しても、出力する第２再生クロックＣＬＫ２の位相は、それに追随して変化する。すなわち、再生データＤｏｕｔのジッタは、第２クロック再生部３０の出力である第２再生クロックＣＬＫ２のジッタとして反映される。よって、本発明第１実施例の動作が実現される。 At this time, since the circuit constituting the gated VCO 32 has a band capable of propagating the frequency of the output clock CLK2, the time position of the edge pulse P2 changes at the same frequency as the frequency of the second reproduction clock CLK2. However, the phase of the second reproduction clock CLK2 to be output changes following it. That is, the jitter of the reproduction data Dout is reflected as the jitter of the second reproduction clock CLK2 that is the output of the second clock reproduction unit 30. Therefore, the operation of the first embodiment of the present invention is realized.

以上のように、第１実施例によれば、ＣＤＲ回路の再生データの低周波および高周波ジッタを表示出力する簡易なモニタが可能となる。再生データのジッタモニタ方法はこれまでにも存在したが、ＣＤＲ回路の特性を決定する再生データのジッタが正確にモニタ可能となる。このことにより、これまで検査・選別に多くのコストを要したＣＤＲ回路を、ＬＳＩテスタ等を用いて、簡易に短時間に人手を介さずに、低コストに検査・選別することが可能となる。 As described above, according to the first embodiment, it is possible to perform simple monitoring for displaying and outputting low frequency and high frequency jitter of reproduction data of the CDR circuit. Although there has been a reproduction data jitter monitoring method, the jitter of the reproduction data that determines the characteristics of the CDR circuit can be accurately monitored. This makes it possible to inspect and select CDR circuits, which have conventionally required a lot of cost for inspection and sorting, at low cost by using an LSI tester and the like, without requiring human intervention. .

＜第２実施例＞
図４は本発明の第２実施例のＣＤＲ回路の構成を示すブロック図である。第２実施例が第１実施例と異なる点は、ジッタ算出回路６０の出力であるジッタ表示出力を、第１クロック再生部１０Ａにフィードバックすることである。第１クロック再生部１０Ａは、第１実施例に示した第１クロック再生部１０をベースとして、ジッタ制御端子を付加したものである。 <Second embodiment>
FIG. 4 is a block diagram showing the configuration of the CDR circuit of the second embodiment of the present invention. The second embodiment differs from the first embodiment in that a jitter display output, which is an output of the jitter calculation circuit 60, is fed back to the first clock recovery unit 10A. The first clock recovery unit 10A is based on the first clock recovery unit 10 shown in the first embodiment and has a jitter control terminal added thereto.

この第１クロック再生部１０Ａとしては、例えば、前記非特許文献１のp.234、Figure 9.49に示されるＣＤＲアーキテクチャが適用できる。このＣＤＲアーキテクチャでは、出力クロックのジッタは、再生クロックを生成するＰＬＬ回路を構成するチャージポンプ回路（ＣＰ）と電圧制御発信回路（ＶＣＯ）のゲインに依存する。 As the first clock recovery unit 10A, for example, the CDR architecture shown in p.234 and Figure 9.49 of Non-Patent Document 1 can be applied. In this CDR architecture, the jitter of the output clock depends on the gains of the charge pump circuit (CP) and the voltage control oscillation circuit (VCO) constituting the PLL circuit that generates the recovered clock.

そこで、本実施例では、ジッタ算出回路６０から出力するジッタ表示出力の電位を用いて、第１クロック再生部１０Ａを構成するＰＬＬ回路のチャージポンプ回路（ＣＰ）のゲインを増減するチャージポンプ電流を変化させることで、ジッタ量を外部からの調整なく低減させることが可能となる。その他、電圧制御発振回路（ＶＣＯ）のゲインを変更させるように、ジッタ表示出力の電位を用いることも可能である。当業者であれば、ＣＤＲアーキテクチャのジッタ量を低減するために調整を可能とする付加回路は、容易に追加できるので、詳しい説明は省略する。 Therefore, in this embodiment, the charge pump current that increases or decreases the gain of the charge pump circuit (CP) of the PLL circuit that constitutes the first clock recovery unit 10A using the potential of the jitter display output output from the jitter calculation circuit 60 is calculated. By changing it, it becomes possible to reduce the amount of jitter without any external adjustment. In addition, it is possible to use the potential of the jitter display output so as to change the gain of the voltage controlled oscillation circuit (VCO). A person skilled in the art can easily add an additional circuit that can be adjusted to reduce the amount of jitter in the CDR architecture, and a detailed description thereof will be omitted.

第２実施例によれば、得られたジッタ表示出力を第１クロック再生部１０Ａにフィードバックさせるので、ＣＤＲ回路を構成するデバイスにバラツキがある場合でも、ＣＤＲ回路個々について、別々に、再生データのジッタを低減する方向に第１クロック再生部１０Ａを制御することが可能となり、ＣＤＲ回路のジッタ特性における選別において、歩留りを高める効果を生む。 According to the second embodiment, the obtained jitter display output is fed back to the first clock recovery unit 10A. Therefore, even if there are variations in the devices constituting the CDR circuit, the reproduction data of each CDR circuit is separated separately. It is possible to control the first clock recovery unit 10A in the direction of reducing jitter, which brings about an effect of increasing the yield in sorting in the jitter characteristics of the CDR circuit.

本発明の第１実施例のＣＤＲ回路の構成を示すブロック図である。1 is a block diagram illustrating a configuration of a CDR circuit according to a first embodiment of the present invention. FIG. 図１のＣＤＲ回路のジッタ量検出の動作波形図である。FIG. 2 is an operation waveform diagram of jitter amount detection in the CDR circuit of FIG. 1. 図１のＣＤＲ回路の第２クロック再生部の構成を示すブロック図である。FIG. 3 is a block diagram illustrating a configuration of a second clock recovery unit of the CDR circuit of FIG. 1. 本発明の第２実施例のＣＤＲ回路の構成を示すブロック図である。It is a block diagram which shows the structure of the CDR circuit of 2nd Example of this invention. 従来のＣＤＲ回路の構成を示すブロック図である。It is a block diagram which shows the structure of the conventional CDR circuit.

符号の説明Explanation of symbols

１０，１０Ａ：第１クロック再生部
２０：データ再生部
３０：第２クロック再生部、３１：第２ゲーティング回路、３１１：バッファ回路、３１２：遅延回路、３１３：ＮＡＮＤ回路、３２：ゲーテッドＶＣＯ、３２１，３２２：インバータ、３２３：ＮＡＮＤ回路
４０：第１ゲーティング回路、４１：バッファ回路、４２：遅延回路、４３：ＮＡＮＤ回路
５０：積分回路、５１：スイッチ、５２，５３：電流源、５４：容量
６０：ジッタ算出回路 10, 10A: first clock recovery unit 20: data recovery unit 30: second clock recovery unit, 31: second gating circuit, 311: buffer circuit, 312: delay circuit, 313: NAND circuit, 32: gated VCO, 321, 322: Inverter, 323: NAND circuit 40: First gating circuit, 41: Buffer circuit, 42: Delay circuit, 43: NAND circuit 50: Integration circuit, 51: Switch, 52, 53: Current source, 54: Capacity 60: Jitter calculation circuit

Claims

入力データを入力して第１再生クロックを出力する第１クロック再生部と、前記入力データと前記第１再生クロックを入力して再生データを出力するデータ再生部と、前記再生データを入力して第２再生クロックを出力する第２クロック再生部と、前記第２再生クロックを入力してジッタ量を検出するジッタ検出部とを備え、前記第２クロック再生部のジッタ周波数透過帯域を、前記第１クロック再生部のジッタ周波数透過帯域よりも広くしたことを特徴とするＣＤＲ回路。 A first clock recovery unit that inputs input data and outputs a first reproduction clock; a data reproduction unit that inputs the input data and the first reproduction clock and outputs reproduction data; and inputs the reproduction data A second clock recovery unit that outputs a second recovery clock; and a jitter detection unit that receives the second recovery clock and detects a jitter amount. The jitter frequency transmission band of the second clock recovery unit is A CDR circuit characterized in that it is wider than the jitter frequency transmission band of one clock recovery unit .

入力データを入力して第１再生クロックを出力する第１クロック再生部と、前記入力データと前記第１再生クロックを入力して再生データを出力するデータ再生部と、前記再生データを入力して第２再生クロックを出力する第２クロック再生部と、該第２再生クロックを入力してジッタ量を検出するジッタ検出部とを備え、前記第２クロック再生部のジッタ周波数透過帯域を、前記第１クロック再生部のジッタ周波数透過帯域よりも広くし、前記ジッタ検出部から出力する前記ジッタ量を示す信号を前記第１クロック再生部にフィードバックし前記第１再生クロックのジッタ量を調節することを特徴とするＣＤＲ回路。 A first clock recovery unit that inputs input data and outputs a first reproduction clock; a data reproduction unit that inputs the input data and the first reproduction clock and outputs reproduction data; and inputs the reproduction data A second clock recovery unit that outputs a second recovered clock; and a jitter detection unit that receives the second recovered clock and detects a jitter amount. The jitter frequency transmission band of the second clock recovery unit is A jitter frequency transmission band of one clock recovery unit is made wider, and a signal indicating the jitter amount output from the jitter detection unit is fed back to the first clock recovery unit to adjust the jitter amount of the first recovery clock. A featured CDR circuit.

請求項１又は２に記載のＣＤＲ回路において、
前記ジッタ検出部は、前記第２再生クロックの遷移エッジを検出するゲーティング回路と、該ゲーティング回路の出力により容量が充放電される積分回路と、該積分回路の充放電電圧からジッタ量を算出するジッタ算出回路とを備えることを特徴とするＣＤＲ回路。 The CDR circuit according to claim 1 or 2,
The jitter detector includes a gating circuit that detects a transition edge of the second recovered clock, an integration circuit that charges and discharges a capacity by an output of the gating circuit, and a jitter amount based on a charge and discharge voltage of the integration circuit. A CDR circuit comprising: a jitter calculating circuit for calculating .