以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。ただし、本明細書に開示する発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、第1、第2として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
(実施の形態1)
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図1乃至図4を用いて説明する。本実施の形態では、半導体装置の一例として酸化物半導体膜を有するトランジスタを示す。
トランジスタはチャネル形成領域が1つ形成されるシングルゲート構造でも、2つ形成されるダブルゲート構造もしくは3つ形成されるトリプルゲート構造であってもよい。また、チャネル領域の上下にゲート絶縁膜を介して配置された2つのゲート電極層を有する、デュアルゲート型でもよい。
図1(A)及び(B)に示すトランジスタ440aは、トップゲート構造のトランジスタの一例である。図1(A)は平面図であり、図1(A)中の一点鎖線X−Yで切断した断面が図1(B)に相当する。
チャネル長方向の断面図である図1(B)に示すように、トランジスタ440aを含む半導体装置は、絶縁膜436が設けられた絶縁表面を有する基板400上に、チャネル形成領域409、低抵抗領域404a、404bを含む半導体膜403、ソース電極層405a、ドレイン電極層405b、ゲート絶縁膜402、ゲート電極層401、ゲート電極層401の側面に設けられた側壁絶縁層412a、412b、ソース電極層405a及びドレイン電極層405b上に設けられた酸化物絶縁膜415を有する。
トランジスタ440aでは、CMP法を用いてゲート電極層401上の導電膜を分断し、ソース電極層405a及びドレイン電極層405bを形成する工程において、酸化物絶縁膜に対してより効果的に除去処理が進行するアルカリ性スラリーを用いた第1の研磨処理と、金属膜に対して効果的に除去処理が進行する、酸性スラリーを用いた第2の研磨処理を行う。CMP法による研磨処理に加え、酸化物絶縁膜415及び側壁絶縁層412a、412bに用いられる酸化物絶縁膜と、ゲート電極層401、ソース電極層405a及びドレイン電極層405bに用いられる金属膜とに対して、アルカリ性スラリー及び酸性スラリーが有する、異なる選択比を利用する。作製工程において、CMP法による研磨処理に加え、処理物への選択比が異なるスラリーを用いることで、より精密な加工を制御よく行うことができる。
ゲート電極層401上に設けられた、導電膜、及び酸化物絶縁膜の積層に対して、まず、第1の研磨処理によって、選択的に酸化物絶縁膜を除去して、ゲート電極層401上に設けられた導電層を露出させる。次に行う第2の研磨処理は金属膜に対して効果的に除去処理が進行する酸性系スラリーを用いて行うため、側壁絶縁層412a、412bは除去されにくく、選択的にゲート電極層401の一部、及び導電膜を除去することができる。
酸化物絶縁膜415はトランジスタ440aによる凹凸を平坦化するように設けられており、該上面の高さは側壁絶縁層412a、412bと概略同じである。また、ゲート電極層401及びソース電極層405a及びドレイン電極層405bの上面の高さは、酸化物絶縁膜415、側壁絶縁層412a、412bの上面の高さより低い。また、本実施の形態では、ソース電極層405a及びドレイン電極層405bの上面の高さは、ゲート電極層401より低い。なお、ここでいう高さとは、基板400上面からの高さである。
該構造により、ゲート電極層401と、ソース電極層405a及びドレイン電極層405bとを側壁絶縁層412a、412bを用いてより確実に絶縁することができるため、ゲート電極層401と、ソース電極層405a及びドレイン電極層405bとが、接することによるショート等の不良を低減することができる。
なお、ゲート電極層401をマスクとして半導体膜403に自己整合的にドーパントを導入し、半導体膜403においてチャネル形成領域409を挟んでチャネル形成領域409より抵抗が低く、ドーパントを含む低抵抗領域404a、404bを形成する。ドーパントは、半導体膜403の導電率を変化させる不純物である。ドーパントの導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
チャネル長方向にチャネル形成領域409を挟んで低抵抗領域404a、404bを含む半導体膜403を有することにより、該トランジスタ440aはオン特性(例えば、オン電流及び電界効果移動度)が高く、高速動作、高速応答が可能となる。
半導体膜403には、酸化物半導体、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、又はガリウムヒ素等を用いることができる。他に、有機半導体材料などを用いてもよい。
図2(A)乃至(C)及び図3(A)乃至(D)にトランジスタ440aを有する半導体装置の作製方法の一例を示す。
まず、絶縁表面を有する基板400上に絶縁膜436を形成する。
絶縁表面を有する基板400に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板400として用いてもよい。
また、基板400として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上に半導体膜403を含むトランジスタ440aを直接作製してもよいし、他の作製基板に半導体膜403を含むトランジスタ440aを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体膜を含むトランジスタ440aとの間に剥離層を設けるとよい。
絶縁膜436としては、プラズマCVD法又はスパッタリング法等により、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、又はこれらの混合材料を用いて形成することができる。
絶縁膜436は、単層でも積層でもよい。
本実施の形態では絶縁膜436としてスパッタリング法を用いて形成する酸化シリコン膜を用いる。
また、絶縁膜436と基板400との間に窒化物絶縁膜を設けてもよい。窒化物絶縁膜は、プラズマCVD法又はスパッタリング法等により、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、又はこれらの混合材料を用いて形成することができる。
次に、絶縁膜436上に半導体膜403を形成し、半導体膜403を覆う絶縁膜442を形成する。
なお、絶縁膜442の被覆性を向上させるために、半導体膜403表面にも上記平坦化処理を行ってもよい。特に絶縁膜442として膜厚の薄い絶縁膜を用いる場合、半導体膜403表面の平坦性が良好であることが好ましい。
絶縁膜442の膜厚は、例えば1nm以上20nm以下とし、スパッタリング法、MBE法、CVD法、パルスレーザ堆積法、ALD法等を適宜用いることができる。また、絶縁膜442は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
絶縁膜442の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。絶縁膜442は、作製するトランジスタのサイズや絶縁膜の段差被覆性を考慮して形成することが好ましい。
また、絶縁膜442の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート(HfSixOy(x>0、y>0))、窒素が添加されたハフニウムシリケート(HfSiOxNy(x>0、y>0))、ハフニウムアルミネート(HfAlxOy(x>0、y>0))、酸化ランタンなどのhigh−k材料を用いることでゲートリーク電流を低減できる。さらに、絶縁膜442は、単層構造としても良いし、積層構造としても良い。
次に絶縁膜442上に導電膜を形成し、該導電膜をエッチングして、ゲート電極層449を形成する(図2(A)参照)。
ゲート電極層449の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極層449としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層449は、単層構造としてもよいし、積層構造としてもよい。
また、ゲート電極層449の材料は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
次に、ゲート電極層449をマスクとして半導体膜403にドーパントを導入し、低抵抗領域404a、404bを形成する。
ドーパントは、半導体膜403の導電率を変化させる不純物である。ドーパントとしては、15族元素(代表的にはリン(P)、砒素(As)、およびアンチモン(Sb))、ホウ素(B)、アルミニウム(Al)、窒素(N)、アルゴン(Ar)、ヘリウム(He)、ネオン(Ne)、インジウム(In)、フッ素(F)、塩素(Cl)、チタン(Ti)、及び亜鉛(Zn)のいずれかから選択される一以上を用いることができる。
ドーパントは、注入法により、他の膜(例えばゲート絶縁膜402、側壁絶縁層411a、411bを形成するための絶縁膜など)を通過して、半導体膜403に導入することもできる。ドーパントの導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。その際には、ドーパントの単体のイオンあるいはフッ化物、塩化物のイオンを用いると好ましい。
ドーパントの導入工程は、加速電圧、ドーズ量などの注入条件、また通過させる膜の膜厚を適宜設定して制御すればよい。本実施の形態では、ドーパントとしてリンを用いて、イオン注入法でリンイオンの注入を行う。なお、ドーパントのドーズ量は1×1013ions/cm2以上5×1016ions/cm2以下とすればよい。
低抵抗領域におけるドーパントの濃度は、5×1018/cm3以上1×1022/cm3以下であることが好ましい。
ドーパントを導入する際に、基板400を加熱しながら行ってもよい。
なお、半導体膜403にドーパントを導入する処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。
また、ドーパントの導入処理後、加熱処理を行ってもよい。加熱条件としては、温度300℃以上700℃以下、好ましくは300℃以上450℃以下で1時間、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気(超乾燥エア)下で加熱処理を行ってもよい。
よって、チャネル形成領域409を挟んで低抵抗領域404a、404bが設けられた半導体膜403が形成される。
次に、ゲート電極層449上に絶縁膜を形成し、該絶縁膜をエッチングして側壁絶縁層411a、411bを形成する。さらに、ゲート電極層449及び側壁絶縁層411a、411bをマスクとして、絶縁膜をエッチングし、ゲート絶縁膜402を形成する(図2(B)参照)。
側壁絶縁層411a、411bは、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜などの酸化物絶縁膜の単層、又は積層を用いることができる。側壁絶縁層411a、411bは、プラズマCVD法又はスパッタリング法等を用いて形成することができる。本実施の形態では、CVD法により形成した酸化窒化シリコン膜を用いる。
次いで、半導体膜403、ゲート絶縁膜402、ゲート電極層449、側壁絶縁層411a、411b上に、ソース電極層及びドレイン電極層(これと同じ層で形成される配線を含む)となる導電膜を形成する。
導電膜は後の加熱処理に耐えられる材料を用いる。ソース電極層、及びドレイン電極層に用いる導電膜としては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)等を用いることができる。また、Al、Cuなどの金属膜の下側又は上側の一方または双方にTi、Mo、Wなどの高融点金属膜またはそれらの金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)を積層させた構成としても良い。また、ソース電極層、及びドレイン電極層に用いる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)、酸化インジウム酸化スズ(In2O3―SnO2)、酸化インジウム酸化亜鉛(In2O3―ZnO)またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
フォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行って島状の導電膜445を形成した後、レジストマスクを除去する。なお、該エッチング工程では、ゲート電極層449上の導電膜445の除去は行わない。
導電膜として膜厚30nmのタングステン膜を用いる場合、該導電膜のエッチングは、例えばドライエッチング法により、タングステン膜をエッチング((エッチング条件:エッチングガス(CF4:Cl2:O2=55sccm:45sccm:55sccm、電源電力3000W、バイアス電力140W、圧力0.67Pa)して、島状のタングステン膜を形成すればよい。
島状の導電膜445上に層間絶縁膜となる酸化物絶縁膜446を積層する(図2(C)参照)。
酸化物絶縁膜446は、側壁絶縁層411a、411bと同様な材料及び方法を用いて形成することができる。酸化物絶縁膜446は、層間絶縁膜として機能するため、トランジスタ440aにより生じる凹凸を平坦化できる膜厚で形成する。
次に酸化物絶縁膜446及び導電膜445にアルカリ性スラリーを用いた化学的機械研磨法により第1の研磨処理を行い、導電膜445が露出するよう酸化物絶縁膜446の一部を除去する。酸化物絶縁膜446に対してより選択的に除去処理が進行するアルカリ性スラリーを用いた第1の研磨処理により、選択的に酸化物絶縁膜446を除去して、ゲート電極層449上に設けられた導電膜445を露出させることができる。
研磨処理に用いるCMP処理は、処理物の凹凸形状や、材料が異なると、領域によって研磨処理の進行にばらつきが生じやすい。処理領域にばらつきが生じると、面内において、過剰処理領域や処理不十分領域が発生してしまい、半導体装置の特性不良やばらつきを招く。本実施の形態のように、第1の研磨処理時に、一度に酸化物絶縁膜446及び導電膜445を除去する処理を行わないため、処理領域をより正確に制御でき、面内ばらつきを抑制することができる。
第1の研磨処理によって、酸化物絶縁膜446は酸化物絶縁膜447に加工される(図3(A)参照)。
次に導電膜445に酸性スラリーを用いた化学的機械研磨法により第2の研磨処理を行い、ゲート電極層449の一部、及びゲート電極層449上の導電膜445を除去し、ゲート電極層401、ソース電極層405a及びドレイン電極層405bを形成する。第2の研磨処理は金属膜に対してより選択的に除去処理が進行する酸性系スラリーを用いて行うため、酸化物絶縁膜447、側壁絶縁層411a、411bは除去されにくく、より選択的にゲート電極層401の一部、及び導電膜445を除去することができる。
なお、第2の研磨処理により、酸化物絶縁膜447、側壁絶縁層411a、411bも除去され、酸化物絶縁膜415、側壁絶縁層412a、412bとすることができる。つまり、研磨処理により凸部を選択的に除去し、全面を研磨処理しながら、かつスラリーに対して除去されやすい膜をさらに選択的に除去することができる。
なお、本実施の形態においては、ソース電極層405a、ドレイン電極層405bはゲート電極層401側面に設けられた側壁絶縁層412a、412bの側面に接するように設けられており、側壁絶縁層412a、412bの側面を上端部よりやや低い位置まで覆っている。
以上の工程で、本実施の形態のトランジスタ440aが作製される(図3(B)参照)。
トランジスタ440aにおいて、ゲート電極層401、及びソース電極層405a及びドレイン電極層405bの高さ(基板400からの高さ)は、側壁絶縁層412a、412bの上面の高さより低くすることができる。該構造により、ゲート電極層401と、ソース電極層405a及びドレイン電極層405bとを側壁絶縁層412a、412bを用いてより確実に絶縁することができるため、ゲート電極層401と、ソース電極層405a及びドレイン電極層405bとが、接することによるショート等の不良を低減することができる。
よって、半導体装置の作製工程において、形状や特性のばらつきを少ない微細な構造を有するトランジスタ440aを歩留まりよく作製することができる。
また、ソース電極層405a、及びドレイン電極層405bは、露出した半導体膜403上面、及び側壁絶縁層412a、又は側壁絶縁層412bと接して設けられている。よって、ソース電極層405a又はドレイン電極層405bと半導体膜403とが接する領域(コンタクト領域)と、ゲート電極層401との距離は、側壁絶縁層412a、412bのチャネル長方向の幅となり、より微細化が達成できる他、作製工程においてよりばらつきなく制御することができる。
このように、ソース電極層405a又はドレイン電極層405bと半導体膜403とが接する領域(コンタクト領域)と、ゲート電極層401との距離を短くすることができるため、ソース電極層405a又はドレイン電極層405bと半導体膜403とが接する領域(コンタクト領域)、及びゲート電極層401間の抵抗が減少し、トランジスタ440aのオン特性を向上させることが可能となる。
トランジスタ440aのようにゲート電極層401を露出する構造は、トランジスタ440a上に他の配線や半導体素子を積層する集積回路において用いることができる。
また、トランジスタ440a上に層間絶縁膜を設けてもよい。図4(A)にトランジスタ440aを上に層間絶縁膜として機能する絶縁膜407及び絶縁膜416を積層し、絶縁膜407及び絶縁膜416にソース電極層405a、及びドレイン電極層405bに達する開口を形成し、開口に配線層435a、435bを形成する例を示す。配線層435a、435bを用いて他のトランジスタや素子と接続させ、様々な回路を構成することができる。
層間絶縁膜としては、保護絶縁膜となる緻密性の高い無機絶縁膜(例えば、酸化アルミニウム膜)や凹凸を平坦化することができる平坦化膜を設けることができる。例えば、絶縁膜407として酸化アルミニウム膜、絶縁膜416として酸化窒化シリコン膜を用いることができる。
配線層435a、配線層435bはゲート電極層401、ソース電極層405a、又はドレイン電極層405bと同様の材料及び方法を用いて形成することができ、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)等を用いることができる。また、Al、Cuなどの金属膜の下側又は上側の一方または双方にTi、Mo、Wなどの高融点金属膜またはそれらの金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)を積層させた構成としても良い。また、配線層435a、配線層435bに用いる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)、酸化インジウム酸化スズ(In2O3―SnO2)、酸化インジウム酸化亜鉛(In2O3―ZnO)またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
例えば、配線層435a、配線層435bとして、モリブデン膜の単層、窒化タンタル膜と銅膜との積層、又は窒化タンタル膜とタングステン膜との積層などを用いることができる。
また、ソース電極層405a及びドレイン電極層405bと酸化物絶縁膜415との間に保護絶縁膜となる緻密性の高い無機絶縁膜(代表的には酸化アルミニウム膜)を設けてもよい。
図4(B)にソース電極層405a及びドレイン電極層405bと酸化物絶縁膜415との間に絶縁膜410を設けたトランジスタ440bの例を示す。
また、側壁絶縁層412a、412bは積層構造であってもよい。図4(C)に積層構造の側壁絶縁層412a1、412a2、側壁絶縁層412b1、412b2を有するトランジスタ440cの例を示す。例えば、側壁絶縁層412a1、412b1として緻密性の高い酸化物絶縁膜(例えば、酸化アルミニウム膜)を設け、側壁絶縁層412a2、412b2として被覆性のよい酸化物絶縁膜(例えば、酸化窒化シリコン膜)を用いることができる。
絶縁膜407、410は、プラズマCVD法、スパッタリング法、又は蒸着法等により成膜することができる。
酸化アルミニウム膜以外に、絶縁膜407、410としては、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜などの無機絶縁膜などを用いることができる。また、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜、又は金属窒化物膜(例えば、窒化アルミニウム膜)も用いることができる。
また、半導体装置において、表面凹凸を低減するために平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料(low−k材料)等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。
以上のように、半導体装置において、形状や特性のばらつきを少ない微細な構造を有するオン特性の高いトランジスタ440a、440b、440cを歩留まりよく提供することができる。
従って、微細化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
(実施の形態2)
本明細書に開示する半導体装置に含まれるトランジスタに用いる半導体膜として、酸化物半導体を用いることができる。本実施の形態では、実施の形態1で示したトランジスタ440a、440b、440cに含まれる半導体膜403として酸化物半導体膜を用いる例を示す。
半導体膜に用いる酸化物半導体としては、少なくともインジウム(In)を含むことが好ましい。特にInと亜鉛(Zn)を含むことが好ましい。また、該酸化物を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてスズ(Sn)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)を有することが好ましい。また、スタビライザーとしてアルミニウム(Al)を有することが好ましい。また、スタビライザーとしてジルコニウム(Zr)を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn−Zn系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系酸化物、In−Sn−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用いることができる。
なお、ここで、例えば、In−Ga−Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。
また、酸化物半導体として、InMO3(ZnO)m(m>0、且つ、mは整数でない)で表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、In2SnO5(ZnO)n(n>0、且つ、nは整数)で表記される材料を用いてもよい。
例えば、In:Ga:Zn=1:1:1(=1/3:1/3:1/3)、In:Ga:Zn=2:2:1(=2/5:2/5:1/5)、あるいはIn:Ga:Zn=3:1:2(=1/2:1/6:1/3)の原子数比のIn−Ga−Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の原子数比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、インジウムを含む酸化物半導体は、これらに限られず、必要とする半導体特性(移動度、しきい値、ばらつき等)に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
例えば、In−Sn−Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。
なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:c(a+b+c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+C=1)の酸化物の組成だけ近傍であるとは、a、b、cが、(a−A)2+(b−B)2+(c−C)2≦r2を満たすことをいう。rとしては、例えば、0.05とすればよい。他の酸化物でも同様である。
半導体膜403は、例えば非単結晶を有してもよい。非単結晶は、例えば、CAAC(C Axis Aligned Crystal)、多結晶、微結晶、非晶質部を有する。非晶質部は、微結晶、CAACよりも欠陥準位密度が高い。また、微結晶は、CAACよりも欠陥準位密度が高い。なお、CAACを有する酸化物半導体を、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)と呼ぶ。
酸化物半導体膜は、例えばCAAC−OSを有してもよい。CAAC−OSは、例えば、c軸配向し、a軸または/およびb軸はマクロに揃っていない。
酸化物半導体膜は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、1nm以上10nm未満のサイズの微結晶(ナノ結晶ともいう。)を膜中に含む。
酸化物半導体膜は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。
なお、酸化物半導体膜が、CAAC−OS、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、CAAC−OSの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、CAAC−OSの領域と、の積層構造を有してもよい。
なお、酸化物半導体膜は、例えば、単結晶を有してもよい。
酸化物半導体膜は、複数の結晶部を有し、当該結晶部のc軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれa軸およびb軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、CAAC−OS膜がある。
CAAC−OS膜に含まれる結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡(TEM:Transmission Electron Microscope)による観察像では、CAAC−OS膜に含まれる結晶部と結晶部との境界は明確ではない。また、TEMによってCAAC−OS膜には明確な粒界(グレインバウンダリーともいう。)は確認できない。そのため、CAAC−OS膜は、粒界に起因する電子移動度の低下が抑制される。
CAAC−OS膜に含まれる結晶部は、例えば、c軸がCAAC−OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつab面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸およびb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、80°以上100°以下、好ましくは85°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、−10°以上10°以下、好ましくは−5°以上5°以下の範囲も含まれることとする。
なお、CAAC−OS膜において、結晶部の分布が一様でなくてもよい。例えば、CAAC−OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CAAC−OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部の結晶性が低下することもある。
CAAC−OS膜に含まれる結晶部のc軸は、CAAC−OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、CAAC−OS膜の形状(被形成面の断面形状または表面の断面形状)によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のc軸は、CAAC−OS膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
また、CAAC−OSのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ(Ra)が1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。
Raとは、JIS B 0601:2001(ISO4287:1997)で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式にて定義される。
ここで、指定面とは、粗さ計測の対象となる面であり、座標(x1,y1,f(x1,y1)),(x1,y2,f(x1,y2)),(x2,y1,f(x2,y1)),(x2,y2,f(x2,y2))の4点で表される四角形の領域とし、指定面をxy平面に投影した長方形の面積をS0、基準面の高さ(指定面の平均の高さ)をZ0とする。Raは原子間力顕微鏡(AFM:Atomic Force Microscope)にて測定可能である。
半導体膜403の膜厚は、1nm以上30nm以下(好ましくは5nm以上10nm以下)とし、スパッタリング法、MBE(Molecular Beam Epitaxy)法、CVD法、パルスレーザ堆積法、ALD(Atomic Layer Deposition)法等を適宜用いることができる。また、半導体膜403は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
CAAC−OS膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がa−b面から劈開し、a−b面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、CAAC−OS膜を成膜することができる。
また、CAAC−OS膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度(水素、水、二酸化炭素および窒素など)を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−80℃以下、好ましくは−100℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を100℃以上740℃以下、好ましくは200℃以上500℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、30体積%以上、好ましくは100体積%とする。
スパッタリング用ターゲットの一例として、In−Ga−Zn−O化合物ターゲットについて以下に示す。
InOX粉末、GaOY粉末およびZnOZ粉末を所定のmol数で混合し、加圧処理後、1000℃以上1500℃以下の温度で加熱処理をすることで多結晶であるIn−Ga−Zn−O化合物ターゲットとする。なお、X、YおよびZは任意の正数である。ここで、所定のmol数比は、例えば、InOX粉末、GaOY粉末およびZnOZ粉末が、2:2:1、8:4:3、3:1:1、1:1:1、4:2:3または3:1:2である。なお、粉末の種類、およびその混合するmol数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
半導体膜403は、複数の酸化物半導体層が積層された構造でもよい。例えば、半導体膜403を、第1の酸化物半導体層と第2の酸化物半導体層の積層として、第1の酸化物半導体層と第2の酸化物半導体層に、異なる組成の金属酸化物を用いてもよい。例えば、第1の酸化物半導体層に三元系金属の酸化物を用い、第2の酸化物半導体層に二元系金属の酸化物を用いてもよい。また、例えば、第1の酸化物半導体層と第2の酸化物半導体層を、どちらも三元系金属の酸化物としてもよい。
また、第1の酸化物半導体層と第2の酸化物半導体層の構成元素を同一とし、両者の組成を異ならせてもよい。例えば、第1の酸化物半導体層の原子数比をIn:Ga:Zn=1:1:1とし、第2の酸化物半導体層の原子数比をIn:Ga:Zn=3:1:2としてもよい。また、第1の酸化物半導体層の原子数比をIn:Ga:Zn=1:3:2とし、第2の酸化物半導体層の原子数比をIn:Ga:Zn=2:1:3としてもよい。
この時、第1の酸化物半導体層と第2の酸化物半導体層のうち、ゲート電極に近い側(チャネル側)の酸化物半導体層のInとGaの含有率をIn>Gaとするとよい。またゲート電極から遠い側(バックチャネル側)の酸化物半導体層のInとGaの含有率をIn≦Gaとするとよい。
酸化物半導体では主として重金属のs軌道がキャリア伝導に寄与しており、Inの含有率を多くすることによりs軌道のオーバーラップが多くなる傾向があるため、In>Gaの組成となる酸化物はIn≦Gaの組成となる酸化物と比較して高い移動度を備える。また、GaはInと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、In≦Gaの組成となる酸化物はIn>Gaの組成となる酸化物と比較して安定した特性を備える。
チャネル側にIn>Gaの組成となる酸化物半導体を適用し、バックチャネル側にIn≦Gaの組成となる酸化物半導体を適用することで、トランジスタの移動度および信頼性をさらに高めることが可能となる。
また、第1の酸化物半導体層と第2の酸化物半導体層に、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半導体、またはCAAC−OSを適宜組み合わせた構成としてもよい。また、第1の酸化物半導体層と第2の酸化物半導体層の少なくともどちらか一方に非晶質酸化物半導体を適用すると、半導体膜403の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。
一方で、非晶質酸化物半導体は水素などのドナーとなる不純物を吸収しやすく、また、酸素欠損が生じやすいためn型化されやすい。このため、チャネル側の酸化物半導体層は、CAAC−OSなどの結晶性を有する酸化物半導体を適用することが好ましい。
また、半導体膜403を3層以上の積層構造とし、複数層の結晶性を有する酸化物半導体層で非晶質酸化物半導体層を挟む構造としてもよい。また、結晶性を有する酸化物半導体層と非晶質酸化物半導体層を交互に積層する構造としてもよい。
また、半導体膜403を複数層の積層構造とする場合の上記構成は、それぞれを適宜組み合わせて用いることができる。
絶縁膜436として、基板400上に、酸化シリコン膜、In−Hf−Zn系酸化物膜、半導体膜403を順に積層してもよいし、基板400上に酸化シリコン膜、In:Zr:Zn=1:1:1の原子数比のIn−Zr−Zn系酸化物膜、半導体膜403を順に積層してもよいし、基板400上に酸化シリコン膜、In:Gd:Zn=1:1:1の原子数比のIn−Gd−Zn系酸化物膜、半導体膜403を順に積層してもよい。
絶縁膜436は、半導体膜403と接するため、膜中(バルク中)に少なくとも化学量論比を超える量の酸素が存在することが好ましい。例えば、絶縁膜436として、酸化シリコン膜を用いる場合には、SiO2+α(ただし、α>0)とする。このような絶縁膜436を用いることで、半導体膜403に酸素を供給することができ、特性を良好にすることができる。半導体膜403へ酸素を供給することにより、膜中の酸素欠損を補填することができる。
例えば、酸素の供給源となる酸素を多く(過剰に)含む絶縁膜436を半導体膜403と接して設けることによって、該絶縁膜436から半導体膜403へ酸素を供給することができる。半導体膜403及び絶縁膜436を少なくとも一部が接した状態で加熱処理を行うことによって半導体膜403への酸素の供給を行ってもよい。
半導体膜403の形成工程において、半導体膜403に水素、又は水がなるべく含まれないようにするために、半導体膜403の成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜436が形成された基板を予備加熱し、基板及び絶縁膜436に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。
絶縁膜436において半導体膜403が接して形成される領域に、平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理(例えば、化学的機械研磨法)、ドライエッチング処理、プラズマ処理を用いることができる。
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にRF電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、絶縁膜436の表面に付着している粉状物質(パーティクル、ごみともいう)を除去することができる。
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、絶縁膜436表面の凹凸状態に合わせて適宜設定すればよい。
平坦化処理は、例えば、絶縁膜436として用いる酸化シリコン膜表面に化学的機械研磨法により研磨処理(研磨条件:ポリウレタン系研磨布、シリカ系スラリー、スラリー温度室温、研磨圧0.001MPa、研磨時回転数(テーブル/スピンドル)60rpm/56rpm、研磨時間0.5分)を行い、酸化シリコン膜表面における平均面粗さ(Ra)を約0.15nmとすればよい。
なお、半導体膜403は、成膜時に酸素が多く含まれるような条件(例えば、酸素100%の雰囲気下でスパッタリング法により成膜を行うなど)で成膜して、酸素を多く含む(好ましくは酸化物半導体が結晶状態における化学量論的組成に対し、酸素の含有量が過剰な領域が含まれている)膜とすることが好ましい。
なお、本実施の形態において、半導体膜403を、スパッタリング法で作製するためのターゲットとしては、組成として、In:Ga:Zn=3:1:2[原子百分率]の酸化物ターゲットを用い、In−Ga−Zn系酸化物膜(IGZO膜)を成膜する。
また、金属酸化物ターゲットの相対密度(充填率)は90%以上100%以下、好ましくは95%以上99.9%以下である。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜とすることができる。
半導体膜403を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板400上に半導体膜403を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水(H2O)など水素原子を含む化合物(より好ましくは炭素原子を含む化合物も)等が排気されるため、当該成膜室で成膜した半導体膜403に含まれる不純物の濃度を低減できる。
また、絶縁膜436と半導体膜403とを大気に解放せずに連続的に形成することが好ましい。絶縁膜436と半導体膜403とを大気に曝露せずに連続して形成すると、絶縁膜436表面に水素や水分などの不純物が吸着することを防止することができる。
半導体膜403は、膜状の酸化物半導体膜をフォトリソグラフィ工程により島状の酸化物半導体膜に加工して形成することができる。
また、島状の半導体膜403を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
なお、酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法によるドライエッチングによってエッチング加工してもよい。例えば、IGZO膜をICPエッチング法により、エッチング(エッチング条件:エッチングガス(BCl3:Cl2=60sccm:20sccm)、電源電力450W、バイアス電力100W、圧力1.9Pa)し、島状に加工することができる。
また、半導体膜403に、過剰な水素(水や水酸基を含む)を除去(脱水化または脱水素化)するための加熱処理を行ってもよい。加熱処理の温度は、300℃以上700℃以下、または基板の歪み点未満とする。加熱処理は減圧下又は窒素雰囲気下などで行うことができる。例えば、加熱処理装置の一つである電気炉に基板を導入し、半導体膜403に対して窒素雰囲気下450℃において1時間の加熱処理を行う。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、GRTA(Gas Rapid Thermal Anneal)装置、LRTA(Lamp Rapid Thermal Anneal)装置等のRTA(Rapid Thermal Anneal)装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、加熱処理として、650℃〜700℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出すGRTAを行ってもよい。
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N(99.9999%)以上好ましくは7N(99.99999%)以上(即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好ましい。
また、加熱処理で半導体膜403を加熱した後、同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア(CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用いて測定した場合の水分量が20ppm(露点換算で−55℃)以下、好ましくは1ppm以下、より好ましくは10ppb以下の空気)を導入してもよい。酸素ガスまたは一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純度を、6N以上好ましくは7N以上(即ち、酸素ガスまたは一酸化二窒素ガス中の不純物濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、半導体膜403を高純度化及び電気的にI型(真性)化することができる。
なお、脱水化又は脱水素化のための加熱処理を行うタイミングは、膜状の酸化物半導体膜形成後でも、島状の半導体膜403形成後でもよい。
また、脱水化又は脱水素化のための加熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
また、脱水化又は脱水素化処理を行った半導体膜403に、酸素(少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む)を導入して膜中に酸素を供給してもよい。
また、脱水化又は脱水素化処理によって、酸化物半導体を構成する主成分材料である酸素が同時に脱離して減少してしまうおそれがある。酸化物半導体膜において、酸素が脱離した箇所では酸素欠損が存在し、該酸素欠損に起因してトランジスタの電気的特性変動を招くドナー準位が生じてしまう。
脱水化又は脱水素化処理を行った半導体膜403に、酸素を導入して膜中に酸素を供給することによって、半導体膜403を高純度化、及び電気的にI型(真性)化することができる。高純度化し、電気的にI型(真性)化した半導体膜403を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。
酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
酸素の導入工程は、半導体膜403に酸素導入する場合、半導体膜403に直接導入してもよいし、ゲート絶縁膜402や絶縁膜407などの他の膜を通過して半導体膜403へ導入してもよい。酸素を他の膜を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いればよいが、酸素を露出された半導体膜403へ直接導入する場合は、プラズマ処理なども用いることができる。
半導体膜403への酸素の導入は、脱水化又は脱水素化処理を行った後が好ましいが、特に限定されない。また、上記脱水化又は脱水素化処理を行った半導体膜403への酸素の導入は複数回行ってもよい。
ゲート絶縁膜402の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。
半導体膜403として酸化物半導体膜を用いる場合、ゲート絶縁膜402は、半導体膜403と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁膜402は、膜中(バルク中)に少なくとも化学量論比を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁膜402として、酸化シリコン膜を用いる場合には、SiO2+α(ただし、α>0)とする。本実施の形態では、ゲート絶縁膜402として、SiO2+α(ただし、α>0)である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁膜402として用いることで、半導体膜403に酸素を供給することができ、特性を良好にすることができる。さらに、ゲート絶縁膜402は、作製するトランジスタのサイズやゲート絶縁膜402の段差被覆性を考慮して形成することが好ましい。
また、ゲート絶縁膜402と接するゲート電極層401の一層として、窒素を含む金属酸化物、具体的には、窒素を含むIn−Ga−Zn−O膜や、窒素を含むIn−Sn−O膜や、窒素を含むIn−Ga−O膜や、窒素を含むIn−Zn−O膜や、窒素を含むSn−O膜や、窒素を含むIn−O膜や、金属窒化膜(InN、SnNなど)を用いることができる。これらの膜は5eV(電子ボルト)、好ましくは5.5eV(電子ボルト)以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
また、酸化物半導体膜を半導体膜403として用いる場合、半導体膜403上に設けられる絶縁膜407、410として酸化アルミニウム膜を含む膜とすることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果(ブロック効果)が高い。
従って、酸化アルミニウム膜は、作製工程中及び作製後において、酸化物半導体膜を用いたトランジスタの変動要因となる水素、水分などの不純物の半導体膜403への混入、及び酸化物半導体を構成する主成分材料である酸素の半導体膜403からの放出を防止する保護膜として機能する。
絶縁膜407、410は、絶縁膜407、410に水、水素等の不純物を混入させない方法(好適にはスパッタリング法など)を適宜用いて形成することが好ましい。
酸化物半導体膜の成膜時と同様に、絶縁膜407、410の成膜室内の残留水分を除去するために、吸着型の真空ポンプ(クライオポンプなど)を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁膜407、410に含まれる不純物の濃度を低減できる。また、絶縁膜407、410の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
絶縁膜407、410を、成膜する際に用いるスパッタガスとしては、水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
上記のように本明細書に開示するトランジスタ440a、440b、440cの半導体膜として、酸化物半導体膜は好適に用いることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
(実施の形態3)
本実施の形態では、本明細書に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。
図5は、半導体装置の構成の一例である。図5(A)に、半導体装置の断面図を、図5(B)に半導体装置の平面図を、図5(C)に半導体装置の回路図をそれぞれ示す。ここで、図5(A)は、図5(B)のC1−C2、及びD1−D2における断面に相当する。
図5(A)及び図5(B)に示す半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有するものである。トランジスタ162としては、実施の形態1で示すトランジスタ440aの構造を適用し、実施の形態2で示す酸化物半導体膜を半導体膜144に用いたトランジスタを適用する例である。
ここで、第1の半導体材料と第2の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料(シリコンなど)とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体を用いた実施の形態1に示すようなトランジスタ162に用いる他、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図5(A)におけるトランジスタ160は、半導体材料(例えば、シリコンなど)を含む基板185に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設けられた不純物領域120と、不純物領域120に接する金属間化合物領域124と、チャネル形成領域116上に設けられたゲート絶縁膜108と、ゲート絶縁膜108上に設けられたゲート電極110と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
基板185上にはトランジスタ160を囲むように素子分離絶縁層106が設けられており、トランジスタ160を覆うように絶縁層128、及び絶縁層130が設けられている。なお、トランジスタ160において、ゲート電極110の側面に側壁絶縁層(サイドウォール絶縁層)を設け、不純物濃度が異なる領域を含む不純物領域120としてもよい。
単結晶半導体基板を用いたトランジスタ160は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ160を覆うように絶縁膜を2層形成する。トランジスタ162および容量素子164の形成前の処理として、該絶縁膜2層にCMP処理を施して、平坦化した絶縁層128、絶縁層130を形成し、同時にゲート電極110の上面を露出させる。
絶縁層128、絶縁層130は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁層128、絶縁層130は、プラズマCVD法又はスパッタリング法等を用いて形成することができる。
また、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料(low−k材料)等を用いることができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶縁層128、絶縁層130を形成してもよい。
なお、本実施の形態において、絶縁膜として窒化シリコン膜、絶縁層130として酸化シリコン膜を用いる。
絶縁層130表面において、半導体膜144形成領域に、平坦化処理を行うことが好ましい。本実施の形態では、研磨処理(例えばCMP処理)により十分に平坦化した(好ましくは絶縁層130表面の平均面粗さは0.15nm以下)絶縁層130上に半導体膜144を形成する。
図5(A)に示すトランジスタ162は、酸化物半導体をチャネル形成領域に用いたトランジスタである。ここで、トランジスタ162に含まれる半導体膜144は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ162を得ることができる。
酸化物半導体膜を用いたトランジスタ162は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
トランジスタ162では、CMP法を用いてゲート電極148上の導電膜を分断し、ソース電極層及びドレイン電極層として機能する電極層142a、142bを形成する工程において、酸化物絶縁膜135及び側壁絶縁層136a、136bに用いる酸化物絶縁膜に対してより効果的に除去処理が進行するアルカリ性スラリーを用いた第1の研磨処理と、金属膜に対して効果的に除去処理が進行する、酸性スラリーを用いた第2の研磨処理を行う。CMP法による研磨処理に加え、酸化物絶縁膜135及び側壁絶縁層136a、136bに用いられる酸化物絶縁膜と、ゲート電極148、電極層142a、142bに用いられる金属膜とに対して、アルカリ性スラリー及び酸性スラリーが有する、異なる選択比を利用する。作製工程において、CMP法による研磨処理に加え、処理物への選択比が異なるスラリーを用いることで、より精密な加工を制御よく行うことができる。
ゲート電極148上に設けられた、導電膜、及び酸化物絶縁膜の積層に対して、まず、第1の研磨処理によって、選択的に酸化物絶縁膜を除去して、ゲート電極148上に設けられた導電層を露出させる。次に行う第2の研磨処理は金属膜に対して効果的に除去処理が進行する酸性系スラリーを用いて行うため、側壁絶縁層136a、136bは除去されにくく、選択的にゲート電極148の一部、及び導電膜を除去することができる。よって、ゲート電極148、及び電極層142a、142bの高さ(基板185からの高さ)は、側壁絶縁層136a、136bの上面の高さより低くすることができる。該構造により、ゲート電極148と、電極層142a、142bとを側壁絶縁層136a、136bを用いてより確実に絶縁することができるため、ゲート電極148と、電極層142a、142bとが、接することによるショート等の不良を低減することができる。よって、半導体装置の作製工程において、形状や特性のばらつきを少ない微細な構造を有するトランジスタを歩留まりよく作製することができる。
よって、トランジスタ162は、ソース電極層又はドレイン電極層として機能する電極層142a、142bと半導体膜144が接する領域(コンタクト領域)と、ゲート電極148との距離を短くすることができるため、電極層142a、142bと半導体膜144とが接する領域(コンタクト領域)、及びゲート電極148間の抵抗が減少し、トランジスタ162のオン特性を向上させることが可能となる。
トランジスタ162上には、酸化物絶縁膜135、絶縁膜150が単層または積層で設けられている。本実施の形態では、絶縁膜150として、酸化アルミニウム膜を用いる。酸化アルミニウム膜を高密度(膜密度3.2g/cm3以上、好ましくは3.6g/cm3以上)とすることによって、トランジスタ162に安定な電気特性を付与することができる。
また、酸化物絶縁膜135及び絶縁膜150を介して、トランジスタ162の電極層142aと重畳する領域には、導電層153が設けられており、電極層142aと、酸化物絶縁膜135と、絶縁膜150と、導電層153とによって、容量素子164が構成される。すなわち、トランジスタ162の電極層142aは、容量素子164の一方の電極として機能し、導電層153は、容量素子164の他方の電極として機能する。なお、容量が不要の場合には、容量素子164を設けない構成とすることもできる。また、容量素子164は、別途、トランジスタ162の上方に設けてもよい。
トランジスタ162および容量素子164の上には絶縁膜152が設けられている。そして、絶縁膜152上にはトランジスタ162と、他のトランジスタを接続するための配線156が設けられている。図5(A)には図示しないが、配線156は、絶縁膜150、絶縁膜152及びゲート絶縁膜146などに形成された開口に形成された電極を介して電極層142bと電気的に接続される。ここで、該電極は、少なくともトランジスタ162の半導体膜144の一部と重畳するように設けられることが好ましい。
図5(A)及び図5(B)において、トランジスタ160と、トランジスタ162とは、少なくとも一部が重畳するように設けられており、トランジスタ160のソース領域またはドレイン領域と半導体膜144の一部が重畳するように設けられているのが好ましい。また、トランジスタ162及び容量素子164が、トランジスタ160の少なくとも一部と重畳するように設けられている。例えば、容量素子164の導電層153は、トランジスタ160のゲート電極110と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
なお、電極層142b及び配線156の電気的接続は、電極層142b及び配線156を直接接触させて行ってもよいし、電極層142b及び配線156の間の絶縁膜に電極を設けて、該電極を介して行ってもよい。また、間に介する電極は、複数でもよい。
次に、図5(A)及び図5(B)に対応する回路構成の一例を図5(C)に示す。
図5(C)において、第1の配線(1st Line)とトランジスタ160のソース電極とは、電気的に接続され、第2の配線(2nd Line)とトランジスタ160のドレイン電極とは、電気的に接続されている。また、第3の配線(3rd Line)とトランジスタ162のソース電極またはドレイン電極の一方とは、電気的に接続され、第4の配線(4th Line)と、トランジスタ162のゲート電極とは、電気的に接続されている。そして、トランジスタ160のゲート電極と、トランジスタ162のソース電極またはドレイン電極の一方は、容量素子164の電極の他方と電気的に接続され、第5の配線(5th Line)と、容量素子164の電極の他方は電気的に接続されている。
図5(C)に示す半導体装置では、トランジスタ160のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位が、トランジスタ160のゲート電極、および容量素子164に与えられる。すなわち、トランジスタ160のゲート電極には、所定の電荷が与えられる(書き込み)。ここでは、異なる二つの電位レベルを与える電荷(以下Lowレベル電荷、Highレベル電荷という)のいずれかが与えられるものとする。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極に与えられた電荷が保持される(保持)。
トランジスタ162のオフ電流は極めて小さいため、トランジスタ160のゲート電極の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第1の配線に所定の電位(定電位)を与えた状態で、第5の配線に適切な電位(読み出し電位)を与えると、トランジスタ160のゲート電極に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジスタ160をnチャネル型とすると、トランジスタ160のゲート電極にHighレベル電荷が与えられている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲート電極にLowレベル電荷が与えられている場合の見かけのしきい値Vth_Lより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ160を「オン状態」とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVth_HとVth_Lの中間の電位V0とすることにより、トランジスタ160のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Highレベル電荷が与えられていた場合には、第5の配線の電位がV0(>Vth_H)となれば、トランジスタ160は「オン状態」となる。Lowレベル電荷が与えられていた場合には、第5の配線の電位がV0(<Vth_L)となっても、トランジスタ160は「オフ状態」のままである。このため、第2の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ160が「オフ状態」となるような電位、つまり、Vth_Hより小さい電位を第5の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ160が「オン状態」となるような電位、つまり、Vth_Lより大きい電位を第5の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合(ただし、電位は固定されていることが望ましい)であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
(実施の形態4)
本実施の形態においては、実施の形態1乃至3のいずれかに示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態2に示した構成と異なる構成について、図6及び図7を用いて説明を行う。
図6(A)は、半導体装置の回路構成の一例を示し、図6(B)は半導体装置の一例を示す概念図である。まず、図6(A)に示す半導体装置について説明を行い、続けて図6(B)に示す半導体装置について、以下説明を行う。
図6(A)に示す半導体装置において、ビット線BLとトランジスタ162のソース電極又はドレイン電極とは電気的に接続され、ワード線WLとトランジスタ162のゲート電極とは電気的に接続され、トランジスタ162のソース電極又はドレイン電極と容量素子254の第1の端子とは電気的に接続されている。
次に、図6(A)に示す半導体装置(メモリセル250)に、情報の書き込みおよび保持を行う場合について説明する。
まず、ワード線WLの電位を、トランジスタ162がオン状態となる電位として、トランジスタ162をオン状態とする。これにより、ビット線BLの電位が、容量素子254の第1の端子に与えられる(書き込み)。その後、ワード線WLの電位を、トランジスタ162がオフ状態となる電位として、トランジスタ162をオフ状態とすることにより、容量素子254の第1の端子の電位が保持される(保持)。
酸化物半導体を用いたトランジスタ162は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ162をオフ状態とすることで、容量素子254の第1の端子の電位(あるいは、容量素子254に蓄積された電荷)を極めて長時間にわたって保持することが可能である。
次に、情報の読み出しについて説明する。トランジスタ162がオン状態となると、浮遊状態であるビット線BLと容量素子254とが導通し、ビット線BLと容量素子254の間で電荷が再分配される。その結果、ビット線BLの電位が変化する。ビット線BLの電位の変化量は、容量素子254の第1の端子の電位(あるいは容量素子254に蓄積された電荷)によって、異なる値をとる。
例えば、容量素子254の第1の端子の電位をV、容量素子254の容量をC、ビット線BLが有する容量成分(以下、ビット線容量とも呼ぶ)をCB、電荷が再分配される前のビット線BLの電位をVB0とすると、電荷が再分配された後のビット線BLの電位は、(CB*VB0+C*V)/(CB+C)となる。従って、メモリセル250の状態として、容量素子254の第1の端子の電位がV1とV0(V1>V0)の2状態をとるとすると、電位V1を保持している場合のビット線BLの電位(=(CB*VB0+C*V1)/(CB+C))は、電位V0を保持している場合のビット線BLの電位(=(CB*VB0+C*V0)/(CB+C))よりも高くなることがわかる。
そして、ビット線BLの電位を所定の電位と比較することで、情報を読み出すことができる。
このように、図6(A)に示す半導体装置は、トランジスタ162のオフ電流が極めて小さいという特徴から、容量素子254に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
次に、図6(B)に示す半導体装置について、説明を行う。
図6(B)に示す半導体装置は、上部に記憶回路として図6(A)に示したメモリセル250を複数有するメモリセルアレイ251a及び251bを有し、下部に、メモリセルアレイ251(メモリセルアレイ251a及び251b)を動作させるために必要な周辺回路253を有する。なお、周辺回路253は、メモリセルアレイ251と電気的に接続されている。
図6(B)に示した構成とすることにより、周辺回路253をメモリセルアレイ251(メモリセルアレイ251a及び251b)の直下に設けることができるため半導体装置の小型化を図ることができる。
周辺回路253に設けられるトランジスタは、トランジスタ162とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路(論理回路、駆動回路など)を好適に実現することが可能である。
なお、図6(B)に示した半導体装置では、2つのメモリセルアレイ251(メモリセルアレイ251aと、メモリセルアレイ251b)が積層された構成を例示したが、積層するメモリセルの数はこれに限定されない。3つ以上のメモリセルを積層する構成としても良い。
次に、図6(A)に示したメモリセル250の具体的な構成について図7を用いて説明を行う。
図7は、メモリセル250の構成の一例である。図7(A)に、メモリセル250の断面図を、図7(B)にメモリセル250の平面図をそれぞれ示す。ここで、図7(A)は、図7(B)のF1−F2、及びG1−G2における断面に相当する。
図7(A)及び図7(B)に示すトランジスタ162は、実施の形態1又は実施の形態2で示した構成と同一の構成とすることができる。
絶縁層180上に設けられたトランジスタ162上には、絶縁膜256が単層または積層で設けられている。また、絶縁膜256を介して、トランジスタ162の電極層142aと重畳する領域には、導電層262が設けられており、電極層142aと、酸化物絶縁膜135と、絶縁膜256と、導電層262とによって、容量素子254が構成される。すなわち、トランジスタ162の電極層142aは、容量素子254の一方の電極として機能し、導電層262は、容量素子254の他方の電極として機能する。
トランジスタ162および容量素子254の上には絶縁膜258が設けられている。そして、絶縁膜258上にはメモリセル250と、隣接するメモリセル250を接続するための配線260が設けられている。図示しないが、配線260は、絶縁膜256及び絶縁膜258などに形成された開口を介してトランジスタ162の電極層142bと電気的に接続されている。但し、開口に他の導電層を設け、該他の導電層を介して、配線260と電極層142bとを電気的に接続してもよい。なお、配線260は、図6(A)の回路図におけるビット線BLに相当する。
図7(A)及び図7(B)において、トランジスタ162の電極層142bは、隣接するメモリセルに含まれるトランジスタのソース電極としても機能することができる。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
図7(A)に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
以上のように、本実施の形態では、上部に多層に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
このように、酸化物半導体以外の材料を用いたトランジスタ(換言すると、十分な高速動作が可能なトランジスタ)を用いた周辺回路と、酸化物半導体を用いたトランジスタ(より広義には、十分にオフ電流が小さいトランジスタ)を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
(実施の形態5)
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図8乃至図11を用いて説明する。
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにSRAMまたはDRAMが使用されている。SRAMまたはDRAMが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、SRAMまたはDRAMを画像データの一時記憶に用いた場合、以下の特徴がある。
通常のSRAMは、図8(A)に示すように1つのメモリセルがトランジスタ801〜806の6個のトランジスタで構成されており、それをXデコーダー807、Yデコーダー808にて駆動している。トランジスタ803とトランジスタ805、トランジスタ804とトランジスタ806はインバータを構成し、高速駆動を可能としている。しかし1つのメモリセルが6トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をFとしたときにSRAMのメモリセル面積は通常100〜150F2である。このためSRAMはビットあたりの単価が各種メモリの中で最も高い。
それに対して、DRAMはメモリセルが図8(B)に示すようにトランジスタ811、保持容量812によって構成され、それをXデコーダー813、Yデコーダー814にて駆動している。1つのセルが1トランジスタ1容量の構成になっており、面積が小さい。DRAMのメモリセル面積は通常10F2以下である。ただし、DRAMは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、10F2前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。
図9に携帯機器のブロック図を示す。図9に示す携帯機器はRF回路901、アナログベースバンド回路902、デジタルベースバンド回路903、バッテリー904、電源回路905、アプリケーションプロセッサ906、フラッシュメモリ910、ディスプレイコントローラ911、メモリ回路912、ディスプレイ913、タッチセンサ919、音声回路917、キーボード918などより構成されている。ディスプレイ913は表示部914、ソースドライバ915、ゲートドライバ916によって構成されている。アプリケーションプロセッサ906はCPU907、DSP908、インターフェイス909(IF909)を有している。一般にメモリ回路912はSRAMまたはDRAMで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
図10に、ディスプレイのメモリ回路950に先の実施の形態で説明した半導体装置を使用した例を示す。図10に示すメモリ回路950は、メモリ952、メモリ953、スイッチ954、スイッチ955およびメモリコントローラ951により構成されている。また、メモリ回路は、画像データ(入力画像データ)からの信号線、メモリ952、及びメモリ953に記憶されたデータ(記憶画像データ)を読み出し、及び制御を行うディスプレイコントローラ956と、ディスプレイコントローラ956からの信号により表示するディスプレイ957が接続されている。
まず、ある画像データがアプリケーションプロセッサ(図示しない)によって、形成される(入力画像データA)。入力画像データAは、スイッチ954を介してメモリ952に記憶される。そしてメモリ952に記憶された画像データ(記憶画像データA)は、スイッチ955、及びディスプレイコントローラ956を介してディスプレイ957に送られ、表示される。
入力画像データAに変更が無い場合、記憶画像データAは、通常30〜60Hz程度の周期でメモリ952からスイッチ955を介して、ディスプレイコントローラ956から読み出される。
次に、例えばユーザーが画面を書き換える操作をしたとき(すなわち、入力画像データAに変更が有る場合)、アプリケーションプロセッサは新たな画像データ(入力画像データB)を形成する。入力画像データBはスイッチ954を介してメモリ953に記憶される。この間も定期的にメモリ952からスイッチ955を介して記憶画像データAは読み出されている。メモリ953に新たな画像データ(記憶画像データB)が記憶し終わると、ディスプレイ957の次のフレームより、記憶画像データBは読み出され、スイッチ955、及びディスプレイコントローラ956を介して、ディスプレイ957に記憶画像データBが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ952に記憶されるまで継続される。
このようにメモリ952及びメモリ953は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ957の表示をおこなう。なお、メモリ952及びメモリ953はそれぞれ別のメモリには限定されず、1つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ952及びメモリ953に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
図11に電子書籍のブロック図を示す。図11はバッテリー1001、電源回路1002、マイクロプロセッサ1003、フラッシュメモリ1004、音声回路1005、キーボード1006、メモリ回路1007、タッチパネル1008、ディスプレイ1009、ディスプレイコントローラ1010によって構成される。
ここでは、図11のメモリ回路1007に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路1007の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ1004にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
本実施例では、本明細書に開示する半導体装置の一形態であるトランジスタを作製し、断面観察及び電気特性の評価を行った。
トランジスタとして、図12に示すトランジスタ340と同様の構造の実施例トランジスタを作製した。以下に実施例トランジスタの作製方法を示す。
アルゴンによるプラズマ処理(Ar流量50sccm、圧力0.6Pa、電源電力200W、3分間)を行ったシリコン基板300上に絶縁膜336としてスパッタリング法を用いて、膜厚1000nmの酸化シリコン膜を形成した(成膜条件:酸素(酸素50sccm)雰囲気下、圧力0.4Pa、電源電力(電源出力)1.5kW、シリコン基板とターゲットとの間の距離を60mm、基板温度100℃)。
次に絶縁膜336表面に化学的機械研磨(Chemical Mechanical Polishing:CMP)法により研磨処理(研磨圧0.01MPa、研磨時回転数(テーブル/スピンドル):60rpm/56rpm)を行い、絶縁膜336表面における平均面粗さ(Ra)を約0.2nmとした。
絶縁膜336上に酸化物半導体膜としてIn:Ga:Zn=3:1:2[原子数比]の酸化物ターゲットを用いたスパッタリング法により、膜厚20nmのIGZO膜を形成した。成膜条件は、アルゴン及び酸素(アルゴン:酸素=30sccm:15sccm)雰囲気下、圧力0.4Pa、電源電力0.5kW、基板温度200℃とした。
ドライエッチング法により、酸化物半導体膜をエッチング(エッチング条件:エッチングガス(BCl3:Cl2=60sccm:20sccm)、ICP電源電力450W、バイアス電力100W、圧力1.9Pa)して島状の半導体膜303を形成した。
次にCVD法によりゲート絶縁膜となる酸化窒化シリコン膜を20nm成膜した。
ゲート絶縁膜上に、スパッタリング法により膜厚30nmの窒化タンタル膜(成膜条件:アルゴン及び窒素(アルゴン:窒素=50sccm:10sccm)雰囲気下、圧力0.6Pa、電源電力1kW)及び膜厚200nmのタングステン膜(成膜条件:アルゴン(100sccm)雰囲気下、圧力2.0Pa、電源電力4kW)の積層を成膜した。
窒化タンタル膜及びタングステン膜上にフォトリソグラフィ法によりレジストマスクを形成した。レジストマスクは、露光により形成後、さらにエッチングによるスリミング工程を行い、チャネル長方向の長さを210nmまで縮小した。
ドライエッチング法により、窒化タンタル膜及びタングステン膜をエッチング((第1エッチング条件:エッチングガス(CF4:Cl2:O2=55sccm:45sccm:55sccm)、ICP電源電力3kW、バイアス電力110W、圧力0.67Pa)、(第2エッチング条件:エッチングガス(Cl2=100sccm)、電源電力2kW、バイアス電力50W、圧力0.67Pa))して島状のゲート電極層301を形成した。
次に、絶縁膜としてゲート電極層301上に、スパッタリング法により酸化アルミニウム膜(成膜条件:アルゴン及び酸素(アルゴン:酸素=25sccm:25sccm)雰囲気下、圧力0.4Pa、電源電力2.5kW、ガラス基板とターゲットとの間の距離を60mm、基板温度250℃)を10nm成膜した。
酸化アルミニウム膜上に絶縁膜として、CVD法により酸化窒化シリコン膜を100nm成膜した。
ゲート電極層301をマスクとして、酸化窒化シリコン膜、酸化アルミニウム膜、及び酸化窒化シリコン膜を通過させて、イオン注入法により半導体膜303に、リンイオンを注入し、チャネル形成領域309、低抵抗領域304a、304bを含む半導体膜303を形成した。なお、リンイオンの注入条件は加速電圧110kV、ドーズ量を4.0×1015ions/cm2とした。
酸化窒化シリコン膜をドライエッチング法により、エッチング(エッチング条件:エッチングガス(CHF3:He=30sccm:120sccm、電源電力3kW、バイアス電力200W、圧力2.0Pa、下部電極温度−10℃)してゲート電極層301側面を覆う側壁絶縁層312a2、312b2を形成した。ゲート電極層301、及び側壁絶縁層312a2、312b2をマスクとして、酸化アルミニウム膜及びゲート絶縁膜をエッチングし、側壁絶縁層312a1、312b1、及びゲート絶縁膜302を形成した。なお酸化アルミニウム膜のエッチング条件は、エッチングガスBCl3=80sccm、ICP電源電力550W、バイアス電力150W、圧力1.0Pa、下部電極温度70℃とした。
半導体膜303、ゲート絶縁膜302、ゲート電極層301、側壁絶縁層312a1、312a2、312b1、312b2上に、スパッタリング法により膜厚30nmのタングステン膜(成膜条件:アルゴン(80sccm)雰囲気下、圧力0.8Pa、電源電力1kW、基板温度200℃)を成膜した。
次に、ドライエッチング法により、タングステン膜をエッチング(エッチング条件:エッチングガス(CF4:Cl2:O2=55sccm:45sccm:55sccm)、電源電力3kW、バイアス電力110W、圧力0.67Pa)して島状のタングステン膜を形成した。
次に、絶縁膜として半導体膜303、ゲート絶縁膜302、ゲート電極層301、側壁絶縁層312a1、312a2、312b1、312b2、タングステン膜上に、スパッタリング法により酸化アルミニウム膜(成膜条件:アルゴン及び酸素(アルゴン:酸素=25sccm:25sccm)雰囲気下、圧力0.4Pa、電源電力2.5kW、ガラス基板とターゲットとの間の距離を60mm、基板温度250℃)を70nm成膜した。
さらに、酸化アルミニウム膜上に、CVD法により酸化窒化シリコン膜を460nm成膜した。
次に酸化窒化シリコン膜、及び酸化アルミニウム膜に化学的機械研磨法により第1の研磨処理(研磨条件:硬質ポリウレタン系研磨布、アルカリ性スラリー(NP8020(ニッタ・ハース株式会社製))、スラリー温度室温、研磨(ロード)圧0.08MPa、研磨時回転数(テーブル/スピンドル)51rpm/50rpm)を行い、ゲート電極層301上の酸化窒化シリコン膜、及び酸化アルミニウム膜を除去し、タングステン膜を露出させた。第1の研磨処理は、酸化物絶縁膜に対して効果的に除去処理が進行する、アルカリ性スラリーを用いて行う。酸化窒化シリコン膜、及び酸化アルミニウム膜は第1の研磨処理により一部除去され、絶縁膜310、315となった。
次にタングステン膜に化学的機械研磨法により第2の研磨処理(研磨条件:硬質ポリウレタン系研磨布、酸性スラリー(SSW2000(Cabot社製)1000mlに過酸化水素水を135ml添加し、さらに純粋で2倍希釈して用いる)、スラリー温度室温、研磨(ロード)圧0.01MPa、研磨時回転数(テーブル/スピンドル)39rpm/35rpm)を行い、ゲート電極層301の一部、及びゲート電極層301上のタングステン膜を除去した。該第2の研磨処理によって、タングステン膜を分断してソース電極層305a及びドレイン電極層305bを形成した。
以上の工程で実施例トランジスタを作製した。
実施例トランジスタ上に層間絶縁膜307として、スパッタリング法により酸化アルミニウム膜(成膜条件:アルゴン及び酸素(アルゴン:酸素=25sccm:25sccm)雰囲気下、圧力0.4Pa、電源電力2.5kW、ガラス基板とターゲットとの間の距離を60mm、基板温度250℃)を30nm成膜し、酸化アルミニウム膜上に層間絶縁膜317としてCVD法により酸化窒化シリコン膜を400nm成膜した。層間絶縁膜形成後酸素雰囲気下、400℃で1時間熱処理を行った。
ソース電極層、ドレイン電極層に達する開口を形成した。
開口に、スパッタリング法により膜厚50nmのチタン膜(成膜条件:アルゴン(20sccm)雰囲気下、圧力0.1Pa、電源電力12kW)、膜厚100nmのアルミニウム膜(成膜条件:アルゴン(50sccm)雰囲気下、圧力0.4Pa、電源電力1kW)、膜厚50nmのチタン膜(成膜条件:アルゴン(20sccm)雰囲気下、圧力0.1Pa、電源電力12kW)を積層した。
チタン膜、アルミニウム膜、及びチタン膜の積層を、エッチング(エッチング条件:エッチングガス(BCl3:Cl2=60sccm:20sccm)、ICP電源電力450W、バイアス電力100W、圧力1.9Pa)し、配線層335a、335bを形成した。
配線層上にポリイミド膜を1.5μm形成し、大気中で300℃1時間熱処理を行った。
本実施例では、実施例トランジスタとして、チャネル幅(W)は10μmとし、チャネル長が0.1μm、0.3μm、10μmの3種類のトランジスタを作製した。
以下に示す工程の他、比較例トランジスタも実施例トランジスタと同様に作製した。以下に比較例トランジスタの作製方法において、実施例トランジスタの作製方法と異なる工程を詳細に示す。
比較例トランジスタにおいては、絶縁膜が設けられたシリコン基板上に、半導体膜として、In:Ga:Zn=3:1:2[原子数比]の酸化物ターゲットを用いたスパッタリング法により、膜厚10nmのIGZO膜を形成した。また、イオン注入法により該IGZO膜に、酸素イオンを注入した。なお、酸素イオンの注入条件は加速電圧5kV、ドーズ量を2.5×1015ions/cm2とした。
ゲート電極層をマスクとして、ゲート絶縁膜となる酸化窒化シリコン膜を通過させて、イオン注入法により半導体膜に、リンイオンを注入し、チャネル形成領域、低抵抗領域を含む半導体膜を形成した。なお、リンイオンの注入条件は加速電圧110kV、ドーズ量を4.0×1015ions/cm2とした。酸化物半導体膜へのリンイオン注入後、ゲート電極層上に、酸化アルミニウム膜は設けず、CVD法により酸化窒化シリコン膜を90nm成膜した。
酸化窒化シリコン膜をドライエッチング法により、エッチングしてゲート電極層側面を覆う側壁絶縁層を形成した。ゲート電極層、及び側壁絶縁層をマスクとして、酸化窒化シリコン膜をエッチングし、ゲート絶縁膜を形成した。
半導体膜、ゲート絶縁膜、ゲート電極層、側壁絶縁層上に、スパッタリング法によりタングステン膜を成膜し、ドライエッチング法により、タングステン膜をエッチングして島状のタングステン膜を形成した。
半導体膜、ゲート絶縁膜、ゲート電極層、側壁絶縁層b、タングステン膜上に、スパッタリング法により酸化アルミニウム膜を成膜し、酸化アルミニウム膜上に、CVD法により酸化窒化シリコン膜を成膜した。
酸化窒化シリコン膜、酸化アルミニウム膜、及びタングステン膜に化学的機械研磨法により研磨処理(研磨条件:硬質ポリウレタン系研磨布、アルカリ性スラリー(NP8020(ニッタ・ハース株式会社製))、スラリー温度室温、研磨(ロード)圧0.08MPa、研磨時回転数(テーブル/スピンドル)51rpm/50rpm)を行い、ゲート電極層が露出するように、ゲート電極層501上の酸化窒化シリコン膜、酸化アルミニウム膜、及びタングステン膜を除去した。
比較例トランジスタにおいては、一回の研磨処理によって、酸化窒化シリコン膜及び酸化アルミニウム膜を除去し、かつゲート電極層上のタングステン膜を除去して分断してソース電極層及びドレイン電極層を形成した。
以上の工程で比較例トランジスタを作製した。
比較例トランジスタ上に層間絶縁膜として、CVD法により酸化窒化シリコン膜を400nm成膜し、層間絶縁膜形成後、酸素雰囲気下、400℃で1時間熱処理を行った。
ソース電極層、ドレイン電極層に達する開口を形成し、該開口に、チタン膜、アルミニウム膜、チタン膜を積層し、エッチングし、配線層を形成した。配線層上にポリイミド膜を1.5μm形成し、大気中で300℃1時間熱処理を行った。
比較例トランジスタとして、チャネル幅(W)は10μmとし、チャネル長が0.1μm、0.3μm、10μmの3種類のトランジスタを作製した。
実施例トランジスタ(チャネル長0.1μm)のチャネル長方向の断面を切り出し、走査型透過電子顕微鏡(STEM:Scanning Transmission Electron Microscopy)により、実施例トランジスタ及び比較例トランジスタの断面観察を行った。本実施例ではSTEMは「日立超薄膜評価装置HD−2300」(株式会社日立ハイテクノロジーズ製)を用いた。図13に実施例トランジスタの断面STEM像を示す。
実施例トランジスタでは、CMP法を用いてゲート電極層301上の導電膜を分断し、ソース電極層305a及びドレイン電極層305bを形成する工程において、酸化物絶縁膜に対してより効果的に除去処理が進行するアルカリ性スラリーを用いた第1の研磨処理と、金属膜に対して効果的に除去処理が進行する、酸性スラリーを用いた第2の研磨処理を行う。側壁絶縁層312a1、312a2、312b1、312b2に用いられる酸化物絶縁膜と、ゲート電極層301、ソース電極層305a及びドレイン電極層305bに用いられる金属膜とに対して、アルカリ性スラリー及び酸性スラリーが有する、異なる選択比を利用する。
ゲート電極層301上に設けられた、導電膜、及び酸化物絶縁膜の積層に対して、まず、第1の研磨処理によって、選択的に酸化物絶縁膜を除去して、ゲート電極層301上に設けられた導電層を露出させる。次に行う第2の研磨処理は金属膜に対して効果的に除去処理が進行する酸性系スラリーを用いて行うため、側壁絶縁層312a1、312a2、312b1、312b2は除去されにくく、選択的にゲート電極層301の一部、及び導電膜を除去することができる。よって、図13に示すように、ゲート電極層301、及びソース電極層305a及びドレイン電極層305bの高さ(シリコン基板300からの高さ)は、側壁絶縁層312a1、312a2、312b1、312b2の上面の高さより低くすることができる。該構造により、ゲート電極層301と、ソース電極層305a及びドレイン電極層305bとを側壁絶縁層312a1、312a2、312b1、312b2を用いてより確実に絶縁することができるため、ゲート電極層301と、ソース電極層305a及びドレイン電極層305bとが、接することによるショート等の不良を低減することができる。従って、微細な実施例トランジスタを歩留まりよく作製することが可能となる。
一方、比較例トランジスタは、一回の研磨処理によって、ゲート電極層上に設けられた、導電膜、及び酸化物絶縁膜の積層を除去する比較例トランジスタの場合は、導電膜除去時に側壁絶縁層も除去されるため、ゲート電極層の上部が露出する形状となりうる。このような側壁絶縁層の過剰な除去は、ゲート電極層とソース電極層、ドレイン電極層とのショート等を招き、歩留まりや、生産性が低下する。また一度の研磨処理によって、材料の異なる積層構造を処理すると、基板面内において処理領域のばらつきが生じやすく、特に集積化された微細なトランジスタを複数含む半導体装置の作製工程においては、そのばらつきが不良という形として大きく影響してしまう。
次に、実施例トランジスタ及び比較例トランジスタの電気特性の評価を行った結果を示す。
図14(A)に、チャネル長が0.1μmの実施例トランジスタ、図14(B)にチャネル長が0.1μmの比較例トランジスタのドレイン電圧(Vd)が1V(太線)、0.1V(細線)におけるゲート電圧(Vg)−ドレイン電流(Id)特性、及び電界効果移動度を示す。ドレイン電圧(Vd)が0.1Vにおいて、チャネル長が0.1μmの実施例トランジスタの電界効果移動度は、7.6cm2/Vsであり、チャネル長が0.1μmの比較例トランジスタの電界効果移動度は、1.0cm2/Vsであった。
図15(A)に、チャネル長が0.3μmの実施例トランジスタ、図15(B)にチャネル長が0.3μmの比較例トランジスタのドレイン電圧(Vd)が1V(太線)、0.1V(細線)におけるゲート電圧(Vg)−ドレイン電流(Id)特性、及び電界効果移動度を示す。ドレイン電圧(Vd)が0.1Vにおいて、チャネル長が0.3μmの実施例トランジスタの電界効果移動度は、18.6cm2/Vsであり、チャネル長が0.3μmの比較例トランジスタの電界効果移動度は、3.8cm2/Vsであった。
図16(A)に、チャネル長が10μmの実施例トランジスタ、図16(B)にチャネル長が10μmの比較例トランジスタのドレイン電圧(Vd)が1V(太線)、0.1V(細線)におけるゲート電圧(Vg)−ドレイン電流(Id)特性、及び電界効果移動度を示す。ドレイン電圧(Vd)が0.1Vにおいて、チャネル長が10μmの実施例トランジスタの電界効果移動度は、22.6cm2/Vsであり、チャネル長が10μmの比較例トランジスタの電界効果移動度は、4.0cm2/Vsであった。
なお、図14乃至図16の測定範囲はゲート電圧−4V〜+4Vである。
実施例トランジスタは、比較例トランジスタと比較して、測定基板内の多くのトランジスタにおいて、チャネル長0.1μm、0.3μm、10μmいずれもスイッチング素子としての良好な電気特性を示した。一方、比較例トランジスタは、スイッチング素子としての電気特性が得られないトランジスタが多く、特にチャネル長が10μmの試料においてその不良が顕著であった。
実施例トランジスタ及び比較例トランジスタにおける、不良率を算出した。不良率は、図14乃至図16におけるトランジスタのドレイン電圧(Vd)が1V(太線)におけるゲート電圧(Vg)−ドレイン電流(Id)特性から、任意の測定点(実施例トランジスタにおいては25点、比較例トランジスタにおいては13点)における、スイッチング素子として電気特性が得られない(しきい値電圧が−4V〜+4V外であり、オンオフ特性が得られない)点を不良点として算出した。
比較例トランジスタにおいては、チャネル長0.1μmが不良率31%、チャネル長0.3μmが不良率38%、チャネル長10μmが不良率69%と高い数値となったが、一方実施例トランジスタにおいては、チャネル長0.1μmが不良率8%とかなり低い数値であり、チャネル長0.3μm及びチャネル長10μmでは不良率0%であった。
このように、実施例トランジスタにおいては、面内においてトランジスタの電気特性の不良が低減され、信頼性の高い半導体装置が歩留まりよく作製できることが確認できた。
以上、本実施例で示すように、微細な構造であっても高い電気特性を有するトランジスタを歩留まりよく提供することができる。また、該トランジスタを含む半導体装置においても、高性能化、高信頼性化、及び高生産化を達成することができる。