JPH11168218A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPH11168218A JPH11168218A JP9335405A JP33540597A JPH11168218A JP H11168218 A JPH11168218 A JP H11168218A JP 9335405 A JP9335405 A JP 9335405A JP 33540597 A JP33540597 A JP 33540597A JP H11168218 A JPH11168218 A JP H11168218A
- Authority
- JP
- Japan
- Prior art keywords
- misfet
- insulating film
- film
- semiconductor
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 SOI基板に形成されるMISFETを有す
る半導体集積回路装置の高速化を図り、同時に信頼度を
向上させることのできる技術を提供する。 【解決手段】 MISFETの半導体領域9の上方の酸
化シリコン膜11を異方性エッチングにより除去した
後、半導体領域9上に位置する窒化シリコン膜10およ
びゲート絶縁膜5と同一層の絶縁膜を順次除去する。次
に、SOI基板上にタングステン膜14を堆積した後、
CMP法によって上記タングステン膜14の表面を平坦
化し、半導体領域9の表面のみに上記タングステン膜1
4を残す。
る半導体集積回路装置の高速化を図り、同時に信頼度を
向上させることのできる技術を提供する。 【解決手段】 MISFETの半導体領域9の上方の酸
化シリコン膜11を異方性エッチングにより除去した
後、半導体領域9上に位置する窒化シリコン膜10およ
びゲート絶縁膜5と同一層の絶縁膜を順次除去する。次
に、SOI基板上にタングステン膜14を堆積した後、
CMP法によって上記タングステン膜14の表面を平坦
化し、半導体領域9の表面のみに上記タングステン膜1
4を残す。
Description
【0001】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、極薄膜シリコン層で構成さ
れたSOI(Silicon On Insulator)基板上に形成され
る完全空乏型MISFET(Metal Insulator Semicond
uctor Field Effect Transistor )を有する半導体集積
回路装置に適用して有効な技術に関するものである。
置の製造技術に関し、特に、極薄膜シリコン層で構成さ
れたSOI(Silicon On Insulator)基板上に形成され
る完全空乏型MISFET(Metal Insulator Semicond
uctor Field Effect Transistor )を有する半導体集積
回路装置に適用して有効な技術に関するものである。
【0002】
【従来の技術】SOI基板の薄膜シリコン層に形成され
るMISFETは、その半導体領域(ソース領域、ドレ
イン領域)の底面が埋め込み酸化膜で絶縁されているこ
とから、バルク基板に形成されるMISFETが有する
寄生容量よりも小さい寄生容量を有している。
るMISFETは、その半導体領域(ソース領域、ドレ
イン領域)の底面が埋め込み酸化膜で絶縁されているこ
とから、バルク基板に形成されるMISFETが有する
寄生容量よりも小さい寄生容量を有している。
【0003】さらに、隣接するMISFETを電気的に
分離するフィールド絶縁膜を薄膜シリコン層の表面に厚
く形成し、MISFETを完全に絶縁膜で囲むことによ
って、ラッチアップ現象または隣接するMISFET間
のリーク現象などを抑制できることから、SOI基板は
高速化、低消費電力化および高信頼度が要求される半導
体集積回路装置には必須の技術となっている。
分離するフィールド絶縁膜を薄膜シリコン層の表面に厚
く形成し、MISFETを完全に絶縁膜で囲むことによ
って、ラッチアップ現象または隣接するMISFET間
のリーク現象などを抑制できることから、SOI基板は
高速化、低消費電力化および高信頼度が要求される半導
体集積回路装置には必須の技術となっている。
【0004】なお。SOI基板については、特公昭50
−13155号公報などに記載がある。
−13155号公報などに記載がある。
【0005】
【発明が解決しようとする課題】しかしながら、本発明
者は、SOI基板の薄膜シリコン層に形成されるMIS
FETを開発するにあたり、以下の問題点を見いだし
た。
者は、SOI基板の薄膜シリコン層に形成されるMIS
FETを開発するにあたり、以下の問題点を見いだし
た。
【0006】すなわち、薄膜シリコン層が薄くなるに従
って、MISFETの半導体領域は浅く形成される。こ
のため、上記半導体領域の不純物濃度を低く抑えて不純
物の拡散を抑制する必要が生じるが、これと同時にMI
SFETの半導体領域の抵抗が高くなり、MISFET
の動作速度の低下を引き起こす。
って、MISFETの半導体領域は浅く形成される。こ
のため、上記半導体領域の不純物濃度を低く抑えて不純
物の拡散を抑制する必要が生じるが、これと同時にMI
SFETの半導体領域の抵抗が高くなり、MISFET
の動作速度の低下を引き起こす。
【0007】そこで、薄膜シリコン層に形成されるMI
SFETの半導体領域の抵抗を低くするために、半導体
領域の表面に自己整合でシリサイド層を形成する方法が
検討された。ところが、薄膜シリコン層が薄いため、形
成されたシリサイド層がSOI基板を構成する埋め込み
酸化膜と接触し、シリサイド層と半導体領域との接触抵
抗が抵抗の高いシリサイド層の端部で決まってしまう。
このため、半導体領域の表面にシリサイド層を設けても
直列抵抗は高くなり、MISFETの駆動能力は低下す
る。
SFETの半導体領域の抵抗を低くするために、半導体
領域の表面に自己整合でシリサイド層を形成する方法が
検討された。ところが、薄膜シリコン層が薄いため、形
成されたシリサイド層がSOI基板を構成する埋め込み
酸化膜と接触し、シリサイド層と半導体領域との接触抵
抗が抵抗の高いシリサイド層の端部で決まってしまう。
このため、半導体領域の表面にシリサイド層を設けても
直列抵抗は高くなり、MISFETの駆動能力は低下す
る。
【0008】また、薄膜シリコン層を構成するシリコン
を侵食する自己整合法で形成され、さらに、SOI基板
を構成する埋め込み酸化膜と接触するシリサイド層は剥
がれやすく、SOI基板上に形成されるMISFETの
信頼度の低下を生じる。
を侵食する自己整合法で形成され、さらに、SOI基板
を構成する埋め込み酸化膜と接触するシリサイド層は剥
がれやすく、SOI基板上に形成されるMISFETの
信頼度の低下を生じる。
【0009】本発明の目的は、SOI基板に形成される
MISFETを有する半導体集積回路装置の高速化を図
り、同時に信頼度を向上させることができる技術を提供
することにある。
MISFETを有する半導体集積回路装置の高速化を図
り、同時に信頼度を向上させることができる技術を提供
することにある。
【0010】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0011】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【0012】すなわち、本発明の半導体集積回路装置の
製造方法は、支持基板上に埋め込み酸化膜を介して薄膜
シリコン層が設けられたSOI基板上に、ソース領域、
ドレイン領域を構成する半導体領域の表面に金属膜が貼
り付けられたMISFETを形成する際、薄膜シリコン
層の主面上にフィールド絶縁膜を形成した後、ゲート電
極、ゲート絶縁膜および半導体領域からなるMISFE
Tをアクティブ領域に形成する工程と、SOI基板上に
約30nmの厚さの窒化シリコン膜および約400nm
の厚さの酸化シリコン膜を順次堆積する工程と、MIS
FETが形成された上記アクティブ領域の上方の酸化シ
リコン膜を異方性エッチングにより除去し、MISFE
Tのゲート電極の側壁に上記酸化シリコン膜からなるサ
イドウォールスペーサを形成する工程と、MISFET
の半導体領域の上に位置する窒化シリコン膜およびMI
SFETのゲート絶縁膜と同一層の絶縁膜を順次除去す
る工程と、SOI基板上に金属膜を堆積する工程と、金
属膜の表面をCMP(Chemical Mechanical Polishing
;化学的機械研磨)法によって平坦化し、MISFE
Tの半導体領域の表面に上記金属膜を残す工程とを有す
るものである。
製造方法は、支持基板上に埋め込み酸化膜を介して薄膜
シリコン層が設けられたSOI基板上に、ソース領域、
ドレイン領域を構成する半導体領域の表面に金属膜が貼
り付けられたMISFETを形成する際、薄膜シリコン
層の主面上にフィールド絶縁膜を形成した後、ゲート電
極、ゲート絶縁膜および半導体領域からなるMISFE
Tをアクティブ領域に形成する工程と、SOI基板上に
約30nmの厚さの窒化シリコン膜および約400nm
の厚さの酸化シリコン膜を順次堆積する工程と、MIS
FETが形成された上記アクティブ領域の上方の酸化シ
リコン膜を異方性エッチングにより除去し、MISFE
Tのゲート電極の側壁に上記酸化シリコン膜からなるサ
イドウォールスペーサを形成する工程と、MISFET
の半導体領域の上に位置する窒化シリコン膜およびMI
SFETのゲート絶縁膜と同一層の絶縁膜を順次除去す
る工程と、SOI基板上に金属膜を堆積する工程と、金
属膜の表面をCMP(Chemical Mechanical Polishing
;化学的機械研磨)法によって平坦化し、MISFE
Tの半導体領域の表面に上記金属膜を残す工程とを有す
るものである。
【0013】上記した手段によれば、MISFETの半
導体領域の上方の酸化シリコン膜をMISFETのゲー
ト電極に対して自己整合で除去した後、薄膜シリコン層
を構成するシリコンを侵食せずにMISFETの半導体
領域の表面に自己整合で金属膜を貼り付けることができ
るので、金属膜と半導体領域との接触抵抗が低減でき、
直列抵抗の低いMISFETの半導体領域を得ることが
できる。また、金属膜は薄膜シリコン層を構成するシリ
コンを侵食することなく形成され、SOI基板を構成す
る埋め込み酸化膜とは接触しないので、上記金属膜は剥
がれにくい。
導体領域の上方の酸化シリコン膜をMISFETのゲー
ト電極に対して自己整合で除去した後、薄膜シリコン層
を構成するシリコンを侵食せずにMISFETの半導体
領域の表面に自己整合で金属膜を貼り付けることができ
るので、金属膜と半導体領域との接触抵抗が低減でき、
直列抵抗の低いMISFETの半導体領域を得ることが
できる。また、金属膜は薄膜シリコン層を構成するシリ
コンを侵食することなく形成され、SOI基板を構成す
る埋め込み酸化膜とは接触しないので、上記金属膜は剥
がれにくい。
【0014】さらに、上記した手段によれば、MISF
ETの半導体領域の上方の酸化シリコン膜を異方性エッ
チングにより除去しているので、MISFETのゲート
電極の側壁に上記酸化シリコン膜からなるサイドウォー
ルスペーサが形成されて、ゲート電極と半導体領域とを
自己整合によって確実に分離することができる。
ETの半導体領域の上方の酸化シリコン膜を異方性エッ
チングにより除去しているので、MISFETのゲート
電極の側壁に上記酸化シリコン膜からなるサイドウォー
ルスペーサが形成されて、ゲート電極と半導体領域とを
自己整合によって確実に分離することができる。
【0015】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【0016】本発明の一実施の形態であるSOI基板上
のMISFETの製造方法を図1〜図9を用いて説明す
る。なお、実施の形態を説明するための全図において同
一機能を有するものは同一の符号を付し、その繰り返し
の説明は省略する。
のMISFETの製造方法を図1〜図9を用いて説明す
る。なお、実施の形態を説明するための全図において同
一機能を有するものは同一の符号を付し、その繰り返し
の説明は省略する。
【0017】まず、図1および図2に示すように、支持
基板1、埋め込み酸化膜2および薄膜シリコン層3によ
って構成されたSOI基板の表面に周知の方法で素子分
離用のLOCOS(Local Oxidation of Silicon)酸化
膜4を形成する。なお、埋め込み酸化膜2の厚さは、例
えば80nm、薄膜シリコン層3の厚さは、例えば40
nmである。
基板1、埋め込み酸化膜2および薄膜シリコン層3によ
って構成されたSOI基板の表面に周知の方法で素子分
離用のLOCOS(Local Oxidation of Silicon)酸化
膜4を形成する。なお、埋め込み酸化膜2の厚さは、例
えば80nm、薄膜シリコン層3の厚さは、例えば40
nmである。
【0018】次に、図3に示すように、薄膜シリコン層
3の表面に酸化シリコン膜によって構成されるゲート絶
縁膜5を約5nmの厚さで形成した後、SOI基板上に
リン(P)を添加した多結晶シリコン膜6、タングステ
ン膜7および酸化シリコン膜8を順次堆積する。次い
で、フォトレジストパターンをマスクにして酸化シリコ
ン膜8、タングステン膜7および多結晶シリコン膜6を
順次エッチングして、タングステン膜7および多結晶シ
リコン膜6によって構成されるゲート電極を形成する。
3の表面に酸化シリコン膜によって構成されるゲート絶
縁膜5を約5nmの厚さで形成した後、SOI基板上に
リン(P)を添加した多結晶シリコン膜6、タングステ
ン膜7および酸化シリコン膜8を順次堆積する。次い
で、フォトレジストパターンをマスクにして酸化シリコ
ン膜8、タングステン膜7および多結晶シリコン膜6を
順次エッチングして、タングステン膜7および多結晶シ
リコン膜6によって構成されるゲート電極を形成する。
【0019】次に、薄膜シリコン層3がp型であれば、
上記ゲート電極をマスクにして薄膜シリコン層3にn型
不純物(例えば、砒素(As))を導入し、nチャネル
型MISFETのn型の半導体領域(ソース領域、ドレ
イン領域)9を形成する。同様に、薄膜シリコン層3が
n型であれば、上記ゲート電極をマスクにして薄膜シリ
コン層3にp型不純物(例えば、フッ化ボロン(B
F2 ))を導入し、pチャネル型MISFETのp型の
半導体領域(ソース領域、ドレイン領域)9を形成す
る。
上記ゲート電極をマスクにして薄膜シリコン層3にn型
不純物(例えば、砒素(As))を導入し、nチャネル
型MISFETのn型の半導体領域(ソース領域、ドレ
イン領域)9を形成する。同様に、薄膜シリコン層3が
n型であれば、上記ゲート電極をマスクにして薄膜シリ
コン層3にp型不純物(例えば、フッ化ボロン(B
F2 ))を導入し、pチャネル型MISFETのp型の
半導体領域(ソース領域、ドレイン領域)9を形成す
る。
【0020】次に、図4に示すように、SOI基板上に
CVD(Chemical Vapor Deposition )法で窒化シリコ
ン膜10および酸化シリコン膜11を順次堆積する。窒
化シリコン膜10の厚さは、例えば30nmであり、酸
化シリコン膜11の厚さは、窒化シリコン膜10よりも
厚く、例えば400nmである。なお、上記酸化シリコ
ン膜11はゲート電極の側壁に対して被覆性が悪い条件
で形成される。
CVD(Chemical Vapor Deposition )法で窒化シリコ
ン膜10および酸化シリコン膜11を順次堆積する。窒
化シリコン膜10の厚さは、例えば30nmであり、酸
化シリコン膜11の厚さは、窒化シリコン膜10よりも
厚く、例えば400nmである。なお、上記酸化シリコ
ン膜11はゲート電極の側壁に対して被覆性が悪い条件
で形成される。
【0021】次に、図5に示すように、SOI基板上に
フォトレジストパターン12を形成し、続いて、図6に
示すように、このフォトレジストパターン12をマスク
にして薄膜シリコン層3の上方に形成された酸化シリコ
ン膜11をRIE(ReactiveIon Etching)法でエッチ
ングして、ゲート電極の側壁に酸化シリコン膜11から
なるサイドウォールスペーサ13を形成する。この後、
図7に示すように、例えばCMP法によって酸化シリコ
ン膜11の表面を平坦化した後、半導体領域9上におい
て露出している窒化シリコン膜10およびMISFET
のゲート絶縁膜5と同一層の絶縁膜を順次除去する。
フォトレジストパターン12を形成し、続いて、図6に
示すように、このフォトレジストパターン12をマスク
にして薄膜シリコン層3の上方に形成された酸化シリコ
ン膜11をRIE(ReactiveIon Etching)法でエッチ
ングして、ゲート電極の側壁に酸化シリコン膜11から
なるサイドウォールスペーサ13を形成する。この後、
図7に示すように、例えばCMP法によって酸化シリコ
ン膜11の表面を平坦化した後、半導体領域9上におい
て露出している窒化シリコン膜10およびMISFET
のゲート絶縁膜5と同一層の絶縁膜を順次除去する。
【0022】次に、図8に示すように、例えば400n
mの厚さのタングステン膜14をスパッタリング法また
はCVD法によってSOI基板上に堆積する。
mの厚さのタングステン膜14をスパッタリング法また
はCVD法によってSOI基板上に堆積する。
【0023】次いで、図9に示すように、例えばCMP
法によって上記タングステン膜14の表面を平坦化する
ことにより、ゲート電極およびLOCOS酸化膜4の上
方に堆積されていたタングステン膜14を除去し、nチ
ャネル型MISFETまたはpチャネル型MISFET
の半導体領域9上のみにタングステン膜14を残す。
法によって上記タングステン膜14の表面を平坦化する
ことにより、ゲート電極およびLOCOS酸化膜4の上
方に堆積されていたタングステン膜14を除去し、nチ
ャネル型MISFETまたはpチャネル型MISFET
の半導体領域9上のみにタングステン膜14を残す。
【0024】その後、図示はしないが、SOI基板上に
層間絶縁膜を堆積し、この層間絶縁膜をエッチングして
コンタクトホールを開孔した後、層間絶縁膜上に堆積し
た金属膜をエッチングして配線層を形成することによ
り、本実施の形態のMISFETが完成する。
層間絶縁膜を堆積し、この層間絶縁膜をエッチングして
コンタクトホールを開孔した後、層間絶縁膜上に堆積し
た金属膜をエッチングして配線層を形成することによ
り、本実施の形態のMISFETが完成する。
【0025】このように、本実施の形態によれば、MI
SFETの半導体領域9の上方の酸化シリコン膜11
を、MISFETのタングステン膜7および多結晶シリ
コン膜6からなるゲート電極に対して自己整合で除去し
た後、薄膜シリコン層3を構成するシリコンを侵食せず
にMISFETの半導体領域9の表面に自己整合でタン
グステン膜14を貼り付けることができる。従って、タ
ングステン膜14と半導体領域9との接触抵抗が低減で
き、直列抵抗の低いMISFETの半導体領域9を得る
ことができる。
SFETの半導体領域9の上方の酸化シリコン膜11
を、MISFETのタングステン膜7および多結晶シリ
コン膜6からなるゲート電極に対して自己整合で除去し
た後、薄膜シリコン層3を構成するシリコンを侵食せず
にMISFETの半導体領域9の表面に自己整合でタン
グステン膜14を貼り付けることができる。従って、タ
ングステン膜14と半導体領域9との接触抵抗が低減で
き、直列抵抗の低いMISFETの半導体領域9を得る
ことができる。
【0026】また、タングステン膜14は薄膜シリコン
層3を構成するシリコンを侵食することなく形成され
て、SOI基板を構成する埋め込み酸化膜2とは接触し
ないので、上記タングステン膜14は剥がれにくい。
層3を構成するシリコンを侵食することなく形成され
て、SOI基板を構成する埋め込み酸化膜2とは接触し
ないので、上記タングステン膜14は剥がれにくい。
【0027】また、MISFETの半導体領域9の上方
の酸化シリコン膜11を異方性エッチングにより除去し
ているので、MISFETのゲート電極の側壁に上記酸
化シリコン膜11からなるサイドウォールスペーサ13
が形成されて、ゲート電極と半導体領域9とを自己整合
によって確実に分離することができる。
の酸化シリコン膜11を異方性エッチングにより除去し
ているので、MISFETのゲート電極の側壁に上記酸
化シリコン膜11からなるサイドウォールスペーサ13
が形成されて、ゲート電極と半導体領域9とを自己整合
によって確実に分離することができる。
【0028】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【0029】たとえば、前記実施の形態では、SOI基
板に形成されるMISFETの製造方法に適用した場合
について説明したが、バルク基板に形成されるMISF
ETの製造方法に適用可能である。
板に形成されるMISFETの製造方法に適用した場合
について説明したが、バルク基板に形成されるMISF
ETの製造方法に適用可能である。
【0030】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【0031】本発明によれば、半導体領域の抵抗が低減
されることによって高い駆動能力を有し、さらに、半導
体領域の低抵抗化のために半導体領域上に設けられた金
属膜の剥がれがなく、ゲート電極と半導体領域とが確実
に分離されたMISFETをSOI基板上に形成するこ
とができるので、上記MISFETを有する半導体集積
回路装置の高速化を図り、同時に信頼度を向上させるこ
とができる。
されることによって高い駆動能力を有し、さらに、半導
体領域の低抵抗化のために半導体領域上に設けられた金
属膜の剥がれがなく、ゲート電極と半導体領域とが確実
に分離されたMISFETをSOI基板上に形成するこ
とができるので、上記MISFETを有する半導体集積
回路装置の高速化を図り、同時に信頼度を向上させるこ
とができる。
【図1】本発明の一実施の形態であるMISFETの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図2】本発明の一実施の形態であるMISFETの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図3】本発明の一実施の形態であるMISFETの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図4】本発明の一実施の形態であるMISFETの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図5】本発明の一実施の形態であるMISFETの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図6】本発明の一実施の形態であるMISFETの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図7】本発明の一実施の形態であるMISFETの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図8】本発明の一実施の形態であるMISFETの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図9】本発明の一実施の形態であるMISFETの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
1 支持基板 2 埋め込み酸化膜 3 薄膜シリコン層 4 LOCOS酸化膜 5 ゲート絶縁膜 6 多結晶シリコン膜 7 タングステン膜 8 酸化シリコン膜 9 半導体領域(ソース領域、ドレイン領域) 10 窒化シリコン膜 11 酸化シリコン膜 12 フォトレジストパターン 13 サイドウォールスペーサ 14 タングステン膜
Claims (7)
- 【請求項1】 支持基板上に埋め込み酸化膜を介して薄
膜シリコン層が設けられたSOI基板上に、ソース領
域、ドレイン領域を構成する半導体領域の表面に金属膜
が貼り付けられたMISFETを形成する半導体集積回
路装置の製造方法であって、(a).前記薄膜シリコン層の
主面上にフィールド絶縁膜を形成した後、ゲート電極、
ゲート絶縁膜および半導体領域からなるMISFETを
アクティブ領域に形成する工程と、(b).前記SOI基板
上に絶縁膜を堆積する工程と、(c).前記MISFETが
形成された前記アクティブ領域の上方の前記絶縁膜を異
方性エッチングにより除去し、前記MISFETのゲー
ト電極の側壁に前記絶縁膜からなるサイドウォールスペ
ーサを形成する工程と、(d).前記MISFETの半導体
領域の上に位置する前記MISFETのゲート絶縁膜と
同一層の絶縁膜を除去する工程と、(e).前記SOI基板
上に金属膜を堆積する工程と、(f).前記金属膜の表面を
平坦化し、前記MISFETの半導体領域の表面のみに
前記金属膜を残す工程とを有することを特徴とする半導
体集積回路装置の製造方法。 - 【請求項2】 半導体基板上に、ソース領域、ドレイン
領域を構成する半導体領域の表面に金属膜が貼り付けら
れたMISFETを形成する半導体集積回路装置の製造
方法であって、(a).前記半導体基板の主面上にフィール
ド絶縁膜を形成した後、ゲート電極、ゲート絶縁膜およ
び半導体領域からなるMISFETをアクティブ領域に
形成する工程と、(b).前記半導体基板上に絶縁膜を堆積
する工程と、(c).前記MISFETが形成された前記ア
クティブ領域の上方の前記絶縁膜を異方性エッチングに
より除去し、前記MISFETのゲート電極の側壁に前
記絶縁膜からなるサイドウォールスペーサを形成する工
程と、(d).前記MISFETの半導体領域の上に位置す
る前記MISFETのゲート絶縁膜と同一層の絶縁膜を
除去する工程と、(e).前記半導体基板上に金属膜を堆積
する工程と、(f).前記金属膜の表面を平坦化し、前記M
ISFETの半導体領域の表面のみに前記金属膜を残す
工程とを有することを特徴とする半導体集積回路装置の
製造方法。 - 【請求項3】 支持基板上に埋め込み酸化膜を介して薄
膜シリコン層が設けられたSOI基板上に、ソース領
域、ドレイン領域を構成する半導体領域の表面に金属膜
が貼り付けられたMISFETを形成する半導体集積回
路装置の製造方法であって、(a).前記薄膜シリコン層の
主面上にフィールド絶縁膜を形成した後、ゲート電極、
ゲート絶縁膜および半導体領域からなるMISFETを
アクティブ領域に形成する工程と、(b).前記SOI基板
上に第1の絶縁膜および第2の絶縁膜を順次堆積する工
程と、(c).前記MISFETが形成された前記アクティ
ブ領域の上方の前記第2の絶縁膜を異方性エッチングに
より除去し、前記MISFETのゲート電極の側壁に前
記第2の絶縁膜からなるサイドウォールスペーサを形成
する工程と、(d).前記MISFETの半導体領域の上に
位置する前記第1の絶縁膜および前記MISFETのゲ
ート絶縁膜と同一層の絶縁膜を順次除去する工程と、
(e).前記SOI基板上に金属膜を堆積する工程と、(f).
前記金属膜の表面を平坦化し、前記MISFETの半導
体領域の表面のみに前記金属膜を残す工程とを有するこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項4】 請求項3記載の半導体集積回路装置の製
造方法において、前記第1の絶縁膜は窒化シリコン膜で
あり、前記第2の絶縁膜は酸化シリコン膜であることを
特徴とする半導体集積回路装置の製造方法。 - 【請求項5】 請求項1〜3のいずれか1項に記載の半
導体集積回路装置の製造方法において、前記金属膜はタ
ングステン膜であることを特徴とする半導体集積回路装
置の製造方法。 - 【請求項6】 請求項1〜3のいずれか1項に記載の半
導体集積回路装置の製造方法において、前記金属膜の表
面の平坦化は化学的機械研磨法によって施されることを
特徴とする半導体集積回路装置の製造方法。 - 【請求項7】 請求項4記載の半導体集積回路装置の製
造方法において、前記第1の絶縁膜を構成する窒化シリ
コン膜の厚さは約30nmであり、前記第2の絶縁膜を
構成する酸化シリコン膜の厚さは約400nmであるこ
とを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9335405A JPH11168218A (ja) | 1997-12-05 | 1997-12-05 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9335405A JPH11168218A (ja) | 1997-12-05 | 1997-12-05 | 半導体集積回路装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11168218A true JPH11168218A (ja) | 1999-06-22 |
Family
ID=18288184
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9335405A Pending JPH11168218A (ja) | 1997-12-05 | 1997-12-05 | 半導体集積回路装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11168218A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013138187A (ja) * | 2011-12-02 | 2013-07-11 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
JP2013211536A (ja) * | 2012-03-01 | 2013-10-10 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法、及び半導体装置 |
JP2013211538A (ja) * | 2012-02-29 | 2013-10-10 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
-
1997
- 1997-12-05 JP JP9335405A patent/JPH11168218A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013138187A (ja) * | 2011-12-02 | 2013-07-11 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
JP2013211538A (ja) * | 2012-02-29 | 2013-10-10 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
US9553200B2 (en) | 2012-02-29 | 2017-01-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
JP2013211536A (ja) * | 2012-03-01 | 2013-10-10 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法、及び半導体装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6437405B2 (en) | Silicon-on-insulator (SOI) substrate, method for fabricating SOI substrate and SOI MOSFET using the SOI substrate | |
KR100189966B1 (ko) | 소이 구조의 모스 트랜지스터 및 그 제조방법 | |
US6900094B2 (en) | Method of selective removal of SiGe alloys | |
KR100518132B1 (ko) | 동적 문턱 전압 제어를 위한 폴리실리콘 후단-게이트절연체-상-실리콘 모스펫 | |
JP2940880B2 (ja) | 半導体装置およびその製造方法 | |
JP4332925B2 (ja) | 半導体装置およびその製造方法 | |
JPH1027914A (ja) | Soiトランジスタ及びその製造方法 | |
JPH1197693A (ja) | 半導体装置およびその製造方法 | |
US20050167754A1 (en) | Semiconductor device and method of manufacturing the same | |
JP2001298194A (ja) | 電界効果型トランジスタ及びその製造方法 | |
JP2003174101A (ja) | 半導体装置および半導体装置の製造方法 | |
JPH1074921A (ja) | 半導体デバイスおよびその製造方法 | |
JP2003168802A (ja) | 半導体装置及びその製造方法 | |
US7135742B1 (en) | Insulated gate type semiconductor device and method for fabricating same | |
US5677210A (en) | Method of producing a fully planarized concave transistor | |
US20020048884A1 (en) | Vertical source/drain contact semiconductor | |
JPH09293873A (ja) | 半導体装置及びその製造方法 | |
US9818652B1 (en) | Commonly-bodied field-effect transistors | |
JPH11168218A (ja) | 半導体集積回路装置の製造方法 | |
JP2001313396A (ja) | 半導体装置およびその製造方法 | |
JP2002124682A (ja) | Mis電界効果トランジスタ及びその製造方法 | |
JPH11330473A (ja) | 半導体集積回路装置およびその製造方法 | |
JP2002231957A (ja) | 半導体装置及びその製造方法 | |
JP2000183355A (ja) | 半導体集積回路装置の製造方法 | |
JPH10200096A (ja) | Mos型電界効果トランジスタ及びその製造方法 |