JP2013197407A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2013197407A JP2013197407A JP2012064349A JP2012064349A JP2013197407A JP 2013197407 A JP2013197407 A JP 2013197407A JP 2012064349 A JP2012064349 A JP 2012064349A JP 2012064349 A JP2012064349 A JP 2012064349A JP 2013197407 A JP2013197407 A JP 2013197407A
- Authority
- JP
- Japan
- Prior art keywords
- air gap
- wiring
- insulating film
- wirings
- height
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
- H01L23/53295—Stacked insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
- H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
- H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】配線間にエアギャップを形成する場合の配線間領域の強度劣化を抑制することが可能な半導体装置を提供する。
【解決手段】一の実施形態によれば、半導体装置は、半導体基板を備える。さらに、前記装置は、前記半導体基板上に形成された配線材層と、前記配線材層の少なくとも上面または側面に形成された絶縁膜とを含む複数の配線を備える。さらに、前記装置は、前記配線間にエアギャップが形成されるように前記配線上に形成されたキャップ絶縁膜を備える。さらに、前記エアギャップの上端の高さは、前記配線の上面の高さよりも低い。
【選択図】図1
【解決手段】一の実施形態によれば、半導体装置は、半導体基板を備える。さらに、前記装置は、前記半導体基板上に形成された配線材層と、前記配線材層の少なくとも上面または側面に形成された絶縁膜とを含む複数の配線を備える。さらに、前記装置は、前記配線間にエアギャップが形成されるように前記配線上に形成されたキャップ絶縁膜を備える。さらに、前記エアギャップの上端の高さは、前記配線の上面の高さよりも低い。
【選択図】図1
Description
本発明の実施形態は、半導体装置に関する。
近年、配線間容量の低減を目的として、配線間に空洞領域を形成するエアギャップ技術が注目されている。エアギャップは例えば、基板上に配線を形成した後に、埋め込み性の悪いプラズマCVD(Chemical Vapor Deposition)により、基板上の全面に絶縁膜を堆積することで形成可能である。しかしながら、エアギャップを形成すると、配線間の絶縁膜が一部抜けた状態となるため、配線間領域の強度の劣化が問題となる。特に、プラズマCVDでエアギャップを形成すると、エアギャップの上端が尖った形状となるため、エアギャップの上端がクラックの起点となり、絶縁膜に亀裂が入るおそれがある。
配線間にエアギャップを形成する場合の配線間領域の強度劣化を抑制することが可能な半導体装置を提供する。
一の実施形態によれば、半導体装置は、半導体基板を備える。さらに、前記装置は、前記半導体基板上に形成された配線材層と、前記配線材層の少なくとも上面または側面に形成された絶縁膜とを含む複数の配線を備える。さらに、前記装置は、前記配線間にエアギャップが形成されるように前記配線上に形成されたキャップ絶縁膜を備える。さらに、前記エアギャップの上端の高さは、前記配線の上面の高さよりも低い。
以下、本発明の実施形態を、図面を参照して説明する。
(第1実施形態)
図1は、第1実施形態の半導体装置の構造を示す断面図である。図1(a)と図1(b)は、同じ半導体装置の異なる断面を示している。
図1は、第1実施形態の半導体装置の構造を示す断面図である。図1(a)と図1(b)は、同じ半導体装置の異なる断面を示している。
図1の半導体装置は、半導体基板101と、半導体基板101上に形成された層間絶縁膜102と、層間絶縁膜102上に形成された複数の配線121とを備えている。各配線121は、金属ライナー膜111と、金属配線膜112と、ハードマスク膜113と、絶縁ライナー膜114とを含んでいる。図1の半導体装置はさらに、キャップ絶縁膜115と、エアギャップ116とを備えている。
半導体基板101は、例えばシリコン基板である。また、層間絶縁膜102は、例えばシリコン酸化膜である。図1には、半導体基板101の主面に平行で、互いに垂直なX方向およびY方向と、半導体基板101の主面に垂直なZ方向が示されている。
配線121は、Y方向に延びており、X方向に互いに隣接している。図1(a)は、配線間距離W1が短い配線121を示し、図1(b)は、配線間距離W2が長い配線121を示している。本実施形態では、距離W1は、200nmより短く設定されている。また、距離W2は、200nmより長く設定されている。図1(a)に示す配線121は、本開示の第1および第2の配線の例である。また、図1(b)に示す配線121は、本開示の第3および第4の配線の例である。
金属ライナー膜111と金属配線膜112は、層間絶縁膜102上に順に形成されている。金属ライナー膜111は、例えばTiN(チタンナイトライド)膜である。また、金属配線層112は、例えばAl(アルミニウム)膜またはW(タングステン)膜である。金属ライナー膜111と金属配線膜112は、本開示の配線材層の例である。
ハードマスク膜113は、金属配線膜112の上面に形成されている。ハードマスク膜113は、例えばシリコン窒化膜またはシリコン酸化膜である。また、絶縁ライナー膜114は、金属ライナー膜111の側面と、金属配線膜112の側面と、ハードマスク膜113の側面および上面と、配線121間の層間絶縁膜102の上面に形成されている。絶縁ライナー膜114は、例えばシリコン窒化膜である。ハードマスク膜113と絶縁ライナー膜114は、本開示の絶縁膜の例である。
なお、配線121は、層間絶縁膜102上の全面に金属ライナー膜111と、金属配線膜112と、ハードマスク膜113とを順に形成しエッチングした後、層間絶縁膜102上の全面に絶縁ライナー膜114を形成することで形成可能である。
キャップ絶縁膜115は、配線121間にエアギャップ116が形成されるように配線121上に形成されている。キャップ絶縁膜115は、例えばSiOCH膜(炭素ドープシリコンオキシド膜)である。本実施形態では、配線121の形成後に層間絶縁膜102上の全面にキャップ絶縁膜115を塗布することで、キャップ絶縁膜115を形成する。その結果、配線121間にエアギャップ116が形成される。
符号S1は、エアギャップ116の上面を示す。エアギャップ116の上面S1は、配線121間において、一方の配線121の側面から他方の配線121の側面まで続いている。よって、本実施形態のエアギャップ116は、エアギャップ116の両側の配線121に接している。図1のエアギャップ116は、本開示の第1のエアギャップの例である。
なお、図1(a)に示す配線121間にはエアギャップ116が形成され、図1(b)に示す配線121間にはエアギャップ116が形成されていないことに留意されたい。その理由やメリットについては、後述する。
(1)エアギャップ116の構造
次に、引き続き図1を参照し、エアギャップ116の構造について詳細に説明する。
次に、引き続き図1を参照し、エアギャップ116の構造について詳細に説明する。
以上のように、本実施形態では、キャップ絶縁膜115を塗布法により形成する。その結果、エアギャップ116の上面S1が平坦面となっている。よって、本実施形態のエアギャップ116は、クラックの起点を有していない。よって、本実施形態によれば、クラックによりキャップ絶縁膜115に亀裂が入ることを抑制することが可能となる。
また、本実施形態では、キャップ絶縁膜115を塗布法で形成することで、キャップ絶縁膜115が、部分的に配線121間に入り込んでいる。その結果、エアギャップ116の上端(上面S1)の高さH2が、配線121の上面の高さH1よりも低くなっている(H2<H1)。このような構造には、H2>H1の場合と比べて、配線121間の開口部がキャップ絶縁膜115で固く閉まり、配線間領域の強度が増すという利点がある。
よって、本実施形態によれば、高さH2を高さH1よりも低くすることで、エアギャップ116に起因する配線間領域の強度劣化を抑制することが可能となる。さらには、エアギャップ116の上面S1を平坦面とすることで、クラックの起点をなくし、キャップ絶縁膜115に亀裂が入ることを抑制することが可能となる。
また、エアギャップ116の上面S1の高さH2は、金属配線膜112の上面の高さより高くても低くてもよい。ただし、本実施形態では、高さH2を、金属配線膜112の上面の高さよりも高く設定している。理由は、高さH2が金属配線膜112の上面の高さよりも低い場合と比べて、配線間容量が低くなり、隣り合う金属配線112間のリーク電流を抑える効果が期待できるからである。
また、本実施形態では、キャップ絶縁膜115を塗布法で形成することで、キャップ絶縁膜115より下方の配線間領域をすべてエアギャップ116にすることができる。よって、本実施形態では、エアギャップ116の上面はキャップ絶縁膜115に接しているものの、エアギャップ116の側面と下面は、キャップ絶縁膜115ではなく、絶縁ライナー膜114に接している。このような構造には、エアギャップ116の体積を大きくし、配線間容量を大幅に低減できるという利点がある。このように、本実施形態のキャップ絶縁膜115は、エアギャップ116の上面、下面、および側面のうちの、上面のみを形成している。
また、本実施形態によれば、キャップ絶縁膜115を塗布法で形成することで、エアギャップ116を、配線間距離が短い配線121間のみに形成することが可能である。図1(a)は、配線間距離W1が短い配線121間に、エアギャップ116が形成された様子を示している。一方、図1(b)は、配線間距離W2が長い配線121間が、キャップ絶縁膜115で埋められた様子を示している。
エアギャップ116が形成される配線間距離の上限値は、塗布膜の乾燥時間や加熱温度を調整することで調整可能である。本実施形態では、この上限値を200nm程度に設定している。理由は、配線間距離が概ね200nmよりも長くなると、一般に配線間容量の低減はあまり求められないため、配線間領域の強度を確保する方が望ましいからである。よって、本実施形態では、上記の上限値を約200nmに設定することで、配線間距離が200nmよりも長い配線121間をキャップ絶縁膜115で埋め込んでいる。
(2)第1実施形態の効果
最後に、第1実施形態の効果について説明する。
最後に、第1実施形態の効果について説明する。
以上のように、本実施形態では、エアギャップ116の上端(上面S1)の高さH2を、配線121の上面の高さH1よりも低く設定する(H2<H1)。よって、本実施形態によれば、H2>H1の場合と比べて、配線121間の開口部をキャップ絶縁膜115で固く閉じることができ、エアギャップ116に起因する配線間領域の強度劣化を抑制することが可能となる。
なお、本実施形態の配線121は、半導体基板101上に層間絶縁膜102を介して形成されているが、代わりに、半導体基板101上に直接形成してもよい。すなわち、配線121の下面に接する下地層は、層間絶縁膜102でも半導体基板101でもよい。さらに、配線121の下地層は、半導体基板101や層間絶縁膜102以外の層でもよい。
また、本実施形態の配線121の配線材層は、導体層(具体的には金属導体層)であるが、例えばポリシリコン層などの半導体層としてもよい。
(第2実施形態)
図2は、第2実施形態の半導体装置の構造を示す断面図である。図2(a)と図2(b)は、同じ半導体装置の異なる断面を示している。
図2は、第2実施形態の半導体装置の構造を示す断面図である。図2(a)と図2(b)は、同じ半導体装置の異なる断面を示している。
図2の半導体装置は、半導体基板101と、半導体基板101上に形成された層間絶縁膜102と、層間絶縁膜102上に形成されたエッチングストッパ膜201と、層間絶縁膜102上に形成された複数の配線211とを備えている。各配線211は、バリアメタル膜202と、配線膜203と、パッシベーション膜204とを含むダマシン配線となっている。図2の半導体装置はさらに、キャップ絶縁膜205と、エアギャップ206とを備えている。
配線211は、図1の配線121と同様に、Y方向に延びており、X方向に互いに隣接している。図2(a)は、配線間距離W3が短い配線211を示し、図2(b)は、配線間距離W4が長い配線211を示している。本実施形態では、距離W3は、200nmより短く設定されている。また、距離W4は、200nmより長く設定されている。図2(a)に示す配線211は、本開示の第1および第2の配線の例である。また、図2(b)に示す配線211は、本開示の第3および第4の配線の例である。なお、図2の配線211は、エッチングストッパ膜201を貫通して層間絶縁膜102上に形成されている。
配線膜203は、配線膜203の下面と側面に接するバリアメタル膜202を介して、層間絶縁膜102上に形成されている。また、パッシベーション膜204は、配線膜203の上面に形成されている。バリアメタル膜202は、例えばTiN膜またはTaN(タンタルナイトライド)膜である。配線膜203は、例えばCu(銅)膜である。パッシベーション膜204は、例えばCuSiN膜である。バリアメタル膜202と配線膜203は、本開示の配線材層の例である。また、パッシベーション膜204は、本開示の絶縁膜の例である。
なお、配線211は、パッシベーション膜204を有していなくてもよい。この場合、配線211は、絶縁膜を有さない構造となる。
また、配線211は、パッシベーション膜204と共に、またはパッシベーション膜204の代わりに、図1の絶縁ライナー膜114を有していてもよい。絶縁ライナー膜114は、本開示の絶縁膜の例である。
キャップ絶縁膜205は、配線211間にエアギャップ206が形成されるように配線211上に形成されている。キャップ絶縁膜205は、例えばSiOCH膜である。本実施形態では、第1実施形態と同様に、配線211の形成後に層間絶縁膜102上の全面にキャップ絶縁膜205を塗布することで、キャップ絶縁膜205を形成する。その結果、配線211間にエアギャップ206が形成される。
符号S2は、エアギャップ206の上面を示す。エアギャップ206の上面S2は、配線211間において、一方の配線211の側面から他方の配線211の側面まで続いている。よって、本実施形態のエアギャップ206は、エアギャップ206の両側の配線211に接している。図2のエアギャップ206は、図1のエアギャップ116と同様に、本開示の第1のエアギャップの例である。
なお、図2(a)に示す配線211間にはエアギャップ206が形成され、図2(b)に示す配線211間にはエアギャップ206が形成されていないことに留意されたい。
以上のように、本実施形態では、キャップ絶縁膜205を塗布法により形成する。その結果、エアギャップ206の上面S2が平坦面となっている。よって、本実施形態によれば、第1実施形態と同様に、クラックによりキャップ絶縁膜205に亀裂が入ることを抑制することが可能となる。
また、本実施形態では、キャップ絶縁膜205を塗布法で形成することで、キャップ絶縁膜205が、部分的に配線211間に入り込んでいる。その結果、エアギャップ206の上端(上面S2)の高さH4が、配線211の上面の高さH3よりも低くなっている(H4<H3)。よって、本実施形態によれば、第1実施形態と同様に、配線211間の開口部をキャップ絶縁膜205で固く閉じることができ、エアギャップ206に起因する配線間領域の強度劣化を抑制することが可能となる。
(第3実施形態)
図3は、第3実施形態の半導体装置の構造を示す断面図である。図3に示す構造は、図1(a)に示す構造の変形例に相当する。
図3は、第3実施形態の半導体装置の構造を示す断面図である。図3に示す構造は、図1(a)に示す構造の変形例に相当する。
本実施形態のエアギャップ116の上面S1は、第1実施形態と同様に、配線121間において、一方の配線121の側面から他方の配線121の側面まで続いている。しかしながら、本実施形態のエアギャップ116の上面S1は、第1実施形態とは異なり、上に凸な形状を有する滑らかな曲面となっている。より詳細には、エアギャップ116の上面S1の形状は、図3に示す上に凸な断面形状がY方向に続くアーチ形となっている。このような構造は例えば、キャップ絶縁膜115を塗布法で形成する際に、配線間距離W1を図1よりも長く設定することで実現可能である。
本実施形態の上面S1は、第1実施形態と同様、尖った部分を有しておらず、クラックの起点を有していない。よって、本実施形態によれば、クラックによりキャップ絶縁膜115に亀裂が入ることを抑制することが可能となる。
符号H2は、エアギャップ116の上面S1の中央部の高さを示す。よって、符号H2は、図1の場合と同様に、エアギャップ116の上端を示している。一方、符号H5は、エアギャップ116の上面S1の端部の高さを示す。本実施形態では、上面S1が上に凸な形状を有しているため、高さH2が高さH5よりも高くなっている(H2>H5)。なお、第1実施形態では、高さH2は高さH5と同じ高さとなっている(H2=H5)。
本実施形態では、キャップ絶縁膜115を塗布法で形成することで、キャップ絶縁膜15が、部分的に配線121間に入り込んでいる。その結果、第1実施形態と同様、エアギャップ116の上端(上面S1の中央部)の高さH2が、配線121の上面の高さH1よりも低くなっている(H2<H1)。よって、本実施形態によれば、配線121間の開口部をキャップ絶縁膜115で固く閉じることができ、エアギャップ116に起因する配線間領域の強度劣化を抑制することが可能となる。
高さH2、H5はそれぞれ、層間絶縁膜(下地層)102の上面から中央部、端部までの高さを示している。高さH2と高さH5の差が小さいと、上面S1は緩やかな曲面となり、高さH2と高さH5の差が大きいと、上面S1は急傾斜な曲面となる。本実施形態では、キャップ絶縁膜115の亀裂をより確実に抑制するために、上面S1を緩やかな曲面に設定している。本実施形態では例えば、高さH5を、高さH2の1/2以上の高さに設定する。
最後に、第3実施形態の効果について説明する。
以上のように、本実施形態では、エアギャップ116の上端(上面S1の中央部)の高さH2を、配線121の上面の高さH1よりも低く設定する(H2<H1)。よって、本実施形態によれば、第1実施形態と同様に、配線121間の開口部をキャップ絶縁膜115で固く閉じることができ、エアギャップ116に起因する配線間領域の強度劣化を抑制することが可能となる。
(第4実施形態)
図4は、第4実施形態の半導体装置の構造を示す断面図である。図4に示す構造は、図1(a)に示す構造の変形例に相当する。
図4は、第4実施形態の半導体装置の構造を示す断面図である。図4に示す構造は、図1(a)に示す構造の変形例に相当する。
図1のエアギャップ116は、エアギャップ116の両側の配線121に接している。これに対し、図4のエアギャップ116は、エアギャップ116の両側の配線121のいずれか一方のみに接している。図4のエアギャップ116は、本開示の第2のエアギャップの例である。
図4のエアギャップ116は例えば、キャップ絶縁膜115を塗布法で形成する際に、配線間距離W1を図1よりも長く設定することで実現可能である。図1では、距離W1を、例えば100nm以下に設定する。また、図4では、距離W1を、例えば100〜200nmに設定する。
符号W5は、エアギャップ116の幅を示す。本実施形態では、エアギャップ116が片側の配線121のみに接しているため、エアギャップ幅W5は配線間距離W1よりも短くなっている(W5<W1)。なお、エアギャップ116を塗布法で形成する場合、各エアギャップ116がどちらの配線121の側面に形成されるかは、ランダムに決定される。
本実施形態では、キャップ絶縁膜115を塗布法で形成することで、キャップ絶縁膜15が、部分的に配線121間に入り込んでいる。その結果、第1実施形態と同様、エアギャップ116の上端の高さH2が、配線121の上面の高さH1より低くなっている(H2<H1)。よって、本実施形態によれば、配線121間の開口部をキャップ絶縁膜115で固く閉じることができ、エアギャップ116に起因する配線間領域の強度劣化を抑制することが可能となる。
また、本実施形態では、エアギャップ116が片側の配線121のみに接しており、エアギャップ116ともう片側の配線121との間に、キャップ絶縁膜115が入り込んでいる。よって、本実施形態によれば、このキャップ絶縁膜115の入り込みにより、配線間領域の強度をさらに増大させることが可能となる。
また、本実施形態のエアギャップ116は、配線121との界面部分に上端を有しているため、第1実施形態と同様、その上面に尖った部分を有しておらず、クラックの起点を有していない。よって、本実施形態によれば、クラックによりキャップ絶縁膜115に亀裂が入ることを抑制することが可能となる。
なお、第1〜第4実施形態の構造は、互いに組合わせて用いてもよい。例えば、第3、第4実施形態のエアギャップは、第2実施形態に適用してもよい。また、第1〜第3実施形態のエアギャップと、第4実施形態のエアギャップは、同じ半導体装置内に形成してもよい。この場合、この半導体装置は、第1および第2のエアギャップの両方を有することとなる。
また、第1〜第4実施形態では、キャップ絶縁膜115を塗布法で形成することで、エアギャップ116の上端の高さを配線121の上面の高さよりも低くしたが、キャップ絶縁膜115を他の方法で形成することで、このような構造を実現してもよい。
以上、第1から第4実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。
101:半導体基板、102:層間絶縁膜、
111:金属ライナー膜、112:金属配線膜、
113:ハードマスク膜、114:絶縁ライナー膜、
115:キャップ絶縁膜、116:エアギャップ、121:配線、
201:エッチングストッパ膜、202:バリアメタル膜、
203:配線膜、204:パッシベーション膜、
205:キャップ絶縁膜、206:エアギャップ、211:配線
111:金属ライナー膜、112:金属配線膜、
113:ハードマスク膜、114:絶縁ライナー膜、
115:キャップ絶縁膜、116:エアギャップ、121:配線、
201:エッチングストッパ膜、202:バリアメタル膜、
203:配線膜、204:パッシベーション膜、
205:キャップ絶縁膜、206:エアギャップ、211:配線
Claims (11)
- 半導体基板と、
前記半導体基板上に形成された配線材層と、前記配線材層の少なくとも上面または側面に形成された絶縁膜とを含む複数の配線と、
前記配線間にエアギャップが形成されるように前記配線上に形成されたキャップ絶縁膜とを備え、
前記エアギャップの上端の高さは、前記配線の上面の高さよりも低く、
前記エアギャップは、第1および第2のエアギャップを含み、
前記第1のエアギャップは、前記第1のエアギャップの両側の前記配線に接しており、
前記第2のエアギャップは、前記第2のエアギャップの両側の前記配線のいずれか一方のみに接しており、
前記第1のエアギャップの上面は、平坦面、または上に凸な形状を有する曲面であり、
前記第1のエアギャップの上面の中央部の高さは、前記第1のエアギャップの上面の端部の高さよりも高い、または同じ高さであり、
前記キャップ絶縁膜は、前記第1のエアギャップの上面および下面のうち、前記第1のエアギャップの上面のみを形成しており、
前記キャップ絶縁膜は、シリコン、酸素、炭素、および水素を含有しており、
前記配線は、
配線間距離が200nmよりも短く、前記配線間に前記第1または第2のエアギャップが形成されている第1および第2の配線と、
配線間距離が200nmよりも長く、前記配線間が前記キャップ絶縁膜で埋められている第3および第4の配線とを含む、
半導体装置。 - 半導体基板と、
前記半導体基板上に形成された配線材層と、前記配線材層の少なくとも上面または側面に形成された絶縁膜とを含む複数の配線と、
前記配線間にエアギャップが形成されるように前記配線上に形成されたキャップ絶縁膜とを備え、
前記エアギャップの上端の高さは、前記配線の上面の高さよりも低い、半導体装置。 - 半導体基板と、
前記半導体基板上に形成された配線材層を含む複数の配線と、
前記配線間にエアギャップが形成されるように前記配線上に形成されたキャップ絶縁膜とを備え、
前記エアギャップの上端の高さは、前記配線の上面の高さよりも低い、半導体装置。 - 前記エアギャップは、第1のエアギャップを含み、
前記第1のエアギャップは、前記第1のエアギャップの両側の前記配線に接している、請求項2または3に記載の半導体装置。 - 前記第1のエアギャップの上面は、平坦面、または上に凸な形状を有する曲面である、請求項4に記載の半導体装置。
- 前記第1のエアギャップの上面の中央部の高さは、前記第1のエアギャップの上面の端部の高さよりも高い、または同じ高さである、請求項4または5に記載の半導体装置。
- 前記キャップ絶縁膜は、前記第1のエアギャップの上面および下面のうち、前記第1のエアギャップの上面のみを形成している、請求項4から6のいずれか1項に記載の半導体装置。
- 前記エアギャップは、第2のエアギャップを含み、
前記第2のエアギャップは、前記第2のエアギャップの両側の前記配線のいずれか一方のみに接している、請求項2または3に記載の半導体装置。 - 前記エアギャップは、第1および第2のエアギャップを含み、
前記第1のエアギャップは、前記第1のエアギャップの両側の前記配線に接しており、
前記第2のエアギャップは、前記第2のエアギャップの両側の前記配線のいずれか一方のみに接している、
請求項2または3に記載の半導体装置。 - 前記キャップ絶縁膜は、シリコン、酸素、炭素、および水素を含有している、請求項2から9のいずれか1項に記載の半導体装置。
- 前記配線は、
配線間距離が200nmよりも短く、前記配線間に前記第1または第2のエアギャップが形成されている第1および第2の配線と、
配線間距離が200nmよりも長く、前記配線間が前記キャップ絶縁膜で埋められている第3および第4の配線とを含む、
請求項2から10のいずれか1項に記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012064349A JP2013197407A (ja) | 2012-03-21 | 2012-03-21 | 半導体装置 |
US13/607,695 US20130249102A1 (en) | 2012-03-21 | 2012-09-08 | Semiconductor device with strengthened inter-wire air gap structures |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012064349A JP2013197407A (ja) | 2012-03-21 | 2012-03-21 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013197407A true JP2013197407A (ja) | 2013-09-30 |
Family
ID=49211042
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012064349A Pending JP2013197407A (ja) | 2012-03-21 | 2012-03-21 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20130249102A1 (ja) |
JP (1) | JP2013197407A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9929042B2 (en) | 2015-06-16 | 2018-03-27 | Renesas Electronics Corporation | Semiconductor device having a discontinued part between a first insulating film and a second insulating film |
JP2019201044A (ja) * | 2018-05-14 | 2019-11-21 | 大日本印刷株式会社 | 配線基板および配線基板の製造方法 |
WO2022019155A1 (ja) * | 2020-07-20 | 2022-01-27 | ソニーセミコンダクタソリューションズ株式会社 | 配線構造およびその製造方法、ならびに撮像装置 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9425096B2 (en) | 2014-07-14 | 2016-08-23 | Qualcomm Incorporated | Air gap between tungsten metal lines for interconnects with reduced RC delay |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4023A (en) * | 1845-05-01 | Hijbst | ||
US9001A (en) * | 1852-06-08 | Keflector-lamp | ||
JPH10116907A (ja) * | 1996-10-07 | 1998-05-06 | Motorola Inc | 半導体装置を形成する方法 |
JPH11297827A (ja) * | 1998-04-13 | 1999-10-29 | Nec Kyushu Ltd | 半導体装置およびその製造方法 |
JP2002050686A (ja) * | 2000-08-03 | 2002-02-15 | Seiko Epson Corp | 半導体装置およびその製造方法 |
JP2006140373A (ja) * | 2004-11-15 | 2006-06-01 | Nec Electronics Corp | 半導体装置の製造方法 |
JP2011165876A (ja) * | 2010-02-09 | 2011-08-25 | Consortium For Advanced Semiconductor Materials & Related Technologies | 半導体装置、及びその製造方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5461003A (en) * | 1994-05-27 | 1995-10-24 | Texas Instruments Incorporated | Multilevel interconnect structure with air gaps formed between metal leads |
US5863832A (en) * | 1996-06-28 | 1999-01-26 | Intel Corporation | Capping layer in interconnect system and method for bonding the capping layer onto the interconnect system |
US6057226A (en) * | 1997-11-25 | 2000-05-02 | Intel Corporation | Air gap based low dielectric constant interconnect structure and method of making same |
US6358842B1 (en) * | 2000-08-07 | 2002-03-19 | Chartered Semiconductor Manufacturing Ltd. | Method to form damascene interconnects with sidewall passivation to protect organic dielectrics |
US7138329B2 (en) * | 2002-11-15 | 2006-11-21 | United Microelectronics Corporation | Air gap for tungsten/aluminum plug applications |
JP4956919B2 (ja) * | 2005-06-08 | 2012-06-20 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
US7439172B2 (en) * | 2007-01-16 | 2008-10-21 | International Business Machines Corporation | Circuit structure with low dielectric constant regions and method of forming same |
-
2012
- 2012-03-21 JP JP2012064349A patent/JP2013197407A/ja active Pending
- 2012-09-08 US US13/607,695 patent/US20130249102A1/en not_active Abandoned
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4023A (en) * | 1845-05-01 | Hijbst | ||
US9001A (en) * | 1852-06-08 | Keflector-lamp | ||
JPH10116907A (ja) * | 1996-10-07 | 1998-05-06 | Motorola Inc | 半導体装置を形成する方法 |
US5880018A (en) * | 1996-10-07 | 1999-03-09 | Motorola Inc. | Method for manufacturing a low dielectric constant inter-level integrated circuit structure |
JPH11297827A (ja) * | 1998-04-13 | 1999-10-29 | Nec Kyushu Ltd | 半導体装置およびその製造方法 |
JP2002050686A (ja) * | 2000-08-03 | 2002-02-15 | Seiko Epson Corp | 半導体装置およびその製造方法 |
JP2006140373A (ja) * | 2004-11-15 | 2006-06-01 | Nec Electronics Corp | 半導体装置の製造方法 |
JP2011165876A (ja) * | 2010-02-09 | 2011-08-25 | Consortium For Advanced Semiconductor Materials & Related Technologies | 半導体装置、及びその製造方法 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9929042B2 (en) | 2015-06-16 | 2018-03-27 | Renesas Electronics Corporation | Semiconductor device having a discontinued part between a first insulating film and a second insulating film |
JP2019201044A (ja) * | 2018-05-14 | 2019-11-21 | 大日本印刷株式会社 | 配線基板および配線基板の製造方法 |
JP7230340B2 (ja) | 2018-05-14 | 2023-03-01 | 大日本印刷株式会社 | 配線基板および配線基板の製造方法 |
JP7464099B2 (ja) | 2018-05-14 | 2024-04-09 | 大日本印刷株式会社 | 配線基板および配線基板の製造方法 |
WO2022019155A1 (ja) * | 2020-07-20 | 2022-01-27 | ソニーセミコンダクタソリューションズ株式会社 | 配線構造およびその製造方法、ならびに撮像装置 |
Also Published As
Publication number | Publication date |
---|---|
US20130249102A1 (en) | 2013-09-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5734757B2 (ja) | 半導体装置及びその製造方法 | |
TWI517182B (zh) | 石墨烯(graphene)內連線及其製造方法 | |
CN100470787C (zh) | 半导体器件及其制造方法 | |
US11011421B2 (en) | Semiconductor device having voids and method of forming same | |
US10062603B2 (en) | Air-gap scheme for BEOL process | |
US8962467B2 (en) | Metal fuse structure for improved programming capability | |
JP2004327909A (ja) | 半導体装置及びその製造方法 | |
US10199263B2 (en) | Semiconductor devices and methods of manufacturing the same | |
JP2007049089A (ja) | 半導体装置およびその製造方法 | |
KR20140018546A (ko) | 반도체 장치 및 그 제조 방법 | |
US10867920B2 (en) | Electro-migration barrier for Cu interconnect | |
JP2013197407A (ja) | 半導体装置 | |
CN103811414A (zh) | 铜蚀刻集成方法 | |
US9570389B1 (en) | Interconnect structure | |
JP2007220744A (ja) | 半導体装置およびその製造方法 | |
JP4615846B2 (ja) | 半導体装置 | |
JP2013157540A (ja) | 半導体装置およびその製造方法 | |
US9082781B2 (en) | Semiconductor article having a zig-zag guard ring and method of forming the same | |
US20140332872A1 (en) | Semiconductor device and method for forming the same | |
JP2008258431A (ja) | 半導体装置、およびその製造方法 | |
JP5364765B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2014175525A (ja) | 半導体装置及びその製造方法 | |
JP2009158657A (ja) | 配線構造の製造方法および配線構造 | |
JP4408412B2 (ja) | 半導体装置 | |
KR20090000322A (ko) | 반도체 소자의 금속배선 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140206 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140630 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140729 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20141121 |