JP2013197382A5 - - Google Patents
Download PDFInfo
- Publication number
- JP2013197382A5 JP2013197382A5 JP2012063947A JP2012063947A JP2013197382A5 JP 2013197382 A5 JP2013197382 A5 JP 2013197382A5 JP 2012063947 A JP2012063947 A JP 2012063947A JP 2012063947 A JP2012063947 A JP 2012063947A JP 2013197382 A5 JP2013197382 A5 JP 2013197382A5
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- metal plate
- semiconductor chip
- semiconductor package
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000010410 layer Substances 0.000 claims description 72
- 239000004065 semiconductor Substances 0.000 claims description 45
- 239000002184 metal Substances 0.000 claims description 39
- 239000011229 interlayer Substances 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 6
- 230000003014 reinforcing Effects 0.000 claims description 6
- 239000011347 resin Substances 0.000 claims description 5
- 229920005989 resin Polymers 0.000 claims description 5
- 230000002093 peripheral Effects 0.000 claims description 2
- 239000000758 substrate Substances 0.000 claims 4
- 238000004519 manufacturing process Methods 0.000 claims 2
- 230000000704 physical effect Effects 0.000 claims 1
Description
本発明の一観点によれば、上面と下面と側面とを有する金属板と、電極端子が形成された上面と下面と側面とを有し、前記金属板の上面に接合された半導体チップと、前記金属板の下面に接して前記金属板の下面を被覆する第1絶縁層と、前記金属板の上面及び側面に接して前記金属板の上面及び側面を被覆し、前記半導体チップの上面及び側面に接して前記半導体チップの上面及び側面を被覆し、前記第1絶縁層上に積層された第2絶縁層と、前記半導体チップと電気的に接続された配線層と、前記配線層上に積層された補強材入りの層間絶縁層とを有し、前記第2絶縁層上に積層された配線構造と、を有し、前記半導体チップの下面が絶縁性樹脂からなる接合部材を介して前記金属板の上面に直接接合され、前記金属板は、前記半導体チップよりも薄く形成され、前記金属板は、平板であり、外周縁を除く前記第1絶縁層の上面全面に形成されている。
Claims (12)
- 上面と下面と側面とを有する金属板と、
電極端子が形成された上面と下面と側面とを有し、前記金属板の上面に接合された半導体チップと、
前記金属板の下面に接して前記金属板の下面を被覆する第1絶縁層と、
前記金属板の上面及び側面に接して前記金属板の上面及び側面を被覆し、前記半導体チップの上面及び側面に接して前記半導体チップの上面及び側面を被覆し、前記第1絶縁層上に積層された第2絶縁層と、
前記半導体チップと電気的に接続された配線層と、前記配線層上に積層された補強材入りの層間絶縁層とを有し、前記第2絶縁層上に積層された配線構造と、を有し、
前記半導体チップの下面が絶縁性樹脂からなる接合部材を介して前記金属板の上面に直接接合され、
前記金属板は、前記半導体チップよりも薄く形成され、
前記金属板は、平板であり、外周縁を除く前記第1絶縁層の上面全面に形成されていることを特徴とする半導体パッケージ。 - 前記第1絶縁層の下面は、当該半導体パッケージの最表面であることを特徴とする請求項1に記載の半導体パッケージ。
- 前記層間絶縁層は、補強材入りの絶縁性樹脂からなり、
前記層間絶縁層の熱膨張係数は、前記第2絶縁層の熱膨張係数よりも前記半導体チップの熱膨張係数に近いことを特徴とする請求項1又は2に記載の半導体パッケージ。 - 上面と下面とを有する導電層を有し、
前記導電層の上面は、前記金属板の上面と同一平面上に形成され、
前記導電層の下面は、前記金属板の下面と面一に形成され、
前記導電層の下面の少なくとも一部は、他の半導体パッケージと接続されるパッドとして前記第1絶縁層から露出され、
前記導電層と前記金属板とが同一平面上に形成され、前記導電層と前記金属板とが互いに分離されて形成されていることを特徴とする請求項1〜3のいずれか一項に記載の半導体パッケージ。 - 前記第2絶縁層の厚さ方向の中途位置に導電層が形成され、
前記導電層の下面の少なくとも一部は、他の半導体パッケージと接続されるパッドとして前記第1絶縁層及び前記第2絶縁層から露出されていることを特徴とする請求項1〜3のいずれか一項に記載の半導体パッケージ。 - 前記配線構造における前記配線層は、複数の配線層を有し、
前記配線構造における前記層間絶縁層は、複数の層間絶縁層を有し、
前記複数の層間絶縁層のうち前記第1絶縁層とは反対側の最外層の層間絶縁層は、補強材入りの絶縁性樹脂からなり、
前記最外層の層間絶縁層の熱膨張係数は、前記第2絶縁層の熱膨張係数よりも前記半導体チップの熱膨張係数に近いことを特徴とする請求項1〜5のいずれか一項に記載の半導体パッケージ。 - 前記金属板は、当該半導体パッケージの外周縁を除く前記第1絶縁層の上面全面に延在して形成され、
前記金属板の外形寸法は、当該半導体パッケージの外形寸法よりも小さく、且つ、前記半導体チップの外形寸法よりも大きいことを特徴とする請求項1〜6のいずれか一項に記載の半導体パッケージ。 - 前記半導体チップを中心とした厚さ方向の物性値の分布が対称な分布となるように設定されていることを特徴とする請求項1〜7のいずれか一項に記載の半導体パッケージ。
- 請求項4又は5に記載の半導体パッケージと、
前記パッドと電気的に接続された別の半導体パッケージと、を有することを特徴とする半導体装置。 - 上面と下面と側面とを有する第1絶縁層を支持基板上に形成する工程と、
外周縁を除く前記第1絶縁層の上面全面に、前記第1絶縁層よりも外形寸法の小さい金属板を形成する工程と、
上面と下面と側面とを有する半導体チップを、該半導体チップの下面が絶縁性樹脂からなる接合部材を介して前記金属板の上面に直接接合されるように、前記金属板の上面に搭載する工程と、
前記金属板の上面及び側面を被覆するとともに、前記半導体チップの上面及び側面を被覆する第2絶縁層を前記第1絶縁層上に形成する工程と、
前記半導体チップと電気的に接続された配線層と、前記配線層上に積層された補強材入りの層間絶縁層とを有する配線構造を前記第2絶縁層上に形成する工程と、
前記支持基板を除去する工程と、を有し、
前記金属板は、平板であり、
前記金属板の厚さは、前記半導体チップよりも薄く形成されていることを特徴とする半導体パッケージの製造方法。 - 支持基板上に第1絶縁層を形成する工程と、
前記第1絶縁層よりも外形寸法の小さい金属板を前記第1絶縁層上に形成する工程と、
前記金属板と該金属板の上面に接合された半導体チップとを被覆する第2絶縁層を前記第1絶縁層上に形成する工程と、
前記半導体チップと電気的に接続される配線層と、前記配線層上に積層される補強材入りの層間絶縁層とを有する配線構造を前記第2絶縁層上に形成する工程と、
前記支持基板を除去する工程と、を有し、
前記金属板は、前記半導体チップよりも薄く形成され、
前記第2絶縁層を形成する工程は、
前記金属板を被覆する第3絶縁層を前記第1絶縁層上に形成する工程と、
前記金属板の一部が露出するように、前記第3絶縁層を厚さ方向に貫通する開口部を形成する工程と、
前記開口部から露出する前記金属板の上面に前記半導体チップを接合する工程と、
前記金属板の上面と、前記第3絶縁層の上面と、前記半導体チップの上面及び側面を被覆するように第4絶縁層を形成する工程と、を有し、
前記第2絶縁層は、前記第3絶縁層と前記第4絶縁層とを有し、
前記半導体チップを接合する工程では、前記第3絶縁層の上面が前記半導体チップの上面よりも高くなることを特徴とする半導体パッケージの製造方法。 - 前記開口部は、前記金属板側から前記第3絶縁層の上面に向かうに連れて径が大きくなるように形成されることを特徴とする請求項11に記載の半導体パッケージの製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012063947A JP5977051B2 (ja) | 2012-03-21 | 2012-03-21 | 半導体パッケージ、半導体装置及び半導体パッケージの製造方法 |
KR1020130023263A KR101998150B1 (ko) | 2012-03-21 | 2013-03-05 | 반도체 패키지, 반도체 장치 및 반도체 패키지의 제조 방법 |
US13/833,036 US8994193B2 (en) | 2012-03-21 | 2013-03-15 | Semiconductor package including a metal plate, semiconductor chip, and wiring structure, semiconductor apparatus and method for manufacturing semiconductor package |
EP13160222.9A EP2654388B1 (en) | 2012-03-21 | 2013-03-20 | Semiconductor package, semiconductor apparatus and method for manufacturing semiconductor package |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012063947A JP5977051B2 (ja) | 2012-03-21 | 2012-03-21 | 半導体パッケージ、半導体装置及び半導体パッケージの製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2013197382A JP2013197382A (ja) | 2013-09-30 |
JP2013197382A5 true JP2013197382A5 (ja) | 2015-02-19 |
JP5977051B2 JP5977051B2 (ja) | 2016-08-24 |
Family
ID=47891553
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012063947A Active JP5977051B2 (ja) | 2012-03-21 | 2012-03-21 | 半導体パッケージ、半導体装置及び半導体パッケージの製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8994193B2 (ja) |
EP (1) | EP2654388B1 (ja) |
JP (1) | JP5977051B2 (ja) |
KR (1) | KR101998150B1 (ja) |
Families Citing this family (37)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101947722B1 (ko) * | 2012-06-07 | 2019-04-25 | 삼성전자주식회사 | 적층 반도체 패키지 및 이의 제조방법 |
JP5662551B1 (ja) * | 2013-12-20 | 2015-01-28 | 新光電気工業株式会社 | 配線基板、半導体装置及び配線基板の製造方法 |
CN103730379A (zh) * | 2014-01-16 | 2014-04-16 | 苏州晶方半导体科技股份有限公司 | 芯片封装方法及结构 |
JP6031060B2 (ja) * | 2014-03-31 | 2016-11-24 | 信越化学工業株式会社 | 半導体装置、積層型半導体装置、封止後積層型半導体装置、及びこれらの製造方法 |
JP6031059B2 (ja) * | 2014-03-31 | 2016-11-24 | 信越化学工業株式会社 | 半導体装置、積層型半導体装置、封止後積層型半導体装置、及びこれらの製造方法 |
US9257414B2 (en) | 2014-04-10 | 2016-02-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stacked semiconductor structure and method |
KR102250997B1 (ko) * | 2014-05-02 | 2021-05-12 | 삼성전자주식회사 | 반도체 패키지 |
WO2015183184A1 (en) * | 2014-05-30 | 2015-12-03 | Nguyen Phu Cuong Dao | Compact substrate and method for making the same |
US9799622B2 (en) * | 2014-06-18 | 2017-10-24 | Dyi-chung Hu | High density film for IC package |
US9756738B2 (en) * | 2014-11-14 | 2017-09-05 | Dyi-chung Hu | Redistribution film for IC package |
KR20180008379A (ko) * | 2015-03-11 | 2018-01-24 | 인텔 코포레이션 | 스트레인 재분배 층을 갖는 신장가능 전자 장치 제조 방법 |
US9929100B2 (en) | 2015-04-17 | 2018-03-27 | Samsung Electro-Mechanics Co., Ltd. | Electronic component package and method of manufacturing the same |
KR102065943B1 (ko) * | 2015-04-17 | 2020-01-14 | 삼성전자주식회사 | 팬-아웃 반도체 패키지 및 그 제조 방법 |
JP6456232B2 (ja) * | 2015-04-30 | 2019-01-23 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
US10043769B2 (en) * | 2015-06-03 | 2018-08-07 | Micron Technology, Inc. | Semiconductor devices including dummy chips |
CN106971993B (zh) | 2016-01-14 | 2021-10-15 | 三星电子株式会社 | 半导体封装件 |
KR102595276B1 (ko) | 2016-01-14 | 2023-10-31 | 삼성전자주식회사 | 반도체 패키지 |
JP2017162849A (ja) * | 2016-03-07 | 2017-09-14 | イビデン株式会社 | 配線基板及びその製造方法 |
US10204870B2 (en) * | 2016-04-28 | 2019-02-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method of manufacturing the same |
KR101952864B1 (ko) * | 2016-09-30 | 2019-02-27 | 삼성전기주식회사 | 팬-아웃 반도체 패키지 |
WO2018066253A1 (ja) | 2016-10-06 | 2018-04-12 | 株式会社村田製作所 | 固体電解コンデンサ |
WO2018066254A1 (ja) * | 2016-10-06 | 2018-04-12 | 株式会社村田製作所 | 固体電解コンデンサ |
KR20200087137A (ko) * | 2017-11-16 | 2020-07-20 | 미츠비시 가스 가가쿠 가부시키가이샤 | 패터닝된 금속박 부착 적층체의 제조 방법 및 패터닝된 금속박 부착 적층체 |
KR102061852B1 (ko) | 2017-12-18 | 2020-01-02 | 삼성전자주식회사 | 반도체 패키지 |
US10714361B2 (en) | 2017-12-21 | 2020-07-14 | Foundation For Research And Business, Seoul National University Of Science And Technology | Method of fabricating a semiconductor package using an insulating polymer layer |
KR102024227B1 (ko) * | 2017-12-21 | 2019-11-04 | 서울과학기술대학교 산학협력단 | 반도체 패키지의 제조방법 |
KR102154166B1 (ko) * | 2018-12-03 | 2020-09-09 | 서울과학기술대학교 산학협력단 | 반도체 패키지의 제조방법 |
JP7199898B2 (ja) * | 2018-10-04 | 2023-01-06 | 新光電気工業株式会社 | 電子部品内蔵基板、電子部品内蔵基板の製造方法 |
US10999926B2 (en) | 2019-06-24 | 2021-05-04 | Flex Ltd. | Stress relief encapsulation for flexible hybrid electronics |
KR102609157B1 (ko) | 2019-06-28 | 2023-12-04 | 삼성전기주식회사 | 반도체 패키지 |
TWI715234B (zh) * | 2019-10-04 | 2021-01-01 | 瑞昱半導體股份有限公司 | 晶片封裝模組 |
KR20210073802A (ko) * | 2019-12-11 | 2021-06-21 | 삼성전기주식회사 | 전자부품 내장기판 |
US11335650B2 (en) * | 2020-06-11 | 2022-05-17 | Advanced Semiconductor Engineering, Inc. | Package substrate, electronic device package and method for manufacturing the same |
KR20220007410A (ko) | 2020-07-10 | 2022-01-18 | 삼성전자주식회사 | 반도체 패키지 |
KR20220031233A (ko) | 2020-09-04 | 2022-03-11 | 삼성전자주식회사 | 반도체 패키지 |
KR20220042705A (ko) | 2020-09-28 | 2022-04-05 | 삼성전자주식회사 | 반도체 패키지 및 반도체 패키지의 제조 방법 |
US11694974B2 (en) | 2021-07-08 | 2023-07-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor die with warpage release layer structure in package and fabricating method thereof |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3813402B2 (ja) * | 2000-01-31 | 2006-08-23 | 新光電気工業株式会社 | 半導体装置の製造方法 |
JP3850260B2 (ja) * | 2001-04-27 | 2006-11-29 | イビデン株式会社 | 半導体チップの製造方法 |
JP4387231B2 (ja) * | 2004-03-31 | 2009-12-16 | 新光電気工業株式会社 | キャパシタ実装配線基板及びその製造方法 |
US20100044845A1 (en) * | 2006-04-27 | 2010-02-25 | Nec Corporation | Circuit substrate, an electronic device arrangement and a manufacturing process for the circuit substrate |
US20100103634A1 (en) * | 2007-03-30 | 2010-04-29 | Takuo Funaya | Functional-device-embedded circuit board, method for manufacturing the same, and electronic equipment |
JP4881211B2 (ja) * | 2007-04-13 | 2012-02-22 | 新光電気工業株式会社 | 配線基板の製造方法及び半導体装置の製造方法及び配線基板 |
JP2011151048A (ja) * | 2008-05-13 | 2011-08-04 | Panasonic Corp | 電子部品の製造方法および電子部品 |
JP4489821B2 (ja) | 2008-07-02 | 2010-06-23 | 新光電気工業株式会社 | 半導体装置及びその製造方法 |
WO2010101163A1 (ja) * | 2009-03-04 | 2010-09-10 | 日本電気株式会社 | 機能素子内蔵基板及びそれを用いた電子デバイス |
US8120158B2 (en) * | 2009-11-10 | 2012-02-21 | Infineon Technologies Ag | Laminate electronic device |
JP5581519B2 (ja) | 2009-12-04 | 2014-09-03 | 新光電気工業株式会社 | 半導体パッケージとその製造方法 |
WO2011108308A1 (ja) * | 2010-03-04 | 2011-09-09 | 日本電気株式会社 | 半導体素子内蔵配線基板 |
JP5879692B2 (ja) * | 2010-03-04 | 2016-03-08 | 株式会社リコー | インクジェット記録用インクセット、インクジェット記録方法、及び記録物 |
JP5605429B2 (ja) * | 2010-04-08 | 2014-10-15 | 日本電気株式会社 | 半導体素子内蔵配線基板 |
US8343810B2 (en) * | 2010-08-16 | 2013-01-01 | Stats Chippac, Ltd. | Semiconductor device and method of forming Fo-WLCSP having conductive layers and conductive vias separated by polymer layers |
-
2012
- 2012-03-21 JP JP2012063947A patent/JP5977051B2/ja active Active
-
2013
- 2013-03-05 KR KR1020130023263A patent/KR101998150B1/ko active IP Right Grant
- 2013-03-15 US US13/833,036 patent/US8994193B2/en active Active
- 2013-03-20 EP EP13160222.9A patent/EP2654388B1/en active Active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2013197382A5 (ja) | ||
JP2011171739A5 (ja) | ||
JP2011119502A5 (ja) | ||
JP2011258772A5 (ja) | ||
JP2013069808A5 (ja) | ||
JP2013168419A5 (ja) | ||
JP2014022618A5 (ja) | ||
JP2014056925A5 (ja) | ||
JP2011009686A5 (ja) | ||
TW201203128A (en) | Semiconductor memory device and manufacturing the same | |
WO2009031522A1 (ja) | 半導体素子およびその製造方法、ならびにその半導体素子を実装する実装構造体 | |
JP2012151475A5 (ja) | ||
JP2012039090A5 (ja) | ||
JP2010153505A5 (ja) | ||
JP2013062474A5 (ja) | 配線基板及び配線基板の製造方法と半導体装置及び半導体装置の製造方法 | |
JP2013254830A5 (ja) | ||
JP2013101996A5 (ja) | ||
JP2008537333A5 (ja) | ||
JP2013033900A5 (ja) | ||
JP2013069807A5 (ja) | ||
JP2017108019A5 (ja) | ||
JP2014049477A5 (ja) | ||
JP2010073893A5 (ja) | ||
JP2011071315A5 (ja) | ||
JP2012015504A5 (ja) |