JP2013183143A - Method for manufacturing semiconductor device, and semiconductor device - Google Patents

Method for manufacturing semiconductor device, and semiconductor device Download PDF

Info

Publication number
JP2013183143A
JP2013183143A JP2012048176A JP2012048176A JP2013183143A JP 2013183143 A JP2013183143 A JP 2013183143A JP 2012048176 A JP2012048176 A JP 2012048176A JP 2012048176 A JP2012048176 A JP 2012048176A JP 2013183143 A JP2013183143 A JP 2013183143A
Authority
JP
Japan
Prior art keywords
electrode
semiconductor substrate
insulating film
region
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012048176A
Other languages
Japanese (ja)
Inventor
Hiroaki Tanaka
宏明 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Original Assignee
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp filed Critical Toyota Motor Corp
Priority to JP2012048176A priority Critical patent/JP2013183143A/en
Publication of JP2013183143A publication Critical patent/JP2013183143A/en
Pending legal-status Critical Current

Links

Images

Abstract

PROBLEM TO BE SOLVED: To provide a method for manufacturing a semiconductor device capable of checking insulation properties of an insulating film in a trench in the early stage of a manufacturing step.SOLUTION: There is provided a method for manufacturing a semiconductor device in which an insulating film and a first electrode are formed in a trench of a semiconductor substrate, a second electrode separated from the first electrode is formed on the semiconductor substrate, a p-type semiconductor region in contact with the insulating film and an n-type semiconductor region exposed on an upper surface of the semiconductor substrate between the p-type semiconductor region and the second electrode are formed in the semiconductor substrate, and a third electrode in contact with the p-type semiconductor region is formed on the semiconductor substrate. This method comprises the steps of: forming a trench; forming an insulating film; forming a first electrode in the trench after forming the insulating film; forming a second electrode; detecting the current flowing between the first electrode and the second electrode by applying voltage between the first electrode and the second electrode; and forming a third electrode after the current detection step.

Description

本明細書が開示する技術は、半導体装置に関する。   The technology disclosed in this specification relates to a semiconductor device.

特許文献１には、トレンチと、トレンチの内面を覆っている絶縁膜と、トレンチ内に形成されている電極（以下、トレンチ電極という）とを有する半導体装置が開示されている。トレンチ電極は、絶縁膜によって半導体基板から絶縁されている。この種の半導体装置は、出荷前に、種々の特性検査を受ける。特性検査の一つとして、トレンチ電極が半導体基板から絶縁されているか否か（すなわち、絶縁膜の絶縁性）の検査が行われる。   Patent Document 1 discloses a semiconductor device having a trench, an insulating film covering the inner surface of the trench, and an electrode (hereinafter referred to as a trench electrode) formed in the trench. The trench electrode is insulated from the semiconductor substrate by an insulating film. This type of semiconductor device undergoes various characteristic inspections before shipment. As one of characteristic inspections, an inspection is performed as to whether or not the trench electrode is insulated from the semiconductor substrate (that is, the insulating property of the insulating film).

特開２０１０−１３５６７７号公報JP 2010-135877 A

上記の半導体装置は、半導体装置の全ての構造が完成した状態で絶縁膜の絶縁性の検査を受ける。このため、絶縁膜の絶縁性に問題がある製品に対しても、絶縁性の検査の前に他の検査が行われたり、各検査を受けるための移し変えが行われており、無駄が多かった。したがって、本明細書では、製造工程のより早い段階でトレンチ内の絶縁膜の絶縁性の検査を行うことが可能な半導体装置の製造方法を提供する。   The above semiconductor device is subjected to an insulation test of the insulating film in a state where all the structures of the semiconductor device are completed. For this reason, even for products that have problems with the insulation properties of the insulation film, other inspections are conducted before the insulation inspection, and changes are made to receive each inspection, which is wasteful. It was. Therefore, the present specification provides a method for manufacturing a semiconductor device capable of inspecting the insulating property of an insulating film in a trench at an earlier stage of the manufacturing process.

本明細書が開示する製造方法により製造される半導体装置は、半導体基板を有している。半導体基板の上面には、トレンチが形成されている。トレンチの内面には、絶縁膜が形成されている。トレンチ内には、絶縁膜によって半導体基板から絶縁されている第１電極が形成されている。半導体基板上には、第１電極から分離されている第２電極が形成されている。半導体基板内には、絶縁膜に接するとともに半導体基板の上面に露出しているｐ型半導体領域と、ｐ型半導体領域と第２電極の間の半導体基板の上面に少なくとも部分的に露出しているｎ型半導体領域が形成されている。半導体基板上には、ｐ型半導体領域に接しており、第２電極から分離されている第３電極が形成されている。この半導体装置を製造する方法は、半導体基板の上面にトレンチを形成するトレンチ形成工程と、トレンチ内に絶縁膜を形成する絶縁膜形成工程と、絶縁膜形成後のトレンチ内に第１電極を形成する第１電極形成工程と、第２電極を形成する第２電極形成工程と、第１電極と第２電極の間に電圧を印加して、第１電極と第２電極の間に流れる電流を検出する電流検出工程と、電流検出工程の後に、第３電極を形成する第３電極形成工程を有する。   A semiconductor device manufactured by the manufacturing method disclosed in this specification includes a semiconductor substrate. A trench is formed on the upper surface of the semiconductor substrate. An insulating film is formed on the inner surface of the trench. A first electrode insulated from the semiconductor substrate by an insulating film is formed in the trench. A second electrode separated from the first electrode is formed on the semiconductor substrate. In the semiconductor substrate, a p-type semiconductor region that is in contact with the insulating film and exposed on the upper surface of the semiconductor substrate, and at least partially exposed on the upper surface of the semiconductor substrate between the p-type semiconductor region and the second electrode. An n-type semiconductor region is formed. A third electrode that is in contact with the p-type semiconductor region and separated from the second electrode is formed on the semiconductor substrate. This method of manufacturing a semiconductor device includes a trench forming step of forming a trench on an upper surface of a semiconductor substrate, an insulating film forming step of forming an insulating film in the trench, and forming a first electrode in the trench after forming the insulating film. A first electrode forming step, a second electrode forming step for forming the second electrode, a voltage applied between the first electrode and the second electrode, and a current flowing between the first electrode and the second electrode A current detection step of detecting and a third electrode formation step of forming a third electrode after the current detection step are included.

なお、絶縁膜形成工程は、トレンチ形成工程後であればいつ行ってもよい。第１電極形成工程は、絶縁膜形成工程後であればいつ行ってもよい。第２電極形成工程は、いつ行ってもよく、第１電極形成工程と同時に行ってもよい。   Note that the insulating film forming step may be performed anytime after the trench forming step. The first electrode forming step may be performed anytime after the insulating film forming step. The second electrode formation step may be performed at any time, or may be performed simultaneously with the first electrode formation step.

この製造方法では、第３電極を形成する前（すなわち、半導体装置が完成する前）に、トレンチ内の第１電極と、半導体基板上の第２電極との間に電圧を印加して、これらの間に流れる電流を検出する。トレンチ内の絶縁膜が好適に形成されていれば、第１電極と第２電極の間に流れる電流はゼロに近い値となる。したがって、この電流を検出することで、絶縁膜の絶縁性を検査することができる。絶縁膜の絶縁性の検査が半導体装置の完成前に実施されるので、絶縁膜の絶縁性に問題がある製品に対して追加の工程（例えば、他の検査工程等）が実施されることを防止することができる。   In this manufacturing method, before the third electrode is formed (that is, before the semiconductor device is completed), a voltage is applied between the first electrode in the trench and the second electrode on the semiconductor substrate. The current flowing between is detected. If the insulating film in the trench is suitably formed, the current flowing between the first electrode and the second electrode becomes a value close to zero. Therefore, the insulating property of the insulating film can be inspected by detecting this current. Since the insulation test of the insulating film is performed before the completion of the semiconductor device, an additional process (for example, other inspection process) is performed on a product having a problem with the insulation of the insulating film. Can be prevented.

また、本明細書は、新たは半導体基板を提供する。この半導体装置は、半導体基板を有している。半導体基板内には、半導体基板の上面に露出しているｐ型半導体領域が形成されている。半導体基板の上面には、半導体基板の端面に沿って伸びる電極が形成されている。半導体基板内には、ｐ型半導体領域と前記電極の間の半導体基板の上面に少なくとも部分的に露出しているｎ型半導体領域が形成されている。前記電極は、ポリシリコンにより構成されており、前記電極の上面全体が外部に露出している。   In addition, the present specification newly provides a semiconductor substrate. This semiconductor device has a semiconductor substrate. A p-type semiconductor region exposed on the upper surface of the semiconductor substrate is formed in the semiconductor substrate. An electrode extending along the end surface of the semiconductor substrate is formed on the upper surface of the semiconductor substrate. An n-type semiconductor region that is at least partially exposed on the upper surface of the semiconductor substrate between the p-type semiconductor region and the electrode is formed in the semiconductor substrate. The electrode is made of polysilicon, and the entire upper surface of the electrode is exposed to the outside.

このような構成によれば、電極（すなわち、ポリシリコン）のゲッタリング能力によって、電極の下部の半導体基板に外来の不純物が拡散することを抑制することができる。ポリシリコンの熱膨張係数は半導体基板と近いため、熱膨張係数の差による応力の発生を抑制することができる。また、第２電極がパシベーション膜等に覆われていると、第２電極とパシベーション膜との間でも応力が発生する。しかしながら、上記の構成では、第２電極の上面全体が半導体装置の表面に露出しているので、そのような応力も抑制される。したがって、この構成によれば、より信頼性が高い半導体装置が提供される。   According to such a configuration, it is possible to prevent foreign impurities from diffusing into the semiconductor substrate below the electrode due to the gettering capability of the electrode (that is, polysilicon). Since the thermal expansion coefficient of polysilicon is close to that of a semiconductor substrate, the generation of stress due to the difference in thermal expansion coefficient can be suppressed. Further, when the second electrode is covered with a passivation film or the like, stress is also generated between the second electrode and the passivation film. However, in the above configuration, since the entire upper surface of the second electrode is exposed on the surface of the semiconductor device, such stress is also suppressed. Therefore, according to this configuration, a semiconductor device with higher reliability is provided.

半導体装置１０の縦断面図（図２のＩ−Ｉ線における断面図）。FIG. 3 is a longitudinal sectional view of the semiconductor device 10 (a sectional view taken along line II in FIG. 2). 半導体装置１０の上面図。FIG. 3 is a top view of the semiconductor device 10. 変形例の半導体装置の縦断面図。The longitudinal cross-sectional view of the semiconductor device of a modification. 半導体装置１０の製造工程における半導体ウエハの縦断面図。FIG. 4 is a longitudinal sectional view of a semiconductor wafer in a manufacturing process of the semiconductor device 10. 半導体装置１０の製造工程における半導体ウエハの縦断面図。FIG. 4 is a longitudinal sectional view of a semiconductor wafer in a manufacturing process of the semiconductor device 10. 半導体装置１０の製造工程における半導体ウエハの縦断面図。FIG. 4 is a longitudinal sectional view of a semiconductor wafer in a manufacturing process of the semiconductor device 10. 半導体装置１０の製造工程における半導体ウエハの縦断面図。FIG. 4 is a longitudinal sectional view of a semiconductor wafer in a manufacturing process of the semiconductor device 10. 半導体装置１０の製造工程における半導体ウエハの縦断面図。FIG. 4 is a longitudinal sectional view of a semiconductor wafer in a manufacturing process of the semiconductor device 10. 半導体装置１０の製造工程における半導体ウエハの縦断面図。FIG. 4 is a longitudinal sectional view of a semiconductor wafer in a manufacturing process of the semiconductor device 10.

最初に、以下に説明する実施例の特徴を列記する。なお、ここに列記する特徴は、何れも独立して有効なものである。   First, the features of the embodiments described below are listed. Note that the features listed here are all independently effective.

（特徴１）実施例の方法は、トレンチ形成工程において半導体基板の上面に複数のトレンチを形成し、絶縁膜形成工程において各トレンチ内に絶縁膜を形成し、第１電極形成工程において各トレンチ内に第１電極を形成するとともに、半導体基板の上面に各第１電極を接続する導体層を形成し、電流検出工程では、導体層によって互いに接続された各第１電極と第２電極の間に電圧を印加し、電流検出工程後であって第３電極形成工程前に、各第１電極を接続する導体層を除去する。   (Feature 1) In the method of the embodiment, a plurality of trenches are formed on the upper surface of the semiconductor substrate in the trench forming step, an insulating film is formed in each trench in the insulating film forming step, and each trench is formed in the first electrode forming step. And forming a conductor layer connecting each first electrode on the upper surface of the semiconductor substrate, and in the current detection step, between the first electrode and the second electrode connected to each other by the conductor layer. A voltage is applied, and the conductor layer connecting each first electrode is removed after the current detection step and before the third electrode formation step.

特徴１の構成によれば、複数のトレンチ内の絶縁膜を一度に検査することができる。   According to the feature 1, the insulating films in the plurality of trenches can be inspected at a time.

（特徴２）実施例の方法は、電流検出工程よりも後に、複数のトレンチのうちの一部のトレンチ内の第１電極が接続され、その他のトレンチ内の第１電極が接続されないゲートパッドを形成する工程をさらに有する。   (Feature 2) In the method of the embodiment, after the current detection step, a gate pad to which the first electrode in a part of the plurality of trenches is connected and the first electrode in the other trenches is not connected is provided. It further has the process of forming.

特徴２の構成によれば、最終的にゲートパッドに接続される第１電極に接する絶縁膜と、最終的にゲートパッドに接続されない第１電極に接する絶縁膜とを、１度に検査することができる。   According to the configuration of the feature 2, the insulating film in contact with the first electrode finally connected to the gate pad and the insulating film in contact with the first electrode not finally connected to the gate pad are inspected at a time. Can do.

（特徴３）実施例の方法は、トレンチ内から半導体基板上まで繋がっている導体層によって第１電極と第２電極を形成し、その後、導体層を部分的に除去することで第１電極と第２電極とを分離させる。   (Characteristic 3) The method of the embodiment is such that the first electrode and the second electrode are formed by the conductor layer connected from the trench to the semiconductor substrate, and then the conductor layer is partially removed to form the first electrode The second electrode is separated.

特徴３の構成によれば、第１電極と第２電極をより簡単に形成することができる。   According to the feature 3, the first electrode and the second electrode can be formed more easily.

（特徴４）実施例の方法では、第２電極がポリシリコンにより形成され、第２電極の上面全体が半導体装置の表面に露出する。   (Feature 4) In the method of the embodiment, the second electrode is formed of polysilicon, and the entire upper surface of the second electrode is exposed on the surface of the semiconductor device.

このような構成によれば、より信頼性が高い半導体装置を製造することができる。   According to such a configuration, a more reliable semiconductor device can be manufactured.

図１、２に示す半導体装置１０は、半導体基板１２と、半導体基板１２の上面及び下面に形成されている電極、絶縁層等によって構成されている。なお、以下では、半導体基板１２の厚み方向をＺ方向といい、Ｚ方向に対して直交する一方向をＸ方向といい、Ｘ方向及びＺ方向に対して直交する方向をＹ方向という。また、図２では、半導体基板１２上の電極をハッチングにより示している。半導体基板１２は、半導体素子が形成されているアクティブ領域２０と、その周りの外周領域５０を有している。アクティブ領域２０は、半導体基板１２を上から平面視したときにおける半導体基板１２の略中央の領域（後述するディープｐ型領域５２よりも内側の領域（図２参照））である。外周領域５０は、アクティブ領域２０と半導体基板１２の端面（外周面）１２ａとの間の領域である。したがって、半導体基板１２を上方から平面視した場合には、アクティブ領域２０は外周領域５０に囲まれている。   A semiconductor device 10 shown in FIGS. 1 and 2 includes a semiconductor substrate 12 and electrodes, insulating layers, and the like formed on the upper and lower surfaces of the semiconductor substrate 12. Hereinafter, the thickness direction of the semiconductor substrate 12 is referred to as a Z direction, one direction orthogonal to the Z direction is referred to as an X direction, and a direction orthogonal to the X direction and the Z direction is referred to as a Y direction. In FIG. 2, the electrodes on the semiconductor substrate 12 are indicated by hatching. The semiconductor substrate 12 has an active region 20 in which semiconductor elements are formed and an outer peripheral region 50 around the active region 20. The active region 20 is a substantially central region of the semiconductor substrate 12 when the semiconductor substrate 12 is viewed in plan (from the deep p-type region 52 described later (see FIG. 2)). The outer peripheral region 50 is a region between the active region 20 and the end surface (outer peripheral surface) 12 a of the semiconductor substrate 12. Therefore, the active region 20 is surrounded by the outer peripheral region 50 when the semiconductor substrate 12 is viewed from above.

図１に示すように、アクティブ領域２０内の半導体基板１２の上面には複数のトレンチが形成されている。各トレンチの内面は、絶縁膜４０に覆われている。トレンチ内には、電極４２が形成されている。複数の電極４２のうちの一部の電極４２の上部には、層間絶縁膜４４が形成されている。複数の電極４２のうちの残りの電極４２の上部には、層間絶縁膜４４が形成されていない。以下では、上部に層間絶縁膜４４が形成されている電極４２をゲート電極４２ａといい、そのゲート電極４２ａに接している絶縁膜４０を絶縁膜４０ａという。また、上部に層間絶縁膜４４が形成されていない電極４２をダミー電極４２ｂといい、そのダミー電極４２ｂに接している絶縁膜４０を絶縁膜４０ｂという。アクティブ領域２０内の半導体基板１２の上面にはエミッタ電極２２が形成されている。エミッタ電極２２は、層間絶縁膜４４によってゲート電極４２ａから絶縁されている。また、エミッタ電極２２は、ダミー電極４２ｂと繋がっている。ゲート電極４２ａは、絶縁膜４０ａによって半導体基板１２から絶縁されている。ダミー電極４２ｂは、絶縁膜４０ｂによって絶縁されることによって、直接的には半導体基板１２と導通していない。しかしながら、ダミー電極４２ｂは、エミッタ電極２２を介して半導体基板１２と導通している。図２に示すように、半導体基板１２の上面の一部には、ゲートパッド８０が形成されている。ゲートパッド８０は、図示しない配線によって、各ゲート電極４２ａに接続されている。ゲートパッド８０は、ダミー電極４２ｂには接続されていない。すなわち、ゲート電極４２ａは、ダミー電極４２ｂから絶縁されている。   As shown in FIG. 1, a plurality of trenches are formed on the upper surface of the semiconductor substrate 12 in the active region 20. The inner surface of each trench is covered with an insulating film 40. An electrode 42 is formed in the trench. An interlayer insulating film 44 is formed on a part of the plurality of electrodes 42. An interlayer insulating film 44 is not formed on the remaining electrodes 42 of the plurality of electrodes 42. Hereinafter, the electrode 42 on which the interlayer insulating film 44 is formed is referred to as a gate electrode 42a, and the insulating film 40 in contact with the gate electrode 42a is referred to as an insulating film 40a. Further, the electrode 42 on which the interlayer insulating film 44 is not formed is called a dummy electrode 42b, and the insulating film 40 in contact with the dummy electrode 42b is called an insulating film 40b. An emitter electrode 22 is formed on the upper surface of the semiconductor substrate 12 in the active region 20. The emitter electrode 22 is insulated from the gate electrode 42 a by the interlayer insulating film 44. The emitter electrode 22 is connected to the dummy electrode 42b. The gate electrode 42a is insulated from the semiconductor substrate 12 by the insulating film 40a. The dummy electrode 42b is not directly connected to the semiconductor substrate 12 by being insulated by the insulating film 40b. However, the dummy electrode 42 b is electrically connected to the semiconductor substrate 12 through the emitter electrode 22. As shown in FIG. 2, a gate pad 80 is formed on a part of the upper surface of the semiconductor substrate 12. The gate pad 80 is connected to each gate electrode 42a by a wiring (not shown). The gate pad 80 is not connected to the dummy electrode 42b. That is, the gate electrode 42a is insulated from the dummy electrode 42b.

外周領域５０内の半導体基板１２上には、外周電極７０が形成されている。外周電極７０は、半導体基板１２の端面１２ａに沿って伸びている。外周電極７０は、ポリシリコンによって構成されている。外周電極７０の上面は、半導体装置１０の表面に露出している（すなわち、パシベーション膜等に覆われていない。）。   An outer peripheral electrode 70 is formed on the semiconductor substrate 12 in the outer peripheral region 50. The outer peripheral electrode 70 extends along the end surface 12 a of the semiconductor substrate 12. The outer peripheral electrode 70 is made of polysilicon. The upper surface of the outer peripheral electrode 70 is exposed on the surface of the semiconductor device 10 (that is, not covered with a passivation film or the like).

半導体基板１２の下面全体には、コレクタ電極３４が形成されている。   A collector electrode 34 is formed on the entire lower surface of the semiconductor substrate 12.

アクティブ領域２０内には、ｎ型のエミッタ領域２４、ｐ型のボディ領域２６、ｎ型のドリフト領域２８、ｎ型のバッファ領域３０、及び、ｐ型のコレクタ領域３２が形成されている。エミッタ領域２４は、半導体基板１２の上面に露出するとともに、絶縁膜４０ａに接する範囲に形成されている。エミッタ領域２４は、エミッタ電極２２に対してオーミック接続されている。ボディ領域２６は、エミッタ領域２４の側方及びエミッタ領域２４の下側に形成されている。ボディ領域２６は、エミッタ領域２４の下側で絶縁膜４０ａに接している。また、ボディ領域２６は、絶縁膜４０ｂに接している。半導体基板１２の上面近傍のボディ領域２６は、ｐ型不純物濃度が高い。したがって、ボディ領域２６は、エミッタ電極２２に対してオーミック接続されている。ドリフト領域２８は、ボディ領域２６の下側に形成されている。ドリフト領域２８は、ボディ領域２６によってエミッタ領域２４から分離されている。ドリフト領域２８は、トレンチの下端部の絶縁膜４０ａ、４０ｂと接している。バッファ領域３０は、ドリフト領域２８よりも高いｎ型不純物濃度を有する。バッファ領域３０は、ドリフト領域２８の下側に形成されている。コレクタ領域３２は、バッファ領域３０の下側に形成されている。コレクタ領域３２は、ｐ型不純物濃度が高く、コレクタ電極３４に対してオーミック接続されている。上述した各電極及び各半導体領域によって、アクティブ領域２０内にＩＧＢＴが形成されている。   In the active region 20, an n-type emitter region 24, a p-type body region 26, an n-type drift region 28, an n-type buffer region 30, and a p-type collector region 32 are formed. The emitter region 24 is exposed in the upper surface of the semiconductor substrate 12 and is formed in a range in contact with the insulating film 40a. The emitter region 24 is ohmically connected to the emitter electrode 22. The body region 26 is formed on the side of the emitter region 24 and below the emitter region 24. The body region 26 is in contact with the insulating film 40 a below the emitter region 24. The body region 26 is in contact with the insulating film 40b. The body region 26 near the upper surface of the semiconductor substrate 12 has a high p-type impurity concentration. Therefore, the body region 26 is ohmically connected to the emitter electrode 22. The drift region 28 is formed below the body region 26. The drift region 28 is separated from the emitter region 24 by the body region 26. The drift region 28 is in contact with the insulating films 40a and 40b at the lower end of the trench. Buffer region 30 has a higher n-type impurity concentration than drift region 28. The buffer region 30 is formed below the drift region 28. The collector region 32 is formed below the buffer region 30. The collector region 32 has a high p-type impurity concentration and is ohmically connected to the collector electrode 34. An IGBT is formed in the active region 20 by each electrode and each semiconductor region described above.

外周領域５０内には、３つのディープｐ型領域５２、５４、５６が形成されている。これらのディープｐ型領域５２、５４、５６は、一般に、ＦＬＲと呼ばれる。各ディープｐ型領域５２、５４、５６は、半導体基板１２の上面からボディ領域２６よりも深い位置まで広がっている。最も内周側のディープｐ型領域５２は、ボディ領域２６と繋がっている。ドリフト領域２８は、アクティブ領域２０から外周領域５０（すなわち、ディープｐ型領域５２、５４、５６の下側とディープｐ型領域５６よりも外周側）まで広がっている。ドリフト領域２８は、ディープｐ型領域５２とディープｐ型領域５４の間、及び、ディープｐ型領域５４とディープｐ型領域５６の間にも形成されている。これによって、各ディープｐ型領域５２、５４、５６が互いに分離されている。図２に示すように、各ディープｐ型領域５２、５４、５６は、アクティブ領域２０の周囲を一巡するように伸びている（すなわち、ディープｐ型領域５２の内側がアクティブ領域２０である。）。半導体基板１２の上面に露出すると共に端面１２ａに露出する範囲には、外周部ｎ型領域６４が形成されている。外周部ｎ型領域６４のｎ型不純物濃度は、ドリフト領域２８よりも高い。外周部ｎ型領域６４は、外周電極７０の下側に形成されており、外周電極７０に対してオーミック接続されている。また、外周電極７０とディープｐ型領域５６の間の半導体基板１２の上面には、ドリフト領域２８が露出している。また、外周領域５０内においても、ドリフト領域２８の下側にバッファ領域３０が形成されており、バッファ領域３０の下側にコレクタ領域３２が形成されている。   Three deep p-type regions 52, 54, and 56 are formed in the outer peripheral region 50. These deep p-type regions 52, 54, and 56 are generally called FLRs. Each deep p-type region 52, 54, 56 extends from the upper surface of the semiconductor substrate 12 to a position deeper than the body region 26. The innermost deep p-type region 52 is connected to the body region 26. The drift region 28 extends from the active region 20 to the outer peripheral region 50 (that is, the lower side of the deep p-type regions 52, 54, and 56 and the outer peripheral side of the deep p-type region 56). The drift region 28 is also formed between the deep p-type region 52 and the deep p-type region 54 and between the deep p-type region 54 and the deep p-type region 56. As a result, the deep p-type regions 52, 54, and 56 are separated from each other. As shown in FIG. 2, each deep p-type region 52, 54, 56 extends around the periphery of the active region 20 (that is, the inside of the deep p-type region 52 is the active region 20). . An outer peripheral n-type region 64 is formed in a range exposed on the upper surface of the semiconductor substrate 12 and exposed on the end surface 12a. The n-type impurity concentration of the outer peripheral n-type region 64 is higher than that of the drift region 28. The outer peripheral n-type region 64 is formed below the outer peripheral electrode 70 and is ohmically connected to the outer peripheral electrode 70. Further, the drift region 28 is exposed on the upper surface of the semiconductor substrate 12 between the outer peripheral electrode 70 and the deep p-type region 56. Also in the outer peripheral region 50, the buffer region 30 is formed below the drift region 28, and the collector region 32 is formed below the buffer region 30.

エミッタ電極２２と外周電極７０の間の半導体基板１２の上面には、ＳｉＯ２からなる層間絶縁膜６０と、ＳｉＮからなるパシベーション膜６２が形成されている。層間絶縁膜６０は、エミッタ電極２２と外周電極７０の間の半導体基板１２の上面全体を覆っている。パシベーション膜６２は、層間絶縁膜６０の上面全体を覆っている。 An interlayer insulating film 60 made of SiO 2 and a passivation film 62 made of SiN are formed on the upper surface of the semiconductor substrate 12 between the emitter electrode 22 and the outer peripheral electrode 70. The interlayer insulating film 60 covers the entire upper surface of the semiconductor substrate 12 between the emitter electrode 22 and the outer peripheral electrode 70. The passivation film 62 covers the entire top surface of the interlayer insulating film 60.

次に、半導体装置１０（すなわち、ＩＧＢＴ）の動作について説明する。半導体装置１０の使用時には、エミッタ電極２２とコレクタ電極３４の間に順電圧が印加される。ゲート電極４２ａに所定電圧が印加されると、絶縁膜４０ａに接する範囲のボディ領域２６にチャネルが形成される。なお、ダミー電極４２ｂはエミッタ電極２２の電位と同電位であるので、チャネルの形成に寄与しない。ゲート電極４２ａによってチャネルが形成されることによって、ＩＧＢＴがオンし、コレクタ電極３４からエミッタ電極２２に向かって電流が流れる。ゲート電極４２ａへの所定電圧の印加を停止すると、チャネルが消失する。これによって、ＩＧＢＴがオフし、コレクタ電極３４からエミッタ電極２２に向かう電流が停止する。ＩＧＢＴがオフしている際には、ドリフト領域２８に高い電圧が印加される。このとき、ダミー電極４２ｂによって、ゲート電極４２ａ近傍のドリフト領域２８内に局所的に電界が集中することが抑制される。すなわち、ダミー電極４２ｂは、ＩＧＢＴがオフしているときに、ドリフト領域２８内の電界分布を調節するために形成されている。また、外周電極７０の電位は、コレクタ電極３４と略等しくなる。したがって、ＩＧＢＴがオフしているときには、外周電極７０とゲート電極４２ａの間に高い電圧が印加される。半導体装置１０では、半導体基板１２の上面に臨む範囲のうちの、アクティブ領域２０と外周電極７０の間に、ＦＬＲ（ディープｐ型領域５２、５４、５６）が形成されている。このＦＬＲによって、外周領域５０の耐圧が確保される。なお、ＦＬＲに代えて、図３に示すように、リサーフ構造を構成するｐ型の低濃度層５８が形成されていてもよい。外周領域５０に低濃度層５８が形成されていても、外周領域５０の耐圧を確保することができる。すなわち、アクティブ領域の上面に露出する範囲にｐ型領域（例えば、ボディ領域２６）が形成されている場合には、そのｐ型領域と外周電極との間の半導体基板の上面に少なくとも部分的にｎ型半導体領域を露出させておくことで、外周領域の耐圧をある程度確保することができる。   Next, the operation of the semiconductor device 10 (that is, IGBT) will be described. When the semiconductor device 10 is used, a forward voltage is applied between the emitter electrode 22 and the collector electrode 34. When a predetermined voltage is applied to the gate electrode 42a, a channel is formed in the body region 26 in a range in contact with the insulating film 40a. The dummy electrode 42b has the same potential as that of the emitter electrode 22, and thus does not contribute to the formation of the channel. When the channel is formed by the gate electrode 42 a, the IGBT is turned on, and a current flows from the collector electrode 34 toward the emitter electrode 22. When the application of the predetermined voltage to the gate electrode 42a is stopped, the channel disappears. As a result, the IGBT is turned off, and the current from the collector electrode 34 toward the emitter electrode 22 is stopped. When the IGBT is turned off, a high voltage is applied to the drift region 28. At this time, the dummy electrode 42b suppresses local concentration of the electric field in the drift region 28 near the gate electrode 42a. That is, the dummy electrode 42b is formed to adjust the electric field distribution in the drift region 28 when the IGBT is off. Further, the potential of the outer peripheral electrode 70 is substantially equal to that of the collector electrode 34. Therefore, when the IGBT is off, a high voltage is applied between the outer peripheral electrode 70 and the gate electrode 42a. In the semiconductor device 10, FLRs (deep p-type regions 52, 54, 56) are formed between the active region 20 and the outer peripheral electrode 70 in the range facing the upper surface of the semiconductor substrate 12. With this FLR, the breakdown voltage of the outer peripheral region 50 is secured. Instead of the FLR, as shown in FIG. 3, a p-type low concentration layer 58 constituting a RESURF structure may be formed. Even if the low concentration layer 58 is formed in the outer peripheral region 50, the breakdown voltage of the outer peripheral region 50 can be secured. That is, when a p-type region (for example, body region 26) is formed in a range exposed on the upper surface of the active region, at least partially on the upper surface of the semiconductor substrate between the p-type region and the outer peripheral electrode. By exposing the n-type semiconductor region, the breakdown voltage of the outer peripheral region can be secured to some extent.

なお、半導体装置の使用中に、半導体装置が昇温して膨張することがある。この場合に、半導体基板の熱膨張率と、半導体基板の上面に形成されている電極との熱膨張率の差によって、半導体基板と電極との間に高い応力が発生する場合がある。特に、電極がＡｌ等の金属によって構成されている場合には、高い応力が生じる。一般に、この様な応力は、半導体基板の外周部に形成されている外周電極の角部（例えば、図２の角部Ａ１）において最も大きくなる。また、半導体基板への外来電荷の拡散を抑制するために、外周電極の上面にパシベーション膜（例えば、ＳｉＮ膜）が形成される場合がある。このように外周電極上にパシベーション膜が形成されていると、パシベーション膜と外周電極との間の熱膨張の差によっても応力が生じる。上述したような応力が、角部の外周電極に繰り返し加わると、角部の外周電極にクラックが生じることがある。   Note that the semiconductor device may expand due to an increase in temperature during use of the semiconductor device. In this case, a high stress may be generated between the semiconductor substrate and the electrode due to a difference between the coefficient of thermal expansion of the semiconductor substrate and the coefficient of thermal expansion between the electrode formed on the upper surface of the semiconductor substrate. In particular, when the electrode is made of a metal such as Al, high stress is generated. In general, such stress is greatest at the corners of the outer peripheral electrode formed on the outer peripheral portion of the semiconductor substrate (for example, the corner A1 in FIG. 2). In addition, a passivation film (for example, a SiN film) may be formed on the upper surface of the outer peripheral electrode in order to suppress diffusion of foreign charges to the semiconductor substrate. When the passivation film is formed on the outer peripheral electrode in this way, stress is also generated due to a difference in thermal expansion between the passivation film and the outer peripheral electrode. When the stress as described above is repeatedly applied to the outer peripheral electrode at the corner, cracks may occur in the outer peripheral electrode at the corner.

しかしながら、本実施例の半導体装置１０では、外周電極７０がポリシリコンにより構成されている。ポリシリコンの熱膨張率は、半導体基板１２（すなわち、シリコン）の熱膨張率にかなり近い。このため、半導体装置１０では、外周電極７０と半導体基板１２との間の熱膨張率の差による外周電極７０への応力が低減される。また、半導体装置１０では、外周電極７０の上面全体が半導体装置１０の外表面に露出している。すなわち、外周電極７０上にパシベーション膜が形成されていない。したがって、そのようなパシベーション膜から外周電極７０に応力が加わることもない。このため、半導体装置１０では、外周電極７０にクラックが生じ難い。また、ポリシリコンは、ゲッタリング能力を有する。このため、ポリシリコンからなる外周電極７０の表面に外来電荷が付着すると、外周電極７０内で外来電荷がトラップされ、半導体基板１２中に外来電荷が拡散しない。すなわち、外周電極７０の上面がパシベーション膜に覆われていなくても、半導体基板１２中への外来電荷の拡散を防止することができる。   However, in the semiconductor device 10 of the present embodiment, the outer peripheral electrode 70 is made of polysilicon. The thermal expansion coefficient of polysilicon is quite close to that of the semiconductor substrate 12 (ie, silicon). For this reason, in the semiconductor device 10, the stress on the outer peripheral electrode 70 due to the difference in coefficient of thermal expansion between the outer peripheral electrode 70 and the semiconductor substrate 12 is reduced. In the semiconductor device 10, the entire upper surface of the outer peripheral electrode 70 is exposed on the outer surface of the semiconductor device 10. That is, no passivation film is formed on the outer peripheral electrode 70. Therefore, no stress is applied to the outer peripheral electrode 70 from such a passivation film. For this reason, in the semiconductor device 10, it is difficult for the outer peripheral electrode 70 to crack. Polysilicon also has gettering capability. For this reason, when foreign charges adhere to the surface of the outer peripheral electrode 70 made of polysilicon, the foreign charges are trapped in the outer peripheral electrode 70, and the foreign charges do not diffuse into the semiconductor substrate 12. That is, even if the upper surface of the outer peripheral electrode 70 is not covered with the passivation film, it is possible to prevent the diffusion of foreign charges into the semiconductor substrate 12.

次に、半導体装置１０の製造方法について説明する。まず、ドリフト領域２８と同じｎ型不純物濃度を有する半導体ウエハに対して、図４に示すように、エミッタ領域２４、ボディ領域２６、ディープｐ型領域５２、５４、５６、外周部ｎ型領域６４、及び、トレンチを形成する。次に、半導体ウエハに対して熱酸化処理を施すことによって、図５に示すように、半導体ウエハの表面に絶縁膜４０を形成する。エミッタ領域２４に隣接するトレンチ内の絶縁膜４０が上述した絶縁膜４０ａであり、エミッタ領域２４に隣接しないトレンチ内の絶縁膜４０が上述した絶縁膜４０ｂである。次に、図６に示すように、外周部ｎ型領域６４の上部の絶縁膜４０をエッチングによって除去する。次に、図７に示すように、ＣＶＤ等によって半導体ウエハ上にｐ型のポリシリコン層８２を成長させる。このとき、各トレンチ内にもポリシリコン層８２が形成される。エミッタ領域２４に隣接するトレンチ内のポリシリコン層８２がゲート電極４２ａであり、エミッタ領域２４に隣接しないトレンチ内のポリシリコン層８２がダミー電極４２ｂである。また、外周部ｎ型領域６４上のポリシリコン層８２が外周電極７０である。すなわち、この段階では、外周電極７０と、全てのゲート電極４２ａと、全てのダミー電極４２ｂとが互いに繋がったポリシリコン層８２が形成される。このように、単一のポリシリコン層８２によって外周電極７０と、ゲート電極４２ａと、ダミー電極４２ｂが形成されるので、これらの各電極中のｐ型不純物濃度は略等しい。次に、図８に示すように、外周電極７０と最も外周側のゲート電極４２ａとの間のポリシリコン層８２をエッチングによって除去する。これによって、外周電極７０を、ゲート電極４２ａ及びダミー電極４２ｂから分離させる。この段階では、まだ、全てのゲート電極４２ａと全てのダミー電極４２ｂが互いに繋がっている。以下では、ゲート電極４２ａとダミー電極４２ｂとを構成しているポリシリコン層を、ポリシリコン層８２ａという。次に、図８に示すように、ポリシリコン層８２ａと外周電極７０との間に、所定の電圧Ｖ１を印加する。そして、ポリシリコン層８２ａと外周電極７０との間に流れる電流を検出する。このとき、基準値以上の電流が検出される場合には、各トレンチ内の絶縁膜４０ａ、４０ｂのいずれかが形成不良であり、十分な絶縁性が確保できていない。したがって、電流を検出することで、絶縁膜４０ａ、４０ｂが適切に形成できているか否かを検査することができる。この方法によれば、ゲート電極４２ａに接する絶縁膜４０ａとダミー電極４２ｂに接する絶縁膜４０ｂとを同時に検査することができる。検査が終了したら、ポリシリコン層８２ａのうちの不要な部分（半導体ウエハの上面よりも上側の部分）を除去して、各ゲート電極４２ａと各ダミー電極４２ｂを互いに分離させる。次に、半導体ウエハの表面に露出している絶縁膜４０を除去する。次に、図９に示すように、ゲート電極４２ａ上、及び、外周電極７０とボディ領域２６の間の半導体ウエハ上に層間絶縁膜４４、６０を形成する。次に、層間絶縁膜６０上にパシベーション膜６２を形成する。次に、金属（Ａｌ等）を蒸着することで、エミッタ電極２２を形成する。また、各ゲート電極４２ａがゲートパッド８０と繋がるように、ゲートパッド８０と配線を形成する。これによって、半導体装置１０の上面側の構造が完成する。その後、半導体装置１０の下面側の構造（バッファ領域３０、コレクタ領域３２、及び、コレクタ電極３４）を形成する。最後に、半導体ウエハをダイシングすることで、図１に示す半導体装置１０が完成する。   Next, a method for manufacturing the semiconductor device 10 will be described. First, as shown in FIG. 4, the emitter region 24, the body region 26, the deep p-type regions 52, 54, 56, and the outer peripheral n-type region 64 are applied to a semiconductor wafer having the same n-type impurity concentration as the drift region 28. And a trench is formed. Next, by subjecting the semiconductor wafer to thermal oxidation, an insulating film 40 is formed on the surface of the semiconductor wafer as shown in FIG. The insulating film 40 in the trench adjacent to the emitter region 24 is the above-described insulating film 40a, and the insulating film 40 in the trench not adjacent to the emitter region 24 is the above-described insulating film 40b. Next, as shown in FIG. 6, the insulating film 40 above the outer peripheral n-type region 64 is removed by etching. Next, as shown in FIG. 7, a p-type polysilicon layer 82 is grown on the semiconductor wafer by CVD or the like. At this time, a polysilicon layer 82 is also formed in each trench. The polysilicon layer 82 in the trench adjacent to the emitter region 24 is the gate electrode 42a, and the polysilicon layer 82 in the trench not adjacent to the emitter region 24 is the dummy electrode 42b. Further, the polysilicon layer 82 on the outer peripheral n-type region 64 is the outer peripheral electrode 70. That is, at this stage, the polysilicon layer 82 in which the outer peripheral electrode 70, all the gate electrodes 42a, and all the dummy electrodes 42b are connected to each other is formed. Thus, since the outer peripheral electrode 70, the gate electrode 42a, and the dummy electrode 42b are formed by the single polysilicon layer 82, the p-type impurity concentration in these electrodes is substantially equal. Next, as shown in FIG. 8, the polysilicon layer 82 between the outer peripheral electrode 70 and the outermost gate electrode 42a is removed by etching. As a result, the outer peripheral electrode 70 is separated from the gate electrode 42a and the dummy electrode 42b. At this stage, all the gate electrodes 42a and all the dummy electrodes 42b are still connected to each other. Hereinafter, the polysilicon layer constituting the gate electrode 42a and the dummy electrode 42b is referred to as a polysilicon layer 82a. Next, as shown in FIG. 8, a predetermined voltage V <b> 1 is applied between the polysilicon layer 82 a and the outer peripheral electrode 70. Then, a current flowing between the polysilicon layer 82a and the outer peripheral electrode 70 is detected. At this time, if a current equal to or higher than the reference value is detected, one of the insulating films 40a and 40b in each trench is poorly formed, and sufficient insulation cannot be secured. Therefore, it is possible to inspect whether or not the insulating films 40a and 40b are properly formed by detecting the current. According to this method, the insulating film 40a in contact with the gate electrode 42a and the insulating film 40b in contact with the dummy electrode 42b can be inspected simultaneously. When the inspection is completed, unnecessary portions (portions above the upper surface of the semiconductor wafer) of the polysilicon layer 82a are removed, and the gate electrodes 42a and the dummy electrodes 42b are separated from each other. Next, the insulating film 40 exposed on the surface of the semiconductor wafer is removed. Next, as shown in FIG. 9, interlayer insulating films 44 and 60 are formed on the gate electrode 42 a and on the semiconductor wafer between the outer peripheral electrode 70 and the body region 26. Next, a passivation film 62 is formed on the interlayer insulating film 60. Next, the emitter electrode 22 is formed by vapor-depositing a metal (Al or the like). Further, the gate pad 80 and the wiring are formed so that each gate electrode 42 a is connected to the gate pad 80. Thereby, the structure on the upper surface side of the semiconductor device 10 is completed. Thereafter, the structure (buffer region 30, collector region 32, and collector electrode 34) on the lower surface side of the semiconductor device 10 is formed. Finally, the semiconductor device 10 shown in FIG. 1 is completed by dicing the semiconductor wafer.

以上に説明したように、この製造方法では、製造工程の早い段階で、絶縁膜４０ａ、４０ｂの絶縁不良を検査することができる。したがって、絶縁不良を有する半導体装置１０に対して、追加の工程（検査等）が実施されることが防止される。このため、製造工程の無駄を削除することができる。また、この製造方法では、各ゲート電極４２ａ及びダミー電極４２ｂが互いに繋がっている状態で、ポリシリコン層８２ａと外周電極７０の間の絶縁性を検査する。したがって、全ての絶縁膜４０ａ、４０ｂの絶縁性を一度に検査することができる。この方法によれば、より効率的に半導体装置を製造することができる。   As described above, in this manufacturing method, the insulation failure of the insulating films 40a and 40b can be inspected at an early stage of the manufacturing process. Therefore, it is possible to prevent an additional process (inspection or the like) from being performed on the semiconductor device 10 having an insulation failure. For this reason, waste of the manufacturing process can be eliminated. In this manufacturing method, the insulation between the polysilicon layer 82a and the outer peripheral electrode 70 is inspected in a state where the gate electrodes 42a and the dummy electrodes 42b are connected to each other. Therefore, the insulating properties of all the insulating films 40a and 40b can be inspected at a time. According to this method, a semiconductor device can be manufactured more efficiently.

なお、上述した絶縁膜４０ａ、４０ｂの絶縁性の検査は、ゲート電極４２ａとダミー電極４２ｂとを分離（絶縁）した後に行うことも可能である。しかしながら、ゲート電極４２ａとダミー電極４２ｂとを分離（絶縁）した後においては、ゲート電極４２ａに接する絶縁膜４０ａとダミー電極４２ｂに接する絶縁膜４０ｂとを別々に検査する必要がある。また、この場合に、ゲート電極４２ａに接する絶縁膜４０ａはゲートパッド８０を用いて検査が可能だが、ダミー電極４２ｂに接する絶縁膜４０ｂを検査するためにはダミー電極４２ｂに接続されているパッド（検査用のパッド）を別個に設ける必要がある。このように検査用のパッドを用いると、半導体基板上の有効領域（半導体素子として機能する領域）が減少してしまう。これに対し、実施例の製造方法によれば、このような問題を生じさせることなく、絶縁性の検査を行うことができる。   The insulation test of the insulating films 40a and 40b can be performed after the gate electrode 42a and the dummy electrode 42b are separated (insulated). However, after the gate electrode 42a and the dummy electrode 42b are separated (insulated), it is necessary to separately inspect the insulating film 40a in contact with the gate electrode 42a and the insulating film 40b in contact with the dummy electrode 42b. In this case, the insulating film 40a in contact with the gate electrode 42a can be inspected by using the gate pad 80. However, in order to inspect the insulating film 40b in contact with the dummy electrode 42b, a pad connected to the dummy electrode 42b ( It is necessary to provide a separate pad for inspection). When the inspection pads are used in this way, the effective area (area that functions as a semiconductor element) on the semiconductor substrate is reduced. On the other hand, according to the manufacturing method of the embodiment, the insulation test can be performed without causing such a problem.

また、半導体ウエハのダイシングライン等の半導体装置１０とならない領域に電極パッドを形成し、その電極と各ゲート電極及び各ダミー電極の間に電圧を印加することで、各絶縁膜の絶縁性の検査を行うことも考えられる。しかしながら、ダイシングライン等の半導体装置１０とならない領域では、アライメントパターン等の種々の構造が形成されており、それらの影響で半導体ウエハが汚染されている場合が多い。したがって、汚染の影響により検出される電流値にばらつきが生じ、検査の精度が低下する。これに対し、実施例の方法では、外周電極７０を用いて検査を行うので、このような問題が生じない。   In addition, by forming an electrode pad in a region that does not become the semiconductor device 10 such as a dicing line of a semiconductor wafer and applying a voltage between the electrode, each gate electrode, and each dummy electrode, the insulating property of each insulating film is inspected. Can also be considered. However, various structures such as an alignment pattern are formed in a region that does not become the semiconductor device 10 such as a dicing line, and the semiconductor wafer is often contaminated by the influence thereof. Therefore, the detected current value varies due to the influence of contamination, and the accuracy of the inspection decreases. On the other hand, in the method of the embodiment, since the inspection is performed using the outer peripheral electrode 70, such a problem does not occur.

なお、上述した実施例の製造方法では、ポリシリコン（すなわち、ポリシリコン層８２ａと外周電極７０）に対して電圧を印加するため、検査装置とポリシリコンとの間の接触抵抗が高くなることが懸念される。しかしながら、実施例の方法では、ポリシリコン層８２ａ及び外周電極７０が広い表面積を有しているので、検査装置とポリシリコンとの接触面積を広く確保することで十分に低い接触抵抗を得ることができる。   In the manufacturing method of the above-described embodiment, a voltage is applied to the polysilicon (that is, the polysilicon layer 82a and the outer peripheral electrode 70), so that the contact resistance between the inspection apparatus and the polysilicon is increased. Concerned. However, in the method of the embodiment, since the polysilicon layer 82a and the outer peripheral electrode 70 have a large surface area, a sufficiently low contact resistance can be obtained by ensuring a wide contact area between the inspection apparatus and the polysilicon. it can.

また、上述した実施例では、アクティブ領域２０にＩＧＢＴが形成されている半導体装置について説明した。しかしながら、本明細書に開示の技術を、アクティブ領域にＭＯＳＦＥＴやダイオードが形成されている半導体装置に適用してもよい。   In the above-described embodiments, the semiconductor device in which the IGBT is formed in the active region 20 has been described. However, the technique disclosed in this specification may be applied to a semiconductor device in which a MOSFET or a diode is formed in the active region.

以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology illustrated in the present specification or the drawings achieves a plurality of objects at the same time, and has technical utility by achieving one of the objects.

１０：半導体装置
１２：半導体基板
２０：アクティブ領域
２２：エミッタ電極
２４：エミッタ領域
２６：ボディ領域
２８：ドリフト領域
３０：バッファ領域
３２：コレクタ領域
３４：コレクタ電極
４０：絶縁膜
４２ａ：ゲート電極
４２ｂ：ダミー電極
４４：層間絶縁膜
５０：外周領域
５２〜５６：ｐ型領域
６０：層間絶縁膜
６２：パシベーション膜
６４：外周部ｎ型領域
７０：外周電極
８０：ゲートパッド
８２：ポリシリコン層 10: Semiconductor device 12: Semiconductor substrate 20: Active region 22: Emitter electrode 24: Emitter region 26: Body region 28: Drift region 30: Buffer region 32: Collector region 34: Collector electrode 40: Insulating film 42a: Gate electrode 42b: Dummy electrode 44: Interlayer insulating film 50: Peripheral regions 52 to 56: P-type region 60: Interlayer insulating film 62: Passivation film 64: Peripheral n-type region 70: Peripheral electrode 80: Gate pad 82: Polysilicon layer

Claims (6)

半導体基板を有しており、
半導体基板の上面にトレンチが形成されており、
トレンチの内面に絶縁膜が形成されており、
トレンチ内に、絶縁膜によって半導体基板から絶縁されている第１電極が形成されており、
半導体基板上に、第１電極から分離されている第２電極が形成されており、
半導体基板内に、絶縁膜に接するとともに半導体基板の上面に露出しているｐ型半導体領域と、ｐ型半導体領域と第２電極の間の半導体基板の上面に少なくとも部分的に露出しているｎ型半導体領域が形成されており、
半導体基板上に、ｐ型半導体領域に接しており、第２電極から分離されている第３電極が形成されている、
半導体装置を製造する方法であって、
半導体基板の上面にトレンチを形成するトレンチ形成工程と、
トレンチ内に絶縁膜を形成する絶縁膜形成工程と、
絶縁膜形成後のトレンチ内に第１電極を形成する第１電極形成工程と、
第２電極を形成する第２電極形成工程と、
第１電極と第２電極の間に電圧を印加して、第１電極と第２電極の間に流れる電流を検出する電流検出工程と、
電流検出工程よりも後に、第３電極を形成する第３電極形成工程、
を有する方法。 Has a semiconductor substrate,
A trench is formed on the upper surface of the semiconductor substrate,
An insulating film is formed on the inner surface of the trench,
A first electrode insulated from the semiconductor substrate by an insulating film is formed in the trench,
A second electrode separated from the first electrode is formed on the semiconductor substrate;
A p-type semiconductor region in contact with the insulating film and exposed on the upper surface of the semiconductor substrate in the semiconductor substrate, and an n exposed at least partially on the upper surface of the semiconductor substrate between the p-type semiconductor region and the second electrode. Type semiconductor region is formed,
A third electrode that is in contact with the p-type semiconductor region and separated from the second electrode is formed on the semiconductor substrate.
A method for manufacturing a semiconductor device, comprising:
A trench forming step of forming a trench on the upper surface of the semiconductor substrate;
An insulating film forming step of forming an insulating film in the trench;
A first electrode forming step of forming a first electrode in the trench after the insulating film is formed;
A second electrode forming step of forming a second electrode;
A current detection step of detecting a current flowing between the first electrode and the second electrode by applying a voltage between the first electrode and the second electrode;
A third electrode forming step of forming a third electrode after the current detection step;
Having a method. トレンチ形成工程において半導体基板の上面に複数のトレンチを形成し、
絶縁膜形成工程において各トレンチ内に絶縁膜を形成し、
第１電極形成工程において各トレンチ内に第１電極を形成するとともに、半導体基板の上面に各第１電極を接続する導体層を形成し、
電流検出工程では、導体層によって互いに接続された各第１電極と第２電極の間に電圧を印加し、
電流検出工程よりも後であって第３電極形成工程よりも前に、各第１電極を接続する導体層を除去することを特徴とする請求項１の方法。 In the trench formation step, a plurality of trenches are formed on the upper surface of the semiconductor substrate,
Insulating film forming step, forming an insulating film in each trench,
Forming a first electrode in each trench in the first electrode forming step, and forming a conductor layer connecting each first electrode on the upper surface of the semiconductor substrate;
In the current detection step, a voltage is applied between the first electrode and the second electrode connected to each other by the conductor layer,
2. The method according to claim 1, wherein the conductor layer connecting each first electrode is removed after the current detecting step and before the third electrode forming step. 電流検出工程よりも後に、前記複数のトレンチのうちの一部のトレンチ内の第１電極が接続され、その他のトレンチ内の第１電極が接続されないゲートパッドを形成する工程をさらに有することを特徴とする請求項２の方法。   The method further includes forming a gate pad to which the first electrode in a part of the plurality of trenches is connected and the first electrode in the other trench is not connected after the current detecting step. The method of claim 2. トレンチ内から半導体基板上まで繋がっている導体層によって第１電極と第２電極を形成し、その後、導体層を部分的に除去することで第１電極と第２電極とを分離させる請求項１〜３のいずれか一項の方法。   2. The first electrode and the second electrode are formed by a conductor layer connected from the inside of the trench to the semiconductor substrate, and then the first electrode and the second electrode are separated by partially removing the conductor layer. The method of any one of -3. 第２電極がポリシリコンにより形成され、
第２電極の上面全体が半導体装置の表面に露出することを特徴とする請求項１〜４のいずれか一項の方法。 The second electrode is formed of polysilicon;
The method according to claim 1, wherein the entire upper surface of the second electrode is exposed on the surface of the semiconductor device. 半導体基板を有しており、
半導体基板内に、半導体基板の上面に露出しているｐ型半導体領域が形成されており、
半導体基板の上面に、半導体基板の端面に沿って伸びる電極が形成されており、
半導体基板内に、ｐ型半導体領域と前記電極の間の半導体基板の上面に少なくとも部分的に露出しているｎ型半導体領域が形成されており、
前記電極がポリシリコンにより構成されており、前記電極の上面全体が外部に露出している、
半導体装置。 Has a semiconductor substrate,
A p-type semiconductor region exposed on the upper surface of the semiconductor substrate is formed in the semiconductor substrate,
An electrode extending along the end surface of the semiconductor substrate is formed on the upper surface of the semiconductor substrate,
An n-type semiconductor region that is at least partially exposed on the upper surface of the semiconductor substrate between the p-type semiconductor region and the electrode is formed in the semiconductor substrate,
The electrode is made of polysilicon, and the entire upper surface of the electrode is exposed to the outside.
Semiconductor device.
JP2012048176A 2012-03-05 2012-03-05 Method for manufacturing semiconductor device, and semiconductor device Pending JP2013183143A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012048176A JP2013183143A (en) 2012-03-05 2012-03-05 Method for manufacturing semiconductor device, and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012048176A JP2013183143A (en) 2012-03-05 2012-03-05 Method for manufacturing semiconductor device, and semiconductor device

Publications (1)

Publication Number Publication Date
JP2013183143A true JP2013183143A (en) 2013-09-12

Family

ID=49273562

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012048176A Pending JP2013183143A (en) 2012-03-05 2012-03-05 Method for manufacturing semiconductor device, and semiconductor device

Country Status (1)

Country Link
JP (1) JP2013183143A (en)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103996704A (en) * 2014-05-13 2014-08-20 无锡新洁能股份有限公司 IGBT with precise detection function and manufacturing method thereof
JP2015207736A (en) * 2014-04-23 2015-11-19 富士電機株式会社 Method of manufacturing semiconductor device, method of estimating semiconductor device and semiconductor device
WO2016147529A1 (en) * 2015-03-16 2016-09-22 富士電機株式会社 Semiconductor device manufacturing method
US9847409B2 (en) 2014-07-16 2017-12-19 Denso Corporation Semiconductor device and manufacturing method for the same
WO2018092787A1 (en) * 2016-11-17 2018-05-24 富士電機株式会社 Semiconductor device
JP2018164112A (en) * 2018-07-17 2018-10-18 富士電機株式会社 Semiconductor device manufacturing method and semiconductor device evaluating method
JP2020065084A (en) * 2018-07-17 2020-04-23 富士電機株式会社 Method of manufacturing semiconductor device
JP2020119922A (en) * 2019-01-18 2020-08-06 トヨタ自動車株式会社 Semiconductor device
JP2020129622A (en) * 2019-02-08 2020-08-27 富士電機株式会社 Method for manufacturing semiconductor device

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06204483A (en) * 1992-07-23 1994-07-22 Siliconix Inc Structure of high-voltage transistor and its formation
JPH0992698A (en) * 1995-09-26 1997-04-04 Hitachi Ltd Screening method and semiconductor device
JPH09129695A (en) * 1995-10-30 1997-05-16 Mitsubishi Electric Corp Test structure for dielectric film evaluation
JP2000252450A (en) * 1999-03-04 2000-09-14 Hitachi Ltd Semiconductor integrated circuit device and manufacture thereof
JP2007250827A (en) * 2006-03-16 2007-09-27 Fujitsu Ltd Evaluation method, and manufacturing method of semiconductor device
JP2008060105A (en) * 2006-08-29 2008-03-13 Shindengen Electric Mfg Co Ltd Semiconductor device and manufacturing method therefor
JP2009224734A (en) * 2008-03-19 2009-10-01 Fuji Electric Device Technology Co Ltd Mos semiconductor device having trench gate structure, and its manufacturing method
JP2010050211A (en) * 2008-08-20 2010-03-04 Denso Corp Method of manufacturing semiconductor device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06204483A (en) * 1992-07-23 1994-07-22 Siliconix Inc Structure of high-voltage transistor and its formation
JPH0992698A (en) * 1995-09-26 1997-04-04 Hitachi Ltd Screening method and semiconductor device
JPH09129695A (en) * 1995-10-30 1997-05-16 Mitsubishi Electric Corp Test structure for dielectric film evaluation
JP2000252450A (en) * 1999-03-04 2000-09-14 Hitachi Ltd Semiconductor integrated circuit device and manufacture thereof
JP2007250827A (en) * 2006-03-16 2007-09-27 Fujitsu Ltd Evaluation method, and manufacturing method of semiconductor device
JP2008060105A (en) * 2006-08-29 2008-03-13 Shindengen Electric Mfg Co Ltd Semiconductor device and manufacturing method therefor
JP2009224734A (en) * 2008-03-19 2009-10-01 Fuji Electric Device Technology Co Ltd Mos semiconductor device having trench gate structure, and its manufacturing method
JP2010050211A (en) * 2008-08-20 2010-03-04 Denso Corp Method of manufacturing semiconductor device

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015207736A (en) * 2014-04-23 2015-11-19 富士電機株式会社 Method of manufacturing semiconductor device, method of estimating semiconductor device and semiconductor device
CN103996704A (en) * 2014-05-13 2014-08-20 无锡新洁能股份有限公司 IGBT with precise detection function and manufacturing method thereof
CN103996704B (en) * 2014-05-13 2017-01-11 无锡新洁能股份有限公司 IGBT with precise detection function and manufacturing method thereof
US9847409B2 (en) 2014-07-16 2017-12-19 Denso Corporation Semiconductor device and manufacturing method for the same
US10403554B2 (en) 2015-03-16 2019-09-03 Fuji Electric Co., Ltd. Method for manufacturing semiconductor device
JPWO2016147529A1 (en) * 2015-03-16 2017-06-22 富士電機株式会社 Manufacturing method of semiconductor device
CN107078061A (en) * 2015-03-16 2017-08-18 富士电机株式会社 The manufacture method of semiconductor device
US20170162458A1 (en) * 2015-03-16 2017-06-08 Fuji Electric Co., Ltd. Method for manufacturing semiconductor device
WO2016147529A1 (en) * 2015-03-16 2016-09-22 富士電機株式会社 Semiconductor device manufacturing method
WO2018092787A1 (en) * 2016-11-17 2018-05-24 富士電機株式会社 Semiconductor device
CN109155332A (en) * 2016-11-17 2019-01-04 富士电机株式会社 Semiconductor device
JPWO2018092787A1 (en) * 2016-11-17 2019-03-07 富士電機株式会社 Semiconductor device
US10847641B2 (en) 2016-11-17 2020-11-24 Fuji Electric Co., Ltd. Semiconductor device having semiconductor regions of different conductivity types provided at a predetermined interval along a first direction
JP2018164112A (en) * 2018-07-17 2018-10-18 富士電機株式会社 Semiconductor device manufacturing method and semiconductor device evaluating method
JP2020065084A (en) * 2018-07-17 2020-04-23 富士電機株式会社 Method of manufacturing semiconductor device
JP2020119922A (en) * 2019-01-18 2020-08-06 トヨタ自動車株式会社 Semiconductor device
JP2020129622A (en) * 2019-02-08 2020-08-27 富士電機株式会社 Method for manufacturing semiconductor device

Similar Documents

Publication Publication Date Title
JP2013183143A (en) Method for manufacturing semiconductor device, and semiconductor device
US20140319540A1 (en) Semiconductor device
JP6665457B2 (en) Semiconductor device
US10978367B2 (en) Semiconductor device and method for manufacturing the same
JP2010219258A (en) Semiconductor device
CN107078061B (en) Method for manufacturing semiconductor device
JP6079456B2 (en) Inspection method of semiconductor device
JP2010021532A (en) Mesa type semiconductor device and manufacturing method thereof
US9793344B2 (en) Semiconductor device and method of manufacturing the same
JP6627445B2 (en) Semiconductor device
JP2009224734A (en) Mos semiconductor device having trench gate structure, and its manufacturing method
JP2013074113A (en) Semiconductor device and method for manufacturing semiconductor device
JP2020177955A (en) Silicon carbide semiconductor device
WO2015132847A1 (en) Igbt, power module, power module manufacturing method, and power conversion apparatus
JP5618662B2 (en) Method for measuring characteristics of semiconductor element and method for manufacturing semiconductor device
JP2019125743A (en) Method for manufacturing semiconductor device
JP7304827B2 (en) Semiconductor device and crack detection method
JP6183075B2 (en) Semiconductor device
JP7163603B2 (en) Semiconductor device manufacturing method
JP7047734B2 (en) Manufacturing method of trench gate type semiconductor device
JP2012004428A (en) Power semiconductor device
WO2022054327A1 (en) Semiconductor device
JP2004296469A (en) Hall element
JP7109581B2 (en) Semiconductor device and method for manufacturing semiconductor device
JP5266899B2 (en) Inspection method for insulated gate bipolar transistor

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140409

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150217

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150219

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150707