JP2013183031A - インダクタ装置 - Google Patents

Abstract

【課題】２個のインダクタを、設計自由度が高く、少ない面積で形成することのできるインダクタ装置を提供する。
【解決手段】実施形態のインダクタ装置は、スパイラルインダクタ１１が、端子Ｐ１と端子Ｐ２との間に形成され、スパイラルインダクタ１１とは異なるインダクタンス値を有するスパイラルインダクタ１２が、端子Ｐ２と端子Ｐ３との間に、スパイラルインダクタ１１と同一平面上に形成される。このインダクタ装置は、スパイラルインダクタ１２のインダクタンス値に応じて端子Ｐ３の配置位置が変化する。
【選択図】 図１

Description

本発明の実施形態は、インダクタ装置に関する。

近年、携帯電話や携帯情報端末の普及に伴い、無線インターフェイスを持つ高周波回路の小型化への要求が強まっており、抵抗素子や容量素子、インダクタなどの受動素子を半導体チップに搭載する例が多くなっている。このうち、抵抗素子や容量素子を小型化することは比較的容易である。しかし、インダクタは、小型化が困難であり、その形成に多くのチップ面積を必要とする、という問題がある。

この問題に対して、従来、差動回路に用いられる２個（１対）のインダクタを１か所にまとめて配置し、チップ面積の使用効率を向上させるようにした差動型スパイラルインダクタが提案されている。この場合、２個のインダクタは、差動回路に用いられるため、それらのインダクタンス値や寄生抵抗値が同じであることが求められる。そのため、レイアウトパターンも、中間端子を中心として左右対象となるよう、対称性を考慮した設計が行われている。

ところで、同じ２個のインダクタを用いる回路として、ハイパスフィルタやインピーダンスマッチング回路がある。例えば、ハイパスフィルタの場合、入力端子と出力端子との間に直列に接続された第１のインダクタおよびキャパシタと、その中間接続点と接地端子との間に接続された第２のインダクタとにより、フィルタ回路が構成される。

この場合も、上述の差動型スパイラルインダクタと同様、２個のインダクタの接続点から中間端子が引き出される。しかし、ハイパスフィルタやインピーダンスマッチング回路の場合、２個のインダクタのインダクタンス値が同じとは限らない。

そのため、インダクタのインダクタンス値を容易に変化させることができ、かつ、２個のインダクタの配置面積を少なくすることのできるインダクタ装置の実現が望まれている。

特開２０１０−１０３４４号公報

本発明が解決しようとする課題は、２個のインダクタを、設計自由度が高く、少ない面積で形成することのできるインダクタ装置を提供することにある。

実施形態のインダクタ装置は、半導体チップに集積されるインダクタ装置である。このインダクタ装置は、第１のスパイラルインダクタが、第１の端子と第２の端子との間に形成され、前記第１のスパイラルインダクタとは異なるインダクタンス値を有する第２のスパイラルインダクタが、前記第２の端子と第３の端子との間に、前記第１のスパイラルインダクタと同一平面上に形成される。このインダクタ装置は、前記第２のスパイラルインダクタのインダクタンス値に応じて前記第３の端子の配置位置が変化する。

第１の実施形態のインダクタ装置の構成の例を示すレイアウトパターン図。 第１の実施形態のインダクタ装置の等化回路図。 第１の実施形態のインダクタ装置の別の構成の例を示すレイアウトパターン図。 第２の実施形態のインダクタ装置の構成の例を示すレイアウトパターン図。 第２の実施形態のインダクタ装置の別の構成の例を示すレイアウトパターン図。 応用例であるハイパスフィルタおよび無線インターフェイス部の構成の例を示す回路図およびブロック図。 第３の実施形態のインダクタ装置の構成の例を示すレイアウトパターン図。 第３の実施形態のインダクタ装置の別の構成の例を示すレイアウトパターン図。 第４の実施形態のインダクタ装置の構成の例を示すレイアウトパターン図。 第４の実施形態のインダクタ装置の別の構成の例を示すレイアウトパターン図。

以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。

（第１の実施形態）
図１は、第１の実施形態のインダクタ装置の構成の例を示すレイアウトパターン図である。

本実施形態のインダクタ装置は、半導体チップに集積されるインダクタ装置であって、端子Ｐ１と端子Ｐ２との間に形成されるスパイラルインダクタ１１と、端子Ｐ２と端子Ｐ３との間に、スパイラルインダクタ１１と同一平面上に形成され、スパイラルインダクタ１１とは異なるインダクタンス値を有するスパイラルインダクタ１２と、を備える。

図２に、本実施形態のインダクタ装置の等化回路図を示す。図２に示すように、本実施形態のインダクタ装置は、端子Ｐ２を共通の端子として、端子Ｐ１と端子Ｐ２との間にスパイラルインダクタ１１が接続され、端子Ｐ２と端子Ｐ３との間にスパイラルインダクタ１２が接続される。ここで、スパイラルインダクタ１２のインダクタンス値Ｌ２は、スパイラルインダクタ１１のインダクタンス値Ｌ１と同じ値をとる必要はなく、任意の値に設計されるものである。

図１に戻って、本実施形態のインダクタ装置の半導体チップ上の構造を見ると、本実施形態のインダクタ装置は、スパイラルインダクタ１１もスパイラルインダクタ１２も、基本的には、上層の金属配線層である配線層Ｍ２を用いて配線パターンが形成されている。

ただし、同一の平面上に形成されているため、スパイラルインダクタ１１の配線とスパイラルインダクタ１２の配線が交差する部分がある。その場合、ビア（Ｖ１〜Ｖ８）と下層の金属配線層（配線層Ｍ１）を用いて、配線層Ｍ２の配線パターンとの交差が行われている。

例えば、スパイラルインダクタ１１は、ビアＶ１とビアＶ２の間に配線層Ｍ１が使用され、スパイラルインダクタ１２は、ビアＶ５とビアＶ６の間、およびビアＶ７とビアＶ８の間に配線層Ｍ１が使用されている。

なお、ビアＶ３とビアＶ４の間の配線層Ｍ１は、端子Ｐ２を外部へ引き出すための配線として用いられている。

図１では、端子Ｐ３は図面上方に配置されている。しかし、本実施形態では、端子Ｐ３の位置は、この位置に固定されるものではなく、スパイラルインダクタ１２のインダクタンス値Ｌ２の大きさに応じて、その配置位置が変化する。その例を図３に示す。

図３に示す例は、スパイラルインダクタ１２のインダクタンス値Ｌ２の大きさが、図１に示す例よりも小さい場合の例である。

この場合、スパイラルインダクタ１２の配線長が、図１に示す例よりも短くなる。そこで、図３に示す例では、端子Ｐ３が図面右方に配置されている。

このような本実施形態によれば、スパイラルインダクタ１２のインダクタンス値Ｌ２の大きさに応じて、スパイラルインダクタ１２が接続される端子Ｐ３の配置位置を変化させることができる。

（第２の実施形態）
図４および図５は、第２の実施形態のインダクタ装置の構成の例を示すレイアウトパターン図である。

図４は、図１に示したスパイラルインダクタ１１およびスパイラルインダクタ１２の周囲を取り囲むよう、ガードリング２を配置した例であり、図５は、図３に示したスパイラルインダクタ１１およびスパイラルインダクタ１２の周囲を取り囲むよう、ガードリング２を配置した例である。

このガードリングを固定の電位、例えば接地電位に接続することにより、インダクタ装置をシールドすることができる。これにより、外部からインダクタ装置へのノイズの侵入およびインダクタ装置から外部への電磁誘導の漏れを防止することができる。

このような本実施形態によれば、ガードリング２を配置することにより、外部からのノイズの侵入を防止することができる。

（第３の実施形態）
図６（ａ）は、第３の実施形態のインダクタ装置の応用例の１つであるハイパスフィルタ（ＨＰＦ）の構成の例を示す回路図である。

図６（ａ）に示す例では、端子Ｐ２にキャパシタＣが接続され、端子Ｐ３は接地端子ＧＮＤに接続される。端子Ｐ１に信号を入力すると、入力信号の低周波成分はスパイラルインダクタ１２を通って接地端子ＧＮＤへ流れ込み、入力信号の高周波成分のみがキャパシタＣの他端から出力される。なお、接地端子ＧＮＤは、ＤＣ（直流）的な接地端子に限ることはなく、ＡＣ（交流）的な接地が行えればよい端子である。

また、図６（ｂ）は、図６（ａ）に示したＨＰＦを使用する応用例の１つである、無線通信装置の無線インターフェイス部の構成の例を示すブロック図である。

この無線インターフェイス部１００では、ＨＰＦ１０１は、アンテナＡＮＴへ送信電力を供給するパワーアンプ１０２の入力端子と変調部ＭＯＤの出力との間に接続される。このＨＰＦ１０１により、変調部ＭＯＤの出力に含まれる低周波数のノイズ成分が除去される。

図７および図８は、このようなハイパスフィルタに用いられる、第３の実施形態のインダクタ装置の構成の例を示すレイアウトパターン図である。図７に示す構成と図８に示す構成の違いは、第１および第２の実施形態同様、端子Ｐ３の配置位置とスパイラルインダクタ１２の配線長（インダクタンス値）の違いである。

本実施形態のインダクタ装置では、スパイラルインダクタ１１およびスパイラルインダクタ１２の周囲を取り囲むよう、ガードリング２が配置されている。ここでは、このガードリング２が接地端子ＧＮＤに接続されているものとする。

そこで、本実施形態では、接地電位に接続される端子Ｐ３をガードリング２へ接続するようにされている。この接続により、端子Ｐ３は、接地端子ＧＮＤに接続される。

本実施形態の場合、スパイラルインダクタ１２の周囲をガードリング２が取り囲んでいるため、端子Ｐ３がどこに配置されても、端子Ｐ３を接地端子ＧＮＤに容易に接続することができる。

また、本実施形態では、フィルタ特性に及ぼすビアの寄生抵抗の影響を少なくするため、スパイラルインダクタ１１は上層の配線層Ｍ２のみで配線し、スパイラルインダクタ１２のみ、ビアＶ１〜Ｖ６と下層の配線層Ｍ１による交差配線を行うようにする。これは、スパイラルインダクタ１２の方は、接地電位に接続されるため、ビアの寄生抵抗が付加されても、ハイパスフィルタの高周波通過特性への影響が少ないためである。

このような本実施形態によれば、ハイパスフィルタの応用に適したインダクタ装置を形成することができる。

（第４の実施形態）
図９および図１０は、第４の実施形態のインダクタ装置の構成の例を示すレイアウトパターン図である。本実施の形態のインダクタ装置も、ハイパスフィルタの応用に適した構成を有する。図９に示す構成と図１０に示す構成の違いは、第３の実施形態同様、端子Ｐ３の配置位置とスパイラルインダクタ１２の配線長（インダクタンス値）の違いである。

本実施形態のインダクタ装置が第３の実施形態のインダクタ装置と異なる点は、スパイラルインダクタ１２が、交差部を除いて下層の配線層Ｍ１のみで配線されている点である。

すなわち、本実施形態では、スパイラルインダクタ１１は上層の配線層Ｍ２で配線し、スパイラルインダクタ１２は下層の配線層Ｍ１で配線するよう、配線層の使い分けが行われている。これにより、交差配線のためのビアの個数を少なくすることができる。

このような本実施形態によれば、スパイラルインダクタ１１とスパイラルインダクタ１２の配線層を使い分けることにより、ビアの個数を少なくすることができ、フィルタ特性に与えるビアの寄生抵抗の影響を低減させることができる。

以上説明した少なくとも１つの実施形態のインダクタ装置によれば、２個のインダクタを、設計自由度が高く、少ない面積で形成することができる。

また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１１、１２ スパイラルインダクタ
２ ガードリング
Ｖ１〜Ｖ８：ビア
１００ 無線インターフェイス部
１０１ ハイパスフィルタ（ＨＰＦ）
１０２ パワーアンプ

Claims (5)

1. 半導体チップに集積されるインダクタ装置であって、
   第１の端子と第２の端子との間に形成される第１のスパイラルインダクタと、
   前記第２の端子と第３の端子との間に、前記第１のスパイラルインダクタと同一平面上に形成され、前記第１のスパイラルインダクタとは異なるインダクタンス値を有する第２のスパイラルインダクタと
   を備え、
   前記第２のスパイラルインダクタのインダクタンス値に応じて前記第３の端子の配置位置が変化する
   ことを特徴とするインダクタ装置。
2. 前記第１のスパイラルインダクタおよび前記第２のスパイラルインダクタを取り囲むガードリングを有する
   ことを特徴とする請求項１に記載のインダクタ装置。
3. 前記ガードリングが接地端子に接続され、
   前記第３の端子が前記ガードリングに接続される
   ことを特徴とする請求項２に記載のインダクタ装置。
4. 前記第２のスパイラルインダクタを構成する配線が、
   前記第１のスパイラルインダクタを構成する配線と同一の配線層に形成され、
   ビアを介して前記第１のスパイラルインダクタを構成する配線と交差する
   ことを特徴とする請求項３に記載のインダクタ装置。
5. 前記第１のスパイラルインダクタが上層の配線層に形成され、
   前記第２のスパイラルインダクタが下層の配線層に形成される
   ことを特徴とする請求項３に記載のインダクタ装置。

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