JP2013183031A - Inductor device - Google Patents
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Abstract
Description
本発明の実施形態は、インダクタ装置に関する。 Embodiments described herein relate generally to an inductor device.
近年、携帯電話や携帯情報端末の普及に伴い、無線インターフェイスを持つ高周波回路の小型化への要求が強まっており、抵抗素子や容量素子、インダクタなどの受動素子を半導体チップに搭載する例が多くなっている。このうち、抵抗素子や容量素子を小型化することは比較的容易である。しかし、インダクタは、小型化が困難であり、その形成に多くのチップ面積を必要とする、という問題がある。 In recent years, with the widespread use of mobile phones and personal digital assistants, there has been an increasing demand for miniaturization of high-frequency circuits with wireless interfaces, and there are many examples where passive elements such as resistance elements, capacitive elements, and inductors are mounted on semiconductor chips. It has become. Of these, it is relatively easy to reduce the size of the resistive element and the capacitive element. However, it is difficult to reduce the size of the inductor, and there is a problem that a large chip area is required for its formation.
この問題に対して、従来、差動回路に用いられる２個（１対）のインダクタを１か所にまとめて配置し、チップ面積の使用効率を向上させるようにした差動型スパイラルインダクタが提案されている。この場合、２個のインダクタは、差動回路に用いられるため、それらのインダクタンス値や寄生抵抗値が同じであることが求められる。そのため、レイアウトパターンも、中間端子を中心として左右対象となるよう、対称性を考慮した設計が行われている。 To solve this problem, a differential spiral inductor has been proposed in which two (one pair) inductors used in a differential circuit are arranged in one place to improve the chip area usage efficiency. Has been. In this case, since the two inductors are used in the differential circuit, their inductance values and parasitic resistance values are required to be the same. For this reason, the layout pattern is also designed in consideration of symmetry so that the layout pattern is left and right with the intermediate terminal as the center.
ところで、同じ２個のインダクタを用いる回路として、ハイパスフィルタやインピーダンスマッチング回路がある。例えば、ハイパスフィルタの場合、入力端子と出力端子との間に直列に接続された第１のインダクタおよびキャパシタと、その中間接続点と接地端子との間に接続された第２のインダクタとにより、フィルタ回路が構成される。 Incidentally, as a circuit using the same two inductors, there are a high-pass filter and an impedance matching circuit. For example, in the case of a high pass filter, a first inductor and a capacitor connected in series between the input terminal and the output terminal, and a second inductor connected between the intermediate connection point and the ground terminal, A filter circuit is configured.
この場合も、上述の差動型スパイラルインダクタと同様、２個のインダクタの接続点から中間端子が引き出される。しかし、ハイパスフィルタやインピーダンスマッチング回路の場合、２個のインダクタのインダクタンス値が同じとは限らない。 Also in this case, like the above-described differential spiral inductor, the intermediate terminal is drawn from the connection point of the two inductors. However, in the case of a high-pass filter or an impedance matching circuit, the inductance values of the two inductors are not always the same.
そのため、インダクタのインダクタンス値を容易に変化させることができ、かつ、２個のインダクタの配置面積を少なくすることのできるインダクタ装置の実現が望まれている。 Therefore, it is desired to realize an inductor device that can easily change the inductance value of the inductor and can reduce the arrangement area of the two inductors.
本発明が解決しようとする課題は、２個のインダクタを、設計自由度が高く、少ない面積で形成することのできるインダクタ装置を提供することにある。 The problem to be solved by the present invention is to provide an inductor device capable of forming two inductors with a high design flexibility and a small area.
実施形態のインダクタ装置は、半導体チップに集積されるインダクタ装置である。このインダクタ装置は、第１のスパイラルインダクタが、第１の端子と第２の端子との間に形成され、前記第１のスパイラルインダクタとは異なるインダクタンス値を有する第２のスパイラルインダクタが、前記第２の端子と第３の端子との間に、前記第１のスパイラルインダクタと同一平面上に形成される。このインダクタ装置は、前記第２のスパイラルインダクタのインダクタンス値に応じて前記第３の端子の配置位置が変化する。 The inductor device of the embodiment is an inductor device integrated on a semiconductor chip. In this inductor device, a first spiral inductor is formed between a first terminal and a second terminal, and a second spiral inductor having an inductance value different from that of the first spiral inductor is the first spiral inductor. Between the second terminal and the third terminal, it is formed on the same plane as the first spiral inductor. In the inductor device, the arrangement position of the third terminal changes according to the inductance value of the second spiral inductor.
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the drawings, the same or corresponding parts are denoted by the same reference numerals, and the description thereof will not be repeated.
（第１の実施形態）
図１は、第１の実施形態のインダクタ装置の構成の例を示すレイアウトパターン図である。
(First embodiment)
FIG. 1 is a layout pattern diagram showing an example of the configuration of the inductor device of the first embodiment.
本実施形態のインダクタ装置は、半導体チップに集積されるインダクタ装置であって、端子Ｐ１と端子Ｐ２との間に形成されるスパイラルインダクタ１１と、端子Ｐ２と端子Ｐ３との間に、スパイラルインダクタ１１と同一平面上に形成され、スパイラルインダクタ１１とは異なるインダクタンス値を有するスパイラルインダクタ１２と、を備える。
The inductor device of the present embodiment is an inductor device integrated on a semiconductor chip, and a
図２に、本実施形態のインダクタ装置の等化回路図を示す。図２に示すように、本実施形態のインダクタ装置は、端子Ｐ２を共通の端子として、端子Ｐ１と端子Ｐ２との間にスパイラルインダクタ１１が接続され、端子Ｐ２と端子Ｐ３との間にスパイラルインダクタ１２が接続される。ここで、スパイラルインダクタ１２のインダクタンス値Ｌ２は、スパイラルインダクタ１１のインダクタンス値Ｌ１と同じ値をとる必要はなく、任意の値に設計されるものである。
FIG. 2 shows an equalization circuit diagram of the inductor device of the present embodiment. As shown in FIG. 2, in the inductor device of this embodiment, a terminal P2 is used as a common terminal, a
図１に戻って、本実施形態のインダクタ装置の半導体チップ上の構造を見ると、本実施形態のインダクタ装置は、スパイラルインダクタ１１もスパイラルインダクタ１２も、基本的には、上層の金属配線層である配線層Ｍ２を用いて配線パターンが形成されている。
Returning to FIG. 1, when the structure on the semiconductor chip of the inductor device of this embodiment is seen, the inductor device of this embodiment basically includes both the
ただし、同一の平面上に形成されているため、スパイラルインダクタ１１の配線とスパイラルインダクタ１２の配線が交差する部分がある。その場合、ビア（Ｖ１〜Ｖ８）と下層の金属配線層（配線層Ｍ１）を用いて、配線層Ｍ２の配線パターンとの交差が行われている。
However, since they are formed on the same plane, there is a portion where the wiring of the
例えば、スパイラルインダクタ１１は、ビアＶ１とビアＶ２の間に配線層Ｍ１が使用され、スパイラルインダクタ１２は、ビアＶ５とビアＶ６の間、およびビアＶ７とビアＶ８の間に配線層Ｍ１が使用されている。
For example, the
なお、ビアＶ３とビアＶ４の間の配線層Ｍ１は、端子Ｐ２を外部へ引き出すための配線として用いられている。 The wiring layer M1 between the via V3 and the via V4 is used as a wiring for drawing the terminal P2 to the outside.
図１では、端子Ｐ３は図面上方に配置されている。しかし、本実施形態では、端子Ｐ３の位置は、この位置に固定されるものではなく、スパイラルインダクタ１２のインダクタンス値Ｌ２の大きさに応じて、その配置位置が変化する。その例を図３に示す。
In FIG. 1, the terminal P3 is arranged at the top of the drawing. However, in the present embodiment, the position of the terminal P3 is not fixed at this position, and the arrangement position changes according to the inductance value L2 of the
図３に示す例は、スパイラルインダクタ１２のインダクタンス値Ｌ２の大きさが、図１に示す例よりも小さい場合の例である。
The example shown in FIG. 3 is an example where the magnitude of the inductance value L2 of the
この場合、スパイラルインダクタ１２の配線長が、図１に示す例よりも短くなる。そこで、図３に示す例では、端子Ｐ３が図面右方に配置されている。
In this case, the wiring length of the
このような本実施形態によれば、スパイラルインダクタ１２のインダクタンス値Ｌ２の大きさに応じて、スパイラルインダクタ１２が接続される端子Ｐ３の配置位置を変化させることができる。
According to this embodiment, the arrangement position of the terminal P3 to which the
（第２の実施形態）
図４および図５は、第２の実施形態のインダクタ装置の構成の例を示すレイアウトパターン図である。
(Second Embodiment)
4 and 5 are layout pattern diagrams showing examples of the configuration of the inductor device according to the second embodiment.
図４は、図１に示したスパイラルインダクタ１１およびスパイラルインダクタ１２の周囲を取り囲むよう、ガードリング２を配置した例であり、図５は、図３に示したスパイラルインダクタ１１およびスパイラルインダクタ１２の周囲を取り囲むよう、ガードリング２を配置した例である。
4 shows an example in which the guard ring 2 is arranged so as to surround the
このガードリングを固定の電位、例えば接地電位に接続することにより、インダクタ装置をシールドすることができる。これにより、外部からインダクタ装置へのノイズの侵入およびインダクタ装置から外部への電磁誘導の漏れを防止することができる。 The inductor device can be shielded by connecting the guard ring to a fixed potential, for example, a ground potential. As a result, it is possible to prevent noise from entering the inductor device from the outside and leakage of electromagnetic induction from the inductor device to the outside.
このような本実施形態によれば、ガードリング２を配置することにより、外部からのノイズの侵入を防止することができる。 According to the present embodiment as described above, by arranging the guard ring 2, it is possible to prevent intrusion of noise from the outside.
（第３の実施形態）
図６（ａ）は、第３の実施形態のインダクタ装置の応用例の１つであるハイパスフィルタ（ＨＰＦ）の構成の例を示す回路図である。
(Third embodiment)
FIG. 6A is a circuit diagram showing an example of the configuration of a high-pass filter (HPF) that is one application example of the inductor device of the third embodiment.
図６（ａ）に示す例では、端子Ｐ２にキャパシタＣが接続され、端子Ｐ３は接地端子ＧＮＤに接続される。端子Ｐ１に信号を入力すると、入力信号の低周波成分はスパイラルインダクタ１２を通って接地端子ＧＮＤへ流れ込み、入力信号の高周波成分のみがキャパシタＣの他端から出力される。なお、接地端子ＧＮＤは、ＤＣ（直流）的な接地端子に限ることはなく、ＡＣ（交流）的な接地が行えればよい端子である。
In the example shown in FIG. 6A, the capacitor C is connected to the terminal P2, and the terminal P3 is connected to the ground terminal GND. When a signal is input to the terminal P1, the low frequency component of the input signal flows into the ground terminal GND through the
また、図６（ｂ）は、図６（ａ）に示したＨＰＦを使用する応用例の１つである、無線通信装置の無線インターフェイス部の構成の例を示すブロック図である。 FIG. 6B is a block diagram illustrating an example of the configuration of the wireless interface unit of the wireless communication apparatus, which is one of application examples using the HPF illustrated in FIG.
この無線インターフェイス部１００では、ＨＰＦ１０１は、アンテナＡＮＴへ送信電力を供給するパワーアンプ１０２の入力端子と変調部ＭＯＤの出力との間に接続される。このＨＰＦ１０１により、変調部ＭＯＤの出力に含まれる低周波数のノイズ成分が除去される。
In this
図７および図８は、このようなハイパスフィルタに用いられる、第３の実施形態のインダクタ装置の構成の例を示すレイアウトパターン図である。図７に示す構成と図８に示す構成の違いは、第１および第２の実施形態同様、端子Ｐ３の配置位置とスパイラルインダクタ１２の配線長（インダクタンス値）の違いである。
7 and 8 are layout pattern diagrams showing an example of the configuration of the inductor device according to the third embodiment used in such a high-pass filter. The difference between the configuration shown in FIG. 7 and the configuration shown in FIG. 8 is the difference in the arrangement position of the terminal P3 and the wiring length (inductance value) of the
本実施形態のインダクタ装置では、スパイラルインダクタ１１およびスパイラルインダクタ１２の周囲を取り囲むよう、ガードリング２が配置されている。ここでは、このガードリング２が接地端子ＧＮＤに接続されているものとする。
In the inductor device of this embodiment, the guard ring 2 is disposed so as to surround the
そこで、本実施形態では、接地電位に接続される端子Ｐ３をガードリング２へ接続するようにされている。この接続により、端子Ｐ３は、接地端子ＧＮＤに接続される。 Therefore, in the present embodiment, the terminal P3 connected to the ground potential is connected to the guard ring 2. With this connection, the terminal P3 is connected to the ground terminal GND.
本実施形態の場合、スパイラルインダクタ１２の周囲をガードリング２が取り囲んでいるため、端子Ｐ３がどこに配置されても、端子Ｐ３を接地端子ＧＮＤに容易に接続することができる。
In the case of this embodiment, since the guard ring 2 surrounds the
また、本実施形態では、フィルタ特性に及ぼすビアの寄生抵抗の影響を少なくするため、スパイラルインダクタ１１は上層の配線層Ｍ２のみで配線し、スパイラルインダクタ１２のみ、ビアＶ１〜Ｖ６と下層の配線層Ｍ１による交差配線を行うようにする。これは、スパイラルインダクタ１２の方は、接地電位に接続されるため、ビアの寄生抵抗が付加されても、ハイパスフィルタの高周波通過特性への影響が少ないためである。
In this embodiment, in order to reduce the influence of the parasitic resistance of the via on the filter characteristics, the
このような本実施形態によれば、ハイパスフィルタの応用に適したインダクタ装置を形成することができる。 According to this embodiment as described above, an inductor device suitable for application of a high-pass filter can be formed.
（第４の実施形態）
図９および図１０は、第４の実施形態のインダクタ装置の構成の例を示すレイアウトパターン図である。本実施の形態のインダクタ装置も、ハイパスフィルタの応用に適した構成を有する。図９に示す構成と図１０に示す構成の違いは、第３の実施形態同様、端子Ｐ３の配置位置とスパイラルインダクタ１２の配線長（インダクタンス値）の違いである。
(Fourth embodiment)
9 and 10 are layout pattern diagrams showing examples of the configuration of the inductor device according to the fourth embodiment. The inductor device according to the present embodiment also has a configuration suitable for application of a high-pass filter. The difference between the configuration shown in FIG. 9 and the configuration shown in FIG. 10 is the difference in the arrangement position of the terminal P3 and the wiring length (inductance value) of the
本実施形態のインダクタ装置が第３の実施形態のインダクタ装置と異なる点は、スパイラルインダクタ１２が、交差部を除いて下層の配線層Ｍ１のみで配線されている点である。
The inductor device of this embodiment is different from the inductor device of the third embodiment in that the
すなわち、本実施形態では、スパイラルインダクタ１１は上層の配線層Ｍ２で配線し、スパイラルインダクタ１２は下層の配線層Ｍ１で配線するよう、配線層の使い分けが行われている。これにより、交差配線のためのビアの個数を少なくすることができる。
That is, in the present embodiment, the wiring layers are selectively used so that the
このような本実施形態によれば、スパイラルインダクタ１１とスパイラルインダクタ１２の配線層を使い分けることにより、ビアの個数を少なくすることができ、フィルタ特性に与えるビアの寄生抵抗の影響を低減させることができる。
According to this embodiment, the number of vias can be reduced by properly using the wiring layers of the
以上説明した少なくとも１つの実施形態のインダクタ装置によれば、２個のインダクタを、設計自由度が高く、少ない面積で形成することができる。 According to the inductor device of at least one embodiment described above, two inductors can be formed with a small area with a high degree of design freedom.
また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Moreover, although some embodiment of this invention was described, these embodiment is shown as an example and is not intending limiting the range of invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.
１１、１２ スパイラルインダクタ
２ ガードリング
Ｖ１〜Ｖ８：ビア
１００ 無線インターフェイス部
１０１ ハイパスフィルタ（ＨＰＦ）
１０２ パワーアンプ
11, 12 Spiral inductor 2 Guard rings V1 to V8:
102 Power amplifier
Claims (5)
第１の端子と第２の端子との間に形成される第１のスパイラルインダクタと、
前記第２の端子と第３の端子との間に、前記第１のスパイラルインダクタと同一平面上に形成され、前記第１のスパイラルインダクタとは異なるインダクタンス値を有する第２のスパイラルインダクタと
を備え、
前記第２のスパイラルインダクタのインダクタンス値に応じて前記第３の端子の配置位置が変化する
ことを特徴とするインダクタ装置。 An inductor device integrated on a semiconductor chip,
A first spiral inductor formed between the first terminal and the second terminal;
A second spiral inductor formed between the second terminal and the third terminal on the same plane as the first spiral inductor and having an inductance value different from that of the first spiral inductor; ,
The inductor device, wherein an arrangement position of the third terminal changes according to an inductance value of the second spiral inductor.
ことを特徴とする請求項１に記載のインダクタ装置。 The inductor device according to claim 1, further comprising a guard ring surrounding the first spiral inductor and the second spiral inductor.
前記第３の端子が前記ガードリングに接続される
ことを特徴とする請求項２に記載のインダクタ装置。 The guard ring is connected to a ground terminal;
The inductor device according to claim 2, wherein the third terminal is connected to the guard ring.
前記第１のスパイラルインダクタを構成する配線と同一の配線層に形成され、
ビアを介して前記第１のスパイラルインダクタを構成する配線と交差する
ことを特徴とする請求項３に記載のインダクタ装置。 The wiring constituting the second spiral inductor is:
Formed in the same wiring layer as the wiring constituting the first spiral inductor;
4. The inductor device according to claim 3, wherein the inductor device crosses a wiring configuring the first spiral inductor via a via.
前記第２のスパイラルインダクタが下層の配線層に形成される
ことを特徴とする請求項３に記載のインダクタ装置。 The first spiral inductor is formed in an upper wiring layer;
The inductor device according to claim 3, wherein the second spiral inductor is formed in a lower wiring layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012046047A JP2013183031A (en) | 2012-03-02 | 2012-03-02 | Inductor device |
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Publications (1)
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|---|---|
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2013183031A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015033727A1 (en) | 2013-09-04 | 2015-03-12 | 東洋鋼鈑株式会社 | Superconducting wire material substrate, production method therefor, and superconducting wire material |
| US10566128B2 (en) | 2016-06-24 | 2020-02-18 | Samsung Electro-Mechanics Co., Ltd. | Power inductor with a chip structure |
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2012
- 2012-03-02 JP JP2012046047A patent/JP2013183031A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2015033727A1 (en) | 2013-09-04 | 2015-03-12 | 東洋鋼鈑株式会社 | Superconducting wire material substrate, production method therefor, and superconducting wire material |
| US10566128B2 (en) | 2016-06-24 | 2020-02-18 | Samsung Electro-Mechanics Co., Ltd. | Power inductor with a chip structure |
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