JP2013175584A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】隣接する一対の容量コンタクトプラグの分離を安定して行うことにより歩留まりを向上させ、かつ接合リークの発生を抑える。
【解決手段】半導体基板１１内に素子分離領域（ＳＴＩ）１２ａ、１２ｂを形成し、素子分離領域１２ａ、１２ｂで囲まれた活性領域１３ａ、１３ｂにワード線ＷＬ１０ａ〜ＷＬ１０ｄを形成し、素子分離領域１２ａ、１２ｂとワード線ＷＬ１０ａ〜ＷＬ１０ｄとの間に容量コンタクト領域２７ａ〜２７ｄを形成し、複数種類の容量コンタクトマスク２９ａ〜２９ｃ、３１ａ、３１ｂを用いて、容量コンタクト領域２７ａ〜２７ｄ内に容量コンタクトホールをエッチングにより形成し、容量コンタクトホール内に容量コンタクトプラグ２７ｅ〜２７ｈを形成し、容量コンタクトプラグ２７ｅ〜２７ｈ上にキャパシタを形成する。
【選択図】図１

Description

本発明は、半導体装置の製造方法に関する。

近年、半導体装置、特に半導体記憶装置の分野における高密度化、高微細化の傾向は加速されている。このような高密度化した半導体装置に適したコンタクト（例えば、容量コンタクト）のパターン形成方法として、例えば、特開２０１１−２４３９６０号公報（特許文献１）がある。

特許文献１には、サイドウォールをマスクとして埋め込み層をエッチングする技術が開示されている。しかし、この方法では、半導体素子の微細化がさらに進むと、サイドウォール（例えば、シリコン窒化膜）で容量コンタクトが埋設され、埋め込み層（例えば、ポリシリコン）のエッチバック時に、隣接する一対の容量コンタクトプラグの分離がうまく行えず、歩留まりが低下するという問題がある。また、ポリシリコンのエッチバックによって容量コンタクトプラグの分離を行うため、オーバーエッチング時に、半導体基板をエッチングしてしまい、接合リークが発生するという問題もある。

特開２０１１−２４３９６０号公報

本発明は、上記従来技術の問題点を解決するものであり、その目的は、隣接する一対の容量コンタクトプラグの分離を安定して行うことにより歩留まりを向上させ、かつ接合リークの発生を抑えることが可能な半導体装置の製造方法を提供することにある。

本発明の一態様に係る半導体装置の製造方法は、
半導体基板内に素子分離領域を形成し、
前記素子分離領域で囲まれた活性領域にワード線を構成するゲート電極を形成し、
前記素子分離領域と前記ゲート電極との間に容量コンタクト領域を形成し、
複数種類の容量コンタクトマスクを用いて、前記容量コンタクト領域内に容量コンタクトホールをエッチングにより形成し、
前記容量コンタクトホール内に容量コンタクトプラグを形成し、
前記容量コンタクトプラグ上にキャパシタを形成することを特徴とする。

本発明によれば、隣接する一対の容量コンタクトプラグの分離を安定して行うことにより歩留まりを向上させ、かつ接合リークの発生を抑えることができる。

本発明の実施形態による半導体装置の構造を示す平面図である。 （ａ）は図１のＢ−Ｂ断面図、（ｂ）は図１のＡ−Ａ断面図である。 本発明の実施形態による半導体装置の一製造工程を示す断面図であり、（ａ）は図１のＢ−Ｂ断面図、（ｂ）は図１のＡ−Ａ断面図である。 本発明の実施形態による半導体装置の一製造工程を示す断面図であり、（ａ）は図１のＢ−Ｂ断面図、（ｂ）は図１のＡ−Ａ断面図である。 本発明の実施形態による半導体装置の一製造工程を示す断面図であり、（ａ）は図１のＢ−Ｂ断面図、（ｂ）は図１のＡ−Ａ断面図である。 本発明の実施形態による半導体装置の一製造工程を示す断面図であり、（ａ）は図１のＢ−Ｂ断面図、（ｂ）は図１のＡ−Ａ断面図である。 本発明の実施形態による半導体装置の一製造工程を示す断面図であり、（ａ）は図１のＢ−Ｂ断面図、（ｂ）は図１のＡ−Ａ断面図である。 本発明の実施形態による半導体装置の一製造工程を示す断面図であり、（ａ）は図１のＢ−Ｂ断面図、（ｂ）は図１のＡ−Ａ断面図である。 本発明の実施形態による半導体装置の一製造工程を示す断面図であり、（ａ）は図１のＢ−Ｂ断面図、（ｂ）は図１のＡ−Ａ断面図である。 本発明の実施形態による半導体装置の一製造工程を示す断面図であり、（ａ）は図１のＢ−Ｂ断面図、（ｂ）は図１のＡ−Ａ断面図である。 本発明の実施形態による半導体装置の一製造工程を示す断面図であり、（ａ）は図１のＢ−Ｂ断面図、（ｂ）は図１のＡ−Ａ断面図である。 本発明の実施形態による半導体装置の一製造工程を示す断面図であり、（ａ）は図１のＢ−Ｂ断面図、（ｂ）は図１のＡ−Ａ断面図である。 関連技術による半導体装置の構造を示す平面図である。 （ａ）は図１３のＢ−Ｂ断面図、（ｂ）は図１３のＡ−Ａ断面図である。

最初に、本発明の特徴がより明確になるように、関連技術に係る半導体装置について説明する。

（関連技術）
図１３〜図１４は、関連技術による半導体装置１００の構造を示す図である。

半導体装置１００はＤＲＡＭであり、図１３はメモリセル平面図である。図１４はキャパシタの形成が終了した時点の構造を示しており、（ａ）は図１３のＢ−Ｂ断面図、（ｂ）は図１３のＡ−Ａ断面図である。

最初に、図１３を参照して、関連技術の半導体装置１００について説明する。

半導体装置１００はＤＲＡＭのメモリセルを構成するものである。半導体基板１１上において、Ｘ‘‘方向に連続して延在する第１素子分離領域（ＳＴＩ）１２ａと、Ｘ‘方向に連続して延在する第２素子分離領域（ＳＴＩ）１２ｂと、同様にＸ‘‘方向に連続して延在する第１活性領域１３ａとＸ‘方向に連続して延在する第２活性領域１３ｂがＹ方向に交互に等間隔、等ピッチで複数配置されている。

素子分離領域１２は、溝に埋設した素子分離絶縁膜で構成されている。Ｘ‘‘方向に連続して延在する複数の第１素子分離領域１２ａおよび複数の第１活性領域１３ａに跨って、Ｙ方向に連続して延在する第１埋め込みワード線（以下、第１ワード線という）ＷＬ１０ａ、第２埋め込みワード線（以下、第２ワード線という）ＷＬ１０ｂが配置されている。同じく、Ｘ‘方向に連続して延在する複数の第２素子分離領域１２ｂおよび複数の第２活性領域１３ｂに跨って、Ｙ方向に連続して延在する第３埋め込みワード線（以下、第３ワード線という）ＷＬ１０ｃ、第４埋め込みワード線（以下、第４ワード線という）ＷＬ１０ｄが配置されている。

第１活性領域１３ａは、第１活性領域１３ａの左端に配置される第１容量コンタクト領域２７ａと、第１容量コンタクト領域２７ａに隣接して配置される第１ワード線ＷＬ１０ａと、第１ワード線ＷＬ１０ａに隣接して配置される第１ビット線コンタクト領域２２ａと、第１ビット線コンタクト領域２２ａに隣接して配置される第２ワード線ＷＬ１０ｂと、第２ワード線ＷＬ１０ｂに隣接して配置される第２容量コンタクト領域２７ｂとで構成されている。

第１容量コンタクト領域２７ａと、第１ワード線ＷＬ１０ａと、第１ビット線コンタクト領域２２ａとで第１トランジスタＴｒ１が構成され、第１ビット線コンタクト領域２２ａと、第２ワード線ＷＬ１０ｂと、第２容量コンタクト領域２７ｂとで第２トランジスタＴｒ２が構成されている。

同様に、第２活性領域１３ｂは、第２活性領域１３ｂの左端に配置される第３容量コンタクト領域２７ｃと、第３容量コンタクト領域２７ｃに隣接して配置される第３ワード線ＷＬ１０ｃと、第３ワード線１０ｃに隣接して配置される第２ビット線コンタクト領域２２ｂと、第２ビット線コンタクト領域２２ｂに隣接して配置される第４ワード線ＷＬ１０ｄと、第４ワード線ＷＬ１０ｄに隣接して配置される第４容量コンタクト領域２７ｄとで構成されている。

第３容量コンタクト領域２７ｃと、第３ワード線ＷＬ１０ｃと、第２ビット線コンタクト領域２２ｂとで第３トランジスタＴｒ３が構成され、第２ビット線コンタクト領域２２ｂと、第４ワード線ＷＬ１０ｄと、第４容量コンタクト領域２７ｄと、で第４トランジスタＴｒ４が構成されている。

関連技術のメモリセルは、第１活性領域１３ａおよび第２活性領域１３ｂの構成が素子分離領域１２を介してＸ方向に複数配置されて構成されるものである。

次に、図１４（ａ）、（ｂ）を参照すると、半導体基板１１に、トランジスタのゲート電極を兼ねるワード線用の溝１４が設けられている。各々のワード線用の溝１４の内面を覆うゲート絶縁膜６を介して、第１ワード線ＷＬ１０ａ、第２ワード線ＷＬ１０ｂ、第３ワード線ＷＬ１０ｃ、および第４ワード線ＷＬ１０ｄが各々の溝の底部に設けられている。各々のワード線を覆い、且つ、各々の溝１４を埋設してキャップ絶縁膜１７が設けられている。

第１ワード線ＷＬ１０ａの左側に位置する半導体ピラーは第１容量コンタクト領域２７ａとなり、その上面にはソース／ドレインの一方となる不純物拡散層１９ａが設けられている。第１ワード線ＷＬ１０ａと第２ワード線ＷＬ１０ｂの間に位置する半導体ピラーは第１ＢＬコンタクト領域２２ａとなり、その上面にはソース／ドレインの他の一方となる不純物拡散層１８ａが設けられている。また、第２ワード線ＷＬ１０ｂの右側に位置する半導体ピラーは第２容量コンタクト領域２２ｂとなり、その上面にはソース／ドレインの一方となる不純物拡散層１９ｂが設けられている。さらに、第３ワード線ＷＬ１０ｃの左側に位置する半導体ピラーは第３容量コンタクト領域２７ｃとなり、その上面にはソース／ドレインの一方となる不純物拡散層１９ｃが設けられている。

そして、第３ワード線ＷＬ１０ｃと第４ワード線ＷＬ１０ｄの間に位置する半導体ピラーは、第２ビット線コンタクト領域２２ｂとなり、その上面にはソース／ドレインの他の一方となる不純物拡散層１８ｂが設けられている。また、第４ワード線ＷＬ１０ｂの右側に位置する半導体ピラーは第４容量コンタクト領域２７ｄとなり、その上面にはソース／ドレインの一方となる不純物拡散層１９ｄが設けられている。

不純物拡散層１９ａとゲート絶縁膜６と第１ワード線ＷＬ１０ａと不純物拡散層１８ａとで第１のトランジスタＴｒ１が構成される。また、不純物拡散層１８ａとゲート絶縁膜６と第２ワード線ＷＬ１０ｂと不純物拡散層１９ｂとで第２のトランジスタＴｒ２が構成されている。さらに、不純物拡散層１９ｃとゲート絶縁膜６と第３ワード線ＷＬ１０ｃと不純物拡散層１８ｂとで第３のトランジスタＴｒ３が構成されている。そして、不純物拡散層１９ｄとゲート絶縁膜６と第４ワード線ＷＬ１０ｄと不純物拡散層１８ｂとで第４のトランジスタＴｒ４が構成されている。

各々のワード線上面を覆うように、キャップ絶縁膜１７が設けられている。キャップ絶縁膜１７上には、第１ＢＬコンタクト領域２２ａにおいて第１不純物拡散層１８ａに接続される第１ビット線（ＢＬ）２３ａが設けられる。第１ビット線（ＢＬ）２３ａの上面にはカバー絶縁膜２３ｄが設けられている。第１ビット線（ＢＬ）２３ａの側壁を覆うように、全面にライナー絶縁膜２４が設けられる。ライナー絶縁膜２４上には、隣接するＢＬ間に形成されている凹部空間を埋設する埋設絶縁膜が設けられている。埋設絶縁膜上にはキャップシリコン酸化膜が設けられる。

埋設絶縁膜、ライナー絶縁膜２４を貫通して、容量コンタクトホールが設けられている。この容量コンタクトホールによって、第１、第２、第３および第４容量コンタクト領域２７ａ、２７ｂ、２７ｃ、２７ｄに各々第１、第２、第３および第４容量コンタクトプラグ２７ｅ、２７ｆ、２７ｇ、２７ｈが接続している。

関連技術では、容量コンタクトホールをＳＡＣ法によって形成するときに、エッチバック法を用いることによって、第２容量コンタクトプラグ２７ｆと第３容量コンタクトプラグ２７ｇの分離を行っている。具体的には、容量コンタクトエッチング用マスクとして、リソグラフィ技術、ドライエッチング技術を用いて、第１ワード線ＷＬ１０ａの中心と第２ワード線ＷＬ１０ｂの中心の間に位置し、かつＹ方向に延伸している１番目容量コンタクトハードマスク２６ａを形成し、また、第３ワード線ＷＬ１０ｃの中心と第４ワード線ＷＬ１０ｄの中心の間に位置し、かつＹ方向に延伸している２番目の容量コンタクトハードマスク２６ｂを形成し、それらを用いて容量コンタクトのドライエッチングを行う。

容量コンタクトドライエッチング後、まだ、分離されていない第２容量コンタクトプラグ２７ｆと第３容量コンタクトプラグ２７ｇにポリシリコンを埋設し、サイドウォールシリコン窒化膜をマスクにポリシリコンをエッチバックすることで第２容量コンタクトプラグ２７ｆと第３容量コンタクトプラグ２７ｇの分離を行っている。

第１、第２、第３及び第４容量コンタクトプラグ２７ｅ、２７ｆ、２７ｇ、２７ｈ上には容量コンタクトパッド３３が接続されている。容量コンタクトパッド３３上には下部電極３４が設けられる。下部電極３４の内表面を覆う容量絶縁膜３５および容量絶縁膜３５上に上部電極３６が設けられてキャパシタを構成している。

上記関連技術では、容量コンタクトドライエッチング後、まだ、分離されていない第２容量コンタクトプラグ２７ｆと第３容量コンタクトプラグ２７ｇにポリシリコンを埋設し、サイドウォールシリコン窒化膜をマスクにポリシリコンをエッチバックすることで第２容量コンタクトプラグ２７ｆと第３容量コンタクトプラグ２７ｇの分離を行っている。

しかし、この方法では、半導体装置の微細化が進むと、サイドウォールシリコン窒化膜で容量コンタクトが埋設され、ポリシリコンのエッチバック時に、第２容量コンタクトプラグ２７ｆと第３容量コンタクトプラグ２７ｇの分離がうまく行えず、歩留まりが低下するという問題がある。また、ポリシリコンのエッチバックによって容量コンタクトプラグの分離を行うため、オーバーエッチング時に、半導体基板１１をエッチングしてしまい、接合リークが発生するという問題もある。

本発明は、上記関連技術の問題点を解決するものであり、上記第２容量コンタクトプラグ２７ｆと第３容量コンタクトプラグ２７ｇの分離を安定して行うことにより歩留まりを向上させ、かつ接合リークの発生を抑えるものである。

（本発明の実施の形態）
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１、図２は、本発明の好ましい実施形態による半導体装置１００の構造を示す図である。本形態による半導体装置１００は、例えばＤＲＡＭであり、図１は平面図、図２（ａ）は図１のＢ−Ｂ断面図、図２（ｂ）図１のＡ−Ａ断面図である。また、図３〜図１２は、半導体装置１００の一連の製造工程の断面図を示している。

最初に、図１を参照して、本発明の実施の形態に係る半導体装置１００について説明する。

半導体装置１００はＤＲＡＭのメモリセルを構成するものである。半導体基板１１上において、Ｘ‘‘方向に連続して延在する第１素子分離領域（ＳＴＩ）１２ａと、Ｘ‘方向に連続して延在する第２素子分離領域（ＳＴＩ）１２ｂと、同様にＸ‘‘方向に連続して延在する第１活性領域１３ａとＸ‘方向に連続して延在する第２活性領域１３ｂがＹ方向に交互に等間隔、等ピッチで複数配置されている。

素子分離領域１２は溝に埋設した素子分離絶縁膜で構成されている。Ｘ‘‘方向に連続して延在する複数の第１素子分離領域１２ａおよび複数の第１活性領域１３ａに跨って、Ｙ方向に連続して延在する第１埋め込みワード線（以下、第１ワード線という）ＷＬ１０ａ、第２埋め込みワード線（以下、第２ワード線というｙ）ＷＬ１０ｂが配置されている。

同じく、Ｘ‘方向に連続して延在する複数の第２素子分離領域１２ｂおよび複数の第２活性領域１３ｂに跨って、Ｙ方向に連続して延在する第３埋め込みワード線（以下、第３ワード線という）ＷＬ１０ｃ、第４埋め込みワード線（以下、第４ワード線という）ＷＬ１０ｄが配置されている。尚、これらのワード線は、トランジスタのゲート電極に対応する。

第１活性領域１３ａは、第１活性領域１３ａの左端に配置される第１容量コンタクト領域２７ａと、第１容量コンタクト領域２７ａに隣接して配置される第１ワード線ＷＬ１０ａと、第１ワード線ＷＬ１０ａに隣接して配置される第１ビット線コンタクト領域２２ａと、第１ビット線コンタクト領域２２ａに隣接して配置される第２ワード線ＷＬ１０ｂと、第２ワード線ＷＬ１０ｂに隣接して配置される第２容量コンタクト領域２７ｂとで構成されている。

第１容量コンタクト領域２７ａと、第１ワード線ＷＬ１０ａと、第１ビット線コンタクト領域２２ａとで第１トランジスタＴｒ１が構成され、第１ビット線コンタクト領域２２ａと、第２ワード線ＷＬ１０ｂと、第２容量コンタクト領域２７ｂとで第２トランジスタＴｒ２が構成されている。

同様に、第２活性領域１３ｂは、第２活性領域１３ｂの左端に配置される第３容量コンタクト領域２７ｃと、第３容量コンタクト領域２７ｃに隣接して配置される第３ワード線ＷＬ１０ｃと、第３ワード線１０ｃに隣接して配置される第２ビット線コンタクト領域２２ｂと、第２ビット線コンタクト領域２２ｂに隣接して配置される第４ワード線ＷＬ１０ｄと、第４ワード線ＷＬ１０ｄに隣接して配置される第４容量コンタクト領域２７ｄとで構成されている。

第３容量コンタクト領域２７ｃと、第３ワード線ＷＬ１０ｃと、第２ビット線コンタクト領域２２ｂとで第３トランジスタＴｒ３が構成され、第２ビット線コンタクト領域２２ｂと、第４ワード線ＷＬ１０ｄと、第４容量コンタクト領域２７ｄとで第４トランジスタＴｒ４が構成されている。本実施形態のメモリセルは、上記第１活性領域１３ａおよび第２活性領域１３ｂの構成が素子分離領域（ＳＴＩ）１２を介してＸ方向に複数配置されて構成されるものである。

次に、図２（ａ）、（ｂ）を参照すると、半導体基板１１に、トランジスタのゲート電極を兼ねるワード線用の溝１４が設けられている。各々のワード線用の溝１４の内面を覆うゲート絶縁膜６を介して、第１ワード線ＷＬ１０ａ、第２ワード線ＷＬ１０ｂ、第３ワード線ＷＬ１０ｃ、および第４ワード線ＷＬ１０ｄが各々の溝の底部に設けられている。各々のワード線を覆い、且つ、各々の溝１４を埋設してキャップ絶縁膜１７が設けられている。

第１ワード線ＷＬ１０ａの左側に位置する半導体ピラーは第１容量コンタクト領域２７ａとなり、その上面にはソース／ドレインの一方となる不純物拡散層１９ａが設けられている。第１ワード線ＷＬ１０ａと第２ワード線ＷＬ１０ｂの間に位置する半導体ピラーは第１ビット線コンタクト領域（第１ＢＬコンタクト領域）２２ａとなり、その上面にはソース／ドレインの他の一方となる不純物拡散層１８ａが設けられている。

また、第２ワード線ＷＬ１０ｂの右側に位置する半導体ピラーは第２容量コンタクト領域２７ｂとなり、その上面にはソース／ドレインの一方となる不純物拡散層１９ｂが設けられている。さらに、第３ワード線ＷＬ３の左側に位置する半導体ピラーは第３容量コンタクト領域２７ｃとなり、その上面にはソース／ドレインの一方となる不純物拡散層１９ｃが設けられている。

そして、第３ワード線ＷＬ１０ｃと第４ワード線ＷＬ１０ｄの間に位置する半導体ピラーは第２ビット線コンタクト領域（第２ＢＬコンタクト領域）２２ｂとなり、その上面にはソース／ドレインの他の一方となる不純物拡散層１８ｂが設けられている。また、第４ワード線ＷＬ１０ｂの右側に位置する半導体ピラーは第４容量コンタクト領域２７ｄとなり、その上面にはソース／ドレインの一方となる不純物拡散層１９ｄが設けられている。

不純物拡散層１９ａとゲート絶縁膜６と第１ワード線ＷＬ１０ａと不純物拡散層１８ａとで第１のトランジスタＴｒ１が構成される。また、不純物拡散層１８ａとゲート絶縁膜６と第２ワード線ＷＬ１０ｂと不純物拡散層１９ｂとで第２のトランジスタＴｒ２が構成されている。さらに、不純物拡散層１９ｃとゲート絶縁膜６と第３ワード線ＷＬ１０ｃと不純物拡散層１８ｂとで第３のトランジスタＴｒ３が構成されている。そして、不純物拡散層１９ｄとゲート絶縁膜６と第４ワード線ＷＬ１０ｄと不純物拡散層１８ｂとで第４のトランジスタＴｒ４が構成されている。

各々のワード線上面を覆うように、キャップ絶縁膜１７が設けられている。キャップ絶縁膜１７上には、第１ＢＬコンタクト領域２２ａにおいて第１不純物拡散層１８ａに接続される第１ビット線（ＢＬ）２３ａが設けられる。第１ビット線（ＢＬ）２３ａの上面にはカバー絶縁膜２３ｄが設けられている。第１ビット線（ＢＬ）２３ａの側壁を覆うように、全面にライナー絶縁膜２４が設けられる。ライナー絶縁膜２４上には、隣接するビット線（ＢＬ）間に形成されている凹部空間を埋設する埋設絶縁膜２５が設けられている。埋設絶縁膜２５上にはキャップシリコン酸化膜２６が設けられる。

埋設絶縁膜２５、ライナー膜２４を貫通して、容量コンタクトホール２７（図１０参照）が設けられている。この容量コンタクトホール２７によって、第１、第２、第３および第４容量コンタクト領域２７ａ、２７ｂ、２７ｃ、２７ｄに各々第１、第２、第３および第４容量コンタクトプラグ２７ｅ、２７ｆ、２７ｇ、２７ｈが接続している。

本発明の実施の形態は、容量コンタクトホールをＳＡＣ法によって形成するときに、上記関連技術ではエッチバック法を用いることによって、第２容量コンタクトプラグ２７ｆと第３容量コンタクトプラグ２７ｇの分離をダブルパターニング法を用いることによって安定して行うものである。

具体的には、１枚目の容量コンタクトエッチング用マスクとして、第１活性領域１３ａの左側に位置し、Ｙ方向に延伸している１番目の第１容量コンタクトマスクシリコン窒化膜２９ａ、第１活性領域１３ａと第２活性領域１３ｂの間に位置し、Ｙ方向に延伸している２番目の第１容量コンタクトマスクシリコン窒化膜２９ｂ、および第２活性領域１３ａの右側に位置し、Ｙ方向に延伸している３番目の第１容量コンタクトマスクシリコン窒化膜２９ｃを用いる。ここで、１番目および２番目の第１容量コンタクトマスク２９ａ、２９ｂの間隔は６Ｆ、同様に、２番目および３番目の第１容量コンタクトマスク２９ｂ、２９ｃの間隔は６Ｆである。

さらに、２枚目の容量コンタクトエッチング用マスクとして、レジスト３０ｃ、シリコンＢＡＲＣ３０ｂ、ＢＡＲＣ３０ａで構成され（図９（ｂ）参照）、第１ワード線ＷＬ１０ａの中心と第２ワード線ＷＬ１０ｂの中心の間に位置し、Ｙ方向に延伸している１番目の第２容量コンタクトハードマスク３１ａ、およびレジスト３０ｃ、シリコンＢＡＲＣ３０ｂ、ＢＡＲＣ３０ａで構成され（図９（ｂ）参照）、第３ワード線ＷＬ１０ｃの中心と第４ワード線ＷＬ１０ｄの中心の間に位置し、Ｙ方向に延伸している２番目の第２容量コンタクトハードマスク３１ｂを用いる。ここで、１番目および２番目の第２容量コンタクトマスク３１ａ、３１ｂの間隔は６Ｆである。これらの容量コンタクトエッチング用マスクを用いて容量コンタクト２７のドライエッチングを行う。そうすることで関連技術において、問題であったサイドウォールシリコン窒化膜で容量コンタクトが埋設され、うまくできなかった第２容量コンタクトプラグ２７ｅと第３容量コンタクトプラグ２７ｆの分離を安定して行えるようになる。

また、第１、第２、第３および第４容量コンタクトプラグ２７ｅ、２７ｆ、２７ｇ、２７ｈ上には容量コンタクトパッド３３が接続されている。容量コンタクトパッド３３上には下部電極３４が設けられる。下部電極３４の内表面を覆う容量絶縁膜３５および容量絶縁膜３５上に上部電極３６が設けられてキャパシタを構成している。

上記半導体装置１００では、容量コンタクト２７のドライエッチング時に、１枚目の容量コンタクトエッチング用マスクとして、第１活性領域１３ａの左側に位置し、Ｙ方向に延伸している１番目の第１容量コンタクトマスクシリコン窒化膜２９ａ、第１活性領域１３ａと第２活性領域１３ｂの間に位置し、Ｙ方向に延伸している２番目の第１容量コンタクトマスクシリコン窒化膜２９ｂ、および第２活性領域１３ａの右側に位置し、Ｙ方向に延伸している３番目の第１容量コンタクトマスクシリコン窒化膜２９ｃを用いる。

さらに、２枚目の容量コンタクトエッチング用マスクとして、レジスト３０ｃ、シリコンＢＡＲＣ３０ｂ、ＢＡＲＣ３０ａで構成され（図９（ｂ）参照）、第１ワード線ＷＬ１０ａの中心と第２ワード線ＷＬ１０ｂの中心の間に位置し、Ｙ方向に延伸している１番目の第２容量コンタクトハードマスク３１ａ、およびレジスト３０ｃ、シリコンＢＡＲＣ３０ｂ、ＢＡＲＣ３０ａで構成され（図９（ｂ）参照）、第３ワード線ＷＬ１０ｃの中心と第４ワード線ＷＬ１０ｄの中心の間に位置し、Ｙ方向に延伸している２番目の第２容量コンタクトハードマスク３１ｂを用いている。

このように、１枚目の容量コンタクトエッチング用マスクと２枚目の容量コンタクトエッチング用マスクを用いることにより、上記関連技術において問題であったサイドウォールシリコン窒化膜で容量コンタクトが埋設され、うまくできなかった第２容量コンタクトプラグ２７ｆと第３容量コンタクトプラグ２７ｇの分離を安定して行えるようになり、歩留まりが向上する。

また、エッチバックによって容量コンタクトプラグの分離を行う必要がないため、エッチバック時の生じていた半導体基板１１をエッチングすることがなくなるため、接合リークの発生も抑えることができる。

次に、図３〜図１２を参照して、図１、図２に示した半導体装置１００の製造方法について説明する。図３〜図１２中で、（ａ）は図１におけるＢ−Ｂ断面図を示し、（ｂ）は図１におけるＡ−Ａ断面図を示している。

まず、図３に示すように、半導体基板１１の上に、周知のＳＴＩ法により、酸化シリコン膜からなる絶縁膜で埋設された素子分離領域１２を形成する。これにより、素子分離領域２で囲まれ、基板１１からなる活性領域１３が形成される。

次に、半導体基板１１上全面に酸化シリコン膜からなるパッド酸化膜２を形成し、このパッド酸化膜２を通して、Ｎウェル領域およびＰウェル領域を公知の方法で形成する。

次に、図４に示すように、半導体基板１１上にシリコン窒化膜等を堆積し、レジスト（図示せず）にてワード線用の溝１４形成用のハードマスク７をパターニングする。

次に半導体基板１１をドライエッチングによってエッチングし、ワード線用の溝１４を形成する。

そして、半導体基板１１の活性領域１３上に熱酸化および窒化プロセス等を用いてゲート酸化膜６を形成する。さらに、タングステン９等を、たとえばＣＶＤ法にて堆積させ、エッチバックすることにより、ワード線ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃおよびＷＬ１０ｄを形成する。

次に、図５に示すように、残存したタングステン上およびワード線溝１４の内壁を覆うように、シリコン窒化膜等でライナー膜をたとえばＣＶＤ法にて形成する。ライナー膜上にキャップ絶縁膜１７を堆積する。その後、ＣＭＰを行って、ライナー膜が露出するまで表面を平坦化した後に、エッチングによってマスク用のシリコン窒化膜および埋込絶縁膜１７とライナー膜の一部を除去し、埋込絶縁膜の表面が、半導体基板１１上のハードマスク７の表面と概略同程度の高さになるようにする。これにより、埋込ワード線および素子分離用の埋込配線が形成される。

次に、図６に示すようにフォトリソグラフィ技術およびドライエッチング技術を用いて、ハードマスク７の一部を除去し、第１ビットコンタクト領域２２ａ、第２ビットラインコンタクト領域の上面に接続するビットコンタクトを形成する。ビットコンタクトは、ワード線ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃおよびＷＬ１０ｄと同じ方向（図１のＹ方向）に延在するライン状の開口パターンとして形成される。

ビットコンタクトのパターンと活性領域の交差した部分では、半導体基板１１の表面が露出する。ビットコンタクトを形成した後に、Ｎ型不純物（ヒ素等）をイオン注入し、シリコン表面近傍にＮ型不純物拡散層を形成する。形成したＮ型不純物拡散層は、トランジスタのソース・ドレイン領域１８として機能する。その後、ポリシリコン膜、タングステン膜、シリコン窒化膜等の積層膜をたとえばＣＶＤ法にて形成する。そして、フォトリソグラフィ技術およびドライエッチング技術を用いてライン形状にパターニングし、ビット線２３ａを形成する。ビット線２３ａは、ワード線ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃおよびＷＬ１０ｄと交差する方向（図１のＸ方向）に延在するパターンとして形成される。ビットコンタクト内で露出しているシリコン表面部分で、ビット線下層のポリシリコン膜とソース・ドレイン領域１８とが接続する。

次に、図７に示すように、ビット線の側面を覆うシリコン窒化膜２８を形成した後に、その上面を覆うライナー膜２４をシリコン窒化膜等で、例えばＣＶＤ法を用いて形成する。

ビット線間のスペース部を充填するように、塗布膜であるＳＯＤ膜２５を堆積した後に、高温の水蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行い、固体の膜に改質する。ライナー膜２４の上面が露出するまでＣＭＰを行って平坦化した後に、キャップシリコン酸化膜２６として、たとえばＣＶＤ法で形成したシリコン酸化膜を形成し、ＳＯＤ膜２５の表面を覆う。

次に、図８に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、容量コンタクトを形成する。本発明の実施の形態では、容量コンタクトホールをＳＡＣ法によって形成するときに、関連従来ではエッチバック法を用いることによって、分離していた第２容量コンタクトプラグ２７ｆと第３容量コンタクトプラグ２７ｇの分離をダブルパターニング法を用いることによって安定して行うものである。

まず、第２層間絶縁膜上にシリコン窒化膜をたとえばＣＶＤ法にて形成する。そして、リソグラフィ技術およびドライエッチング技術を用いて６Ｆピッチでライン状にパターニングし、第１容量コンタクトマスク窒化膜２９を形成する。第１容量コンタクトマスク窒化膜２９は、ワード線ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃおよびＷＬ１０ｄと同じ方向（図１のＹ方向）に延在するライン状の開口パターンとして形成される。

次に、図９に示すように、ＢＡＲＣ３０ａ、シリコンＢＡＲＣ３０ｂ、レジスト３０ｃを積層し、リソグラフィ技術を用いて６Ｆピッチでライン状にパターニングし。第２容量コンタクトハードマスク３１を形成する。第２容量コンタクトハードマスク３１は、ワード線ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃおよびＷＬ１０ｄと同じ方向（図１のＹ方向）に延在するライン状の開口パターンとして形成される。

次に、図１０に示すように、ドライエッチング技術を用いて、ＳＯＤ膜２５、ライナー膜２４を貫通して容量コンタクトホール２７を形成する。容量コンタクトホール２７と活性領域１３の交差している部分で、シリコン基板１１の表面が露出する。次に、シリコン窒化膜をたとえばＣＶＤ法を用いて形成し、エッチバックし、サイドウォールシリコン窒化膜３２を形成する。

次に、図１１に示すように、容量コンタクトホール２７の内部に、Ｎ型不純物（リン等）をドーピングしたポリシリコンを、例えばＣＶＤ法を用いて埋め込む。続いて、第２層間絶縁膜２６上の余剰なポリシリコンをたとえばＣＭＰにより除去し、さらにポリシリコンをエッチバックし、容量コンタクトホール２７内の下部に残したポリシリコンで容量コンタクトプラグ２７ｅ、２７ｆ、２７ｇ、２７ｈを形成する。ポリシリコンにドーピングされたＮ型不純物によって、活性領域１３の表面近傍にＮ型不純物拡散層が形成される。形成されたＮ型不純物拡散層は、トランジスタのソース・ドレイン領域１９ａ、１９ｂ、１９ｃとして機能する。

次に、図１２に示すように容量コンタクト内の残った部分にＣＶＤ法を用いてタングステン等の配線材料層を埋め込む。続いて、カバー絶縁膜２３ｄ、ＳＯＤ膜２５上の余剰な配線材料層をＣＭＰにより除去し、上記プラグに接続する容量コンタクトパッド３３を形成する。

次に、図２に示すように、容量コンタクトパッド３３上を覆うように、シリコン窒化膜を用いてストッパー膜３０を形成する。容量コンタクトパッド３３上に窒化チタン等でキャパシタ素子の下部電極３４を形成する。

そして、下部電極３４の表面を覆うように容量絶縁膜３５を形成した後に、窒化チタン等でキャパシタ素子の上部電極３６を形成する。

その後、図示していないが配線形成工程を繰り返すことで多層配線を形成し、半導体装置１００を形成する。

上記半導体装置１００では、容量コンタクト２７のドライエッチング時に、１枚目の容量コンタクトエッチング用マスクとして第１活性領域１３ａの左側に位置し、Ｙ方向に延伸している１番目の第１容量コンタクトマスクシリコン窒化膜２９ａ、第１活性領域１３ａと第２活性領域１３ｂの間に位置し、Ｙ方向に延伸している２番目の第１容量コンタクトマスクシリコン窒化膜２９ｂ、および第２活性領域１３ａの右側に位置し、Ｙ方向に延伸している３番目の第１容量コンタクトマスクシリコン窒化膜２９ｃを用いる。

さらに、２枚目の容量コンタクトエッチング用マスクとして、レジスト３０ｃ、シリコンＢＡＲＣ３０ｂ、ＢＡＲＣ３０ａで構成され、かつ第１ワード線ＷＬ１０ａの中心と第２ワード線ＷＬ１０ｂの中心の間に位置し、Ｙ方向に延伸している１番目の第２容量コンタクトハードマスク３１ａ、およびレジスト３０ｃ、シリコンＢＡＲＣ３０ｂ、ＢＡＲＣ３０ａで構成され、かつ第３ワード線ＷＬ１０ｃの中心と第４ワード線ＷＬ１０ｄの中心の間に位置し、Ｙ方向に延伸している２番目の第２容量コンタクトハードマスク３１ｂを用いる。

このように、１枚目の容量コンタクトエッチング用マスクと２枚目の容量コンタクトエッチング用マスクを用いることにより、上記関連技術において問題であったサイドウォールシリコン窒化膜で容量コンタクトが埋設され、うまくできなかった第２容量コンタクトプラグ２７ｆと第３容量コンタクトプラグ２７ｇの分離を安定して行えるようになり、歩留まりが向上する。

また、エッチバックによって容量コンタクトプラグの分離を行う必要がないため、エッチバック時の生じていた半導体基板１１をエッチングすることがなくなるため、接合リークの発生も抑えることができる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１０ａ 第１ワード線
１０ｂ 第２ワード線
１０ｃ 第３ワード線
１０ｄ 第４ワード線
１１ 半導体基板
１２ａ 第１素子分離領域（ＳＴＩ）
１２ｂ 第２素子分離領域（ＳＴＩ）
１３ａ 第１活性領域
１３ｂ 第２活性領域
２２ａ 第１ビット線コンタクト領域
２２ｂ 第２ビット線コンタクト領域
２７ 容量コンタクト（容量コンタクトホール）
２７ａ 第１容量コンタクト領域
２７ｂ 第２容量コンタクト領域
２７ｃ 第３容量コンタクト領域
２７ｄ 第４容量コンタクト領域
２７ｅ 第１容量コンタクトプラグ
２７ｆ 第２容量コンタクトプラグ
２７ｇ 第３容量コンタクトプラグ
２７ｈ 第４容量コンタクトプラグ
２９ａ 第１容量コンタクトマスクシリコン窒化膜
２９ｂ 第１容量コンタクトマスクシリコン窒化膜
２９ｃ 第１容量コンタクトマスクシリコン窒化膜
３１ａ 第２容量コンタクトハードマスク
３１ｂ 第２容量コンタクトハードマスク

Claims (13)

1. 半導体基板内に素子分離領域を形成し、
   前記素子分離領域で囲まれた活性領域にワード線を構成するゲート電極を形成し、
   前記素子分離領域と前記ゲート電極との間に容量コンタクト領域を形成し、
   複数種類の容量コンタクトマスクを用いて、前記容量コンタクト領域内に容量コンタクトホールをエッチングにより形成し、
   前記容量コンタクトホール内に容量コンタクトプラグを形成し、
   前記容量コンタクトプラグ上にキャパシタを形成することを特徴とする半導体装置の製造方法。
2. 前記素子分離領域は、第１、第２及び第３の素子分離領域に分かれており、
   前記活性領域は、前記第１及び第２の素子分離領域で区分された第１の活性領域と、前記第２及び第３の素子分離領域で区分された第２の活性領域に分かれており、
   前記第１の活性領域には、第１及び第２のゲート電極が配置され、前記第２の活性領域には、第３及び第４のゲート電極が配置され、
   前記第１の素子分離領域と前記第１のゲート電極の間に、第１の容量コンタクト領域が形成され、前記第２のゲート電極と前記第２の素子分離領域の間に、第２の容量コンタクト領域が形成され、前記第２の素子分離領域と前記第３のゲート電極の間に、第３の容量コンタクト領域が形成され、前記第４のゲート電極と前記第３の素子分離領域の間に、第４の容量コンタクト領域が形成され、
   前記第１の容量コンタクト領域に第１の容量コンタクトプラグが形成され、前記第２の容量コンタクト領域に第２の容量コンタクトプラグが形成され、前記第３の容量コンタクト領域に第３の容量コンタクトプラグが形成され、前記第４の容量コンタクト領域に第４の容量コンタクトプラグが形成され、
   前記複数種類の容量コンタクトマスクは、容量コンタクトマスク窒化膜及び容量コンタクトハードマスクであり、前記容量コンタクトマスク窒化膜及び容量コンタクトハードマスクを用いて、前記第２の容量コンタクトプラグと前記第３の容量コンタクトプラグを分離することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記容量コンタクトマスク窒化膜及び前記容量コンタクトハードマスクは、前記半導体基板上に形成されたキャップ絶縁膜上に設けられていることを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記容量コンタクトマスク窒化膜及び前記容量コンタクトハードマスクは、サイドウォール絶縁膜とは異なることを特徴とする請求項２又は３に記載の半導体装置の製造方法。
5. 前記第２の容量コンタクトプラグと前記第３の容量コンタクトプラグの分離は、エッチバック法を用いないで行われることを特徴とする請求項２から４のいずれか１項に記載の半導体装置の製造方法。
6. 前記容量コンタクトプラグは、前記半導体基板内に形成された不純物拡散層上に設けられていることを特徴とする請求項１から５のいずれか１項に記載の半導体装置の製造方法。
7. 前記容量コンタクトホールは、ＳＡＣ法によって形成されることを特徴とする請求項１から６のいずれか１項に記載の半導体装置の製造方法。
8. 前記容量コンタクトマスク窒化膜として、前記第１の素子分離領域上に設けられた第１の容量コンタクトマスク窒化膜、前記第２の素子分離領域上に設けられた第２の容量コンタクトマスク窒化膜、及び前記第３の素子分離領域上に設けられた第３の容量コンタクトマスク窒化膜を用いることを特徴とする請求項２から７のいずれか１項に記載の半導体装置の製造方法。
9. 前記第１の容量コンタクトマスク窒化膜は、前記第１の活性領域の左側に位置し、かつＹ方向に延伸しており、
   前記第２の容量コンタクトマスク窒化膜は、前記第１の活性領域と前記第２の活性領域の間に位置し、かつＹ方向に延伸しており、
   前記第３の容量コンタクトマスク窒化膜は、前記第２の活性領域の右側に位置し、かつＹ方向に延伸していることを特徴とする請求項８に記載の半導体装置の製造方法。
10. 前記第１及び第２の容量コンタクトマスク窒化膜の間隔は６Ｆであり、前記第２及び第３の容量コンタクトマスクシ窒化膜の間隔は６Ｆであることを特徴とする請求項９に記載の半導体装置の製造方法。
11. 前記容量コンタクトハードマスクとして、前記第１の活性領域内に設けられた第１の容量コンタクトハードマスク、及び前記第２の活性領域内に設けられた第２の容量コンタクトハードマスクを用いることを特徴とする請求項２から１０のいずれか１項に記載の半導体装置の製造方法。
12. 前記第１の容量コンタクトハードマスクは、前記第１のゲート電極に対応する第１のワード線の中心と前記第２のゲート電極に対応する第２のワード線の中心の間に位置し、かつＹ方向に延伸しており、
    前記第２の容量コンタクトハードマスクは、前記第３のゲート電極に対応する第３のワード線の中心と前記第４のゲート電極に対応する第４のワード線の中心の間に位置し、かつＹ方向に延伸していることを特徴とする請求項１１に記載の半導体装置の製造方法。
13. 前記第１及び第２の容量コンタクトハードマスクの間隔は６Ｆであることを特徴とする請求項１２に記載の半導体装置の製造方法。

Images