JP2013171914A - Semiconductor device - Google Patents
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Abstract
Description
この発明は、半導体装置に関し、特に通常動作モードと省電力モードとを切替える機能を有する半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a function of switching between a normal operation mode and a power saving mode.
省電力モードに切替え可能なシステムでは、動作モード切替えのための入力信号(この明細書ではイネーブル信号と称する)に応じて動作モードの設定が行われる。このため、イネーブル信号の信号レベルを所定の基準信号と比較するためのイネーブル検出回路を備えている場合が多い。 In a system that can be switched to the power saving mode, an operation mode is set according to an input signal for switching the operation mode (referred to as an enable signal in this specification). For this reason, an enable detection circuit for comparing the signal level of the enable signal with a predetermined reference signal is often provided.
たとえば、特開2011−147269号公報(特許文献1)の図11に記載のイネーブル検出回路は、基準信号を(−)入力とし、外部端子からの入力信号を(+)入力とするコンパレータ回路と、コンパレータ回路の出力の反転信号を出力するインバータ回路とを含む。コンパレータ回路の出力は、第1の外部抵抗を介して外部端子に帰還入力される。外部端子と電源電圧との間には第2の外部抵抗が接続され、外部端子と接地電圧との間には第3の外部抵抗が接続される。 For example, an enable detection circuit described in FIG. 11 of Japanese Patent Application Laid-Open No. 2011-147269 (Patent Document 1) includes a comparator circuit having a reference signal as a (−) input and an input signal from an external terminal as a (+) input. And an inverter circuit for outputting an inverted signal of the output of the comparator circuit. The output of the comparator circuit is fed back to the external terminal via the first external resistor. A second external resistor is connected between the external terminal and the power supply voltage, and a third external resistor is connected between the external terminal and the ground voltage.
上記の構成例では、外部端子の電圧レベルは、コンパレータ回路の出力がハイレベル(電源電圧レベル)の場合には、第1および第2の外部抵抗の並列抵抗と、第3の外部抵抗との抵抗分圧によって定められる。外部端子の電圧レベルは、コンパレータ回路の出力がローレベル(接地電圧レベル)の場合には、第2の外部抵抗と、第1および第3の外部抵抗の並列抵抗との抵抗分圧によって定められる。すなわち、コンパレータ回路はヒステリシスコンパレータとして機能する。 In the above configuration example, when the output of the comparator circuit is at a high level (power supply voltage level), the voltage level of the external terminal is equal to the parallel resistance of the first and second external resistors and the third external resistor. Determined by resistance partial pressure. When the output of the comparator circuit is at a low level (ground voltage level), the voltage level of the external terminal is determined by resistance voltage division between the second external resistor and the parallel resistance of the first and third external resistors. . That is, the comparator circuit functions as a hysteresis comparator.
ところで、上記文献に記載されたイネーブル検出回路では、コンパレータ回路への入力信号の信号レベルを検出するために、コンパレータ回路を常に動作状態にしておく必要がある。このため、省電力モードであっても消費電力を完全には0にできない。 By the way, in the enable detection circuit described in the above document, it is necessary to keep the comparator circuit in an operating state in order to detect the signal level of the input signal to the comparator circuit. For this reason, even in the power saving mode, the power consumption cannot be completely reduced to zero.
この発明は、上記の問題点を考慮してなされたものであり、その目的は、イネーブル検出回路を備えた半導体装置において、従来よりも消費電力を抑制することである。 The present invention has been made in view of the above-described problems, and an object thereof is to suppress power consumption in a semiconductor device including an enable detection circuit as compared with the conventional one.
この発明は一局面において半導体装置であって、内部回路と、イネーブル信号を受けるイネーブル端子と、イネーブル検出回路と、電源遮断回路とを備える。内部回路は、通常動作モードと低消費電力モードとを有する。イネーブル検出回路は、イネーブル信号の電圧レベルが第1の参照電圧を超えたか否かを判定し、イネーブル信号の電圧レベルが第1の参照電圧を超えたときに、内部回路を低消費電力モードから通常動作モードに切替えるための信号を出力する。電源遮断回路は、イネーブル信号の電圧レベルが、第1の参照電圧よりも低い第2の参照電圧以下になったか否かを判定し、イネーブル信号の電圧レベルが第2の参照電圧以下になったときに、イネーブル検出回路を駆動するための駆動電流の経路を遮断する。 In one aspect, the present invention is a semiconductor device, and includes an internal circuit, an enable terminal that receives an enable signal, an enable detection circuit, and a power cutoff circuit. The internal circuit has a normal operation mode and a low power consumption mode. The enable detection circuit determines whether or not the voltage level of the enable signal exceeds the first reference voltage. When the voltage level of the enable signal exceeds the first reference voltage, the enable detection circuit switches the internal circuit from the low power consumption mode. A signal for switching to the normal operation mode is output. The power cut-off circuit determines whether the voltage level of the enable signal is equal to or lower than a second reference voltage that is lower than the first reference voltage, and the voltage level of the enable signal is equal to or lower than the second reference voltage. Sometimes, the path of the drive current for driving the enable detection circuit is cut off.
好ましくは、電源遮断回路は、駆動電流の経路に設けられた、第2の参照電圧に等しい閾値電圧を有するスイッチ用トランジスタを含む。イネーブル信号は、スイッチ用トランジスタの制御電極に入力される。 Preferably, the power cutoff circuit includes a switching transistor provided in a path of the driving current and having a threshold voltage equal to the second reference voltage. The enable signal is input to the control electrode of the switch transistor.
好ましくは、イネーブル検出回路は、さらに、イネーブル信号の電圧レベルが第1の参照電圧と第2の参照電圧との間の第3の参照電圧以下になったか否かを判定し、イネーブル信号の電圧レベルが第3の参照電圧以下になったときに、内部回路を通常動作モードから低消費電力モードに切替えるための信号を出力する。 Preferably, the enable detection circuit further determines whether the voltage level of the enable signal is equal to or lower than a third reference voltage between the first reference voltage and the second reference voltage, and the voltage of the enable signal is determined. When the level becomes equal to or lower than the third reference voltage, a signal for switching the internal circuit from the normal operation mode to the low power consumption mode is output.
好ましくは、イネーブル検出回路は、制御電圧源と比較器とを含む。制御電圧源は、制御信号が第1の論理レベルのとき上記の第1の参照電圧を出力し、制御信号が第2の論理レベルのとき上記の第3の参照電圧を出力する。比較器は、イネーブル信号の電圧レベルと制御電圧源の出力電圧とを比較し、イネーブル信号の電圧レベルが制御電圧源の出力電圧を超えたときに、第2の論理レベルの制御信号を出力し、イネーブル信号の電圧レベルが制御電圧源の出力電圧以下のときに第1の論理レベルの制御信号を出力する。電源遮断回路は、第1および第2のスイッチ用トランジスタを含む。第1のスイッチ用トランジスタは、制御電圧源を駆動するための駆動電流の経路に設けられ、第2の参照電圧に等しい閾値電圧を有する。第2のスイッチ用トランジスタは、比較器を駆動するための駆動電流の経路に設けられ、第2の参照電圧に等しい閾値電圧を有する。内部回路は、制御信号が第1の論理レベルから第2の論理レベルに切替ったときに、低消費電力モードから通常動作モードに切替わり、制御信号が第2の論理レベルから第1の論理レベルに切替ったときに、通常動作モードから低消費電力モードに切り替わる。 Preferably, the enable detection circuit includes a control voltage source and a comparator. The control voltage source outputs the first reference voltage when the control signal is at the first logic level, and outputs the third reference voltage when the control signal is at the second logic level. The comparator compares the voltage level of the enable signal with the output voltage of the control voltage source, and outputs the control signal of the second logic level when the voltage level of the enable signal exceeds the output voltage of the control voltage source. When the voltage level of the enable signal is equal to or lower than the output voltage of the control voltage source, the control signal of the first logic level is output. The power cutoff circuit includes first and second switching transistors. The first switch transistor is provided in the path of the drive current for driving the control voltage source, and has a threshold voltage equal to the second reference voltage. The second switch transistor is provided in the path of the drive current for driving the comparator, and has a threshold voltage equal to the second reference voltage. The internal circuit switches from the low power consumption mode to the normal operation mode when the control signal is switched from the first logic level to the second logic level, and the control signal is switched from the second logic level to the first logic level. When the level is switched, the normal operation mode is switched to the low power consumption mode.
好ましくは、制御電圧源は、イネーブル検出回路に供給される電源電圧を分圧する、分圧比が可変の分圧回路を含む。分圧回路によって分圧された電圧は、イネーブル信号の電圧レベルと比較するために比較器に出力される。分圧回路の分圧比は制御信号の論理レベルに応じて変化する。制御信号が第1の論理レベルのときの分圧回路の分圧比は、上記の第1の参照電圧を電源電圧で除算した値に等しい。制御信号が第2の論理レベルのときの分圧回路の分圧比は、上記の第3の参照電圧を電源電圧で除算した値に等しい。 Preferably, the control voltage source includes a voltage dividing circuit that divides the power supply voltage supplied to the enable detection circuit and has a variable voltage dividing ratio. The voltage divided by the voltage dividing circuit is output to the comparator for comparison with the voltage level of the enable signal. The voltage dividing ratio of the voltage dividing circuit changes according to the logic level of the control signal. The voltage dividing ratio of the voltage dividing circuit when the control signal is at the first logic level is equal to a value obtained by dividing the first reference voltage by the power supply voltage. The voltage dividing ratio of the voltage dividing circuit when the control signal is at the second logic level is equal to a value obtained by dividing the third reference voltage by the power supply voltage.
この発明によれば、イネーブル検出回路を備えた半導体装置において、従来よりも消費電力を抑制することができる。 According to the present invention, in a semiconductor device including an enable detection circuit, power consumption can be suppressed as compared with the conventional case.
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The same or corresponding parts are denoted by the same reference numerals, and description thereof will not be repeated.
[半導体装置1の全体構成]
図1は、この発明の一実施の形態による半導体装置1の構成を示すブロック図である。
[Overall Configuration of Semiconductor Device 1]
FIG. 1 is a block diagram showing a configuration of a semiconductor device 1 according to an embodiment of the present invention.
図1を参照して、半導体装置1は、外部から外部電源電圧VCCを受ける電源端子2と、外部から接地電圧GNDを受ける接地端子4と、イネーブル信号ENを受けるイネーブル端子3と、内部回路10と、イネーブル検出回路20と、電源遮断回路25と、インバータ23,24とを含む。イネーブル端子3には、半導体装置1の外部から、もしくは半導体装置1内部で図1には図示されていない部分からイネーブル信号ENが入力される。
Referring to FIG. 1, semiconductor device 1 includes a power supply terminal 2 that receives external power supply voltage VCC from the outside, a ground terminal 4 that receives external ground voltage GND, an enable terminal 3 that receives enable signal EN, and an
内部回路10は、外部電源電圧VCCを供給するための電源ライン5と、接地電圧GNDを供給するための接地ライン6との間に接続される。内部回路10は、動作モードとして、通常動作モードと低消費電力モードとを有する。低消費電力モードのとき、内部回路10の少なくとも一部に供給される電源電圧(外部電源電圧VCCまたは内部電源電圧VDD)が遮断される。これにより、低消費電力モード時の内部回路10の消費電力は、通常動作モードのときに比べて小さくなる。
なお、上記で内部電源電圧VDDが遮断される場合とは、たとえば、内部回路10が外部電源電圧VCCに基づいて内部電源電圧を生成する内部電源回路と、内部電源電圧で動作する複数の機能モジュールとを含む場合である。この場合、内部電源回路は、低消費電力モードのときに、少なくとも一部の機能モジュールへの内部電源電圧VDDの供給を停止する。
Note that the case where the internal power supply voltage VDD is interrupted as described above refers to, for example, an internal power supply circuit in which the
イネーブル検出回路20は、イネーブル端子3からイネーブル信号ENを受け、イネーブル信号ENの電圧レベルに応じて内部回路10の動作モード(通常動作モードおよび低消費電力モード)を制御するためのモード制御信号MCを出力する。この実施の形態では、モード制御信号MCがハイレベル(Hレベル)のとき内部回路10は通常動作モードになり、モード制御信号がローレベル(Lレベル)のとき内部回路10は低消費電力モードになる。
The enable
具体的に、イネーブル検出回路20は、比較器21と制御電圧源22とを含む。
比較器21は、イネーブル信号ENの電圧レベルと制御電圧源22の出力電圧とを比較する。比較器21は、イネーブル信号ENの電圧レベルが制御電圧源22の出力電圧よりも高いとき、Hレベルの信号を出力し、イネーブル信号ENの電圧レベルが制御電圧源22の出力電圧以下のとき、Lレベルの信号を出力する。比較器21の出力信号は、バッファアンプとしてのインバータ23,24を介して整形され、モード制御信号MCとして内部回路10に出力される。
Specifically, the enable
The
制御電圧源22は、モード制御信号MCの論理レベルに応じて出力する電圧が切替わる。具体的に、制御電圧源22は、モード制御信号MCの論理レベルがLレベルのとき、電圧V1を出力し、モード制御信号の論理レベルがHレベルのとき、電圧V1よりも低い電圧V2を出力する。このように、制御電圧源22の出力電圧がモード制御信号MCの論理レベルに応じて切替わることによって、イネーブル検出回路20はヒステリシスコンパレータとして機能する。
The
図2は、図1のイネーブル検出回路20の動作を説明するための図である。
図1、図2を参照して、イネーブル信号ENの電圧レベルが電圧V1を超えると比較器21から出力されるモード制御信号MCはHレベルに切替わる。さらに、Hレベルのモード制御信号MCを受けて、制御電圧源22の出力は電圧V1よりも低い電圧V2に切替わる。
FIG. 2 is a diagram for explaining the operation of the
Referring to FIGS. 1 and 2, when the voltage level of enable signal EN exceeds voltage V1, mode control signal MC output from
この結果、イネーブル信号ENの電圧レベルが電圧V1より低くなっただけでは、比較器21の出力はLレベルには切替わらない。イネーブル信号ENの電圧レベルが電圧V2より低くなって始めて比較器21の出力はLレベルに切替わる。
As a result, the output of the
再び図1を参照して、電源遮断回路25は、イネーブル信号ENの電圧レベルが電圧V2よりもさらに低い電圧V3よりも低くなったときに、イネーブル検出回路20の電源電流の経路を遮断する。
Referring to FIG. 1 again, power
電源遮断回路25が設けられていない場合には、イネーブル検出回路20(比較器21および制御電圧源22)への電源電圧を常に供給する必要がある。したがって、内部回路10が低消費電力モードになっていてもイネーブル検出回路20の消費電力は0にならない。上記のような電源遮断回路25を設けることによって、消費電力をさらに削減することが可能になる。
When the
[制御電圧源22の構成例]
図3は、図1の制御電圧源22の構成の一例を示す回路図である。
[Configuration Example of Control Voltage Source 22]
FIG. 3 is a circuit diagram showing an example of the configuration of the
図3を参照して、制御電圧源22は、抵抗素子31〜33と、NMOS(Negative-channel Metal Oxide Semiconductor)トランジスタ34とを含む。抵抗素子31,32,33(抵抗値をそれぞれR1,R2,R3とする)は、電源ライン5と接地ライン6との間にこの順で直列に接続される。抵抗素子31,32の接続ノードの電圧が比較器21の−端子に入力される。NMOSトランジスタ34は、抵抗素子33と並列に接続される。NMOSトランジスタ34のゲートにはモード制御信号MCが入力される。
Referring to FIG. 3,
上記の構成によれば、モード制御信号MCがLレベルの場合にはNMOSトランジスタ34がオフ状態であるので、比較器21の−端子への入力電圧Voff(図2のV1に等しい)は、
Voff=VCC×(R2+R3)/(R1+R2+R3) …(1)
で表わされる。モード制御信号MCがHレベルの場合にはNMOSトランジスタ34がオン状態であるので、比較器21の−端子への入力電圧Von(図2のV2に等しい)は、
Von=VCC×R2/(R1+R2) …(2)
で表わされる。上式(1),(2)からVoff>Vonとなるので、図2で説明したヒステリシスコンパレータが実現していることがわかる。
According to the above configuration, when the mode control signal MC is at the L level, the
Voff = VCC × (R2 + R3) / (R1 + R2 + R3) (1)
It is represented by When the mode control signal MC is at the H level, the
Von = VCC × R2 / (R1 + R2) (2)
It is represented by Since Voff> Von from the above equations (1) and (2), it can be seen that the hysteresis comparator described in FIG. 2 is realized.
上記をより一般的に言えば、制御電圧源22は、イネーブル検出回路20に供給される外部電源電圧VCCを分圧する、分圧比が可変の分圧回路によって構成される。分割回路によって分圧された電圧(上記のVoffまたはVon)は、イネーブル信号ENの電圧レベルと比較するために、分圧ノードNDから比較器21に出力される。分圧回路の分圧比はモード制御信号MCの論理レベルに応じて変化する。モード制御信号がLレベルのときの分圧比は、モード制御信号MCがHレベルのときの分圧比よりも大きい。
In more general terms, the
具体的に図3の場合、モード制御信号がLレベルのときの分圧比VR1は、
VR1=Voff/VCC=(R2+R3)/(R1+R2+R3) …(3)
で表わされる。モード制御信号がHレベルのときの分圧比VR2は、
VR2=Von/VCC=R2/(R1+R2) …(4)
で表わされる。したがって、VR1>VR2の関係が成立している。
Specifically, in the case of FIG. 3, the voltage division ratio VR1 when the mode control signal is L level is
VR1 = Voff / VCC = (R2 + R3) / (R1 + R2 + R3) (3)
It is represented by The voltage division ratio VR2 when the mode control signal is H level is
VR2 = Von / VCC = R2 / (R1 + R2) (4)
It is represented by Therefore, the relationship VR1> VR2 is established.
分圧回路の構成は図3の場合に限られないことは言うまでもない。たとえば、NMOSトランジスタ34を、抵抗素子33と並列でなく、抵抗素子32と並列に設けてもよい。
It goes without saying that the configuration of the voltage dividing circuit is not limited to the case of FIG. For example, the
分圧回路の他の変形例として、電源ライン5と分圧ノードNDとの間に直列接続された複数の抵抗素子を設けるとともに、これらの直列接続された複数の抵抗素子の一部と並列にPMOS(Positive-channel Metal Oxide Semiconductor)トランジスタを設けてもよい。PMOSトランジスタのゲートには、モード制御信号MCが入力される。この場合、NMOSトランジスタ34は設けなくてもよい。
As another modification of the voltage dividing circuit, a plurality of resistance elements connected in series are provided between the
[電源遮断回路25の構成例]
図4は、図1の電源遮断回路25の構成の一例を示す回路図である。
[Configuration example of the power shutoff circuit 25]
FIG. 4 is a circuit diagram showing an example of the configuration of the
図4を参照して、電源遮断回路25は、NMOSトランジスタ41,42を含む。NMOSトランジスタ41は、制御電圧源22の負極と接地ライン6との間に接続される。NMOSトランジスタ42は、比較器21の接地端子と接地ライン6との間に接続される。NMOSトランジスタ41,42のゲートには、イネーブル信号ENが入力される。
Referring to FIG. 4, power
イネーブル信号ENがNMOSトランジスタ41,42の閾値電圧(前述の電圧V3に等しいとする)よりも低くなれば、NMOSトランジスタ41,42がオフ状態になるので、比較器21および制御電圧源22への電源電流が遮断される。
When the enable signal EN becomes lower than the threshold voltage of the
なお、図4の構成の場合、図2の電圧V2は、NMOSトランジスタ41,42の閾値電圧よりも高くする必要がある。
In the case of the configuration of FIG. 4, the voltage V <b> 2 of FIG. 2 needs to be higher than the threshold voltage of the
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time must be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
1 半導体装置、3 イネーブル端子、10 内部回路、20 イネーブル検出回路、21 比較器、22 制御電圧源、25 電源遮断回路、EN イネーブル信号、MC モード制御信号。 DESCRIPTION OF SYMBOLS 1 Semiconductor device, 3 Enable terminal, 10 Internal circuit, 20 Enable detection circuit, 21 Comparator, 22 Control voltage source, 25 Power supply cutoff circuit, EN enable signal, MC mode control signal
Claims (5)
イネーブル信号を受けるイネーブル端子と、
前記イネーブル信号の電圧レベルが第1の参照電圧を超えたか否かを判定し、前記イネーブル信号の電圧レベルが前記第1の参照電圧を超えたときに、前記内部回路を前記低消費電力モードから前記通常動作モードに切替えるための信号を出力するイネーブル検出回路と、
前記イネーブル信号の電圧レベルが、前記第1の参照電圧よりも低い第2の参照電圧以下になったか否かを判定し、前記イネーブル信号の電圧レベルが前記第2の参照電圧以下になったときに、前記イネーブル検出回路の駆動電流の経路を遮断する電源遮断回路とを備えた半導体装置。 An internal circuit having a normal operation mode and a low power consumption mode;
An enable terminal for receiving an enable signal;
It is determined whether or not the voltage level of the enable signal exceeds a first reference voltage. When the voltage level of the enable signal exceeds the first reference voltage, the internal circuit is switched from the low power consumption mode. An enable detection circuit for outputting a signal for switching to the normal operation mode;
When the voltage level of the enable signal is equal to or lower than a second reference voltage lower than the first reference voltage, and the voltage level of the enable signal is equal to or lower than the second reference voltage And a power cutoff circuit that cuts off the drive current path of the enable detection circuit.
前記駆動電流の経路に設けられた、前記第2の参照電圧に等しい閾値電圧を有するスイッチ用トランジスタを含み、
前記イネーブル信号は、前記スイッチ用トランジスタの制御電極に入力される、請求項1に記載の半導体装置。 The power cutoff circuit is
A switching transistor provided in a path of the driving current and having a threshold voltage equal to the second reference voltage;
The semiconductor device according to claim 1, wherein the enable signal is input to a control electrode of the switch transistor.
制御信号が第1の論理レベルのとき前記第1の参照電圧を出力し、前記制御信号が第2の論理レベルのとき前記第3の参照電圧を出力する制御電圧源と、
前記イネーブル信号の電圧レベルと前記制御電圧源の出力電圧とを比較し、前記イネーブル信号の電圧レベルが前記制御電圧源の出力電圧を超えたときに、前記第2の論理レベルの前記制御信号を出力し、前記イネーブル信号の電圧レベルが前記制御電圧源の出力電圧以下のときに前記第1の論理レベルの前記制御信号を出力する比較器とを含み、
前記電源遮断回路は、
前記制御電圧源を駆動するための駆動電流の経路に設けられ、前記第2の参照電圧に等しい閾値電圧を有する第1のスイッチ用トランジスタと、
前記比較器を駆動するための駆動電流の経路に設けられ、前記第2の参照電圧に等しい閾値電圧を有する第2のスイッチ用トランジスタとを含み、
前記内部回路は、前記制御信号が前記第1の論理レベルから前記第2の論理レベルに切替ったときに、前記低消費電力モードから前記通常動作モードに切替わり、前記内部回路は、前記制御信号が前記第2の論理レベルから前記第1の論理レベルに切替ったときに、前記通常動作モードから前記低消費電力モードに切替わる、請求項3に記載の半導体装置。 The enable detection circuit includes:
A control voltage source that outputs the first reference voltage when the control signal is at a first logic level, and that outputs the third reference voltage when the control signal is at a second logic level;
The voltage level of the enable signal is compared with the output voltage of the control voltage source. When the voltage level of the enable signal exceeds the output voltage of the control voltage source, the control signal of the second logic level is And a comparator that outputs the control signal of the first logic level when the voltage level of the enable signal is less than or equal to the output voltage of the control voltage source,
The power cutoff circuit is
A first switching transistor provided in a path of a driving current for driving the control voltage source and having a threshold voltage equal to the second reference voltage;
A second switching transistor provided in a path of a driving current for driving the comparator and having a threshold voltage equal to the second reference voltage;
The internal circuit switches from the low power consumption mode to the normal operation mode when the control signal switches from the first logic level to the second logic level, and the internal circuit 4. The semiconductor device according to claim 3, wherein when the signal is switched from the second logic level to the first logic level, the normal operation mode is switched to the low power consumption mode.
前記分圧回路によって分圧された電圧は、前記イネーブル信号の電圧レベルと比較するために前記比較器に出力され、
前記分圧回路の分圧比は前記制御信号の論理レベルに応じて変化し、
前記制御信号が前記第1の論理レベルのときの前記分圧回路の分圧比は、前記第1の参照電圧を前記電源電圧で除算した値に等しく、
前記制御信号が前記第2の論理レベルのときの前記分圧回路の分圧比は、前記第3の参照電圧を前記電源電圧で除算した値に等しい、請求項4に記載の半導体装置。 The control voltage source includes a voltage dividing circuit that divides a power supply voltage supplied to the enable detection circuit and has a variable voltage dividing ratio,
The voltage divided by the voltage dividing circuit is output to the comparator for comparison with the voltage level of the enable signal;
The voltage dividing ratio of the voltage dividing circuit changes according to the logic level of the control signal,
The voltage dividing ratio of the voltage dividing circuit when the control signal is at the first logic level is equal to a value obtained by dividing the first reference voltage by the power supply voltage,
5. The semiconductor device according to claim 4, wherein a voltage dividing ratio of the voltage dividing circuit when the control signal is at the second logic level is equal to a value obtained by dividing the third reference voltage by the power supply voltage.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2012033902A JP5965663B2 (en) | 2012-02-20 | 2012-02-20 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012033902A JP5965663B2 (en) | 2012-02-20 | 2012-02-20 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013171914A true JP2013171914A (en) | 2013-09-02 |
JP5965663B2 JP5965663B2 (en) | 2016-08-10 |
Family
ID=49265698
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
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JP2018061115A (en) * | 2016-10-04 | 2018-04-12 | ローム株式会社 | Enable signal generation circuit |
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2012
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