JP2010166359A - Current limiting circuit - Google Patents
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Abstract
Description
本発明は、電流制限機能を有する電流制限回路に関する。 The present invention relates to a current limiting circuit having a current limiting function.
従来、出力段のＭＯＳトランジスタと、該ＭＯＳトランジスタのソースと接地との間に接続され該ＭＯＳトランジスタに流れる電流を制限する抵抗（例えば、ポリシリコン抵抗）と、を備える電流制限回路がある。 2. Description of the Related Art Conventionally, there is a current limiting circuit that includes an output stage MOS transistor and a resistor (for example, a polysilicon resistor) that is connected between the source of the MOS transistor and the ground and limits a current flowing through the MOS transistor.
該従来の電流制限回路は、ＭＯＳトランジスタのゲート電圧を制御することにより、接続された負荷回路に流れる電流を制限する。 The conventional current limiting circuit limits the current flowing through the connected load circuit by controlling the gate voltage of the MOS transistor.
ここで、該従来の電流制限回路は、接続される負荷回路に流れる電流を大きくするためには、該抵抗の抵抗値を小さくする必要がある。 Here, in the conventional current limiting circuit, in order to increase the current flowing through the connected load circuit, it is necessary to reduce the resistance value of the resistor.
したがって、該負荷回路に流れる電流を大きくする場合には、該抵抗の抵抗幅が広くなり、回路面積が大きくなるという問題があった。 Therefore, when the current flowing through the load circuit is increased, there is a problem that the resistance width of the resistor is increased and the circuit area is increased.
また、一度該抵抗の抵抗値を設定した後は、電流制限回路の特性が該ＭＯＳトランジスタの特性のみで決まる。すなわち、一度該抵抗の抵抗値を設定した後は、電流が制限される出力電圧の値が該ＭＯＳトランジスタのしきい値電圧のみにより決まり、電流が制限される出力電圧の値が固定される。 Further, once the resistance value of the resistor is set, the characteristics of the current limiting circuit are determined only by the characteristics of the MOS transistor. That is, once the resistance value of the resistor is set, the value of the output voltage at which the current is limited is determined only by the threshold voltage of the MOS transistor, and the value of the output voltage at which the current is limited is fixed.
したがって、一度該抵抗の抵抗値を設定した後は、該電流制限回路が、ユーザの要求に応じて電流が制限される電流値を変更できず、適切に電流を制限できないという問題があった。 Therefore, once the resistance value of the resistor is set, there is a problem that the current limiting circuit cannot change the current value that limits the current according to the user's request, and cannot limit the current appropriately.
ここで、従来技術には、ＣＭＯＳインバータと、該ＣＭＯＳインバータと電源または接地との間に接続され定電流源として動作するＭＯＳトランジスタと、を備える出力回路がある（例えば、特許文献１参照。）。該出力回路のＭＯＳトランジスタにより、ＣＭＯＳインバータに流れる電流が制限される。 Here, the prior art includes an output circuit including a CMOS inverter and a MOS transistor connected between the CMOS inverter and a power supply or ground and operating as a constant current source (see, for example, Patent Document 1). . The current flowing through the CMOS inverter is limited by the MOS transistor of the output circuit.
なお、該ＣＭＯＳインバータは、該ＭＯＳトランジスタのソース・ドレイン間の電位差に拘わらず、単に、データ信号によりオン／オフが制御されるものである。
本発明は、回路面積を削減しつつ、より適切に電流を制限することが可能な電流制限回路を提供することを目的とする。 An object of the present invention is to provide a current limiting circuit capable of more appropriately limiting a current while reducing a circuit area.
本発明の一態様に係る電流制限回路は、
２つの端子間に接続された負荷回路に流れる電流を制限するための電流制限回路であって、
第１の端子と、
前記第１の端子との間に前記負荷回路を接続した場合に、前記第１の端子よりも電位が低くなる第２の端子と、
前記第１の端子と前記第２の端子との間に接続され、ｎ型ＭＯＳトランジスタである第１のトランジスタと、
前記第１のトランジスタのソースと前記第２の端子との間に接続され、ＭＯＳトランジスタである第２のトランジスタと、
前記第２のトランジスタのソース・ドレイン間の電圧を検知し、検知された検知電圧に基づいて、前記第１のトランジスタのゲートに印加する第１の電圧を制御する第１の制御回路と、
前記第２のトランジスタのゲートに印加する第２の電圧を制御する第２の制御回路と、を備えることを特徴とする。
A current limiting circuit according to an aspect of the present invention includes:
A current limiting circuit for limiting a current flowing in a load circuit connected between two terminals,
A first terminal;
A second terminal having a potential lower than that of the first terminal when the load circuit is connected between the first terminal and the first terminal;
A first transistor connected between the first terminal and the second terminal and being an n-type MOS transistor;
A second transistor connected between the source of the first transistor and the second terminal and being a MOS transistor;
A first control circuit that detects a voltage between a source and a drain of the second transistor and controls a first voltage applied to a gate of the first transistor based on the detected voltage;
And a second control circuit for controlling a second voltage applied to the gate of the second transistor.
本発明の他の態様に係る電流制限回路は、
２つの端子間に接続された負荷回路に流れる電流を制限するための電流制限回路であって、
第１の端子と、
前記第１の端子との間に前記負荷回路を接続した場合に、前記第１の端子よりも電位が低くなる第２の端子と、
前記第１の端子と前記第２の端子との間に接続され、ＮＰＮ型バイポーラトランジスタである第１のトランジスタと、
前記第１のトランジスタのエミッタと前記第２の端子との間に接続され、ＭＯＳトランジスタである第２のトランジスタと、
前記第２のトランジスタのソース・ドレイン間の電圧を検知し、検知された検知電圧に基づいて、前記第１のトランジスタのベースに印加する第１の電圧を制御する第１の制御回路と、
前記第２のトランジスタのゲートに印加する第２の電圧を制御する第２の制御回路と、を備えることを特徴とする。
A current limiting circuit according to another aspect of the present invention includes:
A current limiting circuit for limiting a current flowing in a load circuit connected between two terminals,
A first terminal;
A second terminal having a potential lower than that of the first terminal when the load circuit is connected between the first terminal and the first terminal;
A first transistor connected between the first terminal and the second terminal and being an NPN-type bipolar transistor;
A second transistor connected between the emitter of the first transistor and the second terminal and being a MOS transistor;
A first control circuit that detects a voltage between a source and a drain of the second transistor and controls a first voltage applied to a base of the first transistor based on the detected voltage;
And a second control circuit for controlling a second voltage applied to the gate of the second transistor.
本発明のさらに他の態様に係る電流制限回路は、
２つの端子間に接続された負荷回路に流れる電流を制限するための電流制限回路であって、
第１の端子と、
前記第１の端子との間に前記負荷回路を接続した場合に、前記第１の端子よりも電位が低くなる第２の端子と、
前記第１の端子と前記第２の端子との間に接続され、ｐ型ＭＯＳトランジスタである第１のトランジスタと、
前記第１のトランジスタのソースと前記第１の端子との間に接続され、ＭＯＳトランジスタである第２のトランジスタと、
前記第２のトランジスタのソース・ドレイン間の電圧を検知し、検知された検知電圧に基づいて、前記第１のトランジスタのゲートに印加する第１の電圧を制御する第１の制御回路と、
前記第２のトランジスタのゲートに印加する第２の電圧を制御する第２の制御回路と、を備えることを特徴とする。
A current limiting circuit according to still another aspect of the present invention includes:
A current limiting circuit for limiting a current flowing in a load circuit connected between two terminals,
A first terminal;
A second terminal having a potential lower than that of the first terminal when the load circuit is connected between the first terminal and the first terminal;
A first transistor connected between the first terminal and the second terminal and being a p-type MOS transistor;
A second transistor connected between the source of the first transistor and the first terminal and being a MOS transistor;
A first control circuit that detects a voltage between a source and a drain of the second transistor and controls a first voltage applied to a gate of the first transistor based on the detected voltage;
And a second control circuit for controlling a second voltage applied to the gate of the second transistor.
本発明のさらに他の態様に係る電流制限回路は、
２つの端子間に接続された負荷回路に流れる電流を制限するための電流制限回路であって、
第１の端子と、
前記第１の端子との間に前記負荷回路を接続した場合に、前記第１の端子よりも電位が低くなる第２の端子と、
前記第１の端子と前記第２の端子との間に接続され、ＰＮＰ型バイポーラトランジスタである第１のトランジスタと、
前記第１のトランジスタのエミッタと前記第１の端子との間に接続され、ＭＯＳトランジスタである第２のトランジスタと、
前記第２のトランジスタのソース・ドレイン間の電圧を検知し、検知された検知電圧に基づいて、前記第１のトランジスタのベースに印加する第１の電圧を制御する第１の制御回路と、
前記第２のトランジスタのゲートに印加する第２の電圧を制御する第２の制御回路と、を備えることを特徴とする。
A current limiting circuit according to still another aspect of the present invention includes:
A current limiting circuit for limiting a current flowing in a load circuit connected between two terminals,
A first terminal;
A second terminal having a potential lower than that of the first terminal when the load circuit is connected between the first terminal and the first terminal;
A first transistor connected between the first terminal and the second terminal and being a PNP bipolar transistor;
A second transistor connected between the emitter of the first transistor and the first terminal and being a MOS transistor;
A first control circuit that detects a voltage between a source and a drain of the second transistor and controls a first voltage applied to a base of the first transistor based on the detected voltage;
And a second control circuit for controlling a second voltage applied to the gate of the second transistor.
本発明の一態様に係る電流制限回路によれば、回路面積を削減しつつ、より適切に電流を制限することができる。 According to the current limiting circuit of one embodiment of the present invention, the current can be more appropriately limited while reducing the circuit area.
以下、本発明を適用した各実施例について図面を参照しながら説明する。 Embodiments to which the present invention is applied will be described below with reference to the drawings.
図１は、本発明の一態様である実施例１に係る電流制限回路１００を含む構成を示す回路図である。
FIG. 1 is a circuit diagram showing a configuration including a current limiting
図１に示すように、２つの端子間に接続された負荷回路１０１に流れる電流を制限するための電流制限回路１００は、第１の端子１と、第２の端子２と、第１の制御回路３と、第１のトランジスタＭ１と、第２のトランジスタＭ２と、第２の制御回路４と、を備える。
As shown in FIG. 1, a current limiting
第２の端子２は、第１の端子１との間に負荷回路１０１を接続した場合に、第１の端子１よりも電位が低くなるようになっている。
The
すなわち、第２の端子２は、第１の端子１よりも出力電圧Ｖｏｕｔだけ電位が低い。該第２の端子２は、例えば、接地に接続されている。そして、該第２の端子２と第１の端子１との間に接続される負荷回路（電流源）１０１により、第１の端子１の電位は、第２の端子２よりも、電位が高くなる。
That is, the potential of the
また、第１のトランジスタＭ１は、第１の端子１と第２の端子２との間に接続されている。ここでは、該第１のトランジスタＭ１は、ｎ型ＭＯＳトランジスタである。
The first transistor M1 is connected between the
第２のトランジスタＭ２は、第１のトランジスタＭ１のソースと第２の端子２との間に接続されている。該第２のトランジスタＭ２は、ここでは、ｎＭＯＳトランジスタである。なお、該第２のＭＯＳトランジスタＭ２は、ｐＭＯＳトランジスタであってもよい。
The second transistor M2 is connected between the source of the first transistor M1 and the
このように、第１の端子１と第２の端子２との間に、第１のトランジスタＭ１と第２のトランジスタＭ２とが直列に接続された、ＭＯＳトランジスタの段積み構成となっている。このため、従来回路と比較して、第１、第２の端子１、２の耐圧が向上する。
As described above, the first transistor M1 and the second transistor M2 are connected in series between the
第１の制御回路３は、第２のトランジスタＭ２のソース・ドレイン間の電圧を検知するようになっている。該第１の制御回路３は、検知された検知電圧Ｖｄに基づいて、第１のトランジスタＭ１のゲートに印加する第１の電圧Ｖ１を制御するようになっている。該第１の電圧Ｖ１が制御されることにより、第１のトランジスタＭ１のオン抵抗Ｒｏｎ１が制御される。
The
ここで、該第１の制御回路３は、例えば、検知電圧Ｖｄが規定値以上である場合には、第１のトランジスタＭ１の抵抗値（オン抵抗Ｒｏｎ１）が大きくなるように、第１の電圧Ｖ１を制御する。
Here, for example, when the detection voltage Vd is equal to or higher than a specified value, the
これにより、負荷回路１０１に流れる出力電流Ｉｏを、より適切に制限することができる。特に、第１のトランジスタＭ１のゲート・ソース間電圧Ｖｇｓ１が、該第１のトランジスタＭ１のしきい値電圧よりも高い場合に、より急峻に出力電流Ｉｏを制限することができる。したがって、負荷回路１０１の電力損失を一定に抑えることができる。
Thereby, the output current Io flowing through the
第２の制御回路４は、第２のトランジスタＭ２のゲートに印加する第２の電圧Ｖ２を制御するようになっている。該第２の電圧Ｖ２が制御されることにより、第２のトランジスタＭ２のオン抵抗Ｒｏｎ２が制御される。
The
該第２の制御回路４は、例えば、外部信号に応じて、第２の電圧Ｖ２を制御するようにしてもよい。例えば、ユーザが必要に応じて外部信号を入力して、第２の制御回路４で第２の電圧Ｖ２を制御することにより、第２のＭＯＳトランジスタＭ２のオン抵抗Ｒｏｎ２を制御できる。
For example, the
次に、以上のような構成を有する電流制限回路１００により負荷回路１０１に流れる電流Ｉｏを制限する特性について、説明する。
Next, the characteristics of limiting the current Io flowing through the
図２は、図１に示す電流制限回路１００の出力電圧Ｖｏｕｔと出力電流Ｉｏとの関係を示す図である。
FIG. 2 is a diagram showing the relationship between the output voltage Vout and the output current Io of the current limiting
図２に示すように、例えば、Ｖｇｓ１＞Ｖｔｈ領域（非電流制限領域）では、第１のＭＯＳトランジスタＭ１が線形領域にあり、電流制限回路１００のＶＩ特性が第１のトランジスタＭ１のオン抵抗Ｒｏｎ１で決まる。
As shown in FIG. 2, for example, in the Vgs1> Vth region (non-current limiting region), the first MOS transistor M1 is in the linear region, and the VI characteristic of the current limiting
また、出力電流Ｉｏが制限される出力電圧Ｖｏｕｔは、第２のトランジスタＭ２のオン抵抗Ｒｏｎ２できまるため、該第２の電圧Ｖ２で制御できる。 Further, the output voltage Vout that limits the output current Io can be controlled by the second voltage V2 because the on-resistance Ron2 of the second transistor M2 can be generated.
一方、Ｖｇｓ１≦Ｖｔｈ領域（電流制限領域）では、第１のＭＯＳトランジスタＭ１が飽和領域にあり、電流制限回路１００のＶＩ特性が第１のトランジスタＭ１のゲート・ソース間電圧（ゲート電圧）Ｖｇｓ１と出力電流Ｉｏで決まる。すなわち、電流制限回路１００は、既述のように、第１のトランジスタＭ１の抵抗値（オン抵抗Ｒｏｎ１）が大きくなるように、第１の電圧Ｖ１を制御することにより、Ｖｇｓ１≦Ｖｔｈ領域（第１のＭＯＳトランジスタＭ１の飽和領域）における垂線に対する角度を狭めることができる。これにより、負荷回路１０１の電力損失を一定に抑えることができる。
On the other hand, in the Vgs1 ≦ Vth region (current limiting region), the first MOS transistor M1 is in the saturation region, and the VI characteristic of the current limiting
ここで、第１のトランジスタＭ１のゲート電圧Ｖｇｓ１は、第１の制御回路３からの第１の電圧Ｖ１と、式（１）で表される第２のトランジスタＭ２のオン抵抗値（Ｒｏｎ２）と出力電流値Ｉｏにより発生する電圧Ｖｄｓ２と、により決まる。
Ｖｄｓ２=Ｉｏ×Ｒｏｎ２・・・（１）
Here, the gate voltage Vgs1 of the first transistor M1 is equal to the first voltage V1 from the
Vds2 = Io × Ron2 (1)
したがって、第２の電圧Ｖ２を既定値に設定して、オン抵抗値Ｒｏｎ２を、例えば、従来回路の抵抗の抵抗値と同じ値にすることにより、電流制限回路１００は従来回路と同様の特性が得られる（図２の実線波形）。
Therefore, by setting the second voltage V2 to a predetermined value and setting the on-resistance value Ron2 to the same value as, for example, the resistance value of the resistor of the conventional circuit, the current limiting
このように、従来回路の抵抗（ポリシリコン抵抗）を、ポリシリコン抵抗に比べて面積が小さい第２のＭＯＳトランジスタＭ２で代替することができる。すなわち、電流制限回路１００は、従来回路と比較して、回路面積を削減することができる。
Thus, the resistance (polysilicon resistance) of the conventional circuit can be replaced by the second MOS transistor M2 having a smaller area than the polysilicon resistance. That is, the current limiting
さらに、電流制限回路１００は、例えば、外部信号に応じて、第２の電圧Ｖ２を制御して、Ｍ２のオン抵抗値Ｒｏｎ２を調整する。これにより、出力電圧Ｖｏｕｔに対して出力電流Ｉｏを急峻に制限するポイント（しきい値電圧Ｖｔｈとゲート電圧Ｖｇｓ１とが等しいときの制限電流値）を変更することができる（図２の点線波形）。
Furthermore, the current limiting
ここで、既述のように、従来の電流制限回路では、電流が制限される出力電圧の値が該ＭＯＳトランジスタのしきい値電圧のみにより決まり、一度該抵抗の抵抗値を設定した後は、電流が制限されるポイント（出力電圧の値）が固定される。 Here, as described above, in the conventional current limiting circuit, the value of the output voltage at which the current is limited is determined only by the threshold voltage of the MOS transistor, and once the resistance value of the resistor is set, The point where the current is limited (output voltage value) is fixed.
しかし、本実施例１に係る電流制制限電流値限回路１００では、上述のように、出力電流Ｉｏを急峻に制限するポイント（制限電流値）を変更できるので、ユーザの幅広い要求に対応することができる。
However, in the current limiting
以上のように、本実施例に係る電流制限回路によれば、回路面積を削減しつつ、より適切に電流を制限することができる。 As described above, according to the current limiting circuit of this embodiment, the current can be more appropriately limited while reducing the circuit area.
実施例１では、第１のトランジスタにｎＭＯＳトランジスタを用いた場合について説明した。該第１のトランジスタをＮＰＮ型バイポーラトランジスタにしても、電流制限回路は、同様の電流を制限する特性を有することとなる。 In the first embodiment, the case where an nMOS transistor is used as the first transistor has been described. Even if the first transistor is an NPN bipolar transistor, the current limiting circuit has the same characteristic of limiting current.
そこで、本実施例２では、第１のトランジスタをＮＰＮ型バイポーラトランジスタにした場合について述べる。なお、電流制限回路は、第１のトランジスタ以外の構成は、実施例１と同様である。 In the second embodiment, therefore, a case where the first transistor is an NPN bipolar transistor will be described. The configuration of the current limiting circuit other than the first transistor is the same as that of the first embodiment.
図３は、本発明の一態様である実施例２に係る電流制限回路２００を含む構成を示す回路図である。なお、図３において、図１の符号と同じ符号は、実施例１と同様の構成を示す。
FIG. 3 is a circuit diagram showing a configuration including a current limiting
図３に示すように、２つの端子間に接続された負荷回路１０１に流れる電流を制限するための電流制限回路２００は、第１の端子１と、第２の端子２と、第１の制御回路３と、第１のトランジスタＱ１と、第２のトランジスタＭ２と、第２の制御回路４と、を備える。
As shown in FIG. 3, the current limiting
第１のトランジスタＱ１は、第１の端子１と第２の端子２との間に接続されている。ここでは、該第１のトランジスタＱ１は、ＮＰＮ型バイポーラトランジスタである。
The
第２のトランジスタＭ２は、第１のトランジスタＱ１のエミッタと第２の端子２との間に接続されている。該第２のトランジスタＭ２は、ここでは、ｎＭＯＳトランジスタである。なお、該第２のＭＯＳトランジスタＭ２は、ｐＭＯＳトランジスタであってもよい。
The second transistor M2 is connected between the emitter of the first transistor Q1 and the
このように、第１の端子１と第２の端子２との間に、第１のトランジスタＱ１と第２のトランジスタＭ２とが直列に接続された、トランジスタの段積み構成となっている。
In this manner, the first transistor Q1 and the second transistor M2 are connected in series between the
第１の制御回路３は、第２のトランジスタＭ２のソース・ドレイン間の電圧を検知するようになっている。該第１の制御回路３は、検知された検知電圧Ｖｄに基づいて、第１のトランジスタＱ１のベースに印加する第１の電圧Ｖ１を制御するようになっている。該第１の電圧Ｖ１が制御されることにより、第１のトランジスタＱ１に流れる電流が制御される。
The
ここで、該第１の制御回路３は、例えば、検知電圧Ｖｄが規定値以上である場合には、第１のトランジスタＱ１の抵抗値が大きくなるように、第１の電圧Ｖ１を制御する。
Here, the
これにより、負荷回路１０１に流れる出力電流Ｉｏを、より適切に制限することができる。
Thereby, the output current Io flowing through the
このように、電流制限回路２００は、第１のトランジスタＱ１以外の構成は、上述のように、実施例１の電流制限回路１００と同様である。
Thus, the configuration of the current limiting
以上のような構成を有する電流制限回路２００により負荷回路１０１に流れる電流Ｉｏを制限する特性については、既述の電流制限回路１００と同様になる。
The characteristic of limiting the current Io flowing through the
すなわち、実施例１と同様に、第２の電圧を既定値に設定して、オン抵抗値Ｒｏｎ２を、例えば、従来回路の抵抗の抵抗値と同じ値にすることにより、電流制限回路２００は従来回路と同様の特性が得られる。 That is, as in the first embodiment, the second voltage is set to a predetermined value, and the on-resistance value Ron2 is set to the same value as, for example, the resistance value of the resistor of the conventional circuit. The same characteristics as the circuit can be obtained.
このように、従来回路の抵抗（ポリシリコン抵抗）を、ポリシリコン抵抗に比べて面積が小さい第２のＭＯＳトランジスタＭ２で代替することができる。すなわち、電流制限回路２００は、従来回路と比較して、回路面積を削減することができる。
Thus, the resistance (polysilicon resistance) of the conventional circuit can be replaced by the second MOS transistor M2 having a smaller area than the polysilicon resistance. That is, the current limiting
さらに、電流制限回路２００は、例えば、外部信号に応じて、第２の電圧Ｖ２を制御して、Ｍ２のオン抵抗値Ｒｏｎ２を調整する。これにより、出力電圧Ｖｏｕｔに対して出力電流Ｉｏを急峻に制限するポイント（制限電流値）を変更することができる。
Furthermore, the current limiting
ここで、既述のように、従来の電流制限回路では、電流が制限される出力電圧の値が該ＭＯＳトランジスタのしきい値電圧のみにより決まり、一度該抵抗の抵抗値を設定した後は、電流が制限されるポイント（制限電流値）が固定される。 Here, as described above, in the conventional current limiting circuit, the value of the output voltage at which the current is limited is determined only by the threshold voltage of the MOS transistor, and once the resistance value of the resistor is set, The point at which the current is limited (limit current value) is fixed.
しかし、本実施例２に係る電流制限回路２００では、上述のように、出力電流Ｉｏを急峻に制限するポイント（制限電流値）を変更できるので、ユーザの幅広い要求に対応することができる。
However, in the current limiting
以上のように、本実施例２に係る電流制限回路によれば、実施例１と同様に、回路面積を削減しつつ、より適切に電流を制限することができる。 As described above, according to the current limiting circuit according to the second embodiment, the current can be more appropriately limited while reducing the circuit area as in the first embodiment.
実施例１では、第１のトランジスタおよび第２のトランジスタにｎＭＯＳトランジスタを用いた場合について説明した。回路の極性を考慮しつつ第１、第２のトランジスタをｐＭＯＳトランジスタに変更した場合も、電流制限回路は、同様の電流を制限する特性を有することとなる。 In the first embodiment, the case where nMOS transistors are used as the first transistor and the second transistor has been described. Even when the first and second transistors are changed to the pMOS transistors in consideration of the polarity of the circuit, the current limiting circuit has the same characteristic to limit the current.
そこで、本実施例２では、回路の極性を考慮しつつ第１、第２のトランジスタをｐＭＯＳトランジスタに変更した場合について述べる。なお、電流制限回路は、第１、第２のトランジスタ以外の構成は、実施例１と同様である。 In the second embodiment, a case where the first and second transistors are changed to pMOS transistors in consideration of the polarity of the circuit will be described. The configuration of the current limiting circuit is the same as that of the first embodiment except for the first and second transistors.
図４は、本発明の一態様である実施例３に係る電流制限回路３００を含む構成を示す回路図である。
FIG. 4 is a circuit diagram showing a configuration including a current limiting
図４に示すように、２つの端子間に接続された負荷回路３０１、３０２に流れる電流を制限するための電流制限回路３００は、第１の端子１と、第２の端子２と、第１の制御回路３と、第１のトランジスタＭ１と、第２のトランジスタＭ２と、第２の制御回路４と、を備える。
As shown in FIG. 4, the current limiting
第２の端子２は、第１の端子１との間に、負荷回路３０１、３０２を接続した場合に、第１の端子１よりも電位が低くなるようになっている。
The
すなわち、第２の端子２は、第１の端子１よりも出力電圧Ｖｏｕｔだけ電位が低い。例えば、該第２の端子２と接地との間に、負荷回路（電流源）３０１が接続され、第１の端子１と接地との間に、負荷回路（電圧源）３０２が接続される。そして、該第２の端子２と第１の端子１との間に接続される負荷回路３０１、３０２により、第１の端子１の電位は、第２の端子２よりも、電位が高くなる。
That is, the potential of the
また、第１のトランジスタＭ１は、第１の端子１と第２の端子２との間に接続されている。ここでは、該第１のトランジスタＭ１は、ｐＭＯＳトランジスタである。
The first transistor M1 is connected between the
第２のトランジスタＭ２は、第１のトランジスタＭ１のソースと第１の端子１との間に接続されている。該第２のトランジスタＭ２は、ここでは、ｎＭＯＳトランジスタである。なお、該第２のＭＯＳトランジスタＭ２は、ｐＭＯＳトランジスタであってもよい。
The second transistor M2 is connected between the source of the first transistor M1 and the
このように、第１の端子１と第２の端子２との間に、第１のトランジスタＭ１と第２のトランジスタＭ２とが直列に接続された、トランジスタの段積み構成となっている。このため、従来回路と比較して、第１、第２の端子１、２の耐圧が向上する。
In this way, the first transistor M1 and the second transistor M2 are connected in series between the
第１の制御回路３は、第２のトランジスタＭ２のソース・ドレイン間の電圧を検知するようになっている。該第１の制御回路３は、検知された検知電圧Ｖｄに基づいて、第１のトランジスタＭ１のゲートに印加する第１の電圧Ｖ１を制御するようになっている。該第１の電圧Ｖ１が制御されることにより、第１のトランジスタＭ１のオン抵抗が制御される。
The
ここで、該第１の制御回路３は、例えば、検知電圧Ｖｄが規定値以上である場合には、第１のトランジスタＭ１の抵抗値が大きくなるように、第１の電圧Ｖ１を制御する。
Here, the
これにより、負荷回路１０１に流れる出力電流Ｉｏを、より適切に制限することができる。
Thereby, the output current Io flowing through the
このように、電流制限回路３００は、第１、第２のトランジスタＭ１、Ｍ２以外の構成は、上述のように、実施例１の電流制限回路１００と同様である。
As described above, the configuration of the current limiting
以上のような構成を有する電流制限回路２００により負荷回路１０１に流れる電流Ｉｏを制限する特性については、既述の電流制限回路１００と同様になる。
The characteristic of limiting the current Io flowing through the
すなわち、実施例１と同様に、第２の電圧を既定値に設定して、オン抵抗値Ｒｏｎ２を、例えば、従来回路の抵抗の抵抗値と同じ値にすることにより、電流制限回路３００は従来回路と同様の特性が得られる。 That is, as in the first embodiment, the second voltage is set to a predetermined value, and the on-resistance value Ron2 is set to the same value as, for example, the resistance value of the resistor of the conventional circuit. The same characteristics as the circuit can be obtained.
このように、従来回路の抵抗（ポリシリコン抵抗）を、ポリシリコン抵抗に比べて面積が小さい第２のＭＯＳトランジスタＭ２で代替することができる。すなわち、電流制限回路３００は、従来回路と比較して、回路面積を削減することができる。
Thus, the resistance (polysilicon resistance) of the conventional circuit can be replaced by the second MOS transistor M2 having a smaller area than the polysilicon resistance. That is, the current limiting
さらに、電流制限回路３００は、例えば、外部信号に応じて、第２の電圧Ｖ２を制御して、Ｍ２のオン抵抗値Ｒｏｎ２を調整する。これにより、出力電圧Ｖｏｕｔに対して出力電流Ｉｏを急峻に制限するポイント（制限電流値）を変更することができる。
Furthermore, the current limiting
ここで、既述のように、従来の電流制限回路では、電流が制限される出力電圧の値が該ＭＯＳトランジスタのしきい値電圧のみにより決まり、一度該抵抗の抵抗値を設定した後は、電流が制限されるポイント（制限電流値）が固定される。 Here, as described above, in the conventional current limiting circuit, the value of the output voltage at which the current is limited is determined only by the threshold voltage of the MOS transistor, and once the resistance value of the resistor is set, The point at which the current is limited (limit current value) is fixed.
しかし、本実施例３に係る電流制限回路３００では、上述のように、出力電流Ｉｏを急峻に制限するポイント（制限電流値）を変更できるので、ユーザの幅広い要求に対応することができる。
However, in the current limiting
以上のように、本実施例３に係る電流制限回路によれば、実施例１と同様に、回路面積を削減しつつ、より適切に電流を制限することができる。 As described above, according to the current limiting circuit according to the third embodiment, as in the first embodiment, the current can be more appropriately limited while reducing the circuit area.
実施例３では、第１のトランジスタにｐＭＯＳトランジスタを用いた場合について説明した。該第１のトランジスタをＰＮＰ型バイポーラトランジスタにしても、電流制限回路は、同様の電流を制限する特性を有することとなる。 In the third embodiment, the case where a pMOS transistor is used as the first transistor has been described. Even if the first transistor is a PNP-type bipolar transistor, the current limiting circuit has a characteristic of limiting the same current.
そこで、本実施例４では、第１のトランジスタをＰＮＰ型バイポーラトランジスタした場合について述べる。なお、電流制限回路は、第１のトランジスタ以外の構成は、実施例３と同様である。 In the fourth embodiment, a case where the first transistor is a PNP bipolar transistor will be described. The configuration of the current limiting circuit is the same as that of the third embodiment except for the first transistor.
図５は、本発明の一態様である実施例４に係る電流制限回路４００を含む構成を示す回路図である。なお、図５において、図４の符号と同じ符号は、実施例３と同様の構成を示す。
FIG. 5 is a circuit diagram showing a configuration including a current limiting
図５に示すように、２つの端子間に接続された負荷回路３０１、３０２に流れる電流を制限するための電流制限回路４００は、第１の端子１と、第２の端子２と、第１の制御回路３と、第１のトランジスタＱ１と、第２のトランジスタＭ２と、第２の制御回路４と、を備える。
As shown in FIG. 5, the current limiting
第１のトランジスタＱ１は、第１の端子１と第２の端子２との間に接続されている。ここでは、該第１のトランジスタＱ１は、ＰＮＰ型バイポーラトランジスタである。
The
第２のトランジスタＭ２は、第１のトランジスタＱ１のエミッタと第１の端子１との間に接続されている。該第２のトランジスタＭ２は、ここでは、ｎＭＯＳトランジスタである。なお、該第２のＭＯＳトランジスタＭ２は、ｐＭＯＳトランジスタであってもよい。
The second transistor M2 is connected between the emitter of the first transistor Q1 and the
このように、第１の端子１と第２の端子２との間に、第１のトランジスタＱ１と第２のトランジスタＭ２とが直列に接続された、トランジスタの段積み構成となっている。
In this manner, the first transistor Q1 and the second transistor M2 are connected in series between the
第１の制御回路３は、第２のトランジスタＭ２のソース・ドレイン間の電圧を検知するようになっている。該第１の制御回路３は、検知された検知電圧Ｖｄに基づいて、第１のトランジスタＱ１のベースに印加する第１の電圧Ｖ１を制御するようになっている。該第１の電圧Ｖ１が制御されることにより、第１のトランジスタＱ１に流れる電流が制御される。
The
ここで、該第１の制御回路３は、例えば、検知電圧Ｖｄが規定値以上である場合には、第１のトランジスタＱ１の抵抗値が大きくなるように、第１の電圧Ｖ１を制御する。
Here, the
これにより、負荷回路３０１、３０２に流れる出力電流Ｉｏを、より適切に制限することができる。
Thereby, the output current Io flowing through the
このように、電流制限回路４００は、第１のトランジスタＱ１以外の構成は、上述のように、実施例１の電流制限回路３００と同様である。
Thus, the configuration of the current limiting
以上のような構成を有する電流制限回路４００により負荷回路３０１、３０２に流れる電流Ｉｏを制限する特性については、既述の電流制限回路３００と同様になる。
The characteristic of limiting the current Io flowing through the
すなわち、実施例３と同様に、第２の電圧を既定値に設定して、オン抵抗値Ｒｏｎ２を、例えば、従来回路の抵抗の抵抗値と同じ値にすることにより、電流制限回路４００は従来回路と同様の特性が得られる。
That is, as in the third embodiment, the current limiting
このように、従来回路の抵抗（ポリシリコン抵抗）を、ポリシリコン抵抗に比べて面積が小さい第２のＭＯＳトランジスタＭ２で代替することができる。すなわち、電流制限回路４００は、従来回路と比較して、回路面積を削減することができる。
Thus, the resistance (polysilicon resistance) of the conventional circuit can be replaced by the second MOS transistor M2 having a smaller area than the polysilicon resistance. That is, the current limiting
さらに、電流制限回路４００は、例えば、外部信号に応じて、第２の電圧Ｖ２を制御して、Ｍ２のオン抵抗値Ｒｏｎ２を調整する。これにより、出力電圧Ｖｏｕｔに対して出力電流Ｉｏを急峻に制限するポイント（制限電流値）を変更することができる。
Furthermore, the current limiting
ここで、既述のように、従来の電流制限回路では、電流が制限される出力電圧の値が該ＭＯＳトランジスタのしきい値電圧のみにより決まり、一度該抵抗の抵抗値を設定した後は、電流が制限されるポイント（制限電流値）が固定される。 Here, as described above, in the conventional current limiting circuit, the value of the output voltage at which the current is limited is determined only by the threshold voltage of the MOS transistor, and once the resistance value of the resistor is set, The point at which the current is limited (limit current value) is fixed.
しかし、本実施例４に係る電流制限回路４００では、上述のように、出力電流Ｉｏを急峻に制限するポイント（制限電流値）を変更できるので、ユーザの幅広い要求に対応することができる。
However, in the current limiting
以上のように、本実施例４に係る電流制限回路によれば、実施例３と同様に、回路面積を削減しつつ、より適切に電流を制限することができる。 As described above, according to the current limiting circuit according to the fourth embodiment, as in the third embodiment, the current can be more appropriately limited while reducing the circuit area.
１ 第１の端子
２ 第２の端子
３ 第１の制御回路
４ 第２の制御回路
１００、２００、３００、４００ 電流制限回路
１０１ 負荷回路（電流源）
３０１ 負荷回路（電流源）
３０２ 負荷回路（電圧源）
Ｍ１、Ｑ１ 第１のトランジスタ
Ｍ２ 第２のトランジスタ
DESCRIPTION OF
301 Load circuit (current source)
302 Load circuit (voltage source)
M1, Q1 first transistor M2 second transistor
Claims (5)
第１の端子と、
前記第１の端子との間に前記負荷回路を接続した場合に、前記第１の端子よりも電位が低くなる第２の端子と、
前記第１の端子と前記第２の端子との間に接続され、ｎ型ＭＯＳトランジスタである第１のトランジスタと、
前記第１のトランジスタのソースと前記第２の端子との間に接続され、ＭＯＳトランジスタである第２のトランジスタと、
前記第２のトランジスタのソース・ドレイン間の電圧を検知し、検知された検知電圧に基づいて、前記第１のトランジスタのゲートに印加する第１の電圧を制御する第１の制御回路と、
前記第２のトランジスタのゲートに印加する第２の電圧を制御する第２の制御回路と、を備える
ことを特徴とする電流制限回路。 A current limiting circuit for limiting a current flowing in a load circuit connected between two terminals,
A first terminal;
A second terminal having a potential lower than that of the first terminal when the load circuit is connected between the first terminal and the first terminal;
A first transistor connected between the first terminal and the second terminal and being an n-type MOS transistor;
A second transistor connected between the source of the first transistor and the second terminal and being a MOS transistor;
A first control circuit that detects a voltage between a source and a drain of the second transistor and controls a first voltage applied to a gate of the first transistor based on the detected voltage;
A current control circuit comprising: a second control circuit that controls a second voltage applied to a gate of the second transistor.
第１の端子と、
前記第１の端子との間に前記負荷回路を接続した場合に、前記第１の端子よりも電位が低くなる第２の端子と、
前記第１の端子と前記第２の端子との間に接続され、ＮＰＮ型バイポーラトランジスタである第１のトランジスタと、
前記第１のトランジスタのエミッタと前記第２の端子との間に接続され、ＭＯＳトランジスタである第２のトランジスタと、
前記第２のトランジスタのソース・ドレイン間の電圧を検知し、検知された検知電圧に基づいて、前記第１のトランジスタのベースに印加する第１の電圧を制御する第１の制御回路と、
前記第２のトランジスタのゲートに印加する第２の電圧を制御する第２の制御回路と、を備える
ことを特徴とする電流制限回路。 A current limiting circuit for limiting a current flowing in a load circuit connected between two terminals,
A first terminal;
A second terminal having a potential lower than that of the first terminal when the load circuit is connected between the first terminal and the first terminal;
A first transistor connected between the first terminal and the second terminal and being an NPN-type bipolar transistor;
A second transistor connected between the emitter of the first transistor and the second terminal and being a MOS transistor;
A first control circuit that detects a voltage between a source and a drain of the second transistor and controls a first voltage applied to a base of the first transistor based on the detected voltage;
A current control circuit comprising: a second control circuit that controls a second voltage applied to a gate of the second transistor.
第１の端子と、
前記第１の端子との間に前記負荷回路を接続した場合に、前記第１の端子よりも電位が低くなる第２の端子と、
前記第１の端子と前記第２の端子との間に接続され、ｐ型ＭＯＳトランジスタである第１のトランジスタと、
前記第１のトランジスタのソースと前記第１の端子との間に接続され、ＭＯＳトランジスタである第２のトランジスタと、
前記第２のトランジスタのソース・ドレイン間の電圧を検知し、検知された検知電圧に基づいて、前記第１のトランジスタのゲートに印加する第１の電圧を制御する第１の制御回路と、
前記第２のトランジスタのゲートに印加する第２の電圧を制御する第２の制御回路と、を備える
ことを特徴とする電流制限回路。 A current limiting circuit for limiting a current flowing in a load circuit connected between two terminals,
A first terminal;
A second terminal having a potential lower than that of the first terminal when the load circuit is connected between the first terminal and the first terminal;
A first transistor connected between the first terminal and the second terminal and being a p-type MOS transistor;
A second transistor connected between the source of the first transistor and the first terminal and being a MOS transistor;
A first control circuit that detects a voltage between a source and a drain of the second transistor and controls a first voltage applied to a gate of the first transistor based on the detected voltage;
A current control circuit comprising: a second control circuit that controls a second voltage applied to a gate of the second transistor.
第１の端子と、
前記第１の端子との間に前記負荷回路を接続した場合に、前記第１の端子よりも電位が低くなる第２の端子と、
前記第１の端子と前記第２の端子との間に接続され、ＰＮＰ型バイポーラトランジスタである第１のトランジスタと、
前記第１のトランジスタのエミッタと前記第１の端子との間に接続され、ＭＯＳトランジスタである第２のトランジスタと、
前記第２のトランジスタのソース・ドレイン間の電圧を検知し、検知された検知電圧に基づいて、前記第１のトランジスタのベースに印加する第１の電圧を制御する第１の制御回路と、
前記第２のトランジスタのゲートに印加する第２の電圧を制御する第２の制御回路と、を備える
ことを特徴とする電流制限回路。 A current limiting circuit for limiting a current flowing in a load circuit connected between two terminals,
A first terminal;
A second terminal having a potential lower than that of the first terminal when the load circuit is connected between the first terminal and the first terminal;
A first transistor connected between the first terminal and the second terminal and being a PNP bipolar transistor;
A second transistor connected between the emitter of the first transistor and the first terminal and being a MOS transistor;
A first control circuit that detects a voltage between a source and a drain of the second transistor and controls a first voltage applied to a base of the first transistor based on the detected voltage;
A current control circuit comprising: a second control circuit that controls a second voltage applied to a gate of the second transistor.
ことを特徴とする請求項１ないし４の何れかに記載の電流制限回路。 The first control circuit controls the first voltage so that a resistance value of the first transistor is increased when the detected voltage is equal to or higher than a predetermined value. The current limiting circuit according to any one of 1 to 4.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019518415A (en) * | 2016-06-15 | 2019-06-27 | 日本テキサス・インスツルメンツ合同会社 | Overvoltage protection and short circuit tolerance for gallium nitride devices |
| CN115940902A (en) * | 2022-12-31 | 2023-04-07 | 广州慧智微电子股份有限公司 | Switching circuit |
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2009
- 2009-01-16 JP JP2009007440A patent/JP2010166359A/en active Pending
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