JP2013165466A - プログラマブルロジックスイッチ - Google Patents
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Abstract
【解決手段】 本発明の実施形態によるプログラマブルロジックスイッチは、第1配線に接続され第1制御信号を受ける第1端子と、第2配線に接続され第1信号が入力される第2端子と、第3配線に接続され信号を出力する第3端子とを有する第1不揮発メモリと、前記第1配線に接続され前記第1制御信号を受ける第4端子と、第4配線に接続され第2信号が入力される第5端子と、前記第3配線に接続され信号を出力する第6端子とを有する第2不揮発メモリと、前記第3配線に接続された少なくとも1つのトランジスタとを有し、前記第3配線に接続されるトランジスタはいずれもゲート電極が前記第3配線に接続される。
【選択図】 図1
Description
以下、本発明の実施形態について図面を参照して説明する。図1は、本実施形態のプログラマブルロジックスイッチ(以下、ロジックスイッチと称する)の1つのセルを示す図である。本実施形態のロジックスイッチのセル1aは、2つの不揮発メモリM1,M2と、1つのパストランジスタPT1を有する。不揮発メモリM1,M2は、それぞれ信号電極と制御電極を有し、信号電極および制御電極に入力される信号によって、メモリの状態を切り換える。不揮発メモリM1,M2はそれぞれの一端がノードQに接続され、制御電極がともにワード線WL1に接続される。さらに、不揮発メモリM1はビット線BL1に接続され、不揮発メモリM2はビット線BL2に接続される。パストランジスタPT1のゲートはノードQに接続される。
セル1bのメモリトランジスタM11,M21への書込み方法について図4〜図6を参照して説明する。なお、以降では、メモリトランジスタの電荷蓄積膜に電子が多く蓄積され、閾値電圧Vthが高くなった状態を書き込み状態とし、電荷蓄積膜に蓄積された電子の量が少なく、閾値電圧Vthが低くなった状態を消去状態とする。また、メモリトランジスタM11,M21の消去状態の閾値電圧は2V、書き込み状態の閾値電圧は6Vとして説明する。
VQ=(R1/(R1+R2))*(VBL2−VBL1)
ここで、R1<R2であるから、VQは(VBL2−VBL1)/2よりも小さくなる。すなわち、VQはVBL2よりもVBL1に近い電位となり、メモリトランジスタM11のソースドレイン電圧よりもメモリトランジスタM21のソースドレイン電圧の方が大きくなる。
本実施形態のメモリトランジスタからデータを消去する方法について図10を参照して説明する。メモリトランジスタを消去状態にするときには、基板電極に0Vの電圧を与えた状態で、ワード線WL1に負の消去電圧を印加する。本実施形態の消去方法にはFN電流を用いるため、消去電圧は例えば−20Vである。この消去方法によると、セルに含まれるメモリトランジスタM11,M21はいずれも消去状態になる。また、セルアレイにおいて同じワード線に接続されたメモリトランジスタは、全て消去状態になる。消去時には基板電位を0Vに設定するため、パストランジスタPT1にはダメージが与えられない。
本実施形態のメモリトランジスタとして、MONOS型トランジスタを用いる場合、以下に説明するように、電荷蓄積膜の内部で注入された電荷量の偏りが少ないことが望ましい。
本実施形態のメモリトランジスタとして、MONOS型トランジスタを用いる場合、メモリトランジスタのブロック膜(第2絶縁膜13に相当する)は、電荷を通しにくい材料もしくは膜構成であることが望ましい。典型的なフラッシュメモリでの電荷蓄積膜12は、基板と電荷のやり取りを行うので、それ以外の部分(制御ゲート電極14など)との間で電荷のやり取りを行うのは望ましくない。本実施形態のように、メモリトランジスタをロジックスイッチに適用した場合、制御ゲート電極14から電荷蓄積膜12への電荷の注入あるいは放出(以下、この現象をバックトンネリングと称する)によって、問題が生じる場合がある。
第2の実施形態のロジックスイッチは、セルに含まれるメモリトランジスタの一方のチャネル幅W1が他方のチャネル幅W2よりも大きい。本実施形態のセルの回路図は図2と同様である。チャネル幅W1を有するメモリトランジスタに接続されたビット線は、動作時に接地電位に接続され、チャネル幅W2を有するメモリトランジスタに接続されたビット線は、動作時に電源電位に接続される。
Claims (15)
- 第1配線に接続され第1制御信号を受ける第1端子と、第2配線に接続され第1信号が入力される第2端子と、第3配線に接続され信号を出力する第3端子とを有する第1不揮発メモリと、
前記第1配線に接続され前記第1制御信号を受ける第4端子と、第4配線に接続され第2信号が入力される第5端子と、前記第3配線に接続され信号を出力する第6端子とを有する第2不揮発メモリと、
前記第3配線に接続された少なくとも1つのトランジスタとを有し、
前記第3配線に接続されるトランジスタはいずれもゲート電極が前記第3配線に接続されることを特徴とするプログラマブルロジックスイッチ。 - 前記第1不揮発メモリは、前記第1端子が第1ゲート電極、前記第2端子が第1ソース、前記第3端子が第1ドレインであって、前記第1ソースと前記第1ドレインとの間の領域の上方に第1絶縁膜が形成され、前記第1絶縁膜の上方に第1電荷蓄積膜が形成され、前記第1電荷蓄積膜の上方に第2絶縁膜が形成され、前記第2絶縁膜の上方に前記第1ゲート電極が形成された積層構造を有し、
前記第2不揮発メモリは、前記第4端子が第2ゲート電極、前記第5端子が第2ソース、前記第6端子が第2ドレインであって、前記第2ソースと前記第2ドレインとの間の領域の上方に第3絶縁膜が形成され、前記第3絶縁膜の上方に第2電荷蓄積膜が形成され、前記第2電荷蓄積膜の上方に第4絶縁膜が形成され、前記第4絶縁膜の上方に第2ゲート電極が形成された積層構造を有し、
前記第1不揮発メモリと前記第2不揮発メモリと前記トランジスタは同じウェルに形成され、
前記ウェルに基板電圧を印加することができる基板電極をさらに有することを特徴とする請求項1に記載のプログラマブルロジックスイッチ。 - 前記第1電荷蓄積膜および前記第2電荷蓄積膜はシリコン窒化物であることを特徴とする請求項2に記載のプログラマブルロジックスイッチ。
- 前記第1電荷蓄積膜と前記第2電荷蓄積膜は、膜内でのSiに対するNのモル比の平均値xが、0.67<x<1.33を満たすことを特徴とする請求項3に記載のプログラマブルロジックスイッチ。
- 前記第1電荷蓄積膜は、前記第1絶縁膜との界面におけるSiに対するNのモル比よりも前記第2絶縁膜との界面におけるSiに対するNのモル比が小さく、
前記第2電荷蓄積膜は、前記第3絶縁膜との界面におけるSiに対するNのモル比よりも前記第4絶縁膜との界面におけるSiに対するNのモル比が小さいことを特徴とする請求項3または4に記載のプログラマブルロジックスイッチ。 - 前記第1不揮発メモリあるいは前記第2不揮発メモリが消去状態において、消去状態の閾値電圧が0Vより小さいことを特徴とする請求項2乃至5のいずれか一項に記載のプログラマブルロジックスイッチ。
- 前記第2絶縁膜と前記第4絶縁膜は、真空に対する比誘電率が7よりも大きい絶縁性材料を含むことを特徴とする請求項2乃至6のいずれか一項に記載のプログラマブルロジックスイッチ。
- 前記第2絶縁膜と前記第4絶縁膜は、シリコン酸化物を含む膜と、前記シリコン酸化物を含む膜に接する前記絶縁性材料を含む膜とを有することを請求項7に記載のプログラマブルロジックスイッチ。
- 前記第1ゲート電極と前記第2ゲート電極は、仕事関数が4.05eVよりも大きい導電性材料によって構成されることを特徴とする請求項2乃至8のいずれか一項に記載のプログラマブルロジックスイッチ。
- 前記第1ゲート電極と前記第2ゲート電極は、nドープされたポリシリコンまたはpドープされたポリシリコンであって、
前記第2絶縁膜は前記第1ゲート電極との界面にシリコン窒化物を含み、前記第4絶縁膜は前記第2ゲート電極との界面にシリコン窒化物を含むことを特徴とする請求項2乃至8のいずれか一項に記載のプログラマブルロジックスイッチ。 - 前記第1不揮発メモリと前記第2不揮発メモリの両方が消去状態のときに、前記第1不揮発メモリを書き込み状態にし、前記第2不揮発メモリを消去状態にする場合、前記第1配線に第1の書き込み電圧を印加し、前記第2配線に第2の書き込み電圧を印加し、前記第4配線に接地電圧または負の符号を持つ電圧を印加し、前記基板電極に接地電圧または負の符号を持つ電圧を印加することを特徴とする請求項2乃至10のいずれか一項に記載のプログラマブルロジックスイッチ。
- 前記第1の書き込み電圧は、前記第2の書き込み電圧よりも先に印加されることを特徴とする請求項11に記載のプログラマブルロジックスイッチ。
- 前記第1不揮発メモリと前記第2不揮発メモリを消去状態にする場合、前記第1配線に所定の消去電圧を印加し、前記基板電極に接地電圧を印加することを特徴とする請求項2乃至12のいずれか一項に記載のプログラマブルロジックスイッチ。
- 前記第1不揮発メモリと前記第2不揮発メモリのいずれか一方のチャネル幅は他方のチャネル幅よりも大きいことを特徴とする請求項2乃至13のいずれか一項に記載のプログラマブルロジックスイッチ。
- 前記第2配線と前記第4配線のうち、接続された不揮発メモリのチャネル幅が大きい一方の配線に第1の動作電圧を印加し、他方の配線に前記第1の動作電圧よりも大きい第2の動作電圧を印加して、前記トランジスタのオン、オフを制御することを特徴とする請求項14に記載のプログラマブルロジックスイッチ。
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